JP2534042B2 - 電荷転送デバイス - Google Patents
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は電荷転送デバイスに関し、特に転送エレメン
トの信号電荷をフローテイングゲートにて検出し、複数
の検出信号を時系列的に出力する電荷転送デバイスに関
する。
トの信号電荷をフローテイングゲートにて検出し、複数
の検出信号を時系列的に出力する電荷転送デバイスに関
する。
（従来例） 従来、電荷転送デバイス（以下、CCDという）よりの
一群の出力信号を信号処理する場合、時系列的に読出し
た複数の出力信号を一時的にRAM（Random Access Memor
y）に記憶した後、該RAMから所望の信号データをランダ
ムアクセスによつて読出していた。
一群の出力信号を信号処理する場合、時系列的に読出し
た複数の出力信号を一時的にRAM（Random Access Memor
y）に記憶した後、該RAMから所望の信号データをランダ
ムアクセスによつて読出していた。
（発明が解決しようとする問題点） しかしながらこのような従来技術にあつては、CCDの
適宜の電荷転送エレメントの信号電荷をランダムアクセ
スによつて直接検出することができないため、所望の信
号を迅速に読出すことができず、またRAM等の記憶装置
を設けなければならない問題があつた。
適宜の電荷転送エレメントの信号電荷をランダムアクセ
スによつて直接検出することができないため、所望の信
号を迅速に読出すことができず、またRAM等の記憶装置
を設けなければならない問題があつた。
（問題点を解決するための手段） 本発明はこのような問題点に鑑みてなされたものであ
り、構成が簡素で、しかも、信号電荷を非破壊的に高精
度で検出することのできる電荷転送デバイスを提供する
ことを目的とする。
り、構成が簡素で、しかも、信号電荷を非破壊的に高精
度で検出することのできる電荷転送デバイスを提供する
ことを目的とする。
この目的を達成するために本発明は、夫々の電荷転送
エレメントに隣接してフローテイングゲートを並設し、
夫々のフローテイングゲトの一端をマルチプレクサを構
成するスイツチング素子群を介してインピーダンス変換
回路に接続し、夫々のスイツチング素子の切換制御前に
該インピーダンス変換回路の入力を所定電位にクランプ
させるクランプ手段を具備することにより、信号電荷を
非破壊的に検出すると共に、スイツチング素子を適宜に
制御することでもつて任意の信号電荷をランダムに検出
することができるようにしたことを技術的要点とする。
エレメントに隣接してフローテイングゲートを並設し、
夫々のフローテイングゲトの一端をマルチプレクサを構
成するスイツチング素子群を介してインピーダンス変換
回路に接続し、夫々のスイツチング素子の切換制御前に
該インピーダンス変換回路の入力を所定電位にクランプ
させるクランプ手段を具備することにより、信号電荷を
非破壊的に検出すると共に、スイツチング素子を適宜に
制御することでもつて任意の信号電荷をランダムに検出
することができるようにしたことを技術的要点とする。
（実施例） 以下、本発明による電荷蓄積デバイスの一実施例を図
面とともに説明する。
面とともに説明する。
第１図は本発明の基本となる電荷蓄積デバイスに光電
変換素子を設けることでイメージセンサを形成した実施
例を示す。
変換素子を設けることでイメージセンサを形成した実施
例を示す。
まず、本発明の基本部分に相当するCCD部、検出部及
び出力部の構成を説明する。CCD部は、複数の電荷転送
エレメントCD1〜CDnが水平方向に直列に形成されCCDで
あり、夫々の電荷転送エレメントCD1〜CDnは４相転送方
式による４相クロツク信号φ1，φ2，φ3，φ4に同期し
て信号電荷を水平方向へ転送する。検出部は、夫々の電
荷転送エレメントCD1〜CDnに隣接してフローテイングゲ
ートFG1〜FGnが形成され、フローテイングゲートFG1〜F
Gnを介して電荷転送エレメントCD1〜CDnの適宜の信号電
荷を検出するようになつている。更に、夫々のフローテ
イングゲートFG1〜FGnの一端とリセツト端子１の間に
は、端子２よりのイネーブル信号CEにて制御される容量
制御用のMOSFET M1〜Mnが接続されている。出力部は、
夫々のフローテイングゲートFG1〜FGnの一端にソースが
接続されドレインが共通の接点Ｐに接続されたMOSFET Q
1〜Qnが設けられ、夫々のゲートには後述するチャネル
切換制御信号CH1〜CHnが印加されるようになつている。
更に、接点Ｐはインピーダンス変換回路Ａを介して出力
端子３に接続している。インピーダンス変換回路Ａは、
電源VDDとアースとの間にソース・ドレイン路が直列接
続されたMOSFET Tr1,Tr2と、MOSFET Tr1のゲートと電源
VDD間に接続されるクランプ手段としてのMOSFET Tr
3と、MOSFET Tr2のゲートをバイアスする基準電源VBを
備え、接点ＰがMOSFET Tr1のゲートに、出力端子３がMO
SFET Tr1,Tr2の共通接続点に夫々接続し、MOSFET Tr3の
ゲートには後述するリフレツシユ信号φRが印加される
ようになつている。
び出力部の構成を説明する。CCD部は、複数の電荷転送
エレメントCD1〜CDnが水平方向に直列に形成されCCDで
あり、夫々の電荷転送エレメントCD1〜CDnは４相転送方
式による４相クロツク信号φ1，φ2，φ3，φ4に同期し
て信号電荷を水平方向へ転送する。検出部は、夫々の電
荷転送エレメントCD1〜CDnに隣接してフローテイングゲ
ートFG1〜FGnが形成され、フローテイングゲートFG1〜F
Gnを介して電荷転送エレメントCD1〜CDnの適宜の信号電
荷を検出するようになつている。更に、夫々のフローテ
イングゲートFG1〜FGnの一端とリセツト端子１の間に
は、端子２よりのイネーブル信号CEにて制御される容量
制御用のMOSFET M1〜Mnが接続されている。出力部は、
夫々のフローテイングゲートFG1〜FGnの一端にソースが
接続されドレインが共通の接点Ｐに接続されたMOSFET Q
1〜Qnが設けられ、夫々のゲートには後述するチャネル
切換制御信号CH1〜CHnが印加されるようになつている。
更に、接点Ｐはインピーダンス変換回路Ａを介して出力
端子３に接続している。インピーダンス変換回路Ａは、
電源VDDとアースとの間にソース・ドレイン路が直列接
続されたMOSFET Tr1,Tr2と、MOSFET Tr1のゲートと電源
VDD間に接続されるクランプ手段としてのMOSFET Tr
3と、MOSFET Tr2のゲートをバイアスする基準電源VBを
備え、接点ＰがMOSFET Tr1のゲートに、出力端子３がMO
SFET Tr1,Tr2の共通接続点に夫々接続し、MOSFET Tr3の
ゲートには後述するリフレツシユ信号φRが印加される
ようになつている。
以上の基本回路に加えて、CCD部の夫々の電荷転送エ
レメントCD1〜CDnの隣には、トランスフアゲートTGを介
して蓄積部、更にバリアゲートBAを介して光電変換部が
連設されている。光電変換部は、フオトダイオード等の
光電変換素子PD1〜PDnが電荷転送エレメントCD1〜CDnと
等しい数だけ水平方向に形成され、蓄積部は、制御信号
VSTによりポテンシヤル井戸を形成する蓄積エレメントS
T1〜STnより成るCCDで構成され、該蓄積エレメントST1
〜STnは光電変換素子PD1〜PDnで発生した信号電荷を一
時的に蓄積するとともに、電荷転送エレメントCD1〜CDn
へ向けて並列的に垂直転送する機能を備えている。トラ
ンスフアゲートTGはゲート信号に基づいて信号電荷を転
送する。
レメントCD1〜CDnの隣には、トランスフアゲートTGを介
して蓄積部、更にバリアゲートBAを介して光電変換部が
連設されている。光電変換部は、フオトダイオード等の
光電変換素子PD1〜PDnが電荷転送エレメントCD1〜CDnと
等しい数だけ水平方向に形成され、蓄積部は、制御信号
VSTによりポテンシヤル井戸を形成する蓄積エレメントS
T1〜STnより成るCCDで構成され、該蓄積エレメントST1
〜STnは光電変換素子PD1〜PDnで発生した信号電荷を一
時的に蓄積するとともに、電荷転送エレメントCD1〜CDn
へ向けて並列的に垂直転送する機能を備えている。トラ
ンスフアゲートTGはゲート信号に基づいて信号電荷を転
送する。
第１図の回路構成を更に第２図及び第３図に基づいて
詳述する。第２図は適宜の２個の電荷転送エレメントに
対応する部分を代表して半導体集積回路技術によるレイ
アウト構成で示した表面図、第３図は第２図のＸ−Ｘ線
矢視断面を概略的に示した縦断面図である。
詳述する。第２図は適宜の２個の電荷転送エレメントに
対応する部分を代表して半導体集積回路技術によるレイ
アウト構成で示した表面図、第３図は第２図のＸ−Ｘ線
矢視断面を概略的に示した縦断面図である。
第２図，第３図において、Ｎ型半導体基板の表面部分
に形成されたＰ型拡散層（Ｐ−well）の一部に複数のNT
型層を形成することで光電変換素子PD1〜PDnが構成され
ている。半導体基板上にはSiO2層（図示せず）を介し
て、バリアゲートBA、蓄積エレメントST1〜STn、トラン
スフアゲートTG、転送エレメントCD1〜CDnの夫々のゲー
ト電荷層が並設され、更に、フローテイングゲートFG1
〜FGnを構成するフローテイングゲート層８と、電源VDD
にクランプされ電極層９が蓄積されている。フローテイ
ングゲートFG1〜FGnの一端には、夫々コンタクトを介し
て第１図のMOSFET Q1〜Qnに接続する配線li，li+1等が
形成されると共に、MOSFET Q1〜Qnは第１図の共通接点
Ｐに相当する配線に接続されインピーダンス変換回路Ａ
に接続されている。更に、配線li，li+1等の一端にMOSF
ET M1〜Mnが接続されている。
に形成されたＰ型拡散層（Ｐ−well）の一部に複数のNT
型層を形成することで光電変換素子PD1〜PDnが構成され
ている。半導体基板上にはSiO2層（図示せず）を介し
て、バリアゲートBA、蓄積エレメントST1〜STn、トラン
スフアゲートTG、転送エレメントCD1〜CDnの夫々のゲー
ト電荷層が並設され、更に、フローテイングゲートFG1
〜FGnを構成するフローテイングゲート層８と、電源VDD
にクランプされ電極層９が蓄積されている。フローテイ
ングゲートFG1〜FGnの一端には、夫々コンタクトを介し
て第１図のMOSFET Q1〜Qnに接続する配線li，li+1等が
形成されると共に、MOSFET Q1〜Qnは第１図の共通接点
Ｐに相当する配線に接続されインピーダンス変換回路Ａ
に接続されている。更に、配線li，li+1等の一端にMOSF
ET M1〜Mnが接続されている。
次に、かかる構成の電荷転送デバイスの作動を第４図
のタイミングチヤートとともに説明する。
のタイミングチヤートとともに説明する。
まず、時刻t1ないしt3の期間において、クロツク信号
φ1，φ2が“H"レベルとなることにより該クロツク信号
φ1の印加されたゲート電極下（例えば第２図のの領
域）にポテンシヤル井戸が形成され、蓄積エレメントST
1〜STnの信号電荷が電荷転送エレメントCD1〜CDnへ転送
される。また、時刻t1ないしt2の期間内において制御信
号CEが“H"レベルとなりMOSFET M1〜Mnが導通すること
により、フローテイングゲートFG1〜FGnに“L"レベルの
フローテイングゲート駆動信号φFGが印加され、該フロ
ーテイングゲートFG1〜FGnの不要電荷が放出される。更
に、時刻t2においてリセツト信号φFEが“H"レベルとな
つた後に、時刻t3より若干前の時点で制御信号CEが“L"
レベルに反転するので、時刻t3におけるフローテイング
ゲートFG1〜FGnの電位は電源電圧VDDに保持される。
φ1，φ2が“H"レベルとなることにより該クロツク信号
φ1の印加されたゲート電極下（例えば第２図のの領
域）にポテンシヤル井戸が形成され、蓄積エレメントST
1〜STnの信号電荷が電荷転送エレメントCD1〜CDnへ転送
される。また、時刻t1ないしt2の期間内において制御信
号CEが“H"レベルとなりMOSFET M1〜Mnが導通すること
により、フローテイングゲートFG1〜FGnに“L"レベルの
フローテイングゲート駆動信号φFGが印加され、該フロ
ーテイングゲートFG1〜FGnの不要電荷が放出される。更
に、時刻t2においてリセツト信号φFEが“H"レベルとな
つた後に、時刻t3より若干前の時点で制御信号CEが“L"
レベルに反転するので、時刻t3におけるフローテイング
ゲートFG1〜FGnの電位は電源電圧VDDに保持される。
次に、４相クロツク信号φ1〜φ4が４相駆動方式に従
つて時刻t4まで印加されると、夫々の電荷転送エレメン
トCD1〜CDn内で信号電荷の移動が行なわれ、クロツク信
号φ4が印加されるゲート電極下（例えば第２図のの
領域）に形成されるポテンシヤル井戸に信号電荷が移動
する。ここで、上記フローテイングゲートFG1〜FGnは電
源電圧VDDに保持されているので、第３図に示すよう
に、信号φ2，φ4によつて信号電荷はフローテイングゲ
ートFG1〜FGn側のポテンシヤル井戸へ転送される。尚、
この信号電荷のフローテイングゲートFG1〜FGn側への移
動はクロツク信号φ3の印加とともに序々に開始され、
クロツク信号φ4とともに完了するように第２図のレイ
アウト構成がなされている。これにより、フローテイン
グゲートFG1〜FGnの電位が信号電荷のそれぞれの電荷量
に応じて変化する。
つて時刻t4まで印加されると、夫々の電荷転送エレメン
トCD1〜CDn内で信号電荷の移動が行なわれ、クロツク信
号φ4が印加されるゲート電極下（例えば第２図のの
領域）に形成されるポテンシヤル井戸に信号電荷が移動
する。ここで、上記フローテイングゲートFG1〜FGnは電
源電圧VDDに保持されているので、第３図に示すよう
に、信号φ2，φ4によつて信号電荷はフローテイングゲ
ートFG1〜FGn側のポテンシヤル井戸へ転送される。尚、
この信号電荷のフローテイングゲートFG1〜FGn側への移
動はクロツク信号φ3の印加とともに序々に開始され、
クロツク信号φ4とともに完了するように第２図のレイ
アウト構成がなされている。これにより、フローテイン
グゲートFG1〜FGnの電位が信号電荷のそれぞれの電荷量
に応じて変化する。
時刻t4までの期間では、MOSFET Q1〜Qnへのチヤネル
切換信号CH1〜CHnは“L"レベルであるから、MOSFET Q1
〜Qnは高インピーダンス状態にあり、第１図の接点Ｐに
はフローテイングゲートFG1〜FGnの電位変化は現われな
い。又、MOSFET Tr3には、クロツク信号φ4の立上がり
及び立下がりに同期する矩形信号列より成るリフレツシ
ユ信号φRが印加されるので、接点Ｐは定期的に電源電
圧VDDにクランプされ、浮遊容量に起因するノイズ等が
除去される。
切換信号CH1〜CHnは“L"レベルであるから、MOSFET Q1
〜Qnは高インピーダンス状態にあり、第１図の接点Ｐに
はフローテイングゲートFG1〜FGnの電位変化は現われな
い。又、MOSFET Tr3には、クロツク信号φ4の立上がり
及び立下がりに同期する矩形信号列より成るリフレツシ
ユ信号φRが印加されるので、接点Ｐは定期的に電源電
圧VDDにクランプされ、浮遊容量に起因するノイズ等が
除去される。
次に、時刻t4ないしt5の期間において、マルチプレク
サを構成しているMOSFET Q1〜Qnにチヤネル切換信号CH1
〜CHnを順に印加する。夫夫のチヤネル切換信号CH1〜CH
nは、第３図に示すように、リフレツシユ信号φRの発生
周期内で“H"レベルとなる。したがつて、リフレツシユ
信号φRか“H"レベルになることにより接点Ｐの電位が
電源電位VDDにクランプされた後に、夫々のMOSFET Q1〜
Qnを介してフローテイングゲートFG1〜FGnの信号がイン
ピーダンス変換回路Ａに印加されるので、各フローテイ
ングゲートFG1〜FGnよりの信号が相互に干渉することな
く更に雑音の影響を受けることなく電圧出力Voutとして
時系列的に出力される。
サを構成しているMOSFET Q1〜Qnにチヤネル切換信号CH1
〜CHnを順に印加する。夫夫のチヤネル切換信号CH1〜CH
nは、第３図に示すように、リフレツシユ信号φRの発生
周期内で“H"レベルとなる。したがつて、リフレツシユ
信号φRか“H"レベルになることにより接点Ｐの電位が
電源電位VDDにクランプされた後に、夫々のMOSFET Q1〜
Qnを介してフローテイングゲートFG1〜FGnの信号がイン
ピーダンス変換回路Ａに印加されるので、各フローテイ
ングゲートFG1〜FGnよりの信号が相互に干渉することな
く更に雑音の影響を受けることなく電圧出力Voutとして
時系列的に出力される。
即ち、第３図に示すように、電極層８とフローテイン
グゲート層７間の容量をCO、フローテイングゲート層７
と基板間の容量をCOX、ポテンシヤル井戸の空乏層容量
をCd、フローテイングゲート層７からMOSFET Qi側を見
たときの容量をCq、信号電荷量をqiとすれば、次式に基
づいて、出力信号Voutは、電源電圧VDDより信号電荷量
に相当する電圧降下ΔＶ下がつた電圧として出力され
る。
グゲート層７間の容量をCO、フローテイングゲート層７
と基板間の容量をCOX、ポテンシヤル井戸の空乏層容量
をCd、フローテイングゲート層７からMOSFET Qi側を見
たときの容量をCq、信号電荷量をqiとすれば、次式に基
づいて、出力信号Voutは、電源電圧VDDより信号電荷量
に相当する電圧降下ΔＶ下がつた電圧として出力され
る。
そして、フローテイングゲートFG1〜FGnは単に基板上
に浮いた状態にあるので、信号電荷は破壊されることな
く保持される。
に浮いた状態にあるので、信号電荷は破壊されることな
く保持される。
次に、上記の信号電荷の検出が終了し、時刻t6におい
てリセツト信号φFGが“L"レベルに反転し、更に時刻t7
において制御信号CEが“H"レベルになることによりMOSF
ET M1〜Mnを導通にすると、“L"レベルのリセツト信号
φFGにて“L"レベルにバイアスされるフローテイングゲ
ートFG1〜FGnによつて、第３図に示すように、ポテンシ
ヤル井戸が浅くなり、信号電荷は再びCCDの電荷転送エ
レメントCD1〜CDnへ移される。
てリセツト信号φFGが“L"レベルに反転し、更に時刻t7
において制御信号CEが“H"レベルになることによりMOSF
ET M1〜Mnを導通にすると、“L"レベルのリセツト信号
φFGにて“L"レベルにバイアスされるフローテイングゲ
ートFG1〜FGnによつて、第３図に示すように、ポテンシ
ヤル井戸が浅くなり、信号電荷は再びCCDの電荷転送エ
レメントCD1〜CDnへ移される。
そして、時刻t7以後は、前記の時刻t1ないしt5と同じ
動作を繰り返すことで、信号電荷を１電荷転送エレメン
ト分づつずらしながら検出することができる。即ち、信
号電荷を非破壊的に検出するシフトレジスタと同じ作用
が得られる。
動作を繰り返すことで、信号電荷を１電荷転送エレメン
ト分づつずらしながら検出することができる。即ち、信
号電荷を非破壊的に検出するシフトレジスタと同じ作用
が得られる。
尚、第３図のタイミングチヤートの時刻t4ないしt5に
は、チヤネル切換信号CH1〜CHnを順番にMOSFET Q1〜Qn
に印加した場合を示しているが、順番に係りなくチヤネ
ル切換信号CH1〜CHnを印加して、所望の信号電荷だけを
適宜に検出することもできる。
は、チヤネル切換信号CH1〜CHnを順番にMOSFET Q1〜Qn
に印加した場合を示しているが、順番に係りなくチヤネ
ル切換信号CH1〜CHnを印加して、所望の信号電荷だけを
適宜に検出することもできる。
以上説明したようにとの実施例によれば、フローテイ
ングゲートを用いることにより任意の電荷転送エレメン
トにある信号電荷を非破壊的に検出することができ、従
来のような記憶装置の必要がない。また、この実施例の
ように表面型CCD（SCCD）を使うことによりセトリング
時間（信号電荷の掃下し時間）をほとんど必要とせず、
作動制御のための回路に対する負担が小さくなる。ま
た、半導体製造工程においてイオン打ち込み等の過程が
要らないので、製造工程が簡素となる。また、MOSFET Q
1〜Qnによるマルチプレクサを介して夫々のフローテイ
ングゲートFG1〜FGnを１個のインピーダンス変換回路Ａ
に接続しており、フローテイングゲートFG1〜FGn毎にイ
ンピーダンス変換回路を接続して出力信号を得るように
するよりも回路構成が簡素となり、集積回路装置とした
場合のチツプサイズを小形化することができる。また、
このように少ないインピーダンス変換回路を用いること
により、フローテイングゲートFG1〜FGnに付随する容量
を低減することができるため、フローテイングゲートFG
1〜FGnにて検出される信号のレベルを下げることがな
く、したがつてダイナミツクレンジの向上を図ることが
できる。更に、チヤネル切換信号CH1〜CHnの印加が行な
われる前に必ずリフレツシユ信号φRにてインピーダン
ス変換回路Ａの入力（接点Ｐの信号）がクリアーされる
ので、夫々の電荷転送エレメントCD1〜CDnの信号電荷を
独立に検出することができる。更に、このクリアーのた
めに接点Ｐの電位を電源電圧VDDにクランプしているの
で雑音の影響が少なく、高精度の検出信号を得ることが
できる。尚、この実施例では表面型CCDにフローテイン
グゲートを設ける場合を示したが、本発明のフローテイ
ングゲートをBCCD（埋め込み型CCD）に適用することも
できる。
ングゲートを用いることにより任意の電荷転送エレメン
トにある信号電荷を非破壊的に検出することができ、従
来のような記憶装置の必要がない。また、この実施例の
ように表面型CCD（SCCD）を使うことによりセトリング
時間（信号電荷の掃下し時間）をほとんど必要とせず、
作動制御のための回路に対する負担が小さくなる。ま
た、半導体製造工程においてイオン打ち込み等の過程が
要らないので、製造工程が簡素となる。また、MOSFET Q
1〜Qnによるマルチプレクサを介して夫々のフローテイ
ングゲートFG1〜FGnを１個のインピーダンス変換回路Ａ
に接続しており、フローテイングゲートFG1〜FGn毎にイ
ンピーダンス変換回路を接続して出力信号を得るように
するよりも回路構成が簡素となり、集積回路装置とした
場合のチツプサイズを小形化することができる。また、
このように少ないインピーダンス変換回路を用いること
により、フローテイングゲートFG1〜FGnに付随する容量
を低減することができるため、フローテイングゲートFG
1〜FGnにて検出される信号のレベルを下げることがな
く、したがつてダイナミツクレンジの向上を図ることが
できる。更に、チヤネル切換信号CH1〜CHnの印加が行な
われる前に必ずリフレツシユ信号φRにてインピーダン
ス変換回路Ａの入力（接点Ｐの信号）がクリアーされる
ので、夫々の電荷転送エレメントCD1〜CDnの信号電荷を
独立に検出することができる。更に、このクリアーのた
めに接点Ｐの電位を電源電圧VDDにクランプしているの
で雑音の影響が少なく、高精度の検出信号を得ることが
できる。尚、この実施例では表面型CCDにフローテイン
グゲートを設ける場合を示したが、本発明のフローテイ
ングゲートをBCCD（埋め込み型CCD）に適用することも
できる。
（発明の効果） 以上説明したように本発明によれば、夫々の電荷転送
エレメントに隣接してフローテイングゲートを並設し、
夫々のフローテイングゲートの一端をマルチプレクサを
構成するスイツチング素子を介してインピーダンス変換
回路に接続すると共に、夫々のスイツチング素子へのチ
ヤネル切換信号の印加の前に該インピーダンス変換回路
の入力を所定電位にクランプさせる制御手段を備えたの
で、信号電荷を非破壊的に検出することができ、スイツ
チング素子を適宜に制御することにより任意の信号電荷
をランダムに検出することができ、更に、雑音に影響さ
れないダイナミツクレンジの大きい出力信号を得ること
ができる。
エレメントに隣接してフローテイングゲートを並設し、
夫々のフローテイングゲートの一端をマルチプレクサを
構成するスイツチング素子を介してインピーダンス変換
回路に接続すると共に、夫々のスイツチング素子へのチ
ヤネル切換信号の印加の前に該インピーダンス変換回路
の入力を所定電位にクランプさせる制御手段を備えたの
で、信号電荷を非破壊的に検出することができ、スイツ
チング素子を適宜に制御することにより任意の信号電荷
をランダムに検出することができ、更に、雑音に影響さ
れないダイナミツクレンジの大きい出力信号を得ること
ができる。
第１図は本発明による電荷蓄積デバイスの一実施例を示
す回路図、第２図は第１図の１部を半導体集積回路技術
に基づくレイアウト構成で示した表面図、第３図は第２
図のＸ−Ｘ線矢視断面の構造を概略的に示した断面図、
第４図は第１図に示す実施例の作動を説明するためのタ
イミングチヤートである。 CD1〜CDn：電荷転送エレメント FG1〜FGn：フローテイングゲート M1〜Mn:MOSFET（制御素子） Q1〜Qn:MOSFET（スイツチング素子） Tr1,Tr2:MOSFET Tr3:MOSFET（クランプ手段）
す回路図、第２図は第１図の１部を半導体集積回路技術
に基づくレイアウト構成で示した表面図、第３図は第２
図のＸ−Ｘ線矢視断面の構造を概略的に示した断面図、
第４図は第１図に示す実施例の作動を説明するためのタ
イミングチヤートである。 CD1〜CDn：電荷転送エレメント FG1〜FGn：フローテイングゲート M1〜Mn:MOSFET（制御素子） Q1〜Qn:MOSFET（スイツチング素子） Tr1,Tr2:MOSFET Tr3:MOSFET（クランプ手段）
Claims (1)
- 【請求項１】信号電荷を転送する電荷転送エレメントに
隣接して並設されたフローティングゲートと、該フロー
ティングゲートに所定電圧を印加することにより容量を
制御すると共に該半導体基板内のポテンシャル井戸の深
さを制御する制御素子とを備えた電荷蓄積デバイスにお
いて、該フローティングゲートを個々にインピーダンス
変換回路の入力に接続するスイッチング素子群と、該ス
イッチング素子群にチャネル切換制御を行わせる前に該
インピーダンス変換回路の入力を所定電圧にクランプす
るクランプ手段とを具備したことを特徴とする電荷蓄積
デバイス。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61212721A JP2534042B2 (ja) | 1986-09-11 | 1986-09-11 | 電荷転送デバイス |
| EP87113330A EP0259887B1 (en) | 1986-09-11 | 1987-09-11 | Phase difference detector |
| US07/095,493 US4849619A (en) | 1986-09-11 | 1987-09-11 | Phase difference detector with analog signals |
| DE3750452T DE3750452T2 (de) | 1986-09-11 | 1987-09-11 | Phasendifferenzdetektor. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61212721A JP2534042B2 (ja) | 1986-09-11 | 1986-09-11 | 電荷転送デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6369100A JPS6369100A (ja) | 1988-03-29 |
| JP2534042B2 true JP2534042B2 (ja) | 1996-09-11 |
Family
ID=16627332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61212721A Expired - Fee Related JP2534042B2 (ja) | 1986-09-11 | 1986-09-11 | 電荷転送デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2534042B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6121670A (ja) * | 1984-07-09 | 1986-01-30 | Sharp Corp | 画像読取装置 |
-
1986
- 1986-09-11 JP JP61212721A patent/JP2534042B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6121670A (ja) * | 1984-07-09 | 1986-01-30 | Sharp Corp | 画像読取装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6369100A (ja) | 1988-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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