JP2533929B2 - 電子素子実装用パッケ―ジ - Google Patents
電子素子実装用パッケ―ジInfo
- Publication number
- JP2533929B2 JP2533929B2 JP1063131A JP6313189A JP2533929B2 JP 2533929 B2 JP2533929 B2 JP 2533929B2 JP 1063131 A JP1063131 A JP 1063131A JP 6313189 A JP6313189 A JP 6313189A JP 2533929 B2 JP2533929 B2 JP 2533929B2
- Authority
- JP
- Japan
- Prior art keywords
- circuits
- electronic element
- element mounting
- frame body
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
本発明は、ICパッケージなどのような電子素子実装用
パッケージに関するものである。
パッケージに関するものである。
プリント配線板を電子素子実装用の基板として形成さ
れるプラスチックパッケージが従来から提供されてい
る。第２図はその一例を示すものであり、例えば銅張積
層板をプリント配線加工して、基板１の表面の中央部に
ICなどの電子素子を実装するための電子素子実装部２を
設けると共に電子素子実装部２の周囲に一端が基板１の
端部に他端が位置するように多数本の回路3,3…を放射
状に設けることによって形成することができるものであ
り、電子素子実装部２に電子素子を実装して電子素子と
各回路3,3…とをワイヤーボンディング等で接続し、各
回路3,3…に接続した状態で出力端子となる端子ピンを
基板１に取り付けることによって、PGA（ピングリッド
アレイ）等として使用できるようにしてある。そしてこ
のものにあってさらに、電子素子実装部２に実装する電
子素子を封止する樹脂が電子素子実装部２から流れ出す
のを防ぐために、基板１の表面にダムと称される枠体４
が取り付けてある。 この枠体４は電子素子実装部２を囲むように回路3,3
…の上側に配設されるものであり、接着剤で接着固定す
るようにしてある。そして、基板１の表面と回路３の表
面にはソルダーレジスト５を塗布して硬化させてあり、
枠体４はソルダーレジスト５を介して基板１に接着固定
されることになる。
れるプラスチックパッケージが従来から提供されてい
る。第２図はその一例を示すものであり、例えば銅張積
層板をプリント配線加工して、基板１の表面の中央部に
ICなどの電子素子を実装するための電子素子実装部２を
設けると共に電子素子実装部２の周囲に一端が基板１の
端部に他端が位置するように多数本の回路3,3…を放射
状に設けることによって形成することができるものであ
り、電子素子実装部２に電子素子を実装して電子素子と
各回路3,3…とをワイヤーボンディング等で接続し、各
回路3,3…に接続した状態で出力端子となる端子ピンを
基板１に取り付けることによって、PGA（ピングリッド
アレイ）等として使用できるようにしてある。そしてこ
のものにあってさらに、電子素子実装部２に実装する電
子素子を封止する樹脂が電子素子実装部２から流れ出す
のを防ぐために、基板１の表面にダムと称される枠体４
が取り付けてある。 この枠体４は電子素子実装部２を囲むように回路3,3
…の上側に配設されるものであり、接着剤で接着固定す
るようにしてある。そして、基板１の表面と回路３の表
面にはソルダーレジスト５を塗布して硬化させてあり、
枠体４はソルダーレジスト５を介して基板１に接着固定
されることになる。
しかし、基板１の表面に設けられている多数本の回路
3,3…は、その隣合う間隔は回路３の形成箇所において
それぞれ異なり、第３図に示すように、回路3,3間の間
隔が狭いとこの回路3,3間の殆んどの空間がソルダーレ
ジスト５で埋められるが、回路3,3間の間隔が広いと回
路5,5間の空間をソルダーレジスト５で埋めることがで
きず、枠体４をこのソルダーレジスト５上に載置した際
に回路3,3の間隔が狭い箇所では枠体４とソルダーレジ
スト５との間のギャップG1は小さいが、回路3,3間の間
隔が広い箇所では枠体４とソルダーレジスト５との間の
ギャップG2は大きくなる。そして枠体４を接着剤で接着
するにあたって、このように大きなギャップG2が生じる
とこのギャップG2内に接着剤が埋まりきらず、この部分
で枠体４の接着不良が発生するおそれがあり、またこの
接着剤が埋まり切らないギャップG2の箇所から水分が浸
入して電子素子の信頼性を低下させるおそれがあるとい
う問題があった。 本発明は上記の点に鑑みて為されたものであり、接着
不良なく枠体を接着固定することができる電子素子実装
用パッケージを提供することを目的とするものである。
3,3…は、その隣合う間隔は回路３の形成箇所において
それぞれ異なり、第３図に示すように、回路3,3間の間
隔が狭いとこの回路3,3間の殆んどの空間がソルダーレ
ジスト５で埋められるが、回路3,3間の間隔が広いと回
路5,5間の空間をソルダーレジスト５で埋めることがで
きず、枠体４をこのソルダーレジスト５上に載置した際
に回路3,3の間隔が狭い箇所では枠体４とソルダーレジ
スト５との間のギャップG1は小さいが、回路3,3間の間
隔が広い箇所では枠体４とソルダーレジスト５との間の
ギャップG2は大きくなる。そして枠体４を接着剤で接着
するにあたって、このように大きなギャップG2が生じる
とこのギャップG2内に接着剤が埋まりきらず、この部分
で枠体４の接着不良が発生するおそれがあり、またこの
接着剤が埋まり切らないギャップG2の箇所から水分が浸
入して電子素子の信頼性を低下させるおそれがあるとい
う問題があった。 本発明は上記の点に鑑みて為されたものであり、接着
不良なく枠体を接着固定することができる電子素子実装
用パッケージを提供することを目的とするものである。
本発明は、基板１の表面の電子素子実装部２の周囲に
端部が位置するように多数本の回路3,3…を基板１の表
面に設け、電子素子を封止する樹脂の流れ止めのための
枠体４を電子素子実装部２を囲む位置において各回路3,
3…の上側に配設すると共に接着固定するようにした電
子素子実装用パッケージにおいて、枠体４を接着する位
置における隣合う各回路3,3の間隔を0.5mm以下に設定し
て成ることを特徴とするものである。
端部が位置するように多数本の回路3,3…を基板１の表
面に設け、電子素子を封止する樹脂の流れ止めのための
枠体４を電子素子実装部２を囲む位置において各回路3,
3…の上側に配設すると共に接着固定するようにした電
子素子実装用パッケージにおいて、枠体４を接着する位
置における隣合う各回路3,3の間隔を0.5mm以下に設定し
て成ることを特徴とするものである。
本発明にあっては、枠体４を接着する位置での各回路
3,3…の間隔を0.5mm以下に設定することによって、枠体
４と回路3,3間との間で生じるギャップを小さくするこ
とができ、接着不良が発生しないようにすることができ
る。
3,3…の間隔を0.5mm以下に設定することによって、枠体
４と回路3,3間との間で生じるギャップを小さくするこ
とができ、接着不良が発生しないようにすることができ
る。
以下本発明を実施例によって詳述する。 第２図に示したものと同様に、基板１の表面の中央部
には正方形の電子素子実装部２が形成してあり、この電
子素子実装部２を中心とした放射状に多数本の回路3,3
…が基板１の表面に設けてある。各回路3,3…は樹脂積
層板などで形成される基板１の表面に積層した銅箔など
の金属箔をエッチング等のプリント配線加工して設けら
れるものであり、各回路3,3は電子素子実装部２の周囲
に一端のインナーリード部が位置するように設けてあ
る。基板１の表面には回路３の表面も含めてソルダーレ
ジスト５で覆ってあり、半田工程で半田が余分な箇所に
付着することがないようにしてある。また枠体４は電子
素子実装部２よりも大きな四角枠形状に合成樹脂材等で
形成されるものであり、第２図に示されるように電子素
子実装部２を囲むように枠体４を基板１の表面に配設し
て、各回路3,3…の上側にソルダーレジスト５を介して
載置し、この状態で接着剤によって枠体４を接着固定す
るようにしてある。 ここで本発明においては、各回路3,3…の枠体４を接
着する位置での間隔ｌは総て0.5mm以下になるように設
定してある。一般に第２図のＡ部分では回路3,3…を設
ける密度が大きく回路3,3…間の間隔を0.5mm以下に設定
し易いが、Ｂ部分では回路3,3…を設ける密度が小さく
なって回路3,3間の間隔が大きくなるために、このＢ部
分では例えば回路３の幅を大きく形成して回路3,3間の
間隔が0.5mm以下になるようにしてある。このように隣
合う回路3,3…の間隔を0.5mm以下に設定することによっ
て回路3,3間の空間を小さくすることができ、第１図
（ａ）に示すようにソルダーレジスト５を塗布する際に
ソルダーレジスト５でこの回路3,3間の空間を十分に埋
めることができる。従ってソルダーレジスト５の上に枠
体４を載置した際の回路3,3間の部分におけるソルダー
レジスト５と枠体４との間のギャップＧは小さくなり、
第１図（ｂ）のように枠体４を接着剤６で接着するにあ
たって、ギャップＧ内を接着剤６で完全に埋めた状態で
枠体４を接着固定することができるものである。ここ
で、本発明者等が検討した結果、回路3,3間においてソ
ルダーレジスト５と枠体４との間に生じるギャップＧの
深さが10μｍ以下であれば、接着剤６でこのギャップＧ
を十分に埋めることができる。そしてこのようにギャッ
プＧの深さが10μｍ以下になるようにするには、回路3,
3間の間隔を0.5mm以下に設定する必要があるのである。
枠体４を接着固定するための接着剤６としては、エポキ
シ樹脂系接着剤などが用いられる。 次に具体例で本発明を実証する。基板１の表面に厚み
35μｍの回路3,3…を多数本平行に設け、この回路3,3間
の間隔を次表のように設定した。そしてこの基板１の表
面にソルダーレジスト５（株式会社アサヒ化学研究所製
CCR−506G）を塗布して硬化させ、さらにこの上に枠体
４を載置してエポキシ樹脂系接着剤で接着した。このと
きの、ギャップＧの深さを測定し、また枠体４の接着が
良好であるか不良であるかどうかを調べた。結果は次表
の通りである。 表の結果にみられるように、回路3,3の間隔が0.5mm以
下にするとギャップＧの高さが10μ以下になって枠体４
の接着状態が良好になることが確認される。
には正方形の電子素子実装部２が形成してあり、この電
子素子実装部２を中心とした放射状に多数本の回路3,3
…が基板１の表面に設けてある。各回路3,3…は樹脂積
層板などで形成される基板１の表面に積層した銅箔など
の金属箔をエッチング等のプリント配線加工して設けら
れるものであり、各回路3,3は電子素子実装部２の周囲
に一端のインナーリード部が位置するように設けてあ
る。基板１の表面には回路３の表面も含めてソルダーレ
ジスト５で覆ってあり、半田工程で半田が余分な箇所に
付着することがないようにしてある。また枠体４は電子
素子実装部２よりも大きな四角枠形状に合成樹脂材等で
形成されるものであり、第２図に示されるように電子素
子実装部２を囲むように枠体４を基板１の表面に配設し
て、各回路3,3…の上側にソルダーレジスト５を介して
載置し、この状態で接着剤によって枠体４を接着固定す
るようにしてある。 ここで本発明においては、各回路3,3…の枠体４を接
着する位置での間隔ｌは総て0.5mm以下になるように設
定してある。一般に第２図のＡ部分では回路3,3…を設
ける密度が大きく回路3,3…間の間隔を0.5mm以下に設定
し易いが、Ｂ部分では回路3,3…を設ける密度が小さく
なって回路3,3間の間隔が大きくなるために、このＢ部
分では例えば回路３の幅を大きく形成して回路3,3間の
間隔が0.5mm以下になるようにしてある。このように隣
合う回路3,3…の間隔を0.5mm以下に設定することによっ
て回路3,3間の空間を小さくすることができ、第１図
（ａ）に示すようにソルダーレジスト５を塗布する際に
ソルダーレジスト５でこの回路3,3間の空間を十分に埋
めることができる。従ってソルダーレジスト５の上に枠
体４を載置した際の回路3,3間の部分におけるソルダー
レジスト５と枠体４との間のギャップＧは小さくなり、
第１図（ｂ）のように枠体４を接着剤６で接着するにあ
たって、ギャップＧ内を接着剤６で完全に埋めた状態で
枠体４を接着固定することができるものである。ここ
で、本発明者等が検討した結果、回路3,3間においてソ
ルダーレジスト５と枠体４との間に生じるギャップＧの
深さが10μｍ以下であれば、接着剤６でこのギャップＧ
を十分に埋めることができる。そしてこのようにギャッ
プＧの深さが10μｍ以下になるようにするには、回路3,
3間の間隔を0.5mm以下に設定する必要があるのである。
枠体４を接着固定するための接着剤６としては、エポキ
シ樹脂系接着剤などが用いられる。 次に具体例で本発明を実証する。基板１の表面に厚み
35μｍの回路3,3…を多数本平行に設け、この回路3,3間
の間隔を次表のように設定した。そしてこの基板１の表
面にソルダーレジスト５（株式会社アサヒ化学研究所製
CCR−506G）を塗布して硬化させ、さらにこの上に枠体
４を載置してエポキシ樹脂系接着剤で接着した。このと
きの、ギャップＧの深さを測定し、また枠体４の接着が
良好であるか不良であるかどうかを調べた。結果は次表
の通りである。 表の結果にみられるように、回路3,3の間隔が0.5mm以
下にするとギャップＧの高さが10μ以下になって枠体４
の接着状態が良好になることが確認される。
上述のように本発明にあっては、枠体を接着する位置
における隣合う各回路の間隔を0.5mm以下に設定するよ
うにしたので、枠体と回路間との間で生じるギャップを
小さくすることができるものであり、ギャップを接着剤
で埋めて枠体に接着不良が発生しないようにすることが
できると共に、ギャップの部分から水分等が浸入して電
子素子実装部に実装する電子素子の信頼性が低下するこ
とを防止することができるものである。
における隣合う各回路の間隔を0.5mm以下に設定するよ
うにしたので、枠体と回路間との間で生じるギャップを
小さくすることができるものであり、ギャップを接着剤
で埋めて枠体に接着不良が発生しないようにすることが
できると共に、ギャップの部分から水分等が浸入して電
子素子実装部に実装する電子素子の信頼性が低下するこ
とを防止することができるものである。
第１図（ａ）（ｂ）は本発明の一実施例の一部の拡大し
た断面図、第２図は電子素子実装用パッケージの全体を
示す平面図、第３図は従来例の断面図である。 １は基板、２は電子素子実装部、３は回路、４は枠体で
ある。
た断面図、第２図は電子素子実装用パッケージの全体を
示す平面図、第３図は従来例の断面図である。 １は基板、２は電子素子実装部、３は回路、４は枠体で
ある。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 宗勇 大阪府門真市大字門真1048番地 松下電 工株式会社内 (56)参考文献 特開 昭56−104454（ＪＰ，Ａ)
Claims (1)
- 【請求項１】基板の表面の電子素子実装部の周囲に端部
が位置するように多数本の回路を基板の表面に設け、電
子素子を封止する樹脂の流れ止めのための枠体を電子素
子実装部を囲む位置において各回路の上側に配設すると
共に接着固定するようにした電子素子実装用パッケージ
において、枠体を接着する位置における隣合う各回路の
間隔を0.5mm以下に設定して成ることを特徴とする電子
素子実装用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063131A JP2533929B2 (ja) | 1989-03-15 | 1989-03-15 | 電子素子実装用パッケ―ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063131A JP2533929B2 (ja) | 1989-03-15 | 1989-03-15 | 電子素子実装用パッケ―ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02241050A JPH02241050A (ja) | 1990-09-25 |
| JP2533929B2 true JP2533929B2 (ja) | 1996-09-11 |
Family
ID=13220409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1063131A Expired - Lifetime JP2533929B2 (ja) | 1989-03-15 | 1989-03-15 | 電子素子実装用パッケ―ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2533929B2 (ja) |
-
1989
- 1989-03-15 JP JP1063131A patent/JP2533929B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02241050A (ja) | 1990-09-25 |
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