JP2532486Y2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2532486Y2 JP2532486Y2 JP1990099921U JP9992190U JP2532486Y2 JP 2532486 Y2 JP2532486 Y2 JP 2532486Y2 JP 1990099921 U JP1990099921 U JP 1990099921U JP 9992190 U JP9992190 U JP 9992190U JP 2532486 Y2 JP2532486 Y2 JP 2532486Y2
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- wiring board
- semiconductor device
- semiconductor element
- glass cloth
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- Laminated Bodies (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は半導体装置に関し、特に配線基板上に半導体
素子を搭載し、その上部を樹脂で覆った半導体装置に関
する。
素子を搭載し、その上部を樹脂で覆った半導体装置に関
する。
従来のこの種の半導体装置は、第2図に示すように、
半導体素子1を搭載する配線基板が、ガラス布エポキシ
基板5,又はガラス布BT,又はガラス布ポリイミドの銅張
積層板を使用していた。
半導体素子1を搭載する配線基板が、ガラス布エポキシ
基板5,又はガラス布BT,又はガラス布ポリイミドの銅張
積層板を使用していた。
第2図において、従来の半導体装置は、半導体素子1
と、ガラス布エポキシ基板5と、外部接続用端子10と、
半導体素子1のパッドと基板5の配線ランド11とを電気
的に接続するボンディングワイヤ8と、封入樹脂9とを
備えている。基板5の下主面上には、配線回路6が形成
され、その上にはソルダーレジスト7が形成されてい
る。基板5の上主面上には、接着剤2が形成され、これ
で半導体素子1が固着される。端子10は、基板5に設け
られたスルーホールに嵌入されている。
と、ガラス布エポキシ基板5と、外部接続用端子10と、
半導体素子1のパッドと基板5の配線ランド11とを電気
的に接続するボンディングワイヤ8と、封入樹脂9とを
備えている。基板5の下主面上には、配線回路6が形成
され、その上にはソルダーレジスト7が形成されてい
る。基板5の上主面上には、接着剤2が形成され、これ
で半導体素子1が固着される。端子10は、基板5に設け
られたスルーホールに嵌入されている。
〔考案が解決しようとする課題〕 前述した従来の半導体装置は、ベースとなる基板が、
ガラス布エポキシ系,又はガラス布トリアジン系,又は
ガラス布ポリイミド系からできている。今後パッケージ
の多ピン化に伴ない高密度配線になることから、配線ピ
ッチを狭くしなければならないが、このような基板では
バイアスをかけた場合に配線のマイグレーション発生が
ある為、配線間隔を50μm以上にしなければならず、高
密度配線が出来ないという欠点がある。
ガラス布エポキシ系,又はガラス布トリアジン系,又は
ガラス布ポリイミド系からできている。今後パッケージ
の多ピン化に伴ない高密度配線になることから、配線ピ
ッチを狭くしなければならないが、このような基板では
バイアスをかけた場合に配線のマイグレーション発生が
ある為、配線間隔を50μm以上にしなければならず、高
密度配線が出来ないという欠点がある。
本考案の目的は、前記欠点が解決され、高密度配線下
でバイアスをかけてもマイグレーション発生がないよう
にした半導体装置を提供することにある。
でバイアスをかけてもマイグレーション発生がないよう
にした半導体装置を提供することにある。
本考案の半導体装置の構成は、配線基板の上主表面に
半導体素子の主面が接着され、前記配線基板に設けられ
たスルーホールに挿入された外部接続用端子が前記配線
基板の下主表面から導出され、少なくとも前記半導体素
子の表面が樹脂で封入され、前記配線基板の中心層がガ
ラス布を基材とする積層板からなり、前記配線基板の上
主表面及び下主表面を構成する主表面層がいずれもアラ
ミド繊維にエポキシ樹脂を含浸させてなる金属張積層板
からなることを特徴とする。
半導体素子の主面が接着され、前記配線基板に設けられ
たスルーホールに挿入された外部接続用端子が前記配線
基板の下主表面から導出され、少なくとも前記半導体素
子の表面が樹脂で封入され、前記配線基板の中心層がガ
ラス布を基材とする積層板からなり、前記配線基板の上
主表面及び下主表面を構成する主表面層がいずれもアラ
ミド繊維にエポキシ樹脂を含浸させてなる金属張積層板
からなることを特徴とする。
次に図面を参照しながら本考案を説明する。
第1図は本考案の一実施例の半導体装置を示す断面図
である。第1図において、本実施例の半導体装置は、半
導体素子1が固着される基板が特に特徴的である。
である。第1図において、本実施例の半導体装置は、半
導体素子1が固着される基板が特に特徴的である。
即ち、ガラス布エポキシ系積層基板5は、半導体装置
の基板の中心材であり、厚さは0.4〜1.2mm程度である。
その基板の表裏にそれぞれ接着層4を介して、アラミド
繊維に高純度なエポキシ系樹脂を含浸した0.3mm厚以上
の銅張積層板3を張り合せ、その表面をエッチングして
配線回路6を形成する。配線回路6は、マイグレーショ
ンの心配がないので、配線間隔が現在の50μm以上にと
らわれなくて良い。この基板上に半導体素子1を接着剤
2を介して固定し、半導体素子1の上面を封入樹脂9で
覆い、外部から保護している。又、ボンディングワイヤ
8は、半導体素子1と基板とを電気的に接続している。
又、外部接続用端子10は、外部と接続させる為に基板と
半田等により接続させる。配線回路6の主表面は、ソル
ダーレジスト7で覆われる。
の基板の中心材であり、厚さは0.4〜1.2mm程度である。
その基板の表裏にそれぞれ接着層4を介して、アラミド
繊維に高純度なエポキシ系樹脂を含浸した0.3mm厚以上
の銅張積層板3を張り合せ、その表面をエッチングして
配線回路6を形成する。配線回路6は、マイグレーショ
ンの心配がないので、配線間隔が現在の50μm以上にと
らわれなくて良い。この基板上に半導体素子1を接着剤
2を介して固定し、半導体素子1の上面を封入樹脂9で
覆い、外部から保護している。又、ボンディングワイヤ
8は、半導体素子1と基板とを電気的に接続している。
又、外部接続用端子10は、外部と接続させる為に基板と
半田等により接続させる。配線回路6の主表面は、ソル
ダーレジスト7で覆われる。
前述した本実施例の半導体装置では、高密度配線下で
バイアスをかけてもマイグレーション発生がなく、又表
面層の誘電率が3.9と低いことから、超多ピン対応が可
能である。又、ガラス布エポキシ系等の積層板を40〜70
%にすることにより、板厚を1.2mmや1.6mm等と厚くして
も、厚さ方向の膨張係数がそれほど大きくならず、温度
サイクル試験時等のスルーホールの断線が発生しない。
バイアスをかけてもマイグレーション発生がなく、又表
面層の誘電率が3.9と低いことから、超多ピン対応が可
能である。又、ガラス布エポキシ系等の積層板を40〜70
%にすることにより、板厚を1.2mmや1.6mm等と厚くして
も、厚さ方向の膨張係数がそれほど大きくならず、温度
サイクル試験時等のスルーホールの断線が発生しない。
以上説明したように、本考案は、半導体素子を搭載す
る基板の中心層と表裏面層が異なった材料で構成されて
いて、中心層はガラス布エポキシ系,又はガラス布トリ
アジン系,又はガラス布ポリイミド系積層板であり、表
裏面層はアラミド繊維にエポキシ樹脂を含浸させた金属
張積層板にすることにより、配線間が50μm以下の様な
高密度配線下でバイアスをかけても配線材である銅のマ
イグレーション発生がなく、又表裏面層の誘電率も3.9
と今までのガラス布エポキシ銅張積層板等より低いの
で、高密度配線が可能となり、超多ピン対応が可能にな
るという効果がある。
る基板の中心層と表裏面層が異なった材料で構成されて
いて、中心層はガラス布エポキシ系,又はガラス布トリ
アジン系,又はガラス布ポリイミド系積層板であり、表
裏面層はアラミド繊維にエポキシ樹脂を含浸させた金属
張積層板にすることにより、配線間が50μm以下の様な
高密度配線下でバイアスをかけても配線材である銅のマ
イグレーション発生がなく、又表裏面層の誘電率も3.9
と今までのガラス布エポキシ銅張積層板等より低いの
で、高密度配線が可能となり、超多ピン対応が可能にな
るという効果がある。
第1図は本考案の一実施例の半導体装置の断面図、第2
図は従来の半導体装置の断面図である。 1…半導体素子、2…接着剤、3…アラミドエポキシ、
4…接着層、5…ガラス布エポキシ基板、6…配線回
路、7…ソルダーレジスト、8…ボンディングワイヤ、
9…封入樹脂、10…外部接続用端子。
図は従来の半導体装置の断面図である。 1…半導体素子、2…接着剤、3…アラミドエポキシ、
4…接着層、5…ガラス布エポキシ基板、6…配線回
路、7…ソルダーレジスト、8…ボンディングワイヤ、
9…封入樹脂、10…外部接続用端子。
Claims (1)
- 【請求項1】配線基板の上主表面に半導体素子の主面が
接着され、前記配線基板に設けられたスルーホールに挿
入された外部接続用端子が前記配線基板の下主表面から
導出され、少なくとも前記半導体素子の表面が樹脂で封
入され、前記配線基板の中心層がガラス布を基材とする
積層板からなり、前記配線基板の上主表面及び下主表面
を構成する主表面層がいずれもアラミド繊維にエポキシ
樹脂を含浸させてなる金属張積層板からなることを特徴
とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1990099921U JP2532486Y2 (ja) | 1990-09-25 | 1990-09-25 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1990099921U JP2532486Y2 (ja) | 1990-09-25 | 1990-09-25 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0456342U JPH0456342U (ja) | 1992-05-14 |
JP2532486Y2 true JP2532486Y2 (ja) | 1997-04-16 |
Family
ID=31842191
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1990099921U Expired - Lifetime JP2532486Y2 (ja) | 1990-09-25 | 1990-09-25 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2532486Y2 (ja) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0221694A (ja) * | 1988-07-08 | 1990-01-24 | Matsushita Electric Works Ltd | 多層プリント配線板 |
JPH0626875B2 (ja) * | 1988-11-30 | 1994-04-13 | 新神戸電機株式会社 | 銅張積層板 |
-
1990
- 1990-09-25 JP JP1990099921U patent/JP2532486Y2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0456342U (ja) | 1992-05-14 |
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