JP2529781B2 - 垂直トランジスタ―を有するスタック−トレンチ構造のｄｒａｍセルおよびその製造方法 - Google Patents
垂直トランジスタ―を有するスタック−トレンチ構造のｄｒａｍセルおよびその製造方法Info
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【０００１】
【産業上の利用分野】本発明は高集積半導体ＤＲＡＭ
（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）に関し、特に信頼性が優れ、安定した動作特
性を有するようにした垂直トランジスターを有するスタ
ック−トレンチ（Ｓｔａｃｋｅｄ−Ｔｒｅｎｃｈ）構造
のＤＲＡＭセルとその製造方法に関する。
（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）に関し、特に信頼性が優れ、安定した動作特
性を有するようにした垂直トランジスターを有するスタ
ック−トレンチ（Ｓｔａｃｋｅｄ−Ｔｒｅｎｃｈ）構造
のＤＲＡＭセルとその製造方法に関する。
【０００２】
【従来の技術】高集積ＤＲＡＭを具現するために、ＤＲ
ＡＭセルの構造は初期の平面構造から最近にはトレンチ
またはスタック構造等へ多くの変化を重ねてきている。
工程が許される範囲内でセルの面積をできる限り微小化
しながら蓄積用キャパシター（ｓｔｏｒａｇｅ ｃａｐ
ａｃｉｔｏｒ）の容量を最大限に大きくする方向へ進行
しているのはすでに知られている事実である。
ＡＭセルの構造は初期の平面構造から最近にはトレンチ
またはスタック構造等へ多くの変化を重ねてきている。
工程が許される範囲内でセルの面積をできる限り微小化
しながら蓄積用キャパシター（ｓｔｏｒａｇｅ ｃａｐ
ａｃｉｔｏｒ）の容量を最大限に大きくする方向へ進行
しているのはすでに知られている事実である。
【０００３】これまで発表された大部分のセル構造はト
ランスファートランジスター（Ｔｒａｎｓｆｅｒ Ｔｒ
ａｎｓｉｓｔｏｒ）が基板上に水平に位置し、蓄積キャ
パシターがトランフファートランジスターの横側に位置
するため、６４ＭＤＲＡＭに要求されるセル面積を満足
させることができなかった。
ランスファートランジスター（Ｔｒａｎｓｆｅｒ Ｔｒ
ａｎｓｉｓｔｏｒ）が基板上に水平に位置し、蓄積キャ
パシターがトランフファートランジスターの横側に位置
するため、６４ＭＤＲＡＭに要求されるセル面積を満足
させることができなかった。
【０００４】上述の問題を解決するために、図１に示し
た通り、トランスファートランジスターが垂直に位置
し、蓄積キャパシターがトランスファートランジスター
の下に位置するようにしたＣＴＴ（Ｃｏｍｐｏｓｅｄ
Ｔｒｅｎｃｈ Ｔｒａｎｓｉｓｔｏｒ）を有するセルが
開発された。ＣＴＴ構造のセルは、図示するようにＰ+
シリコン基板２０１に形成されたトレンチに誘電体膜２
０２，キャパシタープレート２０３を有するキャパシタ
ーが形成され、さらにトレンチ上部にラテラルコンタク
ト２０４が形成されている構造を有する。２０５はゲー
ト酸化膜、２０６は埋込みｎ+ 層からなるビット線、２
０７はワード線、２０８はフィールド酸化膜である。
た通り、トランスファートランジスターが垂直に位置
し、蓄積キャパシターがトランスファートランジスター
の下に位置するようにしたＣＴＴ（Ｃｏｍｐｏｓｅｄ
Ｔｒｅｎｃｈ Ｔｒａｎｓｉｓｔｏｒ）を有するセルが
開発された。ＣＴＴ構造のセルは、図示するようにＰ+
シリコン基板２０１に形成されたトレンチに誘電体膜２
０２，キャパシタープレート２０３を有するキャパシタ
ーが形成され、さらにトレンチ上部にラテラルコンタク
ト２０４が形成されている構造を有する。２０５はゲー
ト酸化膜、２０６は埋込みｎ+ 層からなるビット線、２
０７はワード線、２０８はフィールド酸化膜である。
【０００５】しかし、上記の如きＣＴＴ構造のセルによ
っては、ビット線の分離のためにＬＯＣＯＳ（Ｌｏｃａ
ｌ Ｏｘｉｄａｎｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法
を用いるので隣接するセルとの分離領域を減らすことが
できないという欠点があった。
っては、ビット線の分離のためにＬＯＣＯＳ（Ｌｏｃａ
ｌ Ｏｘｉｄａｎｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法
を用いるので隣接するセルとの分離領域を減らすことが
できないという欠点があった。
【０００６】最近、図２に示すＳＧＴ（Ｓｕｒｒｏｕｎ
ｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）が発表さ
れた。ＳＧＴ構造のセルは、Ｐ型シリコン基板３０１に
設けたトレンチ内に誘電体膜３０２，キャパシタープレ
ート３０３を有するキャパシターが形成されており、キ
ャパシターの外周にはｎ- 拡散領域３０４が形成されて
いる。さらにｎ- 拡散領域３０４の上部にゲート酸化膜
３０５が、シリコン柱の上部にｎ+ 層３０６が形成され
ている。隣接するセルはＰ- 分離領域３０７によって分
離される。３０８はワード線、３０９はビット線、３１
０はＣＶＤ酸化膜である。ＳＧＴ構造のセルは、シリコ
ン柱の上方には垂直構造のトランスファートランジスタ
ーが位置し、下方には高キャパシタンス構造の蓄積キャ
パシターが位置し、隣接したセルとはトレンチ分離さ
れ、シリコン柱にトランスファートランジスターと蓄積
キャパシターが全て形成される。ＳＧＴ構造のセルは、
６４ＭＤＲＡＭに要求されるセル面積を満足させるが、
蓄積キャパシターが高キャパシタンス構造であるため、
α粒子に誘起されるＳＥＲ（ソフトエラーレート）が大
きいのみならず、高キャパシタンスのためにシリコン柱
の周囲に高い濃度でドーピングしなければならないので
シリコン柱の大きさが小さくなる場合には、空乏層によ
ってトランスファートランジスターが基板に対しフロー
ティング（ｆｌｏａｔｉｎｇ）される現象が発生すると
いう問題点があった。
ｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）が発表さ
れた。ＳＧＴ構造のセルは、Ｐ型シリコン基板３０１に
設けたトレンチ内に誘電体膜３０２，キャパシタープレ
ート３０３を有するキャパシターが形成されており、キ
ャパシターの外周にはｎ- 拡散領域３０４が形成されて
いる。さらにｎ- 拡散領域３０４の上部にゲート酸化膜
３０５が、シリコン柱の上部にｎ+ 層３０６が形成され
ている。隣接するセルはＰ- 分離領域３０７によって分
離される。３０８はワード線、３０９はビット線、３１
０はＣＶＤ酸化膜である。ＳＧＴ構造のセルは、シリコ
ン柱の上方には垂直構造のトランスファートランジスタ
ーが位置し、下方には高キャパシタンス構造の蓄積キャ
パシターが位置し、隣接したセルとはトレンチ分離さ
れ、シリコン柱にトランスファートランジスターと蓄積
キャパシターが全て形成される。ＳＧＴ構造のセルは、
６４ＭＤＲＡＭに要求されるセル面積を満足させるが、
蓄積キャパシターが高キャパシタンス構造であるため、
α粒子に誘起されるＳＥＲ（ソフトエラーレート）が大
きいのみならず、高キャパシタンスのためにシリコン柱
の周囲に高い濃度でドーピングしなければならないので
シリコン柱の大きさが小さくなる場合には、空乏層によ
ってトランスファートランジスターが基板に対しフロー
ティング（ｆｌｏａｔｉｎｇ）される現象が発生すると
いう問題点があった。
【０００７】
【発明が解決しようとする課題】そこで、本発明は信頼
性が優れ、安定した動作特性を有する６４Ｍまたはそれ
以上の集積度のＤＲＡＭに適用可能な垂直トランジスタ
ーを有するスタック−トレンチ構造のＤＲＡＭセルを提
供することをその目的とする。
性が優れ、安定した動作特性を有する６４Ｍまたはそれ
以上の集積度のＤＲＡＭに適用可能な垂直トランジスタ
ーを有するスタック−トレンチ構造のＤＲＡＭセルを提
供することをその目的とする。
【０００８】
【課題を解決するための手段】かかる目的を達成するた
めに、本発明は、Ｐ型シリコン基板に形成されたトレン
チの上端部および下端部を除いたトレンチ内部側壁に沿
って形成された酸化膜上にスタックトレンチの形態で形
成された蓄積電極と、前記蓄積電極の表面に形成された
キャパシター誘電体と、前記キャパシター誘電体と接
し、トレンチ上端部を除いたトレンチ内部を満たして形
成され、トレンチ下端部においてアイソレーション領域
と接するプレートから構成された蓄積用キャパシター
と、前記蓄積電極の上端部の一側面で蓄積電極と接続さ
れているｎ+ 型のソースと、前記トレンチ上端部の内部
側壁に沿ってトレンチ上端まで形成され前記蓄積電極お
よび前記プレートの表面を覆うゲート酸化膜と、前記ゲ
ート酸化膜上に形成されたゲート電極であるワード線
と、前記トレンチとトレンチの間のシリコン表面に形成
されたｎ+ 型のドレーンを含む垂直構造のトランスファ
ートランジスターを含み、前記ドレーンはＰ型のシリコ
ン単結晶の表面に形成され、前記シリコン単結晶は前記
Ｐ型シリコン基板上の前記トレンチ領域を除いた部分に
成長していることを特徴とする。また、前記キャパシタ
ー誘電体は１００ÅのＳｉＯ2 と等価の厚さのＯＮＯ
（酸化膜／窒化物／酸化物）構造で形成されることを特
徴とする。また、前記蓄積電極はポリシリコンを堆積
し、ＰＯＣｌ3 でドーピングして形成されることを特徴
とする。また、前記トランジスターのソースは蓄積電極
上端部の一面の側壁酸化膜が除去された窓を通じて蓄積
電極内のｎ型不純物が拡散されるようにして形成された
ｎ+ 拡散層からなることを特徴とする。また、前記プレ
ートはポリシリコンを堆積し、ＰＯＣｌ3 でドーピング
して形成されることを特徴とする。また、前記ゲート酸
化膜は厚さが１００〜８００Åであることを特徴とす
る。また、前記トレンチの底部に隣接セルとの分離のた
めにＰ+ 拡散層がさらに形成されていることを特徴とす
る。また、前記ドレーンはＡｓイオンをイオン注入して
形成されたｎ+ 拡散層からなることを特徴とする。ま
た、前記シリコン単結晶は１μｍ程度の厚さであること
を特徴とする。さらに、本発明方法は、Ｐ型シリコン基
板にトレンチを形成する工程、当該トレンチの上端部お
よび下端部を除いたトレンチ内部側壁に沿って形成され
た酸化膜上にスタックトレンチの形態で形成された蓄積
電極、前記蓄積電極の表面に形成されたキャパシター誘
電体、および前記キャパシター誘電体と接し、トレンチ
上端部を除いたトレンチ内部を満たして形成され、トレ
ンチ下端部においてアイソレーション領域と接するプレ
ートから構成された蓄積用キャパシターを形成する工
程、前記蓄積電極の上端部の一側面で蓄積電極と接続さ
れているｎ+ 型のソースと、前記トレンチ上端部の内部
側壁に沿ってトレンチ上端まで形成され前記蓄積電極お
よび前記プレートの表面を覆うゲート酸化膜と、前記ゲ
ート酸化膜上に形成されたゲート電極であるワード線
と、前記トレンチとトレンチの間のシリコン表面に形成
されたｎ+ 型のドレーンとを含む垂直構造のトランスフ
ァートランジスターを形成する工程を含み、前記ドレー
ンを前記シリコン基板上の前記トレンチ領域を除いた部
分に選択的にエピタキシャル成長させたＰ型のシリコン
単結晶の表面に形成することを特徴とする。
めに、本発明は、Ｐ型シリコン基板に形成されたトレン
チの上端部および下端部を除いたトレンチ内部側壁に沿
って形成された酸化膜上にスタックトレンチの形態で形
成された蓄積電極と、前記蓄積電極の表面に形成された
キャパシター誘電体と、前記キャパシター誘電体と接
し、トレンチ上端部を除いたトレンチ内部を満たして形
成され、トレンチ下端部においてアイソレーション領域
と接するプレートから構成された蓄積用キャパシター
と、前記蓄積電極の上端部の一側面で蓄積電極と接続さ
れているｎ+ 型のソースと、前記トレンチ上端部の内部
側壁に沿ってトレンチ上端まで形成され前記蓄積電極お
よび前記プレートの表面を覆うゲート酸化膜と、前記ゲ
ート酸化膜上に形成されたゲート電極であるワード線
と、前記トレンチとトレンチの間のシリコン表面に形成
されたｎ+ 型のドレーンを含む垂直構造のトランスファ
ートランジスターを含み、前記ドレーンはＰ型のシリコ
ン単結晶の表面に形成され、前記シリコン単結晶は前記
Ｐ型シリコン基板上の前記トレンチ領域を除いた部分に
成長していることを特徴とする。また、前記キャパシタ
ー誘電体は１００ÅのＳｉＯ2 と等価の厚さのＯＮＯ
（酸化膜／窒化物／酸化物）構造で形成されることを特
徴とする。また、前記蓄積電極はポリシリコンを堆積
し、ＰＯＣｌ3 でドーピングして形成されることを特徴
とする。また、前記トランジスターのソースは蓄積電極
上端部の一面の側壁酸化膜が除去された窓を通じて蓄積
電極内のｎ型不純物が拡散されるようにして形成された
ｎ+ 拡散層からなることを特徴とする。また、前記プレ
ートはポリシリコンを堆積し、ＰＯＣｌ3 でドーピング
して形成されることを特徴とする。また、前記ゲート酸
化膜は厚さが１００〜８００Åであることを特徴とす
る。また、前記トレンチの底部に隣接セルとの分離のた
めにＰ+ 拡散層がさらに形成されていることを特徴とす
る。また、前記ドレーンはＡｓイオンをイオン注入して
形成されたｎ+ 拡散層からなることを特徴とする。ま
た、前記シリコン単結晶は１μｍ程度の厚さであること
を特徴とする。さらに、本発明方法は、Ｐ型シリコン基
板にトレンチを形成する工程、当該トレンチの上端部お
よび下端部を除いたトレンチ内部側壁に沿って形成され
た酸化膜上にスタックトレンチの形態で形成された蓄積
電極、前記蓄積電極の表面に形成されたキャパシター誘
電体、および前記キャパシター誘電体と接し、トレンチ
上端部を除いたトレンチ内部を満たして形成され、トレ
ンチ下端部においてアイソレーション領域と接するプレ
ートから構成された蓄積用キャパシターを形成する工
程、前記蓄積電極の上端部の一側面で蓄積電極と接続さ
れているｎ+ 型のソースと、前記トレンチ上端部の内部
側壁に沿ってトレンチ上端まで形成され前記蓄積電極お
よび前記プレートの表面を覆うゲート酸化膜と、前記ゲ
ート酸化膜上に形成されたゲート電極であるワード線
と、前記トレンチとトレンチの間のシリコン表面に形成
されたｎ+ 型のドレーンとを含む垂直構造のトランスフ
ァートランジスターを形成する工程を含み、前記ドレー
ンを前記シリコン基板上の前記トレンチ領域を除いた部
分に選択的にエピタキシャル成長させたＰ型のシリコン
単結晶の表面に形成することを特徴とする。
【０００９】
【作用】本発明はスタック−トレンチ形態のキャパシタ
ーを用いることにより、ソフトエラーレートが低く、信
頼性が優れるようにし、シリコン柱の一部分のみに局部
的にドーピングして、トランスファートランジスターと
蓄積キャパシターを接続することにより、トランジスタ
ーがシリコン基板に対しフローティングされる現象を低
減し、安定した動作特性を実現する。
ーを用いることにより、ソフトエラーレートが低く、信
頼性が優れるようにし、シリコン柱の一部分のみに局部
的にドーピングして、トランスファートランジスターと
蓄積キャパシターを接続することにより、トランジスタ
ーがシリコン基板に対しフローティングされる現象を低
減し、安定した動作特性を実現する。
【００１０】
【実施例】以下に添付図によって本発明を詳細に説明す
る。
る。
【００１１】図３〜図１２は本発明の一実施例の製造工
程を示す図である。
程を示す図である。
【００１２】図３は、Ｐ型シリコン基板１の上面に厚さ
約２５０Åの酸化膜２を形成し、その上に厚さ約１，０
００Åの窒化シリコン膜３を堆積した後に形成されたト
レンチを示す。窒化シリコン膜３上にＣＶＤ（化学気相
堆積）法によって酸化膜４を厚さ約１，０００Å堆積し
た後、ＣＶＤ酸化膜を９２５℃のＨ2 ／Ｏ2 雰囲気中で
デンジファイ（ｄｅｎｓｉｆｙ）し、そしてトレンチエ
ッチングのためのマスク層を形成した。そしてトレンチ
マスク層を利用して酸化膜４，窒化シリコン膜３，酸化
膜２をＲＩＥ（反応性イオンエッチング）法によって順
次エッチした。さらに、トランスファートランジスター
を形成するために深さ０．３〜１．２μｍのトレンチを
エッチした後トレンチ内に酸化膜５ａを成長させた（図
３参照）。
約２５０Åの酸化膜２を形成し、その上に厚さ約１，０
００Åの窒化シリコン膜３を堆積した後に形成されたト
レンチを示す。窒化シリコン膜３上にＣＶＤ（化学気相
堆積）法によって酸化膜４を厚さ約１，０００Å堆積し
た後、ＣＶＤ酸化膜を９２５℃のＨ2 ／Ｏ2 雰囲気中で
デンジファイ（ｄｅｎｓｉｆｙ）し、そしてトレンチエ
ッチングのためのマスク層を形成した。そしてトレンチ
マスク層を利用して酸化膜４，窒化シリコン膜３，酸化
膜２をＲＩＥ（反応性イオンエッチング）法によって順
次エッチした。さらに、トランスファートランジスター
を形成するために深さ０．３〜１．２μｍのトレンチを
エッチした後トレンチ内に酸化膜５ａを成長させた（図
３参照）。
【００１３】図４は基板１に形成した２次トレンチを示
す。素子が形成される部分のトレンチに窒化シリコンを
堆積して窒化シリコン側壁スペーサー６を形成した。深
さ３〜５μｍ程度の２次トレンチをエッチした後、９５
０℃のＨ2／Ｏ2 雰囲気中で厚さ約２，０００Åの酸化
膜５を成長させた。
す。素子が形成される部分のトレンチに窒化シリコンを
堆積して窒化シリコン側壁スペーサー６を形成した。深
さ３〜５μｍ程度の２次トレンチをエッチした後、９５
０℃のＨ2／Ｏ2 雰囲気中で厚さ約２，０００Åの酸化
膜５を成長させた。
【００１４】トレンチ底のシリコン酸化膜をＲＩＥによ
ってエッチし、ボロンを注入し（またはＢＮをソースと
して）隣接セルとのアイソレーション７を形成した。厚
いフォトレジスト８を塗布し、電荷蓄積用電極とトラン
ジスタの接触のためにシリコン酸化物膜を部分的に湿式
エッチした（図５参照）。
ってエッチし、ボロンを注入し（またはＢＮをソースと
して）隣接セルとのアイソレーション７を形成した。厚
いフォトレジスト８を塗布し、電荷蓄積用電極とトラン
ジスタの接触のためにシリコン酸化物膜を部分的に湿式
エッチした（図５参照）。
【００１５】ポリシリコン９ａを堆積し、ＰＯＣｌ3 で
ドーピングし、フォトレンジスト１０を塗布した後エッ
チバック工程によってエッチした。このような工程によ
って電荷蓄積用電極９が形成された（図６〜図７参
照）。
ドーピングし、フォトレンジスト１０を塗布した後エッ
チバック工程によってエッチした。このような工程によ
って電荷蓄積用電極９が形成された（図６〜図７参
照）。
【００１６】図８はキャパシター誘電体の形成過程を示
す。トレンチ内のフォトレジスト１０を除去し、トレン
チ底部のポリシリコン層９をＲＩＥによって除去した
後、トレンチ内にＯＮＯ（酸化物／窒化物／酸化物）構
造を有するキャパシター誘電体１１を１００ÅのＳｉＯ
2 と等価な厚さに形成した。熱処理過程によって、側壁
酸化膜５が除去された部分である窓からＰ型シリコン基
板１に拡散を行いｎ+ 拡散層１３を形成した。ｎ+ 拡散
層１３はソースとなり、電荷蓄積用電極９とトランスフ
ァートランジスターは接続された。ポリシリコンを約
３，０００Åの厚さに堆積しＰＯＣｌ3 でドーピング
し、さらに厚さ２μｍ以上のポリシリコンを堆積しＰＯ
Ｃｌ3 でドーピングした。次に素子が形成される部分ま
でポリシリコンをエッチバック工程でオーバーエッチし
てポリシリコン層１２を形成した。
す。トレンチ内のフォトレジスト１０を除去し、トレン
チ底部のポリシリコン層９をＲＩＥによって除去した
後、トレンチ内にＯＮＯ（酸化物／窒化物／酸化物）構
造を有するキャパシター誘電体１１を１００ÅのＳｉＯ
2 と等価な厚さに形成した。熱処理過程によって、側壁
酸化膜５が除去された部分である窓からＰ型シリコン基
板１に拡散を行いｎ+ 拡散層１３を形成した。ｎ+ 拡散
層１３はソースとなり、電荷蓄積用電極９とトランスフ
ァートランジスターは接続された。ポリシリコンを約
３，０００Åの厚さに堆積しＰＯＣｌ3 でドーピング
し、さらに厚さ２μｍ以上のポリシリコンを堆積しＰＯ
Ｃｌ3 でドーピングした。次に素子が形成される部分ま
でポリシリコンをエッチバック工程でオーバーエッチし
てポリシリコン層１２を形成した。
【００１７】図９はワード線の形成工程を示す。素子が
形成される部分の窒化シリコン側壁スペーサー６，上面
の窒化シリコン膜３および酸化膜２を湿式エッチングで
全て除去した後、ＴＣＡ（トリクロルエタン）を少量添
加したＯ2雰囲気中で１，０００℃でゲート酸化膜１４
を１００〜２００Å程度の厚さに成長させた。次にポリ
シリコンを約３，０００Åの厚さに堆積しＰＯＣｌ3 で
ドーピングし、ＲＩＥによってその厚さ程度にエッチン
グした。上述した工程によってゲート電極にも利用する
ワード線１５が形成された。
形成される部分の窒化シリコン側壁スペーサー６，上面
の窒化シリコン膜３および酸化膜２を湿式エッチングで
全て除去した後、ＴＣＡ（トリクロルエタン）を少量添
加したＯ2雰囲気中で１，０００℃でゲート酸化膜１４
を１００〜２００Å程度の厚さに成長させた。次にポリ
シリコンを約３，０００Åの厚さに堆積しＰＯＣｌ3 で
ドーピングし、ＲＩＥによってその厚さ程度にエッチン
グした。上述した工程によってゲート電極にも利用する
ワード線１５が形成された。
【００１８】次にＡｓイイオンを加速電圧６０ｋｅＶで
ドーズ量５×１０15／ｃｍ2 注入し、９５０℃で３０分
間熱処理してドレイン１６を形成した。さらにＬＴＯ
（低温酸化膜）１８を厚さ約７，０００Å堆積し、ビッ
ト線１７をＬＴＯの上に形成した。
ドーズ量５×１０15／ｃｍ2 注入し、９５０℃で３０分
間熱処理してドレイン１６を形成した。さらにＬＴＯ
（低温酸化膜）１８を厚さ約７，０００Å堆積し、ビッ
ト線１７をＬＴＯの上に形成した。
【００１９】図１０は上述した工程に従って作製された
ＤＲＡＭセルの断面図である。
ＤＲＡＭセルの断面図である。
【００２０】図１１は完成されたスタック−トレンチ構
造のＤＲＡＭセルの断面図を示し、１はシリコン基板、
７はＰ+ 拡散層、９は電荷蓄積用電極、１１はキャパシ
ター誘電体、１３はソースであるｎ+ 拡散層、１５はゲ
ートとしても利用されるワード線、１６はドレーン、１
７はビット線をそれぞれ示す。
造のＤＲＡＭセルの断面図を示し、１はシリコン基板、
７はＰ+ 拡散層、９は電荷蓄積用電極、１１はキャパシ
ター誘電体、１３はソースであるｎ+ 拡散層、１５はゲ
ートとしても利用されるワード線、１６はドレーン、１
７はビット線をそれぞれ示す。
【００２１】そして、図１２はスタック−トレンチ構造
のＤＲＡＭセルのレイアウトパターンを示し、２０はワ
ード線、２１はビット線、２２はビット線の接触部位、
２３はトレンチ、２４は側面（ｌａｔｅｒａｌ）接触部
位をそれぞれ示す。
のＤＲＡＭセルのレイアウトパターンを示し、２０はワ
ード線、２１はビット線、２２はビット線の接触部位、
２３はトレンチ、２４は側面（ｌａｔｅｒａｌ）接触部
位をそれぞれ示す。
【００２２】本発明の垂直トランジスターを有するスタ
ック−トレンチ構造のＤＲＡＭセルはシリコン基板１に
トレンチを形成して、シリコン柱の周囲にスタック形態
のキャパシター構造を形成し、シリコン柱の上部分に窒
化シリコン側壁スペーサー６を利用して垂直形態のトラ
ンスファートランジスターが形成されるようにしたもの
で、蓄積キャパシターとトランスファートランジスター
がシリコン柱のそれぞれ下方および上方に位置するよう
にし、局部的にドーピングされたｎ+ 拡散層１３で接続
する一方、隣接したセルとはトレンチで分離されるよう
にすることにより、安定した動作特性を有するのは勿
論、６４Ｍまたはそれ以上の集積度を有するＤＲＡＭセ
ルに適用可能である。
ック−トレンチ構造のＤＲＡＭセルはシリコン基板１に
トレンチを形成して、シリコン柱の周囲にスタック形態
のキャパシター構造を形成し、シリコン柱の上部分に窒
化シリコン側壁スペーサー６を利用して垂直形態のトラ
ンスファートランジスターが形成されるようにしたもの
で、蓄積キャパシターとトランスファートランジスター
がシリコン柱のそれぞれ下方および上方に位置するよう
にし、局部的にドーピングされたｎ+ 拡散層１３で接続
する一方、隣接したセルとはトレンチで分離されるよう
にすることにより、安定した動作特性を有するのは勿
論、６４Ｍまたはそれ以上の集積度を有するＤＲＡＭセ
ルに適用可能である。
【００２３】図１３〜図２２に本発明の他の実施例の製
造過程を示す。
造過程を示す。
【００２４】図１３に示すように、Ｐ型シリコン基板１
０１上に約２５０Åの厚さに酸化膜１０２を形成した
後、約１，０００Åの厚さに窒化シリコン膜１０３を堆
積し、その上にＣＶＤ法で約８００Åの厚さに酸化膜１
０４を堆積した。９２５℃のＨ2 ／Ｏ2 の雰囲気中で３
０分間ＣＶＤ酸化物をデンシフィケーション（ｄｅｎｓ
ｉｆｉｃａｔｉｏｎ）し、そしてトレンチエッチングの
ためのマスキング層を形成した。このマスキング層を用
いてトレンチを形成すべき部分の酸化膜１０４，窒化シ
リコン膜１０３および酸化膜１０２を順次にＲＩＥ法で
エッチした（図１３参照）。
０１上に約２５０Åの厚さに酸化膜１０２を形成した
後、約１，０００Åの厚さに窒化シリコン膜１０３を堆
積し、その上にＣＶＤ法で約８００Åの厚さに酸化膜１
０４を堆積した。９２５℃のＨ2 ／Ｏ2 の雰囲気中で３
０分間ＣＶＤ酸化物をデンシフィケーション（ｄｅｎｓ
ｉｆｉｃａｔｉｏｎ）し、そしてトレンチエッチングの
ためのマスキング層を形成した。このマスキング層を用
いてトレンチを形成すべき部分の酸化膜１０４，窒化シ
リコン膜１０３および酸化膜１０２を順次にＲＩＥ法で
エッチした（図１３参照）。
【００２５】図１４は５〜１０μｍの深さにトレンチを
エッチした後、９５０℃のＨ2 ／Ｏ2 の雰囲気中で１，
０００〜２，０００Å程度の酸化膜１０５を成長させた
状態を示す。
エッチした後、９５０℃のＨ2 ／Ｏ2 の雰囲気中で１，
０００〜２，０００Å程度の酸化膜１０５を成長させた
状態を示す。
【００２６】図１５はＲＩＥ法でトレンチの底部の酸化
膜１０５をエッチした後、隣接セルとの分離のために硼
素をインプラントし、またはＢＮをソースとしてＰ+ ド
ーピングしてＰ+ 拡散層１０６を形成することにより隣
接セル間を分離した状態を示す。
膜１０５をエッチした後、隣接セルとの分離のために硼
素をインプラントし、またはＢＮをソースとしてＰ+ ド
ーピングしてＰ+ 拡散層１０６を形成することにより隣
接セル間を分離した状態を示す。
【００２７】図１６はフォトレジスト１０７を十分に塗
布した後、これを利用して蓄積電極とトランジスターと
が接続される部分のみを限定し、壁面の酸化膜１０５ａ
を部分的に規定した状態を示す。
布した後、これを利用して蓄積電極とトランジスターと
が接続される部分のみを限定し、壁面の酸化膜１０５ａ
を部分的に規定した状態を示す。
【００２８】壁面の酸化膜１０５ａをエッチした後、ポ
リシリコンを約１０００Åの厚さに堆積し、ＰＯＣｌ3
でドーピングした。次にＲＩＥ法でエッチングしてｎ+
でドーピングされた側壁スペーサーの電荷蓄積用電極１
０８を形成した（図１７参照）。
リシリコンを約１０００Åの厚さに堆積し、ＰＯＣｌ3
でドーピングした。次にＲＩＥ法でエッチングしてｎ+
でドーピングされた側壁スペーサーの電荷蓄積用電極１
０８を形成した（図１７参照）。
【００２９】次に図１８を参照して説明する。電荷蓄積
用電極１０８の表面にＯＮＯ（酸化物／窒化物／酸化
物）構造のキャパシター誘電膜１０９を１００ÅのＳｉ
Ｏ2 と等価の厚さになるよう形成した。熱処理過程によ
り壁面の酸化膜１０５ａが除去された部分、すなわち窓
を通してＰ型シリコン基板１０１にｎ+ を拡散してｎ+
拡散層１１２を形成し、蓄積電極がトランジスターのソ
ースと接続されるようにした。次に約３，０００Åの厚
さにポリシリコンを堆積してＰＯＣｌ3 でドーピング
し、さらに２μｍ以上のポリシリコンを堆積してＰＯＣ
ｌ3 でドーピングし、トレンチの内部をポリシリコン１
１０で完全に満たした。
用電極１０８の表面にＯＮＯ（酸化物／窒化物／酸化
物）構造のキャパシター誘電膜１０９を１００ÅのＳｉ
Ｏ2 と等価の厚さになるよう形成した。熱処理過程によ
り壁面の酸化膜１０５ａが除去された部分、すなわち窓
を通してＰ型シリコン基板１０１にｎ+ を拡散してｎ+
拡散層１１２を形成し、蓄積電極がトランジスターのソ
ースと接続されるようにした。次に約３，０００Åの厚
さにポリシリコンを堆積してＰＯＣｌ3 でドーピング
し、さらに２μｍ以上のポリシリコンを堆積してＰＯＣ
ｌ3 でドーピングし、トレンチの内部をポリシリコン１
１０で完全に満たした。
【００３０】次に図１９を参照して説明する。ポリシリ
コン１１０をエッチバックしてトランチの内部にのみキ
ャパシターのプレートであるポリシリコン１１０を残し
た後、約９００℃のＨ2 ／Ｏ2 の雰囲気中でポリシリコ
ンを酸化し、約２００Å厚さの酸化膜を形成した。次に
ＣＶＤ酸化膜１１１を約１μｍの厚さに堆積し、エピタ
キシャル層を成長させる部分を限定してＲＩＥ法で乾式
エッチンした。
コン１１０をエッチバックしてトランチの内部にのみキ
ャパシターのプレートであるポリシリコン１１０を残し
た後、約９００℃のＨ2 ／Ｏ2 の雰囲気中でポリシリコ
ンを酸化し、約２００Å厚さの酸化膜を形成した。次に
ＣＶＤ酸化膜１１１を約１μｍの厚さに堆積し、エピタ
キシャル層を成長させる部分を限定してＲＩＥ法で乾式
エッチンした。
【００３１】図２０を参照すると、ＳＥＧ（選択的エピ
タキシャル成長）技術を利用してトレンチを除いた部分
にＰ型のシリコン単結晶１１３を約１μｍ成長させた。
ラッピングの後、砒素イオンを注入し、約９５０℃で熱
処理して垂直構造のトランスファートランジスターのド
レーン１１４を形成した。
タキシャル成長）技術を利用してトレンチを除いた部分
にＰ型のシリコン単結晶１１３を約１μｍ成長させた。
ラッピングの後、砒素イオンを注入し、約９５０℃で熱
処理して垂直構造のトランスファートランジスターのド
レーン１１４を形成した。
【００３２】図２１に示すようにシリコン単結晶１１３
が成長した部分を除いた全ての部分のＣＶＤ酸化膜１１
１を湿式エッチングによって全て除去した後、ＴＣＡを
少量添加したＯ2 雰囲気中、１，０００℃でゲート酸化
膜１１５を１００〜２００Å程度の厚さに成長させた。
が成長した部分を除いた全ての部分のＣＶＤ酸化膜１１
１を湿式エッチングによって全て除去した後、ＴＣＡを
少量添加したＯ2 雰囲気中、１，０００℃でゲート酸化
膜１１５を１００〜２００Å程度の厚さに成長させた。
【００３３】図２２に示すようにゲート酸化膜１１５の
上面にポリシリコンを約３，０００Åの厚さに堆積し、
ＰＯＣｌ3 でドーピングした後、ＲＩＥ法によってその
厚さ程度にエッチしてワード線１１６を形成した。低温
酸化膜１１７を約７，０００Åの厚さに堆積した後、そ
の上にＡｌからなる金属でビット線１１８を形成してＤ
ＲＡＭセルを完成した。
上面にポリシリコンを約３，０００Åの厚さに堆積し、
ＰＯＣｌ3 でドーピングした後、ＲＩＥ法によってその
厚さ程度にエッチしてワード線１１６を形成した。低温
酸化膜１１７を約７，０００Åの厚さに堆積した後、そ
の上にＡｌからなる金属でビット線１１８を形成してＤ
ＲＡＭセルを完成した。
【００３４】図２３は上述した方法によって完成された
スタックートレンチ構造のＤＲＡＭセルの断面図を示し
たものであり、図２４はＳＥＧ技術を利用したスタック
−トレンチ構造のＤＲＡＭセルのレイアウトパターンを
示したものである。図２４において、１２０はワード
線、１２１はビット線、１２２はビット線の接触部位、
１２３はトレンチをそれぞれ示す。
スタックートレンチ構造のＤＲＡＭセルの断面図を示し
たものであり、図２４はＳＥＧ技術を利用したスタック
−トレンチ構造のＤＲＡＭセルのレイアウトパターンを
示したものである。図２４において、１２０はワード
線、１２１はビット線、１２２はビット線の接触部位、
１２３はトレンチをそれぞれ示す。
【００３５】本発明のＳＥＧ技術を利用したスタック−
トレンチ構造のＤＲＡＭセルはスタック−トレンチ形態
のキャパシターを用いることにより、良好なＳＧＴＤＲ
ＡＭセルに比べてソフトエラーが低く、信頼性が優れる
のみならず、シリコン柱の一部分のみに局部的にドーピ
ングしてトランスファートランジスターと蓄積キャパシ
ターを接続することにより、トランスファートランジス
ターがＰ型シリコン基板に対してフローティングされる
現象を減らして安定した動作特性を与えることができ
る。
トレンチ構造のＤＲＡＭセルはスタック−トレンチ形態
のキャパシターを用いることにより、良好なＳＧＴＤＲ
ＡＭセルに比べてソフトエラーが低く、信頼性が優れる
のみならず、シリコン柱の一部分のみに局部的にドーピ
ングしてトランスファートランジスターと蓄積キャパシ
ターを接続することにより、トランスファートランジス
ターがＰ型シリコン基板に対してフローティングされる
現象を減らして安定した動作特性を与えることができ
る。
【００３６】
【発明の効果】以上説明したように、本発明によれば信
頼性が高く、安定した動作特性を有し、６４Ｍまたはそ
れ以上のＤＲＡＭに適用可能なスタックトレンチ構造の
ＤＲＡＭを実現できる。
頼性が高く、安定した動作特性を有し、６４Ｍまたはそ
れ以上のＤＲＡＭに適用可能なスタックトレンチ構造の
ＤＲＡＭを実現できる。
【図１】従来のＣＴＴ構造を有するセルの断面図であ
る。
る。
【図２】従来のＳＧＴ構造を有するセルの断面図であ
る。
る。
【図３】本発明に係るＤＲＡＭセルの一実施例の製造工
程を示す断面図である。
程を示す断面図である。
【図４】本発明に係るＤＲＡＭセルの一実施例の製造工
程を示す断面図である。
程を示す断面図である。
【図５】本発明に係るＤＲＡＭセルの一実施例の製造工
程を示す断面図である。
程を示す断面図である。
【図６】本発明に係るＤＲＡＭセルの一実施例の製造工
程を示す断面図である。
程を示す断面図である。
【図７】本発明に係るＤＲＡＭセルの一実施例の製造工
程を示す断面図である。
程を示す断面図である。
【図８】本発明に係るＤＲＡＭセルの一実施例の製造工
程を示す断面図である。
程を示す断面図である。
【図９】本発明に係るＤＲＡＭセルの一実施例の製造工
程を示す断面図である。
程を示す断面図である。
【図１０】本発明に係るＤＲＡＭセルの一実施例の製造
工程を示す断面図である。
工程を示す断面図である。
【図１１】本発明により完成されたスタック−トレンチ
構造のＤＲＡＭセルの実施例の断面図である。
構造のＤＲＡＭセルの実施例の断面図である。
【図１２】本発明により完成されたスタック−トレンチ
構造のＤＲＡＭセルの実施例のレイアウトパターンを示
す概略図である。
構造のＤＲＡＭセルの実施例のレイアウトパターンを示
す概略図である。
【図１３】本発明に係るＤＲＡＭセルの他の実施例の製
造工程を示す断面図である。
造工程を示す断面図である。
【図１４】本発明に係るＤＲＡＭセルの他の実施例の製
造工程を示す断面図である。
造工程を示す断面図である。
【図１５】本発明に係るＤＲＡＭセルの他の実施例の製
造工程を示す断面図である。
造工程を示す断面図である。
【図１６】本発明に係るＤＲＡＭセルの他の実施例の製
造工程を示す断面図である。
造工程を示す断面図である。
【図１７】本発明に係るＤＲＡＭセルの他の実施例の製
造工程を示す断面図である。
造工程を示す断面図である。
【図１８】本発明に係るＤＲＡＭセルの他の実施例の製
造工程を示す断面図である。
造工程を示す断面図である。
【図１９】本発明に係るＤＲＡＭセルの他の実施例の製
造工程を示す断面図である。
造工程を示す断面図である。
【図２０】本発明に係るＤＲＡＭセルの他の実施例の製
造工程を示す断面図である。
造工程を示す断面図である。
【図２１】本発明に係るＤＲＡＭセルの他の実施例の製
造工程を示す断面図である。
造工程を示す断面図である。
【図２２】本発明に係るＤＲＡＭセルの他の実施例の製
造工程を示す断面図である。
造工程を示す断面図である。
【図２３】本発明に係るＤＲＡＭセルの他の実施例の断
面図である。
面図である。
【図２４】本発明に係るＤＲＡＭセルの他の実施例のレ
イアウトパターンを示す概要図である。
イアウトパターンを示す概要図である。
１，１０１ シリコン基板 ５，１０５ 酸化膜 ９，１０８ 電荷蓄積用電極 １１，１０９ キャパシター誘電体 １３，１１２ ｎ+ 拡散層（ソース） １４，１１５ 酸化膜 １５，１１６ ワード線（ゲート） １６，１１４ ドレーン
フロントページの続き (72)発明者 李 ギュ ホン 大韓民国 大田市 ユソン区 ガジョン 洞 236−１ (72)発明者 金 デ ヨン 大韓民国 大田市 中区 太平洞 サン ブアパート 27−37 (56)参考文献 特開 平２−83969（ＪＰ，Ａ) 特開 平２−94564（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 Ｐ型シリコン基板に形成されたトレンチ
の上端部および下端部を除いたトレンチ内部側壁に沿っ
て形成された酸化膜上にスタックトレンチの形態で形成
された蓄積電極と、前記蓄積電極の表面に形成されたキ
ャパシター誘電体と、前記キャパシター誘電体と接し、
トレンチ上端部を除いたトレンチ内部を満たして形成さ
れ、トレンチ下端部においてアイソレーション領域と接
するプレートから構成された蓄積用キャパシターと、 前記蓄積電極の上端部の一側面で蓄積電極と接続されて
いるｎ + 型のソースと、前記トレンチ上端部の内部側壁
に沿ってトレンチ上端まで形成され前記蓄積電極および
前記プレートの表面を覆うゲート酸化膜と、前記ゲート
酸化膜上に形成されたゲート電極であるワード線と、前
記トレンチとトレンチの間のシリコン表面に形成された
ｎ + 型のドレーンを含む垂直構造のトランスファートラ
ンジスターを含み、前記ドレーンはＰ型のシリコン単結
晶の表面に形成され、前記シリコン単結晶は前記Ｐ型シ
リコン基板上の前記トレンチ領域を除いた部分に成長し
ていることを特徴とする垂直トランジスターを有するス
タック−トレンチ構造のＤＲＡＭセル。 - 【請求項２】 Ｐ型シリコン基板にトレンチを形成する
工程、 当該トレンチの上端部および下端部を除いたトレンチ内
部側壁に沿って形成された酸化膜上にスタックトレンチ
の形態で形成された蓄積電極、前記蓄積電極の表面に形
成されたキャパシター誘電体、および前記キャパシター
誘電体と接し、トレンチ上端部を除いたトレンチ内部を
満たして形成され、トレンチ下端部においてアイソレー
ション領域と接するプレートから構成された蓄積用キャ
パシターを形成する工程、 前記蓄積電極の上端部の一側面で蓄積電極と接続されて
いるｎ + 型のソースと、前記トレンチ上端部の内部側壁
に沿ってトレンチ上端まで形成され前記蓄積電極および
前記プレートの表面を覆うゲート酸化膜と、前記ゲート
酸化膜上に形成されたゲート電極であるワード線と、前
記トレンチとトレンチの間のシリコン表面に形成された
ｎ + 型のドレーンとを含む垂直構造のトランスファート
ランジスターを形成する工程を含み、 前記ドレーンを前記シリコン基板上の前記トレンチ領域
を除いた部分に選択的にエピタキシャル成長させたＰ型
のシリコン単結晶の表面に形成することを特徴とする垂
直トランジスターを有するスタックトレンチ構造のＤＲ
ＡＭセルの製造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900004603A KR930004983B1 (ko) | 1990-04-03 | 1990-04-03 | 스택-트렌치 구조의 d램셀과 그 제조방법 |
| KR1990-4603 | 1990-07-23 | ||
| KR1019900011201A KR930010677B1 (ko) | 1990-07-23 | 1990-07-23 | 수직 트랜지스터를 갖는 스택-트렌치 구조의 d램셀과 그 제조방법 |
| KR1990-11201 | 1990-07-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529572A JPH0529572A (ja) | 1993-02-05 |
| JP2529781B2 true JP2529781B2 (ja) | 1996-09-04 |
Family
ID=26628219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3070097A Expired - Fee Related JP2529781B2 (ja) | 1990-04-03 | 1991-04-02 | 垂直トランジスタ―を有するスタック−トレンチ構造のｄｒａｍセルおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2529781B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3617971B2 (ja) | 2001-12-11 | 2005-02-09 | 株式会社東芝 | 半導体記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228744A (ja) * | 1987-03-18 | 1988-09-22 | Sony Corp | メモリ装置の製法 |
| US4816884A (en) * | 1987-07-20 | 1989-03-28 | International Business Machines Corporation | High density vertical trench transistor and capacitor memory cell structure and fabrication method therefor |
| JPH0283969A (ja) * | 1988-09-20 | 1990-03-26 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH0294564A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体装置の製造方法 |
-
1991
- 1991-04-02 JP JP3070097A patent/JP2529781B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0529572A (ja) | 1993-02-05 |
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| JPH0336309B2 (ja) |
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| Date | Code | Title | Description |
|---|---|---|---|
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