JP2527216B2 - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、例えばマスクROMのような製造段階で情報
が書き込まれる形式の半導体メモリ装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device such as a mask ROM in which information is written at a manufacturing stage.
（従来の技術） 近年、マスクROMのような半導体メモリ装置に於いて
は、寸法の微細書及び記憶容量の大容量化に伴って、そ
の製造歩留りを改善するために種々の構造が採用されて
いる。(Prior Art) In recent years, in a semiconductor memory device such as a mask ROM, various structures have been adopted in order to improve the manufacturing yield thereof with the fine writing of dimensions and the increase in storage capacity. There is.
そのような構造の第１の例としては、誤り訂正回路を
内蔵した形式のマスクROMがあり、一部で実用化されて
いる。A first example of such a structure is a mask ROM having a built-in error correction circuit, which has been partially put into practical use.
また、第２の例としては、RAM等で用いられているよ
うな予備のメモリアレイを設けておき、不良のアレイが
存在した場合、この予備のアレイに置き換えるようにし
たものがある。As a second example, a spare memory array such as that used in RAM is provided, and if a defective array is present, this spare array is replaced.
（発明が解決しようとする課題） しかしながら、誤り訂正回路を内蔵した上述の第１の
構造では、誤り訂正回路を余分に内蔵するものであるた
め、チップ面積が20％以上も増大するという欠点があっ
た。(Problems to be Solved by the Invention) However, in the above-described first structure in which the error correction circuit is incorporated, since the error correction circuit is additionally incorporated, there is a drawback that the chip area increases by 20% or more. there were.
また、第２の構造例、即ち予備アレイを設けるものに
於いては、マスクROMの場合、情報は製造段階で書き込
まれるため、このような予備アレイを用いた構造をマス
クROMに適用することは非常に困難である。Further, in the second structure example, that is, in the case where the spare array is provided, in the case of the mask ROM, the information is written at the manufacturing stage, so that the structure using such a spare array cannot be applied to the mask ROM. Very difficult.
ところで、大容量化に伴って、メモリ空間の全メモリ
領域を使用せず、従って未使用の領域が発生する可能性
が高くなっている。このような場合、欠陥ビットが未使
用領域で発生している場合には、実際の使用に際しては
アクセスされない領域であるため、そのような欠陥ビッ
トの存在は実際の使用上は問題がない。しかしながら、
半導体メモリ装置の出荷段階に行う出荷試験に際して
は、使用領域と未使用領域との判別が付かないため、欠
陥ビットが未使用領域内にのみ存在している場合も不良
品と判断される。このように、実使用上問題のない半導
体メモリ装置であっても不良品として扱わざるを得ない
という問題があった。By the way, with the increase in capacity, the entire memory area of the memory space is not used, and therefore there is a high possibility that an unused area will occur. In such a case, if the defective bit occurs in the unused area, it is an area that is not accessed during actual use, and therefore the existence of such defective bit does not cause any problem in actual use. However,
In the shipping test performed at the shipping stage of the semiconductor memory device, the used area and the unused area cannot be discriminated from each other. Therefore, even if the defective bit exists only in the unused area, it is determined to be a defective product. As described above, there is a problem that even a semiconductor memory device having no problem in practical use must be treated as a defective product.
本発明はこのような現状に鑑みて成されたものであ
り、その目的とするところは、未使用領域中の欠陥をチ
ップ面積をさほど増大させることなく救済することが可
能な構造が備えられた半導体メモリ装置を提供すること
にある。The present invention has been made in view of such a current situation, and an object thereof is to provide a structure capable of relieving a defect in an unused region without significantly increasing the chip area. It is to provide a semiconductor memory device.
（課題を解決するための手段） 本発明の半導体メモリ装置は、製造段階で情報が書き
込まれる半導体メモリ装置であって、Ｘ方向のアドレス
入力に応じて選択される１のワード線に沿って、複数個
の情報ビット記憶セルと、該複数個の情報ビット記憶セ
ルに書き込まれた情報が、ある特定のビットパターンに
より構成されているか否かを示す情報を記憶する、該情
報ビット記憶セルと同一構造の１個の検出ビット記憶セ
ルと、Ｘ方向及びＹ方向のアドレス入力に応じて選択さ
れた情報ビット記憶セルから読み出された記憶情報と、
該Ｘ方向のアドレス入力に応じて選択された検出ビット
記憶セルから読み出された記憶情報とにより読み出し情
報を決定する回路であって、該検出ビット記憶セルから
読み出された情報が、該情報ビット記憶セルに書き込ま
れた情報が該特定のビットパターンであることを示す情
報であるときは、該検出ビット記憶セルから読み出され
た情報により読み出し情報を決定し、該検出ビット記憶
セルから読み出された情報が、該情報ビット記憶セルに
書き込まれた情報が該特定のビットパターンであること
を示す情報でないときは、該情報ビット記憶セルから読
み出された情報により読み出し情報を決定する回路と、
を備えており、そのことにより上記目的が達成される。(Means for Solving the Problem) A semiconductor memory device of the present invention is a semiconductor memory device in which information is written in a manufacturing stage, and along one word line selected according to an address input in the X direction, The same as the information bit storage cell, which stores a plurality of information bit storage cells and information indicating whether or not the information written in the plurality of information bit storage cells is composed of a certain specific bit pattern One sense bit storage cell of the structure and storage information read from the information bit storage cell selected in response to address inputs in the X and Y directions;
A circuit for determining read information based on the storage information read from the detection bit storage cell selected according to the address input in the X direction, wherein the information read from the detection bit storage cell is the information When the information written in the bit storage cell is the information indicating the specific bit pattern, the read information is determined by the information read from the detection bit storage cell and read from the detection bit storage cell. A circuit for determining read information based on the information read from the information bit storage cell when the output information is not information indicating that the information written in the information bit storage cell has the specific bit pattern When,
The above-mentioned object is achieved thereby.
（作用） 上述の構成を有する本発明の半導体メモリ装置では、
例えば未使用領域内の各ワード線の情報ビット記憶セル
には特定のビットパターン（この場合、全ての情報ビッ
ト記憶セルが「１」）が書き込まれ、該ワード線の検出
ビット記憶セルにはそのことを示す情報が書き込まれ
る。従って、例えば試験の際に未使用領域がアドレス指
定された場合、未使用領域の各ワード線から読み出され
る情報は、その検出ビット記憶セルに書き込まれている
情報により決定され、該ワード線の全ての情報ビット記
憶セルが１であることが読み出されることになる。よっ
て、未使用領域に欠陥ビットが存在していたとしても、
未使用領域であることを示す情報が得られる。(Operation) In the semiconductor memory device of the present invention having the above configuration,
For example, a specific bit pattern (in this case, all the information bit storage cells are “1”) is written in the information bit storage cells of each word line in the unused area, and the detected bit storage cells of the word line are Information indicating that is written. Therefore, for example, when an unused area is addressed during a test, the information read from each word line of the unused area is determined by the information written in the detection bit storage cell, and all of the word line is read. The information bit storage cell of 1 is read out as 1. Therefore, even if there is a defective bit in the unused area,
Information that indicates an unused area is obtained.
このように、本発明の半導体メモリ装置では、欠陥ビ
ットが存在していても、検出ビット記憶セルにより救済
することが可能となる。しかも、１のワード線に沿って
複数個の情報ビット記憶セルと共に少なくとも１個の検
出ビット記憶セルを配置するだけであるため、チップ面
積をさほど増大させることもない。As described above, in the semiconductor memory device of the present invention, even if a defective bit exists, it can be relieved by the detection bit storage cell. Moreover, since only a plurality of information bit storage cells and at least one detection bit storage cell are arranged along one word line, the chip area is not increased so much.
（実施例） 本発明を実施例について以下に説明する。(Examples) The present invention will be described below with reference to Examples.
第１図は本発明の一実施例の回路構成図であり、第２
図は、下位のアドレス入力（A0〜A4）をＹ方向（コラ
ム）アドレス、上位のアドレス入力（A5以上）をＸ方向
（ロウ）アドレスに割り当てた場合の、Ｙ方向アドレス
とコラムデコード出力との関係を示す図である。尚、第
３図に示すメモリ空間１に於いて、アドレス100H〜1FFH
が未使用領域２（データはFFH）であると仮定する。FIG. 1 is a circuit configuration diagram of an embodiment of the present invention.
The figure shows the Y-direction address and column decoding when the lower address inputs (A 0 to A 4 ) are assigned to the Y-direction (column) address and the upper address inputs (A 5 or higher) are assigned to the X-direction (row) address. It is a figure which shows the relationship with an output. In the memory space 1 shown in FIG. 3, addresses 100 H to 1FF H
Is an unused area 2 (data is FF H ).
第１図に於いて、WLK及びWL7は、それぞれ、ワード線
を示し、BL、BL0、BL7、BL248、BL255はそれぞれビット
線を示している。また、Mi（ｉは整数であり、第１図で
はｉ＝７及びｋの部分のみが図示されている）は検出ビ
ット記憶セルを、Ｍi,jは情報ビット記憶セルを示して
いる。各情報ビット記憶セルＭi,jは、「０」は高閾値
電圧となるように、「１」は低閾値電圧（通常のエンハ
ンスメントトランジスタと同様）となるように製造段階
に於いて書き込まれる。尚、破線で囲まれたトランジス
タ３、４は高閾値であることを示す。また、検出ビット
記憶セルMiは、同一のワードWLK又はWL7に接続されてい
る情報ビット記憶セルＭi,jのすべての書込み情報が
「１」のとき、低閾値電圧となるように、それ以外の場
合に高閾値電圧となるように書き込まれている。In FIG. 1, WL K and WL 7 are word lines, and BL, BL 0 , BL 7 , BL 248 , and BL 255 are bit lines, respectively. Further, M i (i is an integer, only i = 7 and k are shown in FIG. 1) is a detection bit storage cell, and M i, j is an information bit storage cell. Each information bit storage cell M i, j is written in the manufacturing stage such that “0” has a high threshold voltage and “1” has a low threshold voltage (similar to a normal enhancement transistor). It should be noted that the transistors 3 and 4 surrounded by broken lines have high threshold values. Further, the detection bit storage cell M i has a low threshold voltage when all the write information of the information bit storage cells M i, j connected to the same word WL K or WL 7 is “1”. In other cases, it is written so as to have a high threshold voltage.
ビット線BLはセンスアンプSAに接続されており、他の
ビット線BL0〜BL255はセンスアンプSA0〜SA7に接続され
ている。尚、C0及びC31は、それぞれ、コラム選択信号
を示している。センスアンプSAの出力はANDゲートG0〜G
7に入力されている。センスアンプSA0〜SA7の出力はそ
れぞれANDゲートG0〜G7に入力されている。ANDゲートG0
〜G7の出力はそれぞれ出力バッファ回路B0〜B7を介して
出力データD0〜D7として出力される。尚、各センスアン
プSA、SA0〜SA7の出力は、各ビット線がLOWレベルのと
きLOW、ビット線がHIGHレベルのときHIGHとなるように
構成されている。The bit line BL is connected to the sense amplifier SA, and the other bit lines BL 0 to BL 255 are connected to the sense amplifiers SA 0 to SA 7 . Incidentally, C 0 and C 31 respectively indicate the column selection signal. The output of the sense amplifier SA is AND gate G 0 ~ G
Entered in 7 . The output of the sense amplifier SA 0 -SA 7 are respectively inputted to the AND gate G 0 ~G 7. AND gate G 0
The output of ~G 7 are outputted via the output buffer circuit B 0 .about.B 7 as the output data D 0 to D 7. The outputs of the sense amplifiers SA and SA 0 to SA 7 are configured to be LOW when each bit line is at LOW level and HIGH when the bit line is at HIGH level.
次に、本実施例の動作を説明する。未使用領域２を試
験する場合には、ワード線WL7が選択され、HIGHレベル
となる。未使用領域２のデータはFFHであるので、検出
ビット記憶セルM7及び情報ビット記憶セルＭ7.0〜Ｍ
7.255は「１」であるため低閾値電圧となっている。検
出ビット記憶セルM7は低閾値電圧となっているのでオン
状態となり、ビット線BLはLOWレベルとなる。よって、
センスアンプSAの出力がLOWレベルとなるので、ANDゲー
トG0〜G7の出力は全てUOWレベルとなる。換言すれば、
情報ビット記憶セルから読み出された記憶情報、即ちビ
ット線BL0〜BL255に接続されているセンスアンプSA0〜S
A7の出力の如何に拘らず、出力データD0〜D7は、未使用
領域のデータFFHに対応した出力となる。Next, the operation of this embodiment will be described. When testing the unused area 2, the word line WL 7 is selected and becomes HIGH level. Since the data in the unused area 2 is FF H , the detection bit storage cell M 7 and the information bit storage cell M 7.0 to M
Since 7.255 is "1", it has a low threshold voltage. Since the detection bit storage cell M 7 has a low threshold voltage, it is turned on and the bit line BL becomes LOW level. Therefore,
Since the output of the sense amplifier SA becomes LOW level, all the outputs of the AND gates G 0 to G 7 become UOW level. In other words,
Storage information read from the information bit storage cell, that is, sense amplifiers SA 0 to S connected to bit lines BL 0 to BL 255
The output data D 0 to D 7 are outputs corresponding to the data FF H in the unused area, regardless of the output of A 7 .
尚、未使用領域に欠陥ビットが存在する場合だけでな
く、同一データがあるメモリ領域を占めている場合に
も、本発明を適用し得る。The present invention can be applied not only when a defective bit exists in an unused area but also when it occupies a memory area having the same data.
（発明の効果） このように、本発明によれば、１のワード線に沿って
複数個の情報ビット記憶セルと共に、ある特定ビットパ
ターンのデータを検出するための検出ビット記憶セルが
備えられているので、マスクROM等の半導体メモリ装置
の動作速度を損なうことなく、未使用領域における欠陥
ビットを救済することができる。従って、本発明の半導
体メモリ装置の製造歩留りは大きく改善されることにな
る。また、１のワード線に沿って検出ビット記憶セルを
配置するだけであるため、チップ面積をさほど増大させ
ることもないため、従来例の誤り訂正回路を内蔵した半
導体メモリ装置の場合のようにチップが大型化する恐れ
もない。As described above, according to the present invention, a plurality of information bit storage cells are provided along one word line, and a detection bit storage cell for detecting data of a certain specific bit pattern is provided. Therefore, the defective bit in the unused area can be repaired without impairing the operation speed of the semiconductor memory device such as the mask ROM. Therefore, the manufacturing yield of the semiconductor memory device of the present invention is greatly improved. Further, since the detection bit storage cells are simply arranged along one word line, the chip area is not increased so much. Therefore, as in the case of the semiconductor memory device incorporating the error correction circuit of the conventional example, There is no fear that it will become larger.
第１図は本発明の一実施例の回路図、第２図はＹ方向ア
ドレス入力とコラムレコード出力との関係を示す図、第
３図は未使用領域を説明するためのメモリ空間を示す図
である。 BL、BL0〜BL255……ビット線、 G0〜G7……ANDゲート、 M7……検出ビット記憶セル、 Ｍ7.0〜Ｍ7.255……情報ビット記憶セル、 SA、SA0〜SA7……センスアンプ、 WLK、WL7……ワード線。FIG. 1 is a circuit diagram of an embodiment of the present invention, FIG. 2 is a diagram showing a relationship between Y-direction address input and column record output, and FIG. 3 is a diagram showing a memory space for explaining an unused area. Is. BL, BL 0 to BL 255 ... bit line, G 0 to G 7 ... AND gate, M 7 ... detection bit storage cell, M 7.0 to M 7.255 ... information bit storage cell, SA, SA 0 to SA 7 …… Sense amplifier, WL K , WL 7 …… Word line.
Claims (1)
リ装置であって、 Ｘ方向のアドレス入力に応じて選択される１のワード線
に沿って、複数個の情報ビット記憶セルと、該複数個の
情報ビット記憶セルに書き込まれた情報が、ある特定の
ビットパターンにより構成されているか否かを示す情報
を記憶する、該情報ビット記憶セルと同一構造の１個の
検出ビット記憶セルと、 Ｘ方向及びＹ方向のアドレス入力に応じて選択された情
報ビット記憶セルから読み出された記憶情報と、該Ｘ方
向のアドレス入力に応じて選択された検出ビット記憶セ
ルから読み出された記憶情報とにより読み出し情報を決
定する回路であって、該検出ビット記憶セルから読み出
された情報が、該情報ビット記憶セルに書き込まれた情
報が該特定のビットパターンであることを示す情報であ
るときは、該検出ビット記憶セルから読み出された情報
により読み出し情報を決定し、該検出ビット記憶セルか
ら読み出された情報が、該情報ビット記憶セルに書き込
まれた情報が該特定のビットパターンであることを示す
情報でないときは、該情報ビット記憶セルから読み出さ
れた情報により読み出し情報を決定する回路と、を備え
た半導体メモリ装置。1. A semiconductor memory device to which information is written at a manufacturing stage, wherein a plurality of information bit storage cells are provided along one word line selected in response to an address input in the X direction. A detection bit memory cell having the same structure as the information bit memory cell, which stores information indicating whether or not the information written in the information bit memory cell is constituted by a specific bit pattern; Information read from the information bit storage cell selected according to the address input in the direction X and Y, and storage information read from the detection bit storage cell selected according to the address input in the X direction. A circuit for determining read information by means of the information read from the detection bit memory cell, and the information written in the information bit memory cell is the specific bit pattern. When the information indicates that there is information, the read information is determined by the information read from the detection bit storage cell, and the information read from the detection bit storage cell is written in the information bit storage cell. A semiconductor memory device comprising: a circuit that determines read information based on information read from the information bit storage cell when the information is not information indicating the specific bit pattern.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16456788A JP2527216B2 (en) | 1988-06-30 | 1988-06-30 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16456788A JP2527216B2 (en) | 1988-06-30 | 1988-06-30 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0214499A JPH0214499A (en) | 1990-01-18 |
| JP2527216B2 true JP2527216B2 (en) | 1996-08-21 |
Family
ID=15795621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16456788A Expired - Lifetime JP2527216B2 (en) | 1988-06-30 | 1988-06-30 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2527216B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6066400A (en) * | 1983-09-21 | 1985-04-16 | Toshiba Corp | Semiconductor read-only memory |
| JPH0793036B2 (en) * | 1985-09-30 | 1995-10-09 | 株式会社東芝 | Semiconductor memory device |
-
1988
- 1988-06-30 JP JP16456788A patent/JP2527216B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0214499A (en) | 1990-01-18 |
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Legal Events
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