JP3064498B2 - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
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- JP3064498B2 JP3064498B2 JP3149087A JP14908791A JP3064498B2 JP 3064498 B2 JP3064498 B2 JP 3064498B2 JP 3149087 A JP3149087 A JP 3149087A JP 14908791 A JP14908791 A JP 14908791A JP 3064498 B2 JP3064498 B2 JP 3064498B2
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- memory cells
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Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にダイナミック型の半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device,
In particular, the present invention relates to a dynamic semiconductor memory device.
【０００２】[0002]
【従来の技術】従来のこの種の半導体記憶装置について
図面を参照して説明する。2. Description of the Related Art A conventional semiconductor memory device of this type will be described with reference to the drawings.
【０００３】図３は従来の半導体記憶装置の一例を示す
ブロック図である。FIG. 3 is a block diagram showing an example of a conventional semiconductor memory device.
【０００４】この半導体記憶装置は、行方向列方向に配
列された複数のメモリセル（ＭＣ１１〜ＭＣ５３）を行
方向に所定の単位で選択する複数のワード線ＷＬｊと、
列方向の所定の単位のメモリセルと接続しこれらメモリ
セルに対するデータの伝達を行う複数のビット線ＢＬｉ
とを備えワード線ＷＬｊ及びビット線ＢＬｉにより選択
されたメモリセルに対しデータの書込み，読出しを行う
メモリセルアレイ１と、アドレス信号Ａ０〜Ａｎを入力
し内部アドレス信号Ｘ０〜Ｘｍ，Ｙ０〜Ｙｋとその反転
信号とを出力するアドレス入力回路２と、内部アドレス
信号Ｘ０〜Ｘｍとその反転信号とにより複数のワード線
ＷＬｊのうちの１本を選択レベルにする行デコーダ３
と、ビット線ＢＬｉのデータを増幅するセンス増幅回路
６と、内部アドレス信号Ｙ０〜Ｙｋとその反転信号によ
りセンス増幅回路６からの、またセンス増幅回路６への
所定のデータＤＴを選択する列デコーダ４及びＹセレク
タ５とを有する構成となっている。The semiconductor memory device includes a plurality of word lines WLj for selecting a plurality of memory cells (MC11 to MC53) arranged in a row direction and a column direction in a predetermined unit in a row direction.
A plurality of bit lines BLi connected to a predetermined unit of memory cells in the column direction and transmitting data to these memory cells
A memory cell array 1 for writing and reading data to and from a memory cell selected by a word line WLj and a bit line BLi, and inputting address signals A0 to An to receive internal address signals X0 to Xm, Y0 to Yk and the like. An address input circuit 2 for outputting an inverted signal, and a row decoder 3 for setting one of a plurality of word lines WLj to a selected level based on the internal address signals X0 to Xm and the inverted signal.
And a sense amplifier circuit 6 for amplifying data on the bit line BLi, and a column decoder for selecting predetermined data DT from the sense amplifier circuit 6 and to the sense amplifier circuit 6 based on the internal address signals Y0 to Yk and their inverted signals. 4 and a Y selector 5.
【０００５】次に、この半導体記憶装置のメモリセル情
報保持時間の試験方法について説明する。Next, a description will be given of a test method of the memory cell information retention time of the semiconductor memory device.
【０００６】メモリセルアレイ１上の各メモリセルＭＣ
１１〜ＭＣ５３に図４に示すように、高レベル（Ｈ）と
低レベル（Ｌ）とを隣接するワード線のメモリセルと逆
情報に、同一のワード線に対しては同一情報になる様に
配置し、次に１本のワード線ＷＬ１を選択しこのワード
線ＷＬ１と接続するメモリセルＭＣ１１〜ＭＣ１３の情
報をビット線ＢＬ１，ＢＬ３，ＢＬ５に読出しセンス増
幅器ＳＡ１，ＳＡ２，ＳＡ３により増幅し、読出したメ
モリセルには同じ情報を再度書込む。この様にワード線
を選択し再びメモリセルに情報を書込む操作をメモリセ
ル情報保持時間の規格とほぼ等しい程度の時間繰り返し
行っても、隣接するメモリセルの情報が保持されている
のかを試験する。この操作を、メモリセルアレイ１の全
メモリセルについて行うため、試験に用する時間はほぼ
（メモリセル情報保持時間）×（ワード線数）となり非
常に大きなものとなっていた。Each memory cell MC on memory cell array 1
As shown in FIG. 4, the high level (H) and the low level (L) of the memory cells 11 to MC53 are set so as to be the opposite information to the memory cell of the adjacent word line and the same information for the same word line. Then, one word line WL1 is selected, and the information of the memory cells MC11 to MC13 connected to the word line WL1 is read out to the bit lines BL1, BL3, BL5, amplified by the sense amplifiers SA1, SA2, SA3, and read out. The same information is re-written in the memory cell. Even if the operation of selecting the word line and writing the information to the memory cell again is repeated for a time substantially equal to the standard of the memory cell information retention time, it is tested whether the information of the adjacent memory cell is retained. I do. Since this operation is performed for all the memory cells of the memory cell array 1, the time required for the test is substantially (memory cell information holding time) × (number of word lines), which is very large.
【０００７】[0007]
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、メモリセル情報保持時間の試験を行う場
合、メモリセルアレイ１の全ワード線ＷＬｊに対しメモ
リセル情報保持時間とほぼ等しい時間をかけて試験する
構成となっているので、試験時間が長くなり、この試験
時間はメモリ容量ワード線数が増加するにつれて増大す
るという問題点があった。In the conventional semiconductor memory device described above, when testing the memory cell information retention time, it takes a time substantially equal to the memory cell information retention time for all word lines WLj of the memory cell array 1. This configuration has a problem that the test time becomes longer, and the test time increases as the number of memory capacity word lines increases.
【０００８】本発明の目的はメモリ容量が増加しても試
験時間が増大することなく、かつ試験時間を短縮するこ
とができる半導体記憶装置を提供することにある。An object of the present invention is to provide a semiconductor memory device capable of reducing the test time without increasing the test time even if the memory capacity increases.
【０００９】本発明の半導体記憶装置は、行方向列方向
に配置された複数のメモリセルと、選択レベルのとき、
これらメモリセルを行方向に所定の単位で選択する複数
のワード線と、列方向の所定の単位で選択する複数のワ
ード線と、列方向の所定の単位のメモリセルに対するデ
ータを伝達する複数のビット線とを備え前記ワード線及
びビット線により選択されたメモリセルに対しデータの
書込み及び読出しを行うメモリセルアレイと、アドレス
信号により前記複数のワード線のうちの所定のものを選
択レベルにするデコード回路とを有し、前記アドレス信
号を入力する特定のアドレス入力端子に前記アドレス信
号の通常の電圧範囲を越える電圧が印加されたとき能動
レベルとなる制御信号を発生するテストモードエントリ
回路と、前記制御信号が能動レベルのとき前記ワード線
を所定の複数本ずつ選択レベルにするマルチセレクト回
路とを設けた半導体記憶装置において、テストモード
時、メモリセルアレイの同一のワード線に接続されたメ
モリセルに同一のデータを書込み、かつ、隣接するワー
ド線と接続するメモリセルとは異なるデータを書込み、
マルチセレクト回路を、同一のビット線と接続する同一
のデータのメモリセルを選択するように前記ワード線を
選択レベルにする回路とすることを特徴とする。A semiconductor memory device according to the present invention comprises: a plurality of memory cells arranged in a row direction and a column direction;
A plurality of word lines for selecting these memory cells in a predetermined unit in a row direction, a plurality of word lines for selecting in a predetermined unit in a column direction, and a plurality of word lines for transmitting data to a predetermined unit of memory cells in a column direction. A memory cell array including a bit line for writing and reading data to and from a memory cell selected by the word line and the bit line; and a decoder for setting a predetermined one of the plurality of word lines to a selected level by an address signal. possess a circuit, and a test mode entry circuit for generating a control signal which becomes active level when a voltage exceeding the normal voltage range of the address signal to a particular address input terminal for inputting the address signal is applied, the semi the control signal is provided and a multi-select circuit to the plurality present by selected levels given the word lines when the active level In the storage device, test mode
Time, the memory connected to the same word line in the memory cell array
Write the same data to the memory cells, and
Write data different from the memory cell connected to the
Connect multiple select circuits to the same bit line
The word line so as to select the memory cell of the data of
It is characterized in that the circuit is set to a selection level .
【００１０】[0010]
【実施例】次に本発明の実施例について図面を参照して
説明する。Next, an embodiment of the present invention will be described with reference to the drawings.
【００１１】図１は本発明の一実施例を示すブロック図
である。FIG. 1 is a block diagram showing one embodiment of the present invention.
【００１２】この実施例が図３に示された従来の半導体
記憶装置と相違する点は、アドレス信号をＡ０〜Ａｎの
うちの特定のビットＡｎを入力するアドレス入力端子に
このアドレス信号Ａ０〜Ａｎの通常の電圧範囲を越える
高電圧が印加されたとき能動レベルとなる制御信号ＭＳ
を発生するテストモードエントリ回路７を設け、アドレ
ス入力回路２と行デコーダ３との間に、制御信号ＭＳが
能動レベルのときワード線を所定の複数本ずつ選択レベ
ルにするマルチセレクタ８を設けた点にある。This embodiment is different from the conventional semiconductor memory device shown in FIG. 3 in that an address signal is applied to an address input terminal for inputting a specific bit An among A0 to An. Control signal MS attaining an active level when a high voltage exceeding the normal voltage range is applied.
Is provided, and a multi-selector 8 is provided between the address input circuit 2 and the row decoder 3 to select a predetermined plurality of word lines at a time when the control signal MS is at the active level. On the point.
【００１３】この実施例において、テストモード時、従
来例と同様にメモリセルアレイ１の同一のワード線ＷＬ
ｊに接続されたメモリセルに同一のデータを書込み、か
つ隣接するワード線と接続するメモリセルとは互いに異
なるデータを書込み、マルチセレクタ８は、同一のビッ
ト線と接続する同一のデータのメモリセルを選択するよ
うにワード線を選択レベルにする回路となっている。In this embodiment, in the test mode, the same word line WL of the memory cell array 1 is used as in the prior art.
j, the same data is written in the memory cell connected to the adjacent word line, and the different data is written in the memory cell connected to the adjacent word line. In order to select the word line.
【００１４】図４に示されたようなデータ配置の場合の
マルチセレクタ８の具体的な回路例を図２に示す。FIG. 2 shows a specific circuit example of the multi-selector 8 in the case of the data arrangement as shown in FIG.
【００１５】図４に示されたようなデータ配置の場合、
ワード線４本ごとにデータ配置の１つのパターンが繰り
返えされるので、ワード線４本に１本の割合で選択レベ
ルにする必要がある。従って、マルチセレクタ８は、図
２に示すようにアドレス信号Ａ０〜Ａｋのうちの下位２
ビットを有効にして４本のうちの１本を選択するように
し、他の上位ビットは制御信号ＭＳが能動レベルのとき
すべて能動レベルにし各４本組をすべて選択する回路と
する。すなわち、ワード線ＷＬ１と同時にワード線ＷＬ
５が同時に選択レベルとなる。一般的には、ワード線Ｗ
Ｌ（ａ），（ａ＝１，２，３，４）と同時に、ワード線
ＷＬ（ａ＋４ｂ），（ｂは正の整数で、ａ＋４ｂはワー
ド線の数以下）が同時に選択レベルとなる。In the case of the data arrangement as shown in FIG.
Since one pattern of data arrangement is repeated for every four word lines, it is necessary to set the selection level to the ratio of one word line to four word lines. Accordingly, as shown in FIG. 2, the multi-selector 8 selects the lower two bits of the address signals A0 to Ak.
The bit is made valid so that one of the four bits is selected, and the other upper bits are all set to the active level when the control signal MS is at the active level, and all four bits are selected. That is, the word line WL1 and the word line WL
5 become the selection level at the same time. Generally, the word line W
At the same time as L (a), (a = 1, 2, 3, 4), the word lines WL (a + 4b), (b is a positive integer and a + 4b is equal to or less than the number of word lines) are simultaneously at the selection level.
【００１６】このような構成とすることにより、メモリ
セル情報保持時間の試験は、アドレス信号Ａ０〜Ａｎの
下位２ビットを４回変えるだけで全てのメモリセルに対
して行うことができる。すなわち、メモリ容量やワード
線の数に関係なく大幅に試験時間を短縮することができ
る。With such a configuration, the test of the memory cell information retention time can be performed for all the memory cells by changing the lower two bits of the address signals A0 to An only four times. That is, the test time can be greatly reduced regardless of the memory capacity and the number of word lines.
【００１７】[0017]
【発明の効果】以上説明したように本発明は、アドレス
信号の特定のビットを入力するアドレス入力端子にアド
レス信号の通常の電圧範囲を越える電圧が印加されたと
き、ワード線の所定の複数本ずつを同時に選択レベルと
するマルチセレクタを設けた構成とすることにより、メ
モリ容量やワード線の数が増加しても試験時間が増大す
ることなく、しかも大幅にその試験時間を短縮すること
ができる効果がある。As described above, according to the present invention, when a voltage exceeding the normal voltage range of an address signal is applied to an address input terminal for inputting a specific bit of an address signal, a predetermined number of word lines , The test time can be greatly reduced without increasing the test time even if the memory capacity and the number of word lines increase. effective.
【図１】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
【図２】図１に示された実施例のマルチセレクタ部分の
具体例を示す回路図である。FIG. 2 is a circuit diagram showing a specific example of a multi-selector portion of the embodiment shown in FIG.
【図３】従来の半導体記憶装置の一例を示すブロック図
である。FIG. 3 is a block diagram illustrating an example of a conventional semiconductor memory device.
【図４】図３に示された半導体記憶装置の試験方法を説
明するためのメモリセルアレイのデータ配置例を含む回
路図である。4 is a circuit diagram including a data arrangement example of a memory cell array for explaining a test method of the semiconductor memory device shown in FIG. 3;
１ メモリセルアレイ ２ アドレス入力回路 ３ 行デコーダ ４ 列デコーダ ５ Ｙセレクタ ６ センス増幅回路 ７ テストモードエントリ回路 ８ マルチセレクタ Ｇ１〜Ｇｎ 論理ゲート ＩＶ０〜ＩＶｍ インバータ ＭＣ１１〜ＭＣ５３ メモリセル Reference Signs List 1 memory cell array 2 address input circuit 3 row decoder 4 column decoder 5 Y selector 6 sense amplifier circuit 7 test mode entry circuit 8 multi selector G1 to Gn logic gates IV0 to IVm inverter MC11 to MC53 memory cell
フロントページの続き (56)参考文献 特開 平４−258880（ＪＰ，Ａ) 特開 平２−213779（ＪＰ，Ａ) 特開 平２−249196（ＪＰ，Ａ) 特開 平４−159688（ＪＰ，Ａ) 特開 平３−101000（ＪＰ，Ａ) 特開 平１−294299（ＪＰ，Ａ) 特開 昭62−120700（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 11/401 Continuation of the front page (56) References JP-A-4-258880 (JP, A) JP-A-2-213779 (JP, A) JP-A-2-249196 (JP, A) JP-A-4-159688 (JP) JP-A-3-101000 (JP, A) JP-A-1-294299 (JP, A) JP-A-62-120700 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB Name) G11C 29/00 G11C 11/401
Claims (1)
セルと、選択レベルのとき、これらメモリセルを行方向
に所定の単位で選択する複数のワード線と、列方向の所
定の単位で選択する複数のワード線と、列方向の所定の
単位のメモリセルに対するデータを伝達する複数のビッ
ト線とを備え前記ワード線及びビット線により選択され
たメモリセルに対しデータの書込み及び読出しを行うメ
モリセルアレイと、アドレス信号により前記複数のワー
ド線のうちの所定のものを選択レベルにするデコード回
路とを有し、前記アドレス信号を入力する特定のアドレ
ス入力端子に前記アドレス信号の通常の電圧範囲を越え
る電圧が印加されたとき能動レベルとなる制御信号を発
生するテストモードエントリ回路と、前記制御信号が能
動レベルのとき前記ワード線を所定の複数本ずつ選択レ
ベルにするマルチセレクト回路とを設けた半導体記憶装
置において、 テストモード時、メモリセルアレイの同一のワード線に
接続されたメモリセルに同一のデータを書込み、かつ、
隣接するワード線と接続するメモリセルとは異なるデー
タを書込み、マルチセレクト回路を、同一のビット線と
接続する同一のデータのメモリセルを選択するように前
記ワード線を選択レベルにする回路とする ことを特徴と
する半導体記憶装置。A plurality of memory cells arranged in a row direction and a column direction; a plurality of word lines for selecting these memory cells in a predetermined unit in a row direction at a selection level; A plurality of word lines to be selected and a plurality of bit lines transmitting data to a predetermined unit of memory cells in a column direction are provided, and data is written and read to and from the memory cells selected by the word lines and the bit lines. a memory cell array, possess a decode circuit to select the level of predetermined ones of the plurality of word lines by the address signal, the normal voltage range of the address signal to a particular address input terminal for inputting the address signal A test mode entry circuit for generating a control signal that becomes an active level when a voltage exceeding In the semi-conductor memory device which is provided a multi-select circuit to select level of the word line by a predetermined plurality present, the test mode, the same word line of the memory cell array
Write the same data to the connected memory cells, and
Data different from the memory cell connected to the adjacent word line
Write the data and connect the multi-select circuit to the same bit line.
Before selecting the same data memory cell to connect
A semiconductor memory device comprising a circuit for setting a word line to a selection level .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3149087A JP3064498B2 (en) | 1991-06-21 | 1991-06-21 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3149087A JP3064498B2 (en) | 1991-06-21 | 1991-06-21 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04372799A JPH04372799A (en) | 1992-12-25 |
| JP3064498B2 true JP3064498B2 (en) | 2000-07-12 |
Family
ID=15467416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3149087A Expired - Lifetime JP3064498B2 (en) | 1991-06-21 | 1991-06-21 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3064498B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4999287B2 (en) * | 2005-06-13 | 2012-08-15 | ルネサスエレクトロニクス株式会社 | Static semiconductor memory device |
-
1991
- 1991-06-21 JP JP3149087A patent/JP3064498B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04372799A (en) | 1992-12-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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