JP2522411B2 - Charge coupled device signal processing circuit - Google Patents
Charge coupled device signal processing circuitInfo
- Publication number
- JP2522411B2 JP2522411B2 JP1261303A JP26130389A JP2522411B2 JP 2522411 B2 JP2522411 B2 JP 2522411B2 JP 1261303 A JP1261303 A JP 1261303A JP 26130389 A JP26130389 A JP 26130389A JP 2522411 B2 JP2522411 B2 JP 2522411B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- period
- resistance element
- delay line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電荷結合素子の信号処理回路に関する。The present invention relates to a signal processing circuit for a charge-coupled device.
電荷結合素子（以後CCDと記する）の雑音源には固定
パターン雑音、暗電流によるショット雑音、リセット雑
音、出力増幅器雑音等がある。とりわけ、近年のCCD固
体撮像素子ではチップサイズが縮小化され、かつ多画素
化される傾向にあるため、これらに伴う信号量の減少に
対処して、上述した雑音の低減が強く望まれている。Noise sources of the charge coupled device (hereinafter referred to as CCD) include fixed pattern noise, shot noise due to dark current, reset noise, output amplifier noise and the like. In particular, in recent CCD solid-state image pickup devices, the chip size tends to be reduced and the number of pixels tends to be increased. Therefore, it is strongly desired to reduce the noise described above by coping with the reduction in the signal amount accompanying these. .
上述した雑音のうち、リセット雑音および出力増幅器
雑音の低減成分を低減させるCCDの雑音除去回路の一例
として、本出願人が発明した“電荷結合素子の信号処理
装置”（特願昭63−034518号）に記載の反射型遅延差雑
音除去回路がある。この回路は、第４図に示すごとく、
CCD101の出力部に接続された第１のバッファ増幅器102
と、この第１のバッファ増幅器102の出力部に接続され
た抵抗素子103と、入力端子がこの抵抗素子103の一端に
接続されかつ出力端子が接地された遅延線104と、抵抗
素子103の一端および遅延線104の入力端子に共通に接続
された第２のバッファ増幅器105と、第２のバッファ増
幅器105からの出力信号の一定期間をゲートパルスφＧ
で抜き出すゲート回路106と、このゲート回路106の出力
部に接続されたローパスフィルタ107とで構成されてい
る。本反射型遅延差雑音除去回路の動作を第５図に示す
タイミングチャートを使って説明する。まずCCD101から
の出力信号は、第１のバッファ増幅器102と抵抗素子103
を介して遅延線104の入力端子に印加される。ここで抵
抗素子103の抵抗値は遅延線104の特性インピーダンスと
等しく選ばれている。次に上述したCCD出力信号は遅延
線104にて遅延時間τだけ遅延された後にその出力端子
に達し、ここで全反射された後に位相反転して逆戻りす
る。これは遅延線104の出力端子が接地されているため
である。この反射信号は遅延線104にて再び遅延時間τ
だけ遅延された後にその入力端子に達する。すなわち、
この反射信号はCCD出力信号に比べて遅延時間２τだけ
遅延され、かつ位相が反転されたことになり、抵抗素子
103にてCCD出力信号と混合される。ここで遅延線104の
遅延時間τは、CCD出力信号の信号出力期間108（Ts）と
遅延信号のフィードスルー期間109Tftとが所定期間Ｔだ
け重なり合う長さの半分に選ばれている。すなわち、０
＜２τ＜Tft＋Tsを満足するようにする。TsとTftの大小
関係により重なり合う期間Ｔは次のようになる。Among the noises described above, as an example of a CCD noise elimination circuit for reducing the reduction components of the reset noise and the output amplifier noise, the "charge coupled device signal processing device" invented by the present applicant (Japanese Patent Application No. 63-034518). ), There is a reflection type delay difference noise elimination circuit. This circuit, as shown in FIG.
First buffer amplifier 102 connected to the output of CCD 101
A resistance element 103 connected to the output section of the first buffer amplifier 102; a delay line 104 having an input terminal connected to one end of the resistance element 103 and an output terminal grounded; and one end of the resistance element 103. And a second buffer amplifier 105 commonly connected to the input terminals of the delay line 104 and a gate pulse φ G for a certain period of the output signal from the second buffer amplifier 105.
It is composed of a gate circuit 106 that is extracted by and a low-pass filter 107 connected to the output part of the gate circuit 106. The operation of the present reflection type delay difference noise elimination circuit will be described with reference to the timing chart shown in FIG. First, the output signal from the CCD 101 is the first buffer amplifier 102 and the resistance element 103.
Is applied to the input terminal of the delay line 104 via. Here, the resistance value of the resistance element 103 is selected to be equal to the characteristic impedance of the delay line 104. Next, the above-mentioned CCD output signal reaches its output terminal after being delayed by the delay time τ in the delay line 104, where it is totally reflected, and then the phase is inverted and returns. This is because the output terminal of the delay line 104 is grounded. This reflected signal is again delayed by the delay line τ in the delay line 104.
Reaches its input terminal only after being delayed. That is,
This reflected signal is delayed by the delay time 2τ compared to the CCD output signal, and the phase is inverted.
At 103 it is mixed with the CCD output signal. Here, the delay time τ of the delay line 104 is selected to be half the length in which the signal output period 108 (T s ) of the CCD output signal and the feed-through period 109T ft of the delayed signal overlap by a predetermined period T. That is, 0
Try to satisfy <2τ <T ft + T s . The overlapping period T is as follows due to the magnitude relationship between T s and T ft .
（イ）Ts＞Tft,0＜２τ＜Tftのとき、Ｔ＝２τ （ロ）Ts＞Tft,Tft≦２τ＜Tftのとき、Ｔ＝Tft （ハ）Ts＞Tft,Ts≦２τ＜Tft＋Tsのとき、Ｔ＝Tft＋Ts
−２τ （ニ）Ts＜Tft,0＜２τ＜Tsのとき、Ｔ＝２τ （ホ）Ts＜Tft,Ts≦２τ＜Tftのとき、Ｔ＝Ts （ヘ）Ts＜Tft,Tft≦２τ＜Tft＋Tsのとき、Ｔ＝Tft＋T
s−２τ そうして、Ｔ内にゲートパルスφＧをゲート回路に印
加するのである。１例として、TftTsが成り立つ系に
おいては２τTsにすればよい。たとえば、水平レジス
タ部にデュアルチャンネル構造を有する200万画素高精
細度CCDイメージセンサでは、水平レジスタ１本当たり3
7.125MHzのクロック周波数で動作し、遅延時間τは6.7n
s近辺の値に選ばれている。抵抗素子103にて混合された
信号は第２のバッファ増幅器105を介してゲート回路106
に印加され、ここでゲートパルスφＧを使って信号出力
期間108とフィードスルー期間109が重なった期間t11〜t
12の信号のみが抜き出される。最後にローパスフィルタ
107ではゲート回路106から出力される信号を平均化し
て、通常の連続した映像信号に変換する。以上の動作に
例えば、本反射型遅延差雑音除去回路では信号出力レベ
ルとフィードスルーレベルの電位差で表されるCCDの正
確な出力信号情報のみが各クロック周期ごとに出力され
ることになる。言い換えれば、本反射型遅延差雑音除去
回路を用いることにより、信号出力レベルとフィードス
ルーレベルのクロック周期ごとのばらつきの原因である
リセット雑音や出力アンプ雑音の低域成分が低減でき
る。(A) When T s > T ft , 0 <2τ <T ft , T = 2τ (b) T s > T ft , T ft ≤2τ <T ft , T = T ft (c) T s ＞ When T ft , T s ≤2τ <T ft + T s , T = T ft + T s
-2τ (d) When T s <T ft , 0 <2τ <T s , T = 2τ (e) T s <T ft , T s ≤ 2τ <T ft , T = T s (f) T When s <T ft , T ft ≤ 2τ <T ft + T s , T = T ft + T
s −2τ Then, the gate pulse φ G is applied to the gate circuit within T. As an example, in a system where T ft T s holds, 2τT s may be set. For example, in a 2 million-pixel high-definition CCD image sensor with a dual channel structure in the horizontal register part, 3
Operates at a clock frequency of 7.125MHz, delay time τ is 6.7n
Selected as a value near s. The signal mixed by the resistance element 103 passes through the second buffer amplifier 105 and the gate circuit 106.
To be applied, wherein time t 11 to the signal output period 108 and a feed through period 109 using a gate pulse phi G overlap ~t
Only 12 signals are extracted. Finally a low pass filter
At 107, the signal output from the gate circuit 106 is averaged and converted into a normal continuous video signal. In the above operation, for example, in the present reflection type delay difference noise elimination circuit, only accurate output signal information of the CCD represented by the potential difference between the signal output level and the feedthrough level is output for each clock cycle. In other words, by using this reflection type delay difference noise elimination circuit, it is possible to reduce the low frequency components of the reset noise and the output amplifier noise, which are the cause of the variation in the signal output level and the feedthrough level for each clock cycle.
しかしながら上述した反射型遅延差雑音除去回路は、
リセット雑音はほぼ完全に除去できるものの、出力増幅
器雑音の低域成分に対する雑音低減効果は十分とは言え
ない。すなわち、遅延線104の遅延時間τを6.7nsとした
ときの伝達関数は、第６図に示すごとく、|sinπ２τf|
＝|sin（２×6.7×10-9πｆ）|,（f:入力周波数），で
表されるため、たとえばｆ＝1MHzにおける雑音低減効果
は僅か−27.5dB得られるに過ぎない。とりわけMOS FET
で構成されたCCDの出力増幅器雑音では、1MHz以下の低
周波数域において周波数が低くなるに従いエネルギーの
増大する、いわゆる1/f雑音が支配的となり、かつ低い
周波数の雑音は視覚的に目に付き易いことから、低周波
数域でのこれら雑音の低減が強く望まれている。However, the reflection type delay difference noise elimination circuit described above is
Although the reset noise can be removed almost completely, the noise reduction effect on the low frequency component of the output amplifier noise is not sufficient. That is, the transfer function when the delay time τ of the delay line 104 is 6.7 ns is | sinπ2τf |, as shown in FIG.
= (Sin (2 × 6.7 × 10 −9 πf) |, (f: input frequency)), the noise reduction effect at f = 1 MHz is only −27.5 dB. Especially MOS FET
In the output amplifier noise of the CCD configured in, the so-called 1 / f noise, in which the energy increases as the frequency becomes lower in the low frequency range of 1 MHz or less, becomes dominant, and the low frequency noise is visually noticeable. Since it is easy, reduction of these noises in the low frequency range is strongly desired.
本発明は上述した従来の欠点を除去したもので、その
目的とすることろは雑音低減効果の大きいCCDの新しい
信号処理回路を提供することにある。The present invention eliminates the above-mentioned conventional drawbacks, and an object of the present invention is to provide a new signal processing circuit of a CCD having a large noise reduction effect.
本発明によれば、電荷結合素子の出力部に接続された
第１のバッファ増幅器と、該第１のバッファ増幅器の出
力部にその一端が接続された第１の抵抗素子と、入力端
子が前記第１の抵抗素子の他端に接続されかつ出力端子
が接地された第１の遅延線と、前記第１の抵抗素子の他
端および前記第１の遅延線の入力端子に共通に接続され
た第２のバッファ増幅器と、該第２のバッファ増幅器の
出力部にその一端が接続された第２の抵抗素子と、入力
端子が前記第２の抵抗素子の他端に接続されかつ出力端
子が接地された第２の遅延線と、前記第２の抵抗素子の
他端および前記第２の遅延線の入力端子に共通に接続さ
れた第３のバッファ増幅器と、該第３のバッファ増幅器
の出力部に直列接続されたゲート回路とローパスフィル
タとを含んでなり、前記第１および第２の遅延線の遅延
時間はそれぞれ被遅延信号のフィードスルー期間とその
遅延信号の信号出力期間とが所定期間重なり合う長さの
半分に設定され、かつ前記ゲート回路に前記電荷結合素
子出力信号のフィードスルー期間と信号出力期間とが重
なった期間の信号を抜き出すゲートパルスを印加する手
段を有することを特徴とする電荷結合素子の信号処理回
路が得られる。According to the present invention, the first buffer amplifier connected to the output section of the charge coupled device, the first resistance element having one end connected to the output section of the first buffer amplifier, and the input terminal A first delay line connected to the other end of the first resistance element and having an output terminal grounded, and commonly connected to the other end of the first resistance element and the input terminal of the first delay line. A second buffer amplifier, a second resistance element whose one end is connected to the output section of the second buffer amplifier, an input terminal connected to the other end of the second resistance element, and an output terminal grounded Second delay line, a third buffer amplifier commonly connected to the other end of the second resistance element and an input terminal of the second delay line, and an output section of the third buffer amplifier. Comprising a gate circuit and a low pass filter connected in series to The delay time of each of the first and second delay lines is set to half of the length of overlap of the feed-through period of the delayed signal and the signal output period of the delayed signal for a predetermined period, and the charge coupling to the gate circuit. A signal processing circuit for a charge-coupled device is provided, which has means for applying a gate pulse for extracting a signal in a period in which a feedthrough period of an element output signal and a signal output period overlap each other.
伝達関数のレスポンスが、低周波数域において従来例
より小さくなるため、CCD出力アンプの1/f雑音等がより
効率良く除去できる。Since the response of the transfer function is smaller than that of the conventional example in the low frequency range, 1 / f noise and the like of the CCD output amplifier can be removed more efficiently.
以下、本発明の実施例について図面を参照して説明す
る。第１図は本発明によるCCDの信号処理回路の実施例
であり、CCD1の出力部に接続された第１のバッファ増幅
器２と、このバッファ増幅器２の出力部に接続された第
１の抵抗素子３と、入力端子が第１の抵抗素子３に接続
されかつ出力端子が接地された第１の遅延線４と、第１
の抵抗素子３と第１の遅延線４の入力端子に共通に接続
された第２のバッファ増幅器５と、この第２のバッファ
増幅器５の出力部に接続された第２の抵抗素子８と、入
力端子が第２の抵抗素子８に接続されかつ出力端子が接
地された第２の遅延線９と、第２の抵抗素子８と第２の
遅延線９の入力端子に共通に接続された第３のバッファ
増幅器10と、この第３のバッファ増幅器10からの出力信
号の一定期間をゲートパルスφＧで抜き出すゲート回路
６と、このゲート回路６の出力部に接続されたローパス
フィルタ７とで構成されている。本遅延差雑音除去回路
の動作を第２図に示すタイミングチャートを使って説明
する。まずCCD1からの出力信号は、第１のバッファ増幅
器２と第１の抵抗素子３を介して第１の遅延線４の入力
端子に印加されると同時に、第２のバッファ増幅器５の
入力端子にも印加される。ここで第１の抵抗素子３の値
は第１の遅延線４の特性インピーダンスと等しく選ばれ
ている。第１の遅延線４の入力端子に印加されたCCD出
力信号はこの遅延線４にて遅延時間τ１だけ遅延された
後にその出力端子に達し、ここで全反射されて位相反転
した後に遅延線４にて再び遅延時間τ１だけ遅延されて
その入力端子に逆戻りする。ここで遅延線４の出力端子
にて信号が全反射されるのは、その出力端子が接地され
ているためである。すなわち、第１の遅延線４からの反
射信号はCCD出力信号（被遅延信号）に比べて遅延時間
２τ１だけ遅延され、かつ位相が反転されたことにな
る。よって、遅延時間τ１を適切な値に選べば、CCD出
力信号のフィードスルー期間11（Tft）と第１の遅延線
４からの反射信号の信号出力期間12（Ts）を重ね合わす
ことが出来る。すなわち、前述のように、０＜２τ１＜
Tft＋Tsとする。たとえば、従来例と同様に水平レジス
タ部にデュアルチャンネル構造を有する200万画素高精
細度CCDイメージセンサに本発明によるCCDの信号処理回
路を適用する場合には、水平レジスタ１本当たり37.125
MHzのクロック周波数で動作しているため、遅延時間τ
１を6.7ns、すなわち２τ１を13.5ns周辺の値に選ぶの
が妥当である。上述したCCD出力信号と第１の遅延線４
からの反射信号は第１の抵抗素子３にて混合される。よ
って、第２図に示すごとく、第２のバッファ増幅器５か
らは、時刻t1〜t2の期間だけに限ってみれば、CCD出力
信号のフィードスルーレベルから信号出力レベルが減算
された信号が出力される。次いで第２のバッファ増幅器
５からの出力信号は第２の抵抗素子８を介して第２の遅
延線９の入力端子に印加されると同時に、第３のバッフ
ァ増幅器10の入力端子にも印加される。ここで第２の抵
抗素子８の値は第２の遅延線９の特性インピーダンスと
等しく選ばれている。第２の遅延線９の入力端子に印加
された第２のバッファ増幅器５からの出力信号は、上述
した第１の遅延線での動作と同様に、この遅延線９にて
遅延時間τ２だけ遅延された後にその出力端子に達し、
ここで全反射されて位相反転した後に再び遅延時間τ２
だけ遅延されてその入力端子に逆戻りする。すなわち、
第２の遅延線９からの反射信号は第２のバッファ増幅器
５からの出力信号に比べて遅延時間２τ２だけ遅延さ
れ、かつ位相が反転されたことになる、よって、遅延時
間τ２を遅延時間τ１とほぼ同等の値に選ぶことによ
り、CCD出力信号のフィードスルー期間と遅延信号の信
号出力期間が重なった期間13と同じくフィードスルー期
間と信号出力期間が重なった期間14を更に重ね合わせる
ことが出来る。上述した第２のバッファ増幅器５からの
出力信号と第２の遅延線９からの反射信号は第２の抵抗
素子８にて混合される。よって、第３のバッファ増幅器
10からは、時刻t1〜t2の期間だけに限ってみれば、CCD
出力信号のフィードスルー期間と信号出力期間が重なっ
た期間13のレベルから同じくフィードスルー期間と信号
出力期間が重なった期間14のレベルが減算されて出力さ
れる。次いでゲート回路６ではゲートパルスφＧを使っ
て、上述した時刻t1〜t2の期間の信号のみが抜き出され
る。最後にローパスフィルタ７ではゲート回路６から出
力される信号を平均化して、通常の連続した映像信号に
変換する。すなわち、第１の遅延線４および第２の遅延
線９の動作をも含めた以上の動作は、CCD出力信号のあ
る時刻のクロック期間に着目すれば、このクロック期間
内の信号出力レベルから同一のクロック期間内のフィー
ドスルーレベルの半分のレベルの減算し、さらに時間的
に１クロック期間前のフィードスルーレベルの半分のレ
ベルを減算したのと等価である。よって、本発明による
信号処理回路では信号出力レベルとこの信号出力レベル
と時間的に前後したフィードスルーレベルとの電位差で
あらわされるCCDの正確な出力信号情報のみが各クロッ
ク周期ごとに出力されることになる。言い換えれば、例
えば、200万画素高精細CCDイメージセンサの場合、クロ
ック周波数が37MHzである。CCDイメージセンサに内蔵さ
れた出力増幅器から発生する1/f雑音の1MHzの成分は、3
7画素程度の長い周期の変動としてCCDイメージセンサの
出力信号に重畳されている。37画素離れた出力信号間に
も相関があるわけであるが、最も相関が大きいのは、最
も近接している前後の画素との間である。このため、従
来、同一クロック周期内のフィードスルーレベルと信号
出力レベルとの差のみをとっていたが、本発明による信
号処理回路では、同一クロック周期内のフィードスルー
レベルとの差をとるのみならず、１つ後のクロック周期
のフィードスルーレベルとの差をとることによって、長
周期の雑音の除去をより完全にしている。また、第１の
遅延線４の遅延時間τ１および第２の遅延線９の遅延時
間τ２を共に6.7nsとしたときの伝達関数は、第３図に
示すごとく、sin2π２τ1f＝sin2（２×6.7×10-9τ
ｆ），（f:入力周波数），で表されるため、たとえばｆ
＝1MHzにおいて−54.9dBもの雑音低減効果が得られる。
これは第４図に示した従来の遅延差雑音除去回路に比べ
て27.4dBも良好な値であり、1MHz以下の低周波数域にお
いて支配的であるCCD出力アンプの1/f雑音を大幅に低減
させることができる。Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 shows an embodiment of a signal processing circuit of a CCD according to the present invention, which is a first buffer amplifier 2 connected to the output section of CCD1 and a first resistance element connected to the output section of this buffer amplifier 2. 3, a first delay line 4 whose input terminal is connected to the first resistance element 3 and whose output terminal is grounded;
Second buffer amplifier 5 connected in common to the resistance element 3 and the input terminal of the first delay line 4, and a second resistance element 8 connected to the output section of the second buffer amplifier 5. A second delay line 9 having an input terminal connected to the second resistance element 8 and an output terminal grounded, and a second delay line 9 commonly connected to the input terminals of the second resistance element 8 and the second delay line 9. 3 includes a buffer amplifier 10, a gate circuit 6 for extracting a fixed period of the output signal from the third buffer amplifier 10 with a gate pulse φ G , and a low-pass filter 7 connected to the output part of the gate circuit 6. Has been done. The operation of the delay difference noise elimination circuit will be described with reference to the timing chart shown in FIG. First, the output signal from CCD 1 is applied to the input terminal of the first delay line 4 via the first buffer amplifier 2 and the first resistance element 3 and, at the same time, to the input terminal of the second buffer amplifier 5. Is also applied. Here, the value of the first resistance element 3 is selected to be equal to the characteristic impedance of the first delay line 4. The CCD output signal applied to the input terminal of the first delay line 4 reaches its output terminal after being delayed by the delay time τ 1 in this delay line 4, where it is totally reflected and phase-inverted before the delay line. At 4 again, it is delayed by the delay time τ 1 and returns to its input terminal. Here, the reason why the signal is totally reflected at the output terminal of the delay line 4 is that the output terminal is grounded. That is, the reflected signal from the first delay line 4 is delayed by the delay time 2τ 1 compared with the CCD output signal (delayed signal) and the phase is inverted. Therefore, if the delay time τ 1 is selected to be an appropriate value, the feedthrough period 11 (T ft ) of the CCD output signal and the signal output period 12 (T s ) of the reflected signal from the first delay line 4 should be superposed. Can be done. That is, as described above, 0 <2τ 1 <
T ft + T s . For example, when the CCD signal processing circuit according to the present invention is applied to a 2 million pixel high definition CCD image sensor having a dual channel structure in the horizontal register section as in the conventional example, 37.125 per horizontal register.
Since it operates at a clock frequency of MHz, the delay time τ
It is reasonable to choose 1 for 6.7 ns, that is, 2τ 1 for a value around 13.5 ns. CCD output signal and first delay line 4 described above
The reflected signals from are mixed in the first resistance element 3. Therefore, as shown in FIG. 2, a signal obtained by subtracting the signal output level from the feedthrough level of the CCD output signal is output from the second buffer amplifier 5 for a limited period of time t 1 to t 2. Is output. Next, the output signal from the second buffer amplifier 5 is applied to the input terminal of the second delay line 9 via the second resistance element 8 and at the same time to the input terminal of the third buffer amplifier 10. It Here, the value of the second resistance element 8 is selected to be equal to the characteristic impedance of the second delay line 9. The output signal from the second buffer amplifier 5 applied to the input terminal of the second delay line 9 is delayed by the delay time τ 2 in this delay line 9 similarly to the operation in the first delay line described above. Reaches its output terminal after being delayed,
Here, after the total reflection and the phase inversion, the delay time τ 2
It is delayed by only and returns to its input terminal. That is,
The reflected signal from the second delay line 9 is delayed by the delay time 2τ 2 and the phase is inverted as compared with the output signal from the second buffer amplifier 5, so that the delay time τ 2 is delayed. By selecting a value almost equal to the time τ 1 , the period 13 in which the feedthrough period of the CCD output signal and the signal output period of the delayed signal overlap and the period 14 in which the feedthrough period and the signal output period overlap are further overlapped. You can The output signal from the second buffer amplifier 5 and the reflected signal from the second delay line 9 described above are mixed by the second resistance element 8. Therefore, the third buffer amplifier
From 10 onward, CCD is limited to the period from time t 1 to t 2.
The level of the period 14 in which the feed-through period and the signal output period overlap is subtracted from the level of the period 13 in which the feed-through period and the signal output period of the output signal overlap, and the result is output. Next, the gate circuit 6 uses the gate pulse φ G to extract only the signal in the period from the time t 1 to t 2 described above. Finally, the low-pass filter 7 averages the signal output from the gate circuit 6 and converts it into a normal continuous video signal. That is, the above operations including the operations of the first delay line 4 and the second delay line 9 are the same from the signal output level within this clock period when the clock period of the CCD output signal is focused. It is equivalent to subtracting the level of half the feedthrough level within the clock period of, and further subtracting the level of half the feedthrough level one clock period before. Therefore, in the signal processing circuit according to the present invention, only the accurate output signal information of the CCD, which is represented by the potential difference between the signal output level and the feedthrough level temporally before and after, is output for each clock cycle. become. In other words, for example, in the case of a 2 million pixel high definition CCD image sensor, the clock frequency is 37 MHz. The 1MHz component of 1 / f noise generated from the output amplifier built into the CCD image sensor is 3
It is superimposed on the output signal of the CCD image sensor as a variation with a long period of about 7 pixels. There is a correlation between the output signals separated by 37 pixels, but the largest correlation is between the nearest pixels before and after. Therefore, conventionally, only the difference between the feedthrough level and the signal output level within the same clock cycle was taken, but in the signal processing circuit according to the present invention, only the difference between the feedthrough level within the same clock cycle is taken. Instead, by taking the difference from the feedthrough level of the next clock cycle, the removal of long cycle noise is made more complete. Further, the transfer function when the delay time tau 2 of the first delay time tau 1 of the delay line 4 and the second delay line 9 are both set to 6.7ns is, as shown in FIG. 3, sin 2 π2τ 1 f = sin 2 (2 × 6.7 × 10 -9 τ
f), (f: input frequency), for example, f
At = 1MHz, a noise reduction effect of -54.9dB can be obtained.
This is a good value of 27.4 dB compared to the conventional delay difference noise elimination circuit shown in FIG. Can be made.
以上述べたように、本発明によれば、CCD出力信号を
２個の遅延線を使って遅延させ、かつ、これらと被遅延
信号との間の演算を行うことにより、伝達関数の低周波
数域でのレスポンスを従来例より飛躍的に小さくするこ
とができ、CCD出力増幅器の1/f雑音等の低周波雑音成分
を効率良く除去できるようになった。As described above, according to the present invention, the CCD output signal is delayed by using the two delay lines, and the operation between these and the delayed signal is performed, whereby the low frequency range of the transfer function is reduced. It is possible to drastically reduce the response in the case of the conventional example, and it has become possible to efficiently remove low frequency noise components such as 1 / f noise of the CCD output amplifier.
第１図は本発明の一実施例の信号処理回路を示すブロッ
ク図、第２図は本発明の一実施例の動作を説明するため
のタイミングチャート、第３図は本発明の一実施例の伝
達関数を示す特性図、第４図は従来の反射型遅延差雑音
除去回路を示すブロック図、第５図は従来の反射型遅延
差雑音除去回路の動作を説明するためのタイミングチャ
ート、第６図は従来の反射型遅延差雑音除去回路の伝達
関数を示すと特性図である。 1,101……CCD、2,102……第１のバッファ増幅器、３…
…第１の抵抗素子、103……抵抗素子、４……第１の遅
延線、104……遅延線、5,105……第２のバッファ増幅
器、６……ゲート回路、7,107……ローパスフィルタ、
８……第２の抵抗素子、９……第２の遅延線、10……第
３のバッファ増幅器。FIG. 1 is a block diagram showing a signal processing circuit of one embodiment of the present invention, FIG. 2 is a timing chart for explaining the operation of one embodiment of the present invention, and FIG. 3 is a timing chart of one embodiment of the present invention. FIG. 4 is a characteristic diagram showing a transfer function, FIG. 4 is a block diagram showing a conventional reflection type delay difference noise elimination circuit, FIG. 5 is a timing chart for explaining the operation of the conventional reflection type delay difference noise elimination circuit, and FIG. The figure is a characteristic diagram showing the transfer function of a conventional reflection type delay difference noise elimination circuit. 1,101 ... CCD, 2,102 ... first buffer amplifier, 3 ...
... first resistance element, 103 ... resistance element, 4 ... first delay line, 104 ... delay line, 5,105 ... second buffer amplifier, 6 ... gate circuit, 7,107 ... low-pass filter,
8 ... second resistance element, 9 ... second delay line, 10 ... third buffer amplifier.
Claims (1)
バッファ増幅部と、該第１のバッファ増幅器の出力部に
その一端が接続された第１の抵抗素子と、入力端子が前
記第１の抵抗素子の他端に接続されかつ出力端子が接地
された第１の遅延線と、前記第１の抵抗素子の他端およ
び前記第１の遅延線の入力端子に共通に接続された第２
のバッファ増幅器と、該第２のバッファ増幅器の出力部
にその一端が接続された第２の抵抗素子と、入力端子が
前記第２の抵抗素子の他端に接続されかつ出力端子が接
地された第２の遅延線と、前記第２の抵抗素子の他端お
よび前記第２の遅延線の入力端子に共通に接続された第
３のバッファ増幅器と、該第３のバッファ増幅器の出力
部に直列接続されたゲート回路とローパスフィルタとを
含んでなり、前記第１および第２の遅延線の遅延時間は
それぞれ被遅延信号のフィードスルー期間とその遅延信
号の信号出力期間とが所定期間重なり合う長さの半分に
設定され、かつ前記ゲート回路に前記電荷結合素子出力
信号のフィードスルー期間と遅延信号の信号出力期間と
が重なった期間の信号を抜き出すゲートパルスを印加す
る手段とを有することを特徴とする電荷結合素子の信号
処理回路。1. A first buffer amplifier section connected to an output section of a charge-coupled device, a first resistance element whose one end is connected to an output section of the first buffer amplifier, and an input terminal of the first resistance element. A first delay line connected to the other end of the first resistance element and having an output terminal grounded, and commonly connected to the other end of the first resistance element and the input terminal of the first delay line. Second
Buffer amplifier, a second resistance element whose one end is connected to the output section of the second buffer amplifier, an input terminal connected to the other end of the second resistance element, and an output terminal grounded. A second delay line, a third buffer amplifier commonly connected to the other end of the second resistance element and an input terminal of the second delay line, and a series connected to an output section of the third buffer amplifier. The delay time of the first and second delay lines is such that the feedthrough period of the delayed signal and the signal output period of the delayed signal overlap each other for a predetermined period. And a means for applying to the gate circuit a gate pulse for extracting a signal in a period in which the feed-through period of the charge coupled device output signal and the signal output period of the delay signal overlap each other. The signal processing circuit of the charge-coupled device, characterized and.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1261303A JP2522411B2 (en) | 1989-10-06 | 1989-10-06 | Charge coupled device signal processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1261303A JP2522411B2 (en) | 1989-10-06 | 1989-10-06 | Charge coupled device signal processing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03123279A JPH03123279A (en) | 1991-05-27 |
| JP2522411B2 true JP2522411B2 (en) | 1996-08-07 |
Family
ID=17359923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1261303A Expired - Lifetime JP2522411B2 (en) | 1989-10-06 | 1989-10-06 | Charge coupled device signal processing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522411B2 (en) |
-
1989
- 1989-10-06 JP JP1261303A patent/JP2522411B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03123279A (en) | 1991-05-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5619261A (en) | Pixel artifact/blemish filter for use in CCD video camera | |
| US4528595A (en) | Line transfer imager and television camera including such an imager | |
| JP2564272B2 (en) | Signal readout device for solid-state imaging device | |
| US4689808A (en) | Low noise signal detection for a charge transfer device by quadrature phasing of information and reset noise signals | |
| EP0848546B1 (en) | Solid-state imaging device and method for driving the same | |
| JP2522411B2 (en) | Charge coupled device signal processing circuit | |
| US4527200A (en) | Solid state imaging device | |
| US5398060A (en) | Multiplexed noise suppression signal recovery for multiphase readout of charge device arrays | |
| JP2522394B2 (en) | Charge coupled device signal processing circuit | |
| US5467130A (en) | Ground driven delay line correlator | |
| JP2805984B2 (en) | Charge coupled device signal processing device | |
| JPH04246976A (en) | Camera device | |
| JPH08237557A (en) | Correlator circuit | |
| US6288578B1 (en) | Signal processor for charge coupled device | |
| JPH04968A (en) | Signal processing circuit | |
| JP2522068B2 (en) | Signal processing device for charge-coupled device | |
| JP3433518B2 (en) | Readout circuit | |
| US5731833A (en) | Solid-state image pick-up device with reference level clamping and image pick-up apparatus using the same | |
| JPH0548663B2 (en) | ||
| JP2809008B2 (en) | CCD signal processing circuit | |
| JP2557727B2 (en) | Noise removal circuit for solid-state image sensor | |
| JP2861273B2 (en) | Waveform distortion detection circuit | |
| JPH08317290A (en) | Camera device | |
| JP2669019B2 (en) | Non-standard detection circuit | |
| JPH11177998A (en) | Signal processing circuit and output signal processing method for solid state image pickup device |