JP2521904B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体基板上の突起部を削除する半導体装置
の製造方法に関し、特にポジ型若しくはネガ型のフォト
レジストを用いて所定の微細な突起部を除去する方法で
ある。
の製造方法に関し、特にポジ型若しくはネガ型のフォト
レジストを用いて所定の微細な突起部を除去する方法で
ある。
本発明は、半導体基板上に形成された気相成長層の表
面の突起部をエッチングにより除去する半導体装置の製
造方法において、フォトレジストを形成して所定の工程
によって上記突起部のみを露出させエッチングによって
該突起部を除去させることにより、所定の微細な突起部
を有効に除去するものである。
面の突起部をエッチングにより除去する半導体装置の製
造方法において、フォトレジストを形成して所定の工程
によって上記突起部のみを露出させエッチングによって
該突起部を除去させることにより、所定の微細な突起部
を有効に除去するものである。
一般に、バイポーラトランジスタ等の半導体集積回路
を製造する工程において、シリコンウエハー等の半導体
ウエハー上にエピタキシャル成長層を積層する場合があ
り、シリコンのエピタキシャル成長は、バイポーラトラ
ンジスタ製造工程上重要なプロセスとなっている。
を製造する工程において、シリコンウエハー等の半導体
ウエハー上にエピタキシャル成長層を積層する場合があ
り、シリコンのエピタキシャル成長は、バイポーラトラ
ンジスタ製造工程上重要なプロセスとなっている。
ところが、このような半導体ウエハー上に形成される
エピタキシャル成長層には、種々の大きさの突起部が形
成されることがある。そして、このような突起部がその
ままの状態で製造工程中に用いられた場合には、種々の
弊害が生ずることになる。例えば、突起部を有した半導
体基板を、そのままマスク合わせ等の工程に用いた場合
には、突起部がマスクのガラス乾板に接触し、当該マス
クを損傷する虞れが生ずる。
エピタキシャル成長層には、種々の大きさの突起部が形
成されることがある。そして、このような突起部がその
ままの状態で製造工程中に用いられた場合には、種々の
弊害が生ずることになる。例えば、突起部を有した半導
体基板を、そのままマスク合わせ等の工程に用いた場合
には、突起部がマスクのガラス乾板に接触し、当該マス
クを損傷する虞れが生ずる。
そこで、従来は、このような半導体基板上の突起部を
削除するために、該突起部をつぶす装置（クラッシャ）
が使用されていた。
削除するために、該突起部をつぶす装置（クラッシャ）
が使用されていた。
しかしながら、半導体装置の高集積化、微細化から、
従来の突起部をつぶす装置を用いる方法では、十分に対
応できない状態になりつつある。
従来の突起部をつぶす装置を用いる方法では、十分に対
応できない状態になりつつある。
すなわち、半導体基板の平坦化を図るために、従来の
突起部をつぶす装置を使用した場合には、10μｍ以上の
高さを有する突起部をつぶして平坦化を図ることが可能
であるが、10μｍ以下の高さの微細な突起部に関して
は、有効に機能することが出来ない。
突起部をつぶす装置を使用した場合には、10μｍ以上の
高さを有する突起部をつぶして平坦化を図ることが可能
であるが、10μｍ以下の高さの微細な突起部に関して
は、有効に機能することが出来ない。
一方、現状の半導体装置製造のプロセスにおいては、
集積回路のトランジスタのパターン欠陥・不良を減少さ
せ、信頼性の高いデバイスを製造する為や、マスク合わ
せ装置においてもマスク等に損傷を与えない為に、少な
くとも３μｍ以上の高さの突起部を削除する必要があ
る。
集積回路のトランジスタのパターン欠陥・不良を減少さ
せ、信頼性の高いデバイスを製造する為や、マスク合わ
せ装置においてもマスク等に損傷を与えない為に、少な
くとも３μｍ以上の高さの突起部を削除する必要があ
る。
そこで、本発明は上述の問題点に鑑み、気相成長層の
表面に発生した微細な突起部を削除し、信頼性の高い半
導体装置を容易に製造し得る半導体装置の製造方法の提
供を目的とする。
表面に発生した微細な突起部を削除し、信頼性の高い半
導体装置を容易に製造し得る半導体装置の製造方法の提
供を目的とする。
本発明は、半導体基板上に形成された気相成長層の表
面の突起部をエッチングにより除去する半導体装置の製
造方法において、上記気相成長層の全面にポジ型フォト
レジストを塗布形成して、上記突起部以外の領域に比較
して該突起部上では該ポジ型フォトレジストを薄く形成
する工程と、上記ポジ型フォトレジストを露光を経ずに
現像し、上記突起部の先端部のみを露出させる工程と、
上記ポジ型フォトレジストをマスクとして上記突起部を
エッチングにより除去する工程とを経ることにより、前
述の問題点を解決する。
面の突起部をエッチングにより除去する半導体装置の製
造方法において、上記気相成長層の全面にポジ型フォト
レジストを塗布形成して、上記突起部以外の領域に比較
して該突起部上では該ポジ型フォトレジストを薄く形成
する工程と、上記ポジ型フォトレジストを露光を経ずに
現像し、上記突起部の先端部のみを露出させる工程と、
上記ポジ型フォトレジストをマスクとして上記突起部を
エッチングにより除去する工程とを経ることにより、前
述の問題点を解決する。
本発明はまた、同様の半導体装置の製造方法におい
て、上記気相成長層の全面にネガ型フォトレジストを塗
布形成して、上記突起部以外の領域に比較して該突起部
上では該ネガ型フォトレジストを薄く形成する工程と、
上記ネガ型フォトレジストを残膜率に応じて制御された
酸素分圧下で全面露光を行った後に現像し、上記突起部
の先端部のみを露出させる工程と、上記ネガ型フォトレ
ジストをマスクとして上記突起部をエッチングにより除
去する工程とを経ることにより、前述の問題点を解決す
る。
て、上記気相成長層の全面にネガ型フォトレジストを塗
布形成して、上記突起部以外の領域に比較して該突起部
上では該ネガ型フォトレジストを薄く形成する工程と、
上記ネガ型フォトレジストを残膜率に応じて制御された
酸素分圧下で全面露光を行った後に現像し、上記突起部
の先端部のみを露出させる工程と、上記ネガ型フォトレ
ジストをマスクとして上記突起部をエッチングにより除
去する工程とを経ることにより、前述の問題点を解決す
る。
所定のフォトレジストを使用して、突起部のみを露出
させ、この露出した突起部のみをエッチングにより除去
して基板の平坦化を図る。
させ、この露出した突起部のみをエッチングにより除去
して基板の平坦化を図る。
例えば、フォトレジストとして、ネガ型レジストを使
用した場合には、ガラス乾板と当該レジストの間に窒素
を混入し、酸素との混合比の調整から露光の際の残膜率
の制御を行い、この制御によって、突起部上のレジスト
を除去して当該突起部を露出させる。また、ポジ型レジ
ストを使用した場合には、プレベークの状態から露光せ
ず当該レジストを残存させ、現象液によって当該レジス
トを除去し、突起部のみを露出させる。
用した場合には、ガラス乾板と当該レジストの間に窒素
を混入し、酸素との混合比の調整から露光の際の残膜率
の制御を行い、この制御によって、突起部上のレジスト
を除去して当該突起部を露出させる。また、ポジ型レジ
ストを使用した場合には、プレベークの状態から露光せ
ず当該レジストを残存させ、現象液によって当該レジス
トを除去し、突起部のみを露出させる。
このように微細な突起部であっても容易に突起部のみ
を露出させることができ、上記突起部以外の領域は、フ
ォトレジストで被覆されているため、エッチング時には
突起部のみが除去されて、基板の平坦化を図ることがで
きる。
を露出させることができ、上記突起部以外の領域は、フ
ォトレジストで被覆されているため、エッチング時には
突起部のみが除去されて、基板の平坦化を図ることがで
きる。
本発明の好適な実施例を図面を参照しながら説明す
る。
る。
本実施例の半導体装置の製造方法は、半導体装置の製
造工程における微細な突起部の除去を実現する方法であ
り、３μｍ程度の微細な突起部であっても除去し得る方
法である。
造工程における微細な突起部の除去を実現する方法であ
り、３μｍ程度の微細な突起部であっても除去し得る方
法である。
以下、本実施例を工程に従って説明する。
（ａ）先ず、第１図ａに示すように、シリコンウエハー
にエピタキシャル成長層を形成した半導体基板１には、
当該半導体基板１の表面に突起部２が発生している。こ
の突起部２は通常１ウエハー当たり数個発生している。
にエピタキシャル成長層を形成した半導体基板１には、
当該半導体基板１の表面に突起部２が発生している。こ
の突起部２は通常１ウエハー当たり数個発生している。
（ｂ）第１図ｂに示すように、全面にフォトレジスト３
を塗布形成する。塗布は、通常のスピンコートであり、
塗布後のフォトレジスト３の膜厚を0.8μｍ〜1.0μｍ程
度に制御する。フォトレジスト３は、例えばゴム系のネ
ガ型レジストであり、本実施例では、OMR−83（東京応
化工業株式会社製，商品名）であり、また、JSR−707
（日本合成ゴム株式会社製，商品名）を用いても良い。
上記突起部２以外の領域に比較して該突起部２上では上
記フォトレジスト３は薄く形成され、後の工程で薄い部
分のフォトレジスト３が除去されて当該突起部２のみが
露出することになる。
を塗布形成する。塗布は、通常のスピンコートであり、
塗布後のフォトレジスト３の膜厚を0.8μｍ〜1.0μｍ程
度に制御する。フォトレジスト３は、例えばゴム系のネ
ガ型レジストであり、本実施例では、OMR−83（東京応
化工業株式会社製，商品名）であり、また、JSR−707
（日本合成ゴム株式会社製，商品名）を用いても良い。
上記突起部２以外の領域に比較して該突起部２上では上
記フォトレジスト３は薄く形成され、後の工程で薄い部
分のフォトレジスト３が除去されて当該突起部２のみが
露出することになる。
以上のように本実施例では、ネガ型レジストを使用し
ているが、ポジ型レジストでも良い。後述のようにポジ
型レジストを用いた場合には、露光工程を省略すること
ができる。
ているが、ポジ型レジストでも良い。後述のようにポジ
型レジストを用いた場合には、露光工程を省略すること
ができる。
（ｃ）第１図ｃに示すように、ガラス乾板４を介してフ
ォトレジスト３を露光する。ネガ型レジストの場合、露
光によりフォトレジスト３を形成する樹脂の光架橋反応
が進むが、酸素ガスによって当該樹脂の架橋反応が阻害
される。このためフォトレジスト３の雰囲気に窒素ガス
を混合し、酸素ガスの分圧を制御して所望の残膜率を達
成するようにガラス乾板４がウエハーに密着して使用さ
れる。尚、酸素ガスの分圧が制御できれば、ガラス乾板
４は不要である。上記残膜率は、例えば0.9倍であり、
当初の膜厚に対する現像後の膜厚の比を言う。
ォトレジスト３を露光する。ネガ型レジストの場合、露
光によりフォトレジスト３を形成する樹脂の光架橋反応
が進むが、酸素ガスによって当該樹脂の架橋反応が阻害
される。このためフォトレジスト３の雰囲気に窒素ガス
を混合し、酸素ガスの分圧を制御して所望の残膜率を達
成するようにガラス乾板４がウエハーに密着して使用さ
れる。尚、酸素ガスの分圧が制御できれば、ガラス乾板
４は不要である。上記残膜率は、例えば0.9倍であり、
当初の膜厚に対する現像後の膜厚の比を言う。
上記フォトレジスト３が、例えばポジ型レジストの場
合には、この露光工程は不要である。従って、プレベー
クの状態で、露光せず、次の現像工程に進む。
合には、この露光工程は不要である。従って、プレベー
クの状態で、露光せず、次の現像工程に進む。
（ｄ）第１図ｄに示すように、上記フォトレジスト３を
現像して、上記突起部２のみを露出させる。突起部２以
外の領域には、フォトレジスト３が残存し、後の工程で
マスクとして機能する。上記残膜率の制御から容易に突
起部２のみが露出する。突起部２の露出は、必ずしも全
体でなくエッチングに十分な程度に露出されていれば良
い。また、上記ガラス乾板４を使用していない場合は、
残膜率0.7倍で突起部２のみを露出できる。
現像して、上記突起部２のみを露出させる。突起部２以
外の領域には、フォトレジスト３が残存し、後の工程で
マスクとして機能する。上記残膜率の制御から容易に突
起部２のみが露出する。突起部２の露出は、必ずしも全
体でなくエッチングに十分な程度に露出されていれば良
い。また、上記ガラス乾板４を使用していない場合は、
残膜率0.7倍で突起部２のみを露出できる。
上記フォトレジスト３を例えばポジ型レジストとした
場合には、現像液によって当該レジストを表面から一部
除去し、突起部２のみを露出させ、突起部２以外の領域
には、当該レジストを残存させるように現像を行う。
場合には、現像液によって当該レジストを表面から一部
除去し、突起部２のみを露出させ、突起部２以外の領域
には、当該レジストを残存させるように現像を行う。
（ｅ）現像によって突起部２を露出させた後、第１図ｅ
に示すように、エッチングを施して露出した突起部２を
除去する。このとき突起部２以外の領域に残存している
フォトレジスト３はマスクとして機能する。エッチング
は、例えば、RIE法であり、エッチングガスとしてCF4ガ
スと酸素ガスの混合ガスを使用することができる。
に示すように、エッチングを施して露出した突起部２を
除去する。このとき突起部２以外の領域に残存している
フォトレジスト３はマスクとして機能する。エッチング
は、例えば、RIE法であり、エッチングガスとしてCF4ガ
スと酸素ガスの混合ガスを使用することができる。
（ｆ）上記突起部２を除去した後、第１図ｆに示すよう
に、フォトレジスト３を剥離する。これは硫酸過水処理
等による。フォトレジスト３を剥離した後の半導体基板
１は、その表面1aが平坦化されており、突起部の数が減
少した良好な基板となる。
に、フォトレジスト３を剥離する。これは硫酸過水処理
等による。フォトレジスト３を剥離した後の半導体基板
１は、その表面1aが平坦化されており、突起部の数が減
少した良好な基板となる。
以上のような工程により本実施例の半導体装置の製造
方法は、気相成長層の表面に発生した微細な突起部を除
去し、容易に平坦化された半導体基板を形成することが
できる。特に、本実施例では、フォトレジスト３を用い
て突起部２を露出させるため、所定の膜厚等の調整によ
り突起部２が例えば３μｍ程度のものであっても十分に
対応することが可能である。
方法は、気相成長層の表面に発生した微細な突起部を除
去し、容易に平坦化された半導体基板を形成することが
できる。特に、本実施例では、フォトレジスト３を用い
て突起部２を露出させるため、所定の膜厚等の調整によ
り突起部２が例えば３μｍ程度のものであっても十分に
対応することが可能である。
また、フォトレジスト３としてネガ型レジストを使用
した場合には、残膜率の制御から所望の突起部２の露出
を図ることができ、確実な当該突起部の除去を実現でき
る。
した場合には、残膜率の制御から所望の突起部２の露出
を図ることができ、確実な当該突起部の除去を実現でき
る。
また、フォトレジスト３としてポジ型レジストを使用
した場合には、露光工程が不要となり、工程が短縮され
ることになる。
した場合には、露光工程が不要となり、工程が短縮され
ることになる。
尚、フォトレジスト３を所定の条件で形成し、突起部
２の上部のフォトレジスト３の膜厚が薄く形成されたと
ころで、全面をエッチバックするようにしても平坦化が
可能である。
２の上部のフォトレジスト３の膜厚が薄く形成されたと
ころで、全面をエッチバックするようにしても平坦化が
可能である。
本発明の半導体装置の製造方法は、フォトレジストを
用いて所定の工程によって上記突起部のみを露出させエ
ッチングによって該突起部を除去させることにより、所
定の微細な突起部を有効に除去することができる。従っ
て、本発明を半導体装置の製造工程に適用することによ
り、例えばマスク合わせ装置におけるマスクの損傷とい
うような弊害を確実に除去することができる。また、パ
ターン等の不良や欠陥を減少させることができ、信頼性
の高い半導体装置を容易に製造することができる。
用いて所定の工程によって上記突起部のみを露出させエ
ッチングによって該突起部を除去させることにより、所
定の微細な突起部を有効に除去することができる。従っ
て、本発明を半導体装置の製造工程に適用することによ
り、例えばマスク合わせ装置におけるマスクの損傷とい
うような弊害を確実に除去することができる。また、パ
ターン等の不良や欠陥を減少させることができ、信頼性
の高い半導体装置を容易に製造することができる。
第１図ａ〜第１図ｆは本発明の半導体装置の製造方法を
工程に従って説明するための断面図である。 １……半導体基板 ２……突起部 ３……ネガ型フォトレジスト ４……ガラス乾板
工程に従って説明するための断面図である。 １……半導体基板 ２……突起部 ３……ネガ型フォトレジスト ４……ガラス乾板
Claims (2)
- 【請求項１】半導体基板上に形成された気相成長層の表
面の突起部をエッチングにより除去する半導体装置の製
造方法において、 上記気相成長層の全面にポジ型フォトレジストを塗布形
成して、上記突起部以外の領域に比較して該突起部上で
は該ポジ型フォトレジストを薄く形成する工程と、 上記ポジ型フォトレジストを露光を経ずに現像し、上記
突起部の先端部のみを露出させる工程と、 上記ポジ型フォトレジストをマスクとして上記突起部を
エッチングにより除去する工程と を有することを特徴とする半導体装置の製造方法。 - 【請求項２】半導体基板上に形成された気相成長層の表
面の突起部をエッチングにより除去する半導体装置の製
造方法において、 上記気相成長層の全面にネガ型フォトレジストを塗布形
成して、上記突起部以外の領域に比較して該突起部上で
は該ネガ型フォトレジストを薄く形成する工程と、 上記ネガ型フォトレジストを残膜率に応じて制御された
酸素分圧下で全面露光を行った後に現像し、上記突起部
の先端部のみを露出させる工程と、 上記ネガ型フォトレジストをマスクとして上記突起部を
エッチングにより除去する工程と を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60291274A JP2521904B2 (ja) | 1985-12-24 | 1985-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60291274A JP2521904B2 (ja) | 1985-12-24 | 1985-12-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62150723A JPS62150723A (ja) | 1987-07-04 |
| JP2521904B2 true JP2521904B2 (ja) | 1996-08-07 |
Family
ID=17766753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60291274A Expired - Fee Related JP2521904B2 (ja) | 1985-12-24 | 1985-12-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2521904B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2567429Y2 (ja) * | 1991-03-19 | 1998-04-02 | 株式会社島津製作所 | 多連式材料試験機 |
| JP5082593B2 (ja) * | 2007-05-31 | 2012-11-28 | 住友電気工業株式会社 | 半導体光素子の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5612723A (en) * | 1979-07-11 | 1981-02-07 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS57102010A (en) * | 1980-12-17 | 1982-06-24 | Nec Corp | Manufacture of semiconductor device |
| JPS6059737A (ja) * | 1983-09-13 | 1985-04-06 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1985
- 1985-12-24 JP JP60291274A patent/JP2521904B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPS62150723A (ja) | 1987-07-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |