JP2903594B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2903594B2 JP2903594B2 JP2673390A JP2673390A JP2903594B2 JP 2903594 B2 JP2903594 B2 JP 2903594B2 JP 2673390 A JP2673390 A JP 2673390A JP 2673390 A JP2673390 A JP 2673390A JP 2903594 B2 JP2903594 B2 JP 2903594B2
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- JP
- Japan
- Prior art keywords
- photoresist film
- semiconductor device
- mouse hole
- positive photoresist
- mask
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にイオン注
入工程に用いるマスクの形成方法に関する。
入工程に用いるマスクの形成方法に関する。
従来、イオン注入工程用のマスクとしてはフォトレジ
スト膜が一般的であるが、特にMOSLSIの製造方法におい
てはチャージアップによるゲート部破壊を防止するため
金属膜をマスクとして使用することも多い。
スト膜が一般的であるが、特にMOSLSIの製造方法におい
てはチャージアップによるゲート部破壊を防止するため
金属膜をマスクとして使用することも多い。
第２図（ａ）〜（ｄ）は従来の半導体装置の製造方法
を説明するための工程順に示した半導体チップの平面図
及びＣ−Ｃ′線断面図及びＤ−Ｄ′線断面図である。
を説明するための工程順に示した半導体チップの平面図
及びＣ−Ｃ′線断面図及びＤ−Ｄ′線断面図である。
まず、第２図（ａ），（ｂ）に示すように、シリコン
基板１の上に設けた絶縁膜２の上に厚さ0.5〜1.0μｍの
ゲート電極３を選択的に形成し、ゲート電極３を含む表
面にスパッタリング法によりアルミニウム層４を0.5〜
1.5μｍの厚さに堆積する。ここで、ゲート電極３の断
面が逆台形を有していると、ゲート電極３の側面に空洞
６を生ずる。次に、アルミニウム層４の上にフォトレジ
スト膜５を１μｍの厚さに塗布してパターニングする。
基板１の上に設けた絶縁膜２の上に厚さ0.5〜1.0μｍの
ゲート電極３を選択的に形成し、ゲート電極３を含む表
面にスパッタリング法によりアルミニウム層４を0.5〜
1.5μｍの厚さに堆積する。ここで、ゲート電極３の断
面が逆台形を有していると、ゲート電極３の側面に空洞
６を生ずる。次に、アルミニウム層４の上にフォトレジ
スト膜５を１μｍの厚さに塗布してパターニングする。
次に、第２図（ｃ），（ｄ）に示すように、フォトレ
ジスト膜５をマスクにしてアルミニウム層４をウェット
エッチングしてイオン注入用のパターンを形成するが、
ウェットエッチングにより空洞６が広がりマウスホール
７が形成される。次に、フォトレジスト膜５を剥離し、
アルミニウム層４をマスクとして不純物イオン８をイオ
ン注入しシリコン基板１内に拡散層を形成する。ここで
マウスホール７によりアルミニウム層４の薄くなった部
分では不純物イオン８が透過し、シリコン基板１の所定
領域以外に不純物層９が形成される。
ジスト膜５をマスクにしてアルミニウム層４をウェット
エッチングしてイオン注入用のパターンを形成するが、
ウェットエッチングにより空洞６が広がりマウスホール
７が形成される。次に、フォトレジスト膜５を剥離し、
アルミニウム層４をマスクとして不純物イオン８をイオ
ン注入しシリコン基板１内に拡散層を形成する。ここで
マウスホール７によりアルミニウム層４の薄くなった部
分では不純物イオン８が透過し、シリコン基板１の所定
領域以外に不純物層９が形成される。
上述した従来の半導体装置の製造方法は、金属層下に
生じたマウスホールにより、不純物イオンが充分にマス
クされず所定領域以外の半導体基板中にも不純物層が形
成されて所定領域に形成された拡散層と接続し半導体装
置の特性を低下させるという問題点がある。
生じたマウスホールにより、不純物イオンが充分にマス
クされず所定領域以外の半導体基板中にも不純物層が形
成されて所定領域に形成された拡散層と接続し半導体装
置の特性を低下させるという問題点がある。
本発明の半導体装置の製造方法は、半導体基板上に設
けた段差部を含む表面に金属層をパターニングしてイオ
ン注入用マスクを形成する工程を含む半導体装置の製造
方法において、前記段差部に前記金属層のウェットエッ
チングにより生じたマウスホール部を含む表面にポジ型
フォトレジスト膜を塗布して前記マウスホール部を充填
する工程と、全面露光及び現像により前記マウスホール
部内にのみ前記ポジ型フォトレジスト膜を残して他の領
域の前記ポジ型フォトレジスト膜を除去する工程と、前
記金属層をマスクとして前記半導体基板内に不純物をイ
オン注入する工程とを含んで構成される。
けた段差部を含む表面に金属層をパターニングしてイオ
ン注入用マスクを形成する工程を含む半導体装置の製造
方法において、前記段差部に前記金属層のウェットエッ
チングにより生じたマウスホール部を含む表面にポジ型
フォトレジスト膜を塗布して前記マウスホール部を充填
する工程と、全面露光及び現像により前記マウスホール
部内にのみ前記ポジ型フォトレジスト膜を残して他の領
域の前記ポジ型フォトレジスト膜を除去する工程と、前
記金属層をマスクとして前記半導体基板内に不純物をイ
オン注入する工程とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明する
ための工程順に示した半導体チップの平面図及びＡ−
Ａ′線断面図及びＢ−Ｂ′線断面図である。
ための工程順に示した半導体チップの平面図及びＡ−
Ａ′線断面図及びＢ−Ｂ′線断面図である。
まず、第１図（ａ），（ｂ）に示すように、従来例と
同様の工程によりアルミニウム層４を選択的にエッチン
グしてイオン注入用のパターンを形成する。ここで、従
来例と同様にマウスホール７が形成される。
同様の工程によりアルミニウム層４を選択的にエッチン
グしてイオン注入用のパターンを形成する。ここで、従
来例と同様にマウスホール７が形成される。
次に、第１図（ｃ），（ｄ）に示すように、マウスホ
ール７を含む表面に粘度20〜60cpのポジ型フォトレジス
ト膜10を塗布してマウスホール７の内部を充填し、プリ
ベーク後、全面露光し、現像する。このとき、マウスホ
ール７の内部に充填されたポジ型フォトレジスト膜10は
アルミニウム層４のために露光されず、従って現像によ
ってマウスホール７内のポジ型フォトレジスト膜10のみ
が残り、他の領域のポジ型フォトレジスト膜10は除去さ
れる。次に、アルミニウム層４をマスクとしてシリコン
基板１内に不純物イオン８をイオン注入して所定領域に
拡散層を形成する。
ール７を含む表面に粘度20〜60cpのポジ型フォトレジス
ト膜10を塗布してマウスホール７の内部を充填し、プリ
ベーク後、全面露光し、現像する。このとき、マウスホ
ール７の内部に充填されたポジ型フォトレジスト膜10は
アルミニウム層４のために露光されず、従って現像によ
ってマウスホール７内のポジ型フォトレジスト膜10のみ
が残り、他の領域のポジ型フォトレジスト膜10は除去さ
れる。次に、アルミニウム層４をマスクとしてシリコン
基板１内に不純物イオン８をイオン注入して所定領域に
拡散層を形成する。
このように、マウスホール７内にはポジ型フォトレジ
スト膜10が充填されているので不要な領域に不純物層を
形成することを防止できる。
スト膜10が充填されているので不要な領域に不純物層を
形成することを防止できる。
なお、ポジ型フォトレジスト膜10の現像後に200℃の
温度によるポストベーク及び紫外線によるキュアリング
（温度100〜200℃）を行っても良く、イオン注入時にお
けるポジ型フォトレジスト膜10からのガス放出が少くイ
オン注入時間が短くて済むという利点がある。
温度によるポストベーク及び紫外線によるキュアリング
（温度100〜200℃）を行っても良く、イオン注入時にお
けるポジ型フォトレジスト膜10からのガス放出が少くイ
オン注入時間が短くて済むという利点がある。
又、ポジ型フォトレジスト膜10の代りに感光性ポリイ
ミド樹脂膜を用いても良い。
ミド樹脂膜を用いても良い。
以上説明したように本発明は、ゲート形状が悪く金属
層のウェットエッチングでマウスホールが形成された場
合であってもマウスホール内にレジスト膜を埋込んだ状
態でイオン注入することにより、所定領域のみに不純物
を導入することができ、高歩留で信頼性の高い半導体装
置を製造できる効果がある。
層のウェットエッチングでマウスホールが形成された場
合であってもマウスホール内にレジスト膜を埋込んだ状
態でイオン注入することにより、所定領域のみに不純物
を導入することができ、高歩留で信頼性の高い半導体装
置を製造できる効果がある。
本発明による半導体装置の歩留は従来法によるものよ
り30％向上することができた。
り30％向上することができた。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの平面図及びＡ−Ａ′
線断面図及びＢ−Ｂ′線断面図、第２図（ａ）〜（ｄ）
は従来の半導体装置の製造方法を説明するための工程順
に示した半導体チップの平面図及びＣ−Ｃ′線断面図及
びＤ−Ｄ′線断面図である。 １……シリコン基板、２……絶縁膜、３……ゲート電
極、４……アルミニウム層、５……フォトレジスト膜、
６……空洞、７……マウスホール、８……不純物イオ
ン、９……不純物層、10……ポジ型フォトレジスト膜。
めの工程順に示した半導体チップの平面図及びＡ−Ａ′
線断面図及びＢ−Ｂ′線断面図、第２図（ａ）〜（ｄ）
は従来の半導体装置の製造方法を説明するための工程順
に示した半導体チップの平面図及びＣ−Ｃ′線断面図及
びＤ−Ｄ′線断面図である。 １……シリコン基板、２……絶縁膜、３……ゲート電
極、４……アルミニウム層、５……フォトレジスト膜、
６……空洞、７……マウスホール、８……不純物イオ
ン、９……不純物層、10……ポジ型フォトレジスト膜。
Claims (1)
- 【請求項１】半導体基板上に設けた段差部を含む表面に
金属層をパターニングしてイオン注入用マスクを形成す
る工程を含む半導体装置の製造方法において、前記段差
部に前記金属層のウェットエッチングにより生じたマウ
スホール部を含む表面にポジ型フォトレジスト膜を塗布
して前記マウスホール部を充填する工程と、全面露光及
び現像により前記マウスホール部内にのみ前記ポジ型フ
ォトレジスト膜を残して他の領域の前記ポジ型フォトレ
ジスト膜を除去する工程と、前記金属層をマスクとして
前記半導体基板内に不純物をイオン注入する工程とを含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2673390A JP2903594B2 (ja) | 1990-02-05 | 1990-02-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2673390A JP2903594B2 (ja) | 1990-02-05 | 1990-02-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03230520A JPH03230520A (ja) | 1991-10-14 |
| JP2903594B2 true JP2903594B2 (ja) | 1999-06-07 |
Family
ID=12201509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2673390A Expired - Lifetime JP2903594B2 (ja) | 1990-02-05 | 1990-02-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2903594B2 (ja) |
-
1990
- 1990-02-05 JP JP2673390A patent/JP2903594B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03230520A (ja) | 1991-10-14 |
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