JP2520872B2 - 画像表示装置 - Google Patents
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- JP2520872B2 JP2520872B2 JP60277210A JP27721085A JP2520872B2 JP 2520872 B2 JP2520872 B2 JP 2520872B2 JP 60277210 A JP60277210 A JP 60277210A JP 27721085 A JP27721085 A JP 27721085A JP 2520872 B2 JP2520872 B2 JP 2520872B2
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/001—Arbitration of resources in a display system, e.g. control of access to frame buffer by video controller and/or main processor
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- G—PHYSICS
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、画像表示すべき画像情報を一旦記憶する、
表示用メモリを時分割でアクセスする画像表示装置に関
するものである。
表示用メモリを時分割でアクセスする画像表示装置に関
するものである。
CRTのような画像表示装置に表示用メモリを設け、こ
の表示用メモリを時分割制御によってアクセスさせて画
像表示を用なう画像表示装置は既知であり、例えば特公
昭58-34836号公報、特公昭58-26号公報に開示されてい
る。
の表示用メモリを時分割制御によってアクセスさせて画
像表示を用なう画像表示装置は既知であり、例えば特公
昭58-34836号公報、特公昭58-26号公報に開示されてい
る。
第５図は既知の画像表示装置の構成を示すブロック図
である。駆動制御を行なう中央処理装置（CPU）１にデ
ータバスライン２及びCPUアドレスバスライン３が接続
され、これらデータバスライン２及びCPUアドレスバス
ライン３を介して表示すべきデータを記憶したRAM4及び
ROM5やI/O装置６がそれぞれ接続されている。表示用メ
モリ７にはデータバスライン２が接続されると共に、ア
ドレス切換器８が接続されている。アドレス切換器８に
はCPUアドレスバスライン３と表示アドレスバスライン
９が接続され、この表示アドレスバスライン９を介して
表示系及びCPUその他の動作に必要な全てのタイミング
を発生させる表示タイミング発生回路10が接続されてい
る。また、表示用メモリ７には映像信号を形成する画像
発生装置11を介してCRT12が接続されている。画像表示
を行なうには、まずCPU1からの信号によってRAM4,ROM5,
I/O装置６をアクセスし、アドレス切換器８においてCPU
アドレスバスライン３から送出されてくるCPU1が指定す
る入出力アドレスと、表示タイミング発生回路10が指定
する表示用アドレスとを表示タイミング発生回路10の表
示タイミングに同期して交互に切換えて表示用メモリ７
を駆動する。表示すべきデータはデータバスラインを経
てCPUのアドレス指定の制御のもとで表示用メモリ７に
書き込まれ、表示アドレスによって読出され、表示用メ
モリ７から画像発生装置11に供給されて映像信号化され
てCRT12上に表示される。
である。駆動制御を行なう中央処理装置（CPU）１にデ
ータバスライン２及びCPUアドレスバスライン３が接続
され、これらデータバスライン２及びCPUアドレスバス
ライン３を介して表示すべきデータを記憶したRAM4及び
ROM5やI/O装置６がそれぞれ接続されている。表示用メ
モリ７にはデータバスライン２が接続されると共に、ア
ドレス切換器８が接続されている。アドレス切換器８に
はCPUアドレスバスライン３と表示アドレスバスライン
９が接続され、この表示アドレスバスライン９を介して
表示系及びCPUその他の動作に必要な全てのタイミング
を発生させる表示タイミング発生回路10が接続されてい
る。また、表示用メモリ７には映像信号を形成する画像
発生装置11を介してCRT12が接続されている。画像表示
を行なうには、まずCPU1からの信号によってRAM4,ROM5,
I/O装置６をアクセスし、アドレス切換器８においてCPU
アドレスバスライン３から送出されてくるCPU1が指定す
る入出力アドレスと、表示タイミング発生回路10が指定
する表示用アドレスとを表示タイミング発生回路10の表
示タイミングに同期して交互に切換えて表示用メモリ７
を駆動する。表示すべきデータはデータバスラインを経
てCPUのアドレス指定の制御のもとで表示用メモリ７に
書き込まれ、表示アドレスによって読出され、表示用メ
モリ７から画像発生装置11に供給されて映像信号化され
てCRT12上に表示される。
第６図はこの既知の画像表示装置のタイムチャートで
ある。第６図から理解できるように、表示タイミング発
生回路10からの表示タイミングに同期してCPU1が指定す
る入力アドレスと表示用アドレスとが時分割的に交互に
切り換えられ、この切換アドレスが表示用メモリに入力
されている。
ある。第６図から理解できるように、表示タイミング発
生回路10からの表示タイミングに同期してCPU1が指定す
る入力アドレスと表示用アドレスとが時分割的に交互に
切り換えられ、この切換アドレスが表示用メモリに入力
されている。
上述した既知の画像表示装置では、表示タイミングに
同期して、CPUの入力アドレスと表示用アドレスとを交
互に切換える構成としているため、表示用タイミングと
CPUのマシンサイクルとを同期させなければならず、従
ってCPU1がアクセスするRAM4,ROM5およびI/O装置６は全
て同じ長さのマシンサイクルでアクセスを完了させなけ
ればならない。
同期して、CPUの入力アドレスと表示用アドレスとを交
互に切換える構成としているため、表示用タイミングと
CPUのマシンサイクルとを同期させなければならず、従
ってCPU1がアクセスするRAM4,ROM5およびI/O装置６は全
て同じ長さのマシンサイクルでアクセスを完了させなけ
ればならない。
しかしながら、アクセス時間が全て同一のメモリやI/
O装置を実装することは困難であり、例えばアクセス時
間の遅いROMやI/O装置を用いると第７図に示すようにウ
ェイト期間（Tw）を設けなければならず、マシンサイク
ル中にウェイト期間が入るとマシンサイクルの長さが延
長されることになる。この場合のアクセスは表示用メモ
リ以外の装置との間で行なわれたものであるから、図中
符号Ｂで示す切換アドレスの出力は画像表示とは全く無
関係のアドレスであり、この結果、CPUアドレスの出力
タイミングが表示タイミングと同期せず、CPUによって
表示メモリをアクセスできなくなる不都合が生じてしま
う。この状態を符号Ｃで示し、符号Ｃで示される期間で
は表示メモリには符号Ａで示すアドレスが出力されてし
まう。このような不都合はアクセス時間の遅いメモリ等
を使用する場合だけでなく、乗余算を行なう場合のよう
に命令の種類によってマシンサイクル長が変動する場合
にも発生してしまう。従って、既知の画像表示装置で
は、CPUにウェイト期間を設けることが不可能であり、
アクセス時間の遅い周辺LSIを使用できないばかりか高
速の表示用メモリを使用しなければならず、この結果ハ
ードウェアが高価になるばかりでなく機能的にも大きな
制約を受ける欠点があった。CPUにウェイト期間を設け
てアクセス時間の遅いデバイスを使用することも可能で
はあるが、表示時間が長くなると共に、１画素の表示期
間がのびるので画素の縦横比が1:1に対応しないおそれ
が発生してしまう。
O装置を実装することは困難であり、例えばアクセス時
間の遅いROMやI/O装置を用いると第７図に示すようにウ
ェイト期間（Tw）を設けなければならず、マシンサイク
ル中にウェイト期間が入るとマシンサイクルの長さが延
長されることになる。この場合のアクセスは表示用メモ
リ以外の装置との間で行なわれたものであるから、図中
符号Ｂで示す切換アドレスの出力は画像表示とは全く無
関係のアドレスであり、この結果、CPUアドレスの出力
タイミングが表示タイミングと同期せず、CPUによって
表示メモリをアクセスできなくなる不都合が生じてしま
う。この状態を符号Ｃで示し、符号Ｃで示される期間で
は表示メモリには符号Ａで示すアドレスが出力されてし
まう。このような不都合はアクセス時間の遅いメモリ等
を使用する場合だけでなく、乗余算を行なう場合のよう
に命令の種類によってマシンサイクル長が変動する場合
にも発生してしまう。従って、既知の画像表示装置で
は、CPUにウェイト期間を設けることが不可能であり、
アクセス時間の遅い周辺LSIを使用できないばかりか高
速の表示用メモリを使用しなければならず、この結果ハ
ードウェアが高価になるばかりでなく機能的にも大きな
制約を受ける欠点があった。CPUにウェイト期間を設け
てアクセス時間の遅いデバイスを使用することも可能で
はあるが、表示時間が長くなると共に、１画素の表示期
間がのびるので画素の縦横比が1:1に対応しないおそれ
が発生してしまう。
従って、本発明の目的は上述した欠点を除去し、CPU
の入出力のアクセスが割り当てられた期間に対して同期
がずれた場合であっても、CPUのマシンサイクルの開始
点と表示用メモリに対するアクセスの開始点とを同朋さ
せ、同期をとり直すことができる画像表示装置を提供す
るものである。
の入出力のアクセスが割り当てられた期間に対して同期
がずれた場合であっても、CPUのマシンサイクルの開始
点と表示用メモリに対するアクセスの開始点とを同朋さ
せ、同期をとり直すことができる画像表示装置を提供す
るものである。
本発明による画像表示装置は、画像情報入出力制御手
段と画像出力装置とが時分割で表示すべき画像情報を記
憶する表示メモリをアクセスとするようになされた画像
表示装置において、 前記画像情報入出力制御手段が前記表示メモリに対し
てアクセスし得る期間を規定する表示メモリアクセス期
間規定信号の始端時点と該画像情報入出力制御手段のマ
シンサイクルの開始時点との両時点間の時間差に対応す
る時間差情報信号を、該表示メモリアクセス期間規定信
号とこの表示メモリアクセス期間規定信号の逓倍周波数
信号との両信号の位相関係を前記マシンサイクルの開始
時点で検出することにより、毎回のマシンサイクルの始
端時点毎に生成する時間差情報信号生成手段と、 前記時間差情報信号により表わされる時間差の程度に
各対応したタイミングでの前記画像情報入出力制御手段
に係るウェイトを表わす複数種類のウェイトタイミング
規定信号を生成するウェイトタイミング規定信号生成手
段と、 当該時点での前記時間差情報信号に対応した前記ウェ
イトタイミング規定信号を選択して前記画像情報入出力
制御手段に係るウェイトを制御することにより前記マシ
ンサイクルと前記表示メモリアクセス期間とを同期させ
るためのウェイト選択制御手段と、 を備えてなることを特徴とするものである。
段と画像出力装置とが時分割で表示すべき画像情報を記
憶する表示メモリをアクセスとするようになされた画像
表示装置において、 前記画像情報入出力制御手段が前記表示メモリに対し
てアクセスし得る期間を規定する表示メモリアクセス期
間規定信号の始端時点と該画像情報入出力制御手段のマ
シンサイクルの開始時点との両時点間の時間差に対応す
る時間差情報信号を、該表示メモリアクセス期間規定信
号とこの表示メモリアクセス期間規定信号の逓倍周波数
信号との両信号の位相関係を前記マシンサイクルの開始
時点で検出することにより、毎回のマシンサイクルの始
端時点毎に生成する時間差情報信号生成手段と、 前記時間差情報信号により表わされる時間差の程度に
各対応したタイミングでの前記画像情報入出力制御手段
に係るウェイトを表わす複数種類のウェイトタイミング
規定信号を生成するウェイトタイミング規定信号生成手
段と、 当該時点での前記時間差情報信号に対応した前記ウェ
イトタイミング規定信号を選択して前記画像情報入出力
制御手段に係るウェイトを制御することにより前記マシ
ンサイクルと前記表示メモリアクセス期間とを同期させ
るためのウェイト選択制御手段と、 を備えてなることを特徴とするものである。
上述したように本発明では、CPUがアクセスし得る期
間を示す信号とマシンサイクルの開始点との時間差をマ
シンサイクルの始端時点毎に検出し、検出した時間差に
応じてCPUにウェイトをかけているので、CPUのマシンサ
イクルの開始点と表示用メモリに対するアクセスの開始
点とを直ちに同期させることができ、従って、アクセス
時間の遅いデバイスも使用することができる。
間を示す信号とマシンサイクルの開始点との時間差をマ
シンサイクルの始端時点毎に検出し、検出した時間差に
応じてCPUにウェイトをかけているので、CPUのマシンサ
イクルの開始点と表示用メモリに対するアクセスの開始
点とを直ちに同期させることができ、従って、アクセス
時間の遅いデバイスも使用することができる。
第１図は本発明による画像表示装置の一例の構成を示
すブロック図である。
すブロック図である。
画像情報の入出力制御を行なう中央処理装置（CPU）1
0にアドレスバスライン11を接続し、このアドレスバス
ライン11にCPUウェイト制御回路12及びアドレス切換器1
3を接続してCPUアドレスをそれぞれ供給する。CPU10に
はCPUウェイト制御回路12を接続してCPU10からクロック
信号及びCPU10のマシンサイクルの開始を表示するALE信
号を供給すると共に、CPUウェイト制御回路12からCPU10
に対してウェイトを要求するためのウェイト信号を供給
する。CPUウェイト制御回路12には表示タイミング発生
回路14を接続し、この表示タイミング発生回路14からCP
Uウェイト制御回路12にCPUのアクセス期間を指示すると
共にアドレス切換を指示するアドレス切換信号Ac及びこ
のアドレス切換信号Acの２倍の周波数の2Ac信号をそれ
ぞれ供給する。表示タイミング発生回路14にはアドレス
切換器13を接続してAc信号を供給すると共に、表示アド
レスバスライン15を介して表示アドレスを供給する。ア
ドレス切換器13では、アドレス切換信号Acの制御のもと
で、アドレスバスライン11を経て供給されるCPUアドレ
スと表示アドレスバスライン15を経て供給される表示用
のアドレスとを切換え、CPUアドレスと表示用アドレス
とを表示用メモリ16に交互に出力する。表示用メモリ16
ではデータバスライン17を経て供給される表示データを
CPUアドレスに従って格納し、この表示データを表示用
アドレスに従って画像発生装置18に供給する。CPUウェ
イト制御回路12ではCPU10から供給されるクロック信号
及びALE信号と表示タイミング発生回路14から供給され
るアドレス切換信号Ac及び2Ac信号に基き、アドレス切
換信号Acに対するCPU10のマシンサイクルの時間的関係
をCPUが表示用メモリ16をアクセスする時にのみ検知
し、CPUのウェイト状態を制御するウェイト信号を生成
する。
0にアドレスバスライン11を接続し、このアドレスバス
ライン11にCPUウェイト制御回路12及びアドレス切換器1
3を接続してCPUアドレスをそれぞれ供給する。CPU10に
はCPUウェイト制御回路12を接続してCPU10からクロック
信号及びCPU10のマシンサイクルの開始を表示するALE信
号を供給すると共に、CPUウェイト制御回路12からCPU10
に対してウェイトを要求するためのウェイト信号を供給
する。CPUウェイト制御回路12には表示タイミング発生
回路14を接続し、この表示タイミング発生回路14からCP
Uウェイト制御回路12にCPUのアクセス期間を指示すると
共にアドレス切換を指示するアドレス切換信号Ac及びこ
のアドレス切換信号Acの２倍の周波数の2Ac信号をそれ
ぞれ供給する。表示タイミング発生回路14にはアドレス
切換器13を接続してAc信号を供給すると共に、表示アド
レスバスライン15を介して表示アドレスを供給する。ア
ドレス切換器13では、アドレス切換信号Acの制御のもと
で、アドレスバスライン11を経て供給されるCPUアドレ
スと表示アドレスバスライン15を経て供給される表示用
のアドレスとを切換え、CPUアドレスと表示用アドレス
とを表示用メモリ16に交互に出力する。表示用メモリ16
ではデータバスライン17を経て供給される表示データを
CPUアドレスに従って格納し、この表示データを表示用
アドレスに従って画像発生装置18に供給する。CPUウェ
イト制御回路12ではCPU10から供給されるクロック信号
及びALE信号と表示タイミング発生回路14から供給され
るアドレス切換信号Ac及び2Ac信号に基き、アドレス切
換信号Acに対するCPU10のマシンサイクルの時間的関係
をCPUが表示用メモリ16をアクセスする時にのみ検知
し、CPUのウェイト状態を制御するウェイト信号を生成
する。
第２図はCPUウェイト制御回路の詳細な構成を示す回
路図である。本例では４個のクロック信号T1〜T4を以っ
て１のマシンサイクルとする。ラッチ回路20の入力端子
にアドレス切換信号Ac及び２倍周期の2Ac信号を入力さ
せると共に反転入力端子にはALE信号をそれぞれ入力
し、マシンサイクルの開始を表示するALE信号の立下縁
を利用してマンサイクル開始時のアドレス切換信号Ac及
び2Ac信号の状態、すなわちHigh状態か又はLow状態かを
検出してラッチし、その出力をデコーダ回路21に供給す
る。デコーダ回路21では、これらの２個の信号の状態に
基いて４種のウェイト要求信号W0,W1,W2及びW3を作成し
てウェイト選択回路22に出力する。第３図にAc信号及び
2Ac信号の状態とウェイト要求出力信号W0〜W3との関係
を示す。
路図である。本例では４個のクロック信号T1〜T4を以っ
て１のマシンサイクルとする。ラッチ回路20の入力端子
にアドレス切換信号Ac及び２倍周期の2Ac信号を入力さ
せると共に反転入力端子にはALE信号をそれぞれ入力
し、マシンサイクルの開始を表示するALE信号の立下縁
を利用してマンサイクル開始時のアドレス切換信号Ac及
び2Ac信号の状態、すなわちHigh状態か又はLow状態かを
検出してラッチし、その出力をデコーダ回路21に供給す
る。デコーダ回路21では、これらの２個の信号の状態に
基いて４種のウェイト要求信号W0,W1,W2及びW3を作成し
てウェイト選択回路22に出力する。第３図にAc信号及び
2Ac信号の状態とウェイト要求出力信号W0〜W3との関係
を示す。
ラッチ回路20からデコーダ回路に出力されるデータ
が、表示用メモリ16のアクセス時のものか否かを判断す
るため、デコーダ回路21にはアクセスチェック回路29を
接続し、このアクセスチェック回路23にアドレスバスラ
イン11を接続して送出されてくるアドレス情報に基いて
表示用メモリ16をアクセスするための信号か否かを確認
しデコーダ回路21に出力する。ウェイト選択回路22は並
列配置した４個のアンドゲーム24〜27と、これらANDゲ
ート24〜27の出力が接続されている１個のORゲート28と
を以って構成し、デコーダ回路21からの４個の出力信号
W0〜W3を各ANDゲート24〜27の一方の端子にそれぞれ出
力する。一方、シフトレジスタで構成されるウェイトタ
イミング発生回路29を設け、その入力端子にはマシンサ
イクルの始端時点を表わすALE信号を入力し、反転入力
端子にはCPU10からのクロック信号を入力し、ALE信号の
立上縁でリセットしてマシンサイクル中に含まれるクロ
ックパルス数を検出し、検出したクロックパルス数に応
じたウェイト信号を４本のライン30a,30b,30cおよび30d
にそれぞれ出力し、これら４本のライン30a〜30dをAND
ゲート24〜27の他方の入力端子にそれぞれ接続する。ラ
イン30aには１番目のクロックパルスの立下縁で立ち上
がり２番目の立下縁で立ち下るウェイトタイミング規定
信号を出力し、ライン30bには３番目のクロックパルス
の立下縁で立ち上がり４番目のクロックパルスの立下縁
で立ち下がるウェイトタイミング規定信号を出力し、ラ
イン30cには４番目のクロックパルスの立下縁で立ち上
がり５番目のクロックパルスの立下縁で立ち下がるウェ
イトタイミング規定信号を出力し、ライン30dには５番
目のクロックパルスの立下縁で立ち上がり６番目のクロ
ックパルスの立下縁で立ち下がるウェイトタイミング規
定信号を出力する。従って、４個のウェイト要求信号と
４個のウェイトタイミング規定信号によって定まるAND
ゲートだけが所定期間後に開きACK信号としてORゲート2
8からCPU10に出力され、このACK信号の到来を以ってウ
ェイトを解除する。このように構成すれば、表示用メモ
リ16に対するCPU10のアクセス割当期間を示すクロック
信号とCPU10の表示用メモリへのアクセス時のマシンサ
イクル開始点との時間差がCPUの１クロック単位で検出
され、その時間差に応じてウェイトがかけられるので、
CPUのマシンサイクルの開始点と表示用メモリに対する
アクセスの開始点とが一致するように同期させることが
できる。
が、表示用メモリ16のアクセス時のものか否かを判断す
るため、デコーダ回路21にはアクセスチェック回路29を
接続し、このアクセスチェック回路23にアドレスバスラ
イン11を接続して送出されてくるアドレス情報に基いて
表示用メモリ16をアクセスするための信号か否かを確認
しデコーダ回路21に出力する。ウェイト選択回路22は並
列配置した４個のアンドゲーム24〜27と、これらANDゲ
ート24〜27の出力が接続されている１個のORゲート28と
を以って構成し、デコーダ回路21からの４個の出力信号
W0〜W3を各ANDゲート24〜27の一方の端子にそれぞれ出
力する。一方、シフトレジスタで構成されるウェイトタ
イミング発生回路29を設け、その入力端子にはマシンサ
イクルの始端時点を表わすALE信号を入力し、反転入力
端子にはCPU10からのクロック信号を入力し、ALE信号の
立上縁でリセットしてマシンサイクル中に含まれるクロ
ックパルス数を検出し、検出したクロックパルス数に応
じたウェイト信号を４本のライン30a,30b,30cおよび30d
にそれぞれ出力し、これら４本のライン30a〜30dをAND
ゲート24〜27の他方の入力端子にそれぞれ接続する。ラ
イン30aには１番目のクロックパルスの立下縁で立ち上
がり２番目の立下縁で立ち下るウェイトタイミング規定
信号を出力し、ライン30bには３番目のクロックパルス
の立下縁で立ち上がり４番目のクロックパルスの立下縁
で立ち下がるウェイトタイミング規定信号を出力し、ラ
イン30cには４番目のクロックパルスの立下縁で立ち上
がり５番目のクロックパルスの立下縁で立ち下がるウェ
イトタイミング規定信号を出力し、ライン30dには５番
目のクロックパルスの立下縁で立ち上がり６番目のクロ
ックパルスの立下縁で立ち下がるウェイトタイミング規
定信号を出力する。従って、４個のウェイト要求信号と
４個のウェイトタイミング規定信号によって定まるAND
ゲートだけが所定期間後に開きACK信号としてORゲート2
8からCPU10に出力され、このACK信号の到来を以ってウ
ェイトを解除する。このように構成すれば、表示用メモ
リ16に対するCPU10のアクセス割当期間を示すクロック
信号とCPU10の表示用メモリへのアクセス時のマシンサ
イクル開始点との時間差がCPUの１クロック単位で検出
され、その時間差に応じてウェイトがかけられるので、
CPUのマシンサイクルの開始点と表示用メモリに対する
アクセスの開始点とが一致するように同期させることが
できる。
第４図Ａ〜Ｃはマシンサイクルが非同期な場合に同期
させる状況を示す図タイムチャートである。第４図Ａは
マシンサイクルが１個のクロックパスルに相当する時間
差が生じた場合を示す。１個のクロックパルスに相当す
る時間差が生じた場合、Ac信号はＬ、2Ac信号はＨの状
態であり、ウェイト要求信号としてW3が選択されANDゲ
ート27の一方の入力がHigh状態となる。一方このANDゲ
ート27の他方の入力端子には第５番目のクロックパルス
の立下縁で立ち上がり、第６番目のクロックパルスの立
下縁で立ち下がる信号がライン30dを経て供給されるの
で、この波形のACK信号がCPUに出力され、３個のクロッ
クパルスに相当するウェイトがかけられ、その後T4のク
ロックパルスを発してマシンサイクルが終了して同期す
ることになる。第４図Ｂは２個のクロックパルスに相当
する時間差が生じた場合を示し、この場合には２個のク
ロックパルスに相当するウェイトを設けて同期をとる。
更に、第４図Ｃは３個のクロックパルスに相当する時間
差が生じた場合を示し、この場合には１個のクロックパ
ルスに相当するウェイトを設けて同期をとる。
させる状況を示す図タイムチャートである。第４図Ａは
マシンサイクルが１個のクロックパスルに相当する時間
差が生じた場合を示す。１個のクロックパルスに相当す
る時間差が生じた場合、Ac信号はＬ、2Ac信号はＨの状
態であり、ウェイト要求信号としてW3が選択されANDゲ
ート27の一方の入力がHigh状態となる。一方このANDゲ
ート27の他方の入力端子には第５番目のクロックパルス
の立下縁で立ち上がり、第６番目のクロックパルスの立
下縁で立ち下がる信号がライン30dを経て供給されるの
で、この波形のACK信号がCPUに出力され、３個のクロッ
クパルスに相当するウェイトがかけられ、その後T4のク
ロックパルスを発してマシンサイクルが終了して同期す
ることになる。第４図Ｂは２個のクロックパルスに相当
する時間差が生じた場合を示し、この場合には２個のク
ロックパルスに相当するウェイトを設けて同期をとる。
更に、第４図Ｃは３個のクロックパルスに相当する時間
差が生じた場合を示し、この場合には１個のクロックパ
ルスに相当するウェイトを設けて同期をとる。
本発明は上述した実施例だけに限定されるものではな
く種々の変形が可能である。例えば上述した実施例では
デコーダ回路及びウェイト発生回路の後段にウェイト選
択回路を設ける構成としたが、ウェイト発生回路の出力
をアドレス切換信号及び2Ac信号と共にデコーダ回路に
直接入力してACK信号を形成する構成とすることもでき
る。
く種々の変形が可能である。例えば上述した実施例では
デコーダ回路及びウェイト発生回路の後段にウェイト選
択回路を設ける構成としたが、ウェイト発生回路の出力
をアドレス切換信号及び2Ac信号と共にデコーダ回路に
直接入力してACK信号を形成する構成とすることもでき
る。
また、上述した実施例では表示用メモリとしてデュア
ルポート型のRAMを用いているので表示用メモリにはア
ドレスだけを切り換えて情報データを入力しているが、
表示用メモリとして通常のRAMを用いることもでき、こ
の場合にはデータバスラインも切り換える必要がある。
ルポート型のRAMを用いているので表示用メモリにはア
ドレスだけを切り換えて情報データを入力しているが、
表示用メモリとして通常のRAMを用いることもでき、こ
の場合にはデータバスラインも切り換える必要がある。
以上説明したように本発明によれば、制御手段がアク
セスし得る期間を示す信号と、制御手段が表示用メモリ
にアクセスするときのマシンサイクルの開始点との時間
的ずれを検出する検出手段、及び、検出した時間的ずれ
に応じて前記制御手段のウェイトを制御するウェイト制
御手段を設けたことにより、マシンサイクルの異なる種
々のデバイスを使用しても確実に同期をとることができ
るので、RAMやROM又はその他のI/O装置等のようなアク
セス時間の遅いデバイスでも用いることができ、画像表
示装置のコストを低減することができる。
セスし得る期間を示す信号と、制御手段が表示用メモリ
にアクセスするときのマシンサイクルの開始点との時間
的ずれを検出する検出手段、及び、検出した時間的ずれ
に応じて前記制御手段のウェイトを制御するウェイト制
御手段を設けたことにより、マシンサイクルの異なる種
々のデバイスを使用しても確実に同期をとることができ
るので、RAMやROM又はその他のI/O装置等のようなアク
セス時間の遅いデバイスでも用いることができ、画像表
示装置のコストを低減することができる。
第１図は本発明による画像表示装置の一例の構成を示す
ブロック図、 第２図はCPUウェイト制御回路の詳細な構成を示す回路
図、 第３図はマシンサイクル開始時のアドレス切換信号及び
2Ac信号の状態とウェイト要求信号との関係を示す図、 第４図Ａ〜Ｃは種々の時間的ずれが生じた場合の状態及
び同期方法を示すタイムチャート図である。 第５図は既知の画像表示装置の構成を示すブロック図、 第６図及び第７図はタイムチャート図である。 10……CPU、11……アドレスバスライン 12……CPUウェイト制御回路 13……アドレス切換器 14……表示タイミング発生回路 15……表示アドレスバスライン 16……表示用メモリ、17……画像発生装置 20……ラッチ回路、21……デコーダ回路 22……ウェイト選択回路 23……アクセスチェック回路 24〜27……ANDゲート、28……ORゲート 29……ウェイトタイミング発生回路
ブロック図、 第２図はCPUウェイト制御回路の詳細な構成を示す回路
図、 第３図はマシンサイクル開始時のアドレス切換信号及び
2Ac信号の状態とウェイト要求信号との関係を示す図、 第４図Ａ〜Ｃは種々の時間的ずれが生じた場合の状態及
び同期方法を示すタイムチャート図である。 第５図は既知の画像表示装置の構成を示すブロック図、 第６図及び第７図はタイムチャート図である。 10……CPU、11……アドレスバスライン 12……CPUウェイト制御回路 13……アドレス切換器 14……表示タイミング発生回路 15……表示アドレスバスライン 16……表示用メモリ、17……画像発生装置 20……ラッチ回路、21……デコーダ回路 22……ウェイト選択回路 23……アクセスチェック回路 24〜27……ANDゲート、28……ORゲート 29……ウェイトタイミング発生回路
Claims (2)
- 【請求項１】画像情報入出力制御手段と画像出力装置と
が時分割で表示すべき画像情報を記憶する表示メモリを
アクセスするようになされた画像表示装置において、 前記画像情報入出力制御手段が前記表示メモリに対して
アクセスし得る期間を規定する表示メモリアクセス期間
規定信号の始端時点と該画像情報入出力制御手段のマシ
ンサイクルの開始時点との両時点間の時間差に対応する
時間差情報信号を、該表示メモリアクセス期間規定信号
とこの表示メモリアクセス期間規定信号の逓倍周波数信
号との両信号の位相関係を前記マシンサイクルの開始時
点で検出することにより、毎回のマシンサイクルの始端
時点毎に生成する時間差情報信号生成手段と、 前記時間差情報信号により表わされる時間差の程度に各
対応したタイミングでの前記画像情報入出力制御手段に
係るウェイトを表わす複数種類のウェイトタイミング規
定信号を生成するウェイトタイミング規定信号生成手段
と、 当該時点での前記時間差情報信号に対応した前記ウェイ
トタイミング規定信号を選択して前記画像情報入出力制
御手段に係るウェイトを制御することにより前記マシン
サイクルと前記表示メモリアクセス期間とを同期させる
ためのウェイト選択制御手段と、 を備えてなることを特徴とする画像表示装置。 - 【請求項２】前記時間差情報信号生成手段は、表示メモ
リアクセス期間規定信号とこの表示メモリアクセス期間
規定信号の２倍周波数信号との両信号の位相関係を前記
マシンサイクルの開始時点でラッチして検出し、この検
出結果に対応した複数種類の時間差情報信号を生成する
ようになされたものである特許請求の範囲第１項記載の
画像表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60277210A JP2520872B2 (ja) | 1985-12-10 | 1985-12-10 | 画像表示装置 |
| US06/933,881 US4803475A (en) | 1985-12-10 | 1986-11-24 | Image display apparatus |
| GB8629307A GB2183872B (en) | 1985-12-10 | 1986-12-08 | Image display apparatus |
| DE19863642193 DE3642193A1 (de) | 1985-12-10 | 1986-12-10 | Bildanzeigevorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60277210A JP2520872B2 (ja) | 1985-12-10 | 1985-12-10 | 画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62135881A JPS62135881A (ja) | 1987-06-18 |
| JP2520872B2 true JP2520872B2 (ja) | 1996-07-31 |
Family
ID=17580344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60277210A Expired - Lifetime JP2520872B2 (ja) | 1985-12-10 | 1985-12-10 | 画像表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4803475A (ja) |
| JP (1) | JP2520872B2 (ja) |
| DE (1) | DE3642193A1 (ja) |
| GB (1) | GB2183872B (ja) |
Families Citing this family (7)
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|---|---|---|---|---|
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| JPS63265292A (ja) * | 1987-04-22 | 1988-11-01 | シャープ株式会社 | 表示装置 |
| JP2748562B2 (ja) * | 1988-07-13 | 1998-05-06 | セイコーエプソン株式会社 | 画像処理装置 |
| CA2023998A1 (en) * | 1989-11-13 | 1991-05-14 | Thomas F. Lewis | Apparatus and method for guaranteeing strobe separation timing |
| JP3350043B2 (ja) | 1990-07-27 | 2002-11-25 | 株式会社日立製作所 | 図形処理装置及び図形処理方法 |
| GB2250668B (en) * | 1990-11-21 | 1994-07-20 | Apple Computer | Tear-free updates of computer graphical output displays |
| US5745101A (en) * | 1991-02-14 | 1998-04-28 | Canon Kabushiki Kaisha | Method and apparatus for controlling image display |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS55127656A (en) * | 1979-03-26 | 1980-10-02 | Agency Of Ind Science & Technol | Picture memory unit |
| GB2053537B (en) * | 1979-07-10 | 1983-08-10 | Lucas Industries Ltd | Digital computing apparatus |
| JPS602669B2 (ja) * | 1980-12-24 | 1985-01-23 | 松下電器産業株式会社 | 画面表示装置 |
| JPS57168293A (en) * | 1981-04-10 | 1982-10-16 | Hitachi Ltd | Display device for character figure |
| US4439759A (en) * | 1981-05-19 | 1984-03-27 | Bell Telephone Laboratories, Incorporated | Terminal independent color memory for a digital image display system |
| JPS57198595A (en) * | 1981-05-29 | 1982-12-06 | Hitachi Ltd | Dynamic memory driving circuit |
| JPS57196292A (en) * | 1981-05-29 | 1982-12-02 | Hitachi Ltd | Image memory driving circuit |
| JPS5984289A (ja) * | 1982-11-06 | 1984-05-15 | ブラザー工業株式会社 | 画像信号出力装置 |
| US4511965A (en) * | 1983-03-21 | 1985-04-16 | Zenith Electronics Corporation | Video ram accessing system |
| JPS59210485A (ja) * | 1983-05-13 | 1984-11-29 | 株式会社東芝 | ビデオｒａｍ制御回路 |
| JPS59231588A (ja) * | 1983-06-14 | 1984-12-26 | 三菱電機株式会社 | デイスプレイ装置 |
| US4626837A (en) * | 1983-11-17 | 1986-12-02 | Wyse Technology | Display interface apparatus |
| US4663735A (en) * | 1983-12-30 | 1987-05-05 | Texas Instruments Incorporated | Random/serial access mode selection circuit for a video memory system |
| FR2563024B1 (fr) * | 1984-04-17 | 1986-05-30 | Thomson Csf | Dispositif pour modifier l'aspect des points d'une image sur un ecran d'une console de visualisation d'images graphiques |
-
1985
- 1985-12-10 JP JP60277210A patent/JP2520872B2/ja not_active Expired - Lifetime
-
1986
- 1986-11-24 US US06/933,881 patent/US4803475A/en not_active Expired - Lifetime
- 1986-12-08 GB GB8629307A patent/GB2183872B/en not_active Expired
- 1986-12-10 DE DE19863642193 patent/DE3642193A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| GB2183872A (en) | 1987-06-10 |
| DE3642193A1 (de) | 1987-06-11 |
| GB8629307D0 (en) | 1987-01-14 |
| DE3642193C2 (ja) | 1991-06-13 |
| GB2183872B (en) | 1989-10-11 |
| US4803475A (en) | 1989-02-07 |
| JPS62135881A (ja) | 1987-06-18 |
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