JP2516673B2 - ビタビ復号器のビットエラ―レ―ト検出方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はビタビ復号器におけるビットエラーレート検
出方法、特に復号データのフィードバックを行うことな
く簡単にビットエラーレートをリアルタイムで予測する
ことのできる改良されたビットエラーレート検出方法に
関するものである。

［従来の技術］ 主として静止軌道衛星を仲介した衛星通信が各種の商
用通信として実用化されており、固定点放送あるいは移
動体通信に対応可能なメディアとしてその有効性が著し
く拡大されている。

この種の衛星通信には近年デジタル技術が導入されて
おり、デジタル変調された信号がデータ伝送され、これ
が受信部においてデジタル復調される。

このようなデジタル衛星通信において、周知のように
衛星回線は地上データ回線網に比べその伝搬遅延時間や
雑音の分布について異なる性質を有し、このため、衛星
回線に対しては地上回線とは異なった誤り制御技術を採
用する必要がある。

すなわち、衛星回線においては、伝送路に加わる雑音
が各種のガウス雑音と考えることができ、また符号間干
渉が無視できる程度に伝送速度が低い場合には、各符号
間で雑音は独立したものと考えられる。また、衛星回線
は、離散的で無記憶の二元対称通信路として表現するこ
とができる。

従って、このような特徴を利用しながら、衛星通信で
は、各種の誤り制御技術が用いられている。

従来における誤り制御方式として、畳込符号化が周知
であり、送信される情報ビットが長いブロックではな
く、この符号化方式は情報が連続的に符号化器に入力さ
れる場合に特に適し、情報シンボルの系列が自動的に符
号化される。すなわち、情報シンボルはＫ（拘束長）段
のシフトレジスタを通り連続的にシフトされ、シフト毎
にｖ個の符号化シンボルが発生し送信される。このｖ個
の符号化シンボルはパリティ検査、つまりシフトレジス
タのいくつかの段における内容の論理和を取ることによ
って発生される。前記シフトレジスタの長さＫは符号の
拘束長と呼ばれており、符号化率はＲ＝1/vである。一
般に、ランダムに選んだ畳込符号の誤り率は、拘束長の
増加と共に指数関数的に減少することが知られている。

一方、前述した畳込符号を復号するアルゴリズムとし
てビタビ復号方式が用いられている。

ビタビ復号アルゴリズムによれば、与えられた節点に
至る２つのパスが調べられ、符号化器で用いられたこと
が最も確からしいパスが選択され、この最も確からしい
パス（残存パス）が保存され他は捨てられる。そして、
この手順が各格子レベルの全ての状態に対して繰り返さ
れる。

第３図には従来におけるビタビ復号方式の概略構成が
示されており、衛星回線から取り込まれた入力信号P,Q
は入力インターフェース10にて信号変換され、これが加
算比較器12にてビタビ復号演算された後パスメモリ14に
記憶される。

図示した従来装置において、加算比較器12は複数のメ
トリックメモリ16を有する。

加算比較器12において、各接点で結合した２つのパス
の累積計量が比較され、最大の計量を持つパスだけが保
存され、他のパスが捨てられ、この手順を繰返して全て
の残存パスが決定される。この残存パスはパスメモリ14
に順次記憶される。

以上のようにして、ビタビ復号では、復号動作は後戻
りをすることなく常に前向きの加算比較により処理さ
れ、復号の１段階毎に各枝の計量を決定し累積計量を求
め二者択一によって適切なパスを決定するのみの単純な
操作の繰返しが行われる。

しかしながら、もちろん、各状態毎に前記操作が行わ
れるので、復号器の複雑さは状態の数に比例し、符号の
拘束長によって指数関数的に増加する特徴を有する。従
って、この欠点は全てのパスの情報を蓄積するめに膨大
なメモリ（2^K-1×Ｌ（Ｌは情報ビット個数））ビットの
残存パスメモリを必要とする。

第３図において、最終出力は前記累積計数が最大（ma
x）となったパスメモリの内容100が出力されている。

［発明が解決しようとする課題］ 以上のように、ビタビ復号方式によれば、伝送路に生
じたビットエラーを効果的に訂正可能であるが、このよ
うなビタビ復号を用いた場合においては、符号誤りを完
全に除去することは不可能であり、一般的に、ビットエ
ラーレートを常に正確に把握することが必要である。し
かしながら、従来において、このようなビットエラーレ
ートの監視はビタビ復号の復号化信号をフィードバック
してこれを再度符号化した上で復号器の入力データと比
較することにより行われ、このために複雑な回路構成を
必要とするという問題があった。

特に、前述した再符号化比較方式によれば、ビタビ復
号器の入出力遅れ時間の吸収用に複雑な回路を必要と
し、またビットエラーの表示レンジが十分に取れず、正
確なビットエラーレートの表示が行いにくいという問題
があった。

更に、実際上、必要な数桁のビットエラーレート検出
を行うためには、再符号比較データの量を大きくしなけ
ればならず、ビタビ復号を行ないながら実時間でこのよ
うなビットエラーレートを検出表示することが困難であ
るという問題があった。

本発明は上記従来の課題に鑑みなされたものであり、
その目的は、リアルタイムで簡単な回路構成によって刻
々変化するビットエラーレートを予測することのできる
改良されたビットエラーレート検出方法を提供すること
にある。

［課題を解決するための手段］ 上記目的を達成するために、本発明は、パスメモリの
内容がその初期ビットから最終ビットまでに順次確から
しさの増加するデータ列であることに着目し、パスメモ
リの中間位置にある特定の途中ビット目のパスメモリ情
報を積算すれば、このときの積算値がそのままビットエ
ラーレートを示すことから、リアルタイムでビットエラ
ーレートを検出可能としたことを特徴とする。

すなわち、所定のＮ（Ｎは１以上の整数）番目のビッ
トのデータは、「０」と「１」とのデータが混在してい
る。これらのデータはビタビ復号を繰返す内に「０」か
「１」のいずれかのデータに収束するが、途中の段階で
はまだビットエラーの影響が残存しているため、「０」
と「１」とが混在するのである。従って、この「０」と
「１」とが混在している場合において、その比率を計算
することにより、エラーレートが算出できるものであ
る。

［作用］ すなわち、本発明によれば、パスメモリの初期ビット
は伝送路におけるビットエラーをそのまま含んでおり、
一方これがパスメモリの最終ビットにおいては誤り訂正
が行われたデータとなり、このことから、パスメモリの
中間位置にある途中ビットでは順次その誤り率が低下し
ていることが理解される。

従って、任意に選択された途中ビットを積算すれば、
例えば64個のメモリ内容は最終的にパスメモリから出力
されるデータである「０」か「１」のいずれかに順次決
まりかけていくこととなる。そして、途中ビットである
ゆえにその一部にビットエラーが混入している。

従って、前記途中ビット目の少ないほうのデータ、例
えば全体が「１」であるときの少ないデータ「０」の
数、または全体が「０」であったときの少ない数「１」
の数がビットエラーレートを示すこととなる。

従って、この少ないほうのデータ数を求め、これを所
定回数積算してこれを表示すればビットエラーレートと
してリアルタイムで検出表示することが可能となる。

［実施例］ 以下、図面に基づき本発明の好適な実施例を説明す
る。

第１図には拘束長Ｋ＝７、符号化率1/2、パスメモリ
長40のビタビ復号における本発明が適用された復号器の
概略構成が示されており、前述した第３図と同一部材に
は同一符号を付して説明を省略する。

本発明において特徴的なことは、パスメモリ14の中間
位置にある途中ビット、実施例によれば、26ビット目の
パスメモリデータが積算され、ビットエラーレートとし
て出力されることであり、前述したように、パスメモリ
14のほぼ中央ビット近傍のパスメモリデータは誤り訂正
の途中段階にあり、ビットエラーの跡が残っているの
で、これを積算すればビットエラーレートをそのままリ
アルタイムで示すこととなる。

第１図において、前記パスメモリ14の26ビット目のパ
スメモリデータは16ビット加算器20で加算され、これが
第１ラッチ回路22にラッチされる。

第2A図にはパスメモリ14の26ビット目のパスメモリデ
ータの一例が示され、この場合、確からしいデータは
「０」であり、これに一部誤りが混入していると考えら
れる。

すなわち、第2A図で示される如く、63行目に他と異な
る「１」データが記憶されており、この他と異なるデー
タが誤りを示し、パスメモリ14は最終ビットである40ビ
ット目に行くまでにこのエラーは訂正される。

しかしながら、本発明において、このパスメモリ14の
途中ビットでのエラーがビットエラーレートを示すこと
となり、このエラーレートによりビタビ復号でのビット
エラーレートの予測を可能とする。

すなわち、第2A図において、積算値は「１」となり、
1/64のビットエラーレートを示すこととなる。

従って、これを複数回、例えば2¹⁶回積算すれば、10
^-2〜10^-7までのビットエラーレートを0.5桁以上の精度
で求めることが可能となる。

もちろん、ビットエラーレート検出のために選択され
た途中ビット、実施例において26ビット目のデータはそ
の多数データが「０」となるかあるいは第2B図の如く
「１」となるかは不定であり、単純に26ビット目のデー
タを表示すると次のような不都合が生じる。

すなわち、第2B図の場合、積算値は「63」となり、こ
れは誤りのないデータ量を示しており、この結果、この
ような場合には64−63の演算によってビットエラーレー
トを求めなければならない。

第１図において、データ変換器24がこの演算を行い、
このようにして復号の都度特定の選択された途中ビット
である、実施例によれば26ビット目の積算値が順次第１
ラッチ回路22に積算される。

そして、実施例によれば、前述した2¹⁶回の復号回数
分第１ラッチ回路がビットエラーレートを積算し、これ
を第２ラッチ回路26に記憶する。そして、この2¹⁶回の
積算が完了するとタイミング回路27から第１ラッチ回路
22へ信号が出力されてその内容がリセットされ、次の積
算が０から開始される。

一方、このデータ更新と共に前記第２ラッチ回路26に
記憶された内容は表示器28に表示され、そのときのビッ
トエラーレートがリアルタイムで表示されることとな
る。

実際上、前記タイミング回路27によるラッチリセット
はビットエラーレートの所要レート数と表示器28による
表示の方式によって定められ、実施例において、おおよ
そ100kbps以上のビタビ復号周波数であれば、2¹⁶回の積
算によって表示器28は１秒前後の間隔でビットエラーレ
ートを更新表示することができる。

もちろん、本発明において、前記積算数をふやすこと
によってビットエラーレートのレンジ及び精度を改善す
ることが可能である。

［発明の効果］ 以上説明したように、本発明によれば、パスメモリの
途中ビットのデータを積算することによって極めて単純
にリアルタイムでビットエラーレートを検出表示するこ
とができ、複雑な回路構成を必要とすることなく、かつ
時々刻々変化するビットエラーレートを正確に予測する
ことが可能となる。

【図面の簡単な説明】

第１図は本発明に係るビットエラーレート検出方法が適
用されたビタビ復号器の好適な実施例を示す説明図、 第2A図，第2B図は本発明におけるパスメモリ途中ビット
の一例を示す説明図、 第３図は従来におけるビタビ復号器の概略を示す構成図
である。 14……パスメモリ 20……加算器 22,26……ラッチ回路 28……表示器

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】符号化伝送された入力データを加算比較し
   て順次メトリックメモリに記憶すると共に、該加算比較
   の内容に応じて各節点段階毎に最も確からしいパスをパ
   スメモリに記憶しこれを繰返すビタビ復号器において、 前記パスメモリの第Ｎ（Ｎは１以上の整数）番目のビッ
   トのパスメモリデータ中に、「０」と「１」とのいずれ
   が少ないかを判断する判断工程と、 前記判断工程によって、少ないと判断された「０」又は
   「１」が、前記第Ｎ番目のパスメモリデータ中に含まれ
   る割合を算出する算出工程と、 を含み、前記割合をビットエラーレートとして出力する
   ことを特徴とするビタビ復号器のビットエラーレート検
   出方法。