JP2515301B2 - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

Info

Publication number
JP2515301B2
JP2515301B2 JP61162130A JP16213086A JP2515301B2 JP 2515301 B2 JP2515301 B2 JP 2515301B2 JP 61162130 A JP61162130 A JP 61162130A JP 16213086 A JP16213086 A JP 16213086A JP 2515301 B2 JP2515301 B2 JP 2515301B2
Authority
JP
Japan
Prior art keywords
single crystal
substrate
nucleation
insulating layer
sio
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP61162130A
Other languages
Japanese (ja)
Other versions
JPS6318655A (en
Inventor
正晴 尾崎
隆夫 米原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP61162130A priority Critical patent/JP2515301B2/en
Priority to EP87305789A priority patent/EP0251767A3/en
Priority to CA000541058A priority patent/CA1290077C/en
Priority to AU74946/87A priority patent/AU588700B2/en
Publication of JPS6318655A publication Critical patent/JPS6318655A/en
Priority to US07/974,340 priority patent/US5422302A/en
Application granted granted Critical
Publication of JP2515301B2 publication Critical patent/JP2515301B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02645—Seed materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は絶縁ゲート型トランジスタを有する半導体装
置の製造方法に係り、特に絶縁ゲート型トランジスタが
絶縁物表面上に形成された半導体装置の製造方法に関す
る。The present invention relates to a method for manufacturing a semiconductor device having an insulated gate transistor, and more particularly to a method for manufacturing a semiconductor device in which an insulated gate transistor is formed on an insulator surface. Regarding

［従来技術およびその問題点］ 絶縁物基板上に単結晶シリコンを形成して集積回路を
構成した集積回路装置は、寄生容量が少ないために、シ
リコン基板上に形成した集積回路に比較して高速動作が
可能となる。また、相補性MOS（Ｃ−MOS）集積回路を構
成しても、寄生バイポーラトランジスタによってサイリ
スタが構成されることがないために、ラッチアップ現象
を起こす可能性が全くない等の利点を有している。[Prior Art and Its Problems] An integrated circuit device in which single crystal silicon is formed on an insulating substrate to form an integrated circuit has a higher parasitic capacitance than the integrated circuit formed on the silicon substrate. It becomes possible to operate. Further, even if a complementary MOS (C-MOS) integrated circuit is formed, the parasitic bipolar transistor does not form a thyristor, so that there is no possibility of causing a latch-up phenomenon. There is.

このような集積回路装置に使用される絶縁物基板とし
ては、従来よりサファイア基板が使用されていた。Conventionally, a sapphire substrate has been used as an insulating substrate used in such an integrated circuit device.

しかしながら、サファイア基板は、シリコン基板に比
べて非常に高価格であり、限られた集積回路にしか応用
できなかった。However, the sapphire substrate is much more expensive than the silicon substrate, and can be applied only to limited integrated circuits.

また、近年になって、シリコン基板を絶縁物で覆い、
その上に多結晶シリコン薄膜を形成した後、レーザビー
ム等によって溶解再結晶化させて単結晶薄膜を形成する
方法や、シリコン基板中に酸素イオンを打込み、絶縁層
をシリコン基板内に形成して、絶縁層上に単結晶シリコ
ン層が存在する構造を得る方法等が提案されている。In recent years, the silicon substrate is covered with an insulator,
After forming a polycrystalline silicon thin film on it, a method of forming a single crystal thin film by melting and recrystallizing with a laser beam, or by implanting oxygen ions into the silicon substrate and forming an insulating layer in the silicon substrate , A method of obtaining a structure in which a single crystal silicon layer exists on an insulating layer, and the like have been proposed.

しかしながら、いずれの方法にしても、レーザビーム
による多結晶シリコンの溶融工程や、イオン打込み装置
による高ドーズのイオン打込み工程といった非常に生産
効率の低い工程を必要とする。このために集積回路装置
として低コスト化が困難となり、また良質の単結晶シリ
コン膜が得にくいために高性能の集積回路を構成できな
いという問題点を有していた。However, whichever method is used, a very low production efficiency process such as a melting process of polycrystalline silicon by a laser beam and a high dose ion implantation process by an ion implantation device is required. For this reason, it is difficult to reduce the cost of the integrated circuit device, and it is difficult to obtain a high quality single crystal silicon film, so that a high performance integrated circuit cannot be formed.

［問題点を解決するための手段］ 本発明による半導体装置は、絶縁ゲート型トランジス
タを有する半導体装置の製造方法において、 表面に絶縁層を有する基板を用意し、 該絶縁層の表面の一部に、該絶縁層よりも核形成密度
が高くかつ成長して単結晶にな核が唯一形成されるに充
分な非晶質の異種材料からなる面を設け、 気相成長により該非晶質の異種材料からなる面上に形
成された核を成長させて単結晶の半導体領域を形成し、 該半導体領域に該絶縁ゲート型トランジスタのソー
ス、ドレイン、チャネル領域を形成することを特徴とす
る。[Means for Solving the Problems] In the semiconductor device according to the present invention, in a method for manufacturing a semiconductor device having an insulated gate transistor, a substrate having an insulating layer on its surface is prepared, and a part of the surface of the insulating layer is provided. A surface made of an amorphous dissimilar material having a higher nucleation density than that of the insulating layer and sufficient to grow into a single crystal and form a single nucleus. A single-crystal semiconductor region is formed by growing nuclei formed on the surface of the substrate, and the source, drain, and channel regions of the insulated gate transistor are formed in the semiconductor region.

［作用］ このように、核形成ベースを中心として単結晶を成長
させる選択結晶成長法によって、上記絶縁材料上に単結
晶層を形成するために、下地基板の材料に関係なく、こ
の絶縁材料を表面に形成するだけで良質の単結晶層を形
成できる。このために、ソースおよびドレインの浮遊容
量の少ない絶縁ゲート型トランジスタを作製でき、高速
動作が可能で、ラッチアップ現象等のない集積回路を低
価格で提供することができる。[Operation] In order to form a single crystal layer on the insulating material by the selective crystal growth method in which a single crystal is grown around the nucleation base as described above, this insulating material is used regardless of the material of the base substrate. A good quality single crystal layer can be formed only by forming it on the surface. Therefore, an insulated gate transistor with a small source and drain stray capacitance can be manufactured, high-speed operation is possible, and an integrated circuit without a latch-up phenomenon can be provided at a low price.

［実施例］ 以下、本発明の実施例を図面に基づいて詳細に説明す
る。Embodiments Embodiments of the present invention will be described in detail below with reference to the drawings.

第１図は、本発明による半導体装置の一実施例の概略
的断面図である。FIG. 1 is a schematic sectional view of an embodiment of a semiconductor device according to the present invention.

同図において、基板101は、半導体材料、石英やセラ
ミックス等の絶縁物材料等の所望材料で形成されてい
る。In the figure, the substrate 101 is formed of a desired material such as a semiconductor material or an insulating material such as quartz or ceramics.

基板101上には、後述するようにシリコンを形成する
際の核形成密度の低い材料から成る絶縁層102が形成さ
れている。絶縁層102の材料として本実施例ではSiO2を
用い、酸化又はCVD法等によって形成する。An insulating layer 102 made of a material having a low nucleation density when forming silicon is formed on the substrate 101 as described later. In this embodiment, SiO 2 is used as the material of the insulating layer 102, and is formed by oxidation or CVD.

絶縁層102上にはｎチャネルMOSトランジスタ103およ
びｐチャネルMOSトランジスタ104が形成され、本実施例
ではＣ−MOSが構成されている。以下、トランジスタ103
および104の作製工程を説明する。An n-channel MOS transistor 103 and a p-channel MOS transistor 104 are formed on the insulating layer 102, and a C-MOS is formed in this embodiment. Below, transistor 103
The manufacturing steps of 104 and 104 will be described.

まず、絶縁層102上にSiO2より核形成密度の高い材料
（ここでは窒化シリコン）を形成し、続いて約1.0μｍ
角程度の十分微小な形状にパターニングして核形成ベー
ス105を形成する。なお、核形成ベース105は、後述する
ようにイオン注入によって形成してもよい。First, a material (here, silicon nitride) having a higher nucleation density than SiO 2 is formed on the insulating layer 102, and then about 1.0 μm is formed.
The nucleation base 105 is formed by patterning into a sufficiently minute shape of about a corner. The nucleation base 105 may be formed by ion implantation as described later.

次に、H2ガスをキャリアとし、SiHCl4、SiHCl3等を用
いて700〜1000℃程度の温度で、核形成ベース105を中心
とした単結晶シリコンを成長させる。こうして成長した
単結晶シリコンを平坦化して島状の単結晶シリコン層10
6を形成する。Next, using H 2 gas as a carrier, single crystal silicon centered on the nucleation base 105 is grown using SiHCl 4 , SiHCl 3 or the like at a temperature of about 700 to 1000 ° C. The single crystal silicon thus grown is planarized to form an island-shaped single crystal silicon layer 10
Forming 6

次に、トランジスタ103を形成しようとする単結晶シ
リコン層106にｐ型不純物イオン、トランジスタ104を形
成しようとする単結晶シリコン層106にｎ型不純物イオ
ンを各々独立に打込む。Next, p-type impurity ions are implanted into the single crystal silicon layer 106 where the transistor 103 is to be formed, and n-type impurity ions are implanted into the single crystal silicon layer 106 where the transistor 104 is to be formed.

次に、各々の単結晶シリコン層106上にゲート絶縁膜1
07を形成し、更に多結晶シリコンのゲート電極108をパ
ターニング形成する。続いて、ゲート電極108をマスク
として、トランジスタ103側にｎ型不純物イオンを、ト
ランジスタ104側にｐ型不純物イオンを各々打込み、続
く熱処理によって、それぞれｎ拡散領域およびｐ拡散領
域をソース・ドレイン領域として形成する。Next, the gate insulating film 1 is formed on each single crystal silicon layer 106.
07 is formed, and the gate electrode 108 of polycrystalline silicon is further patterned. Next, using the gate electrode 108 as a mask, n-type impurity ions are implanted into the transistor 103 side and p-type impurity ions are implanted into the transistor 104 side, respectively, and the subsequent heat treatment is performed to use the n-diffused region and the p-diffused region as source / drain regions, respectively. Form.

最後に、ソース・ドレイン電極109および110と配線と
を形成し、Ｃ−MOSを構成するｎチャネルMOSトランジス
タ103およびｐチャネルMOSトランジスタ104が作製され
る。Finally, the source / drain electrodes 109 and 110 and the wiring are formed, and the n-channel MOS transistor 103 and the p-channel MOS transistor 104 that form a C-MOS are manufactured.

こうして作製されたMOSトランジスタは、ソースおよ
びドレインの浮遊容量が一般のpn接合型に比較して非常
に少ない。またチャネル易動度もｎチャネルMOSトラン
ジスタ103で400cm2/V・sec以上、ｐチャネルMOSトラン
ジスタ104で200cm2/V・sec以上となり、シリコンウエハ
に形成されたトランジスタと同等の値を示した。このこ
とは、上記選択結晶成長法によって良質の単結晶シリコ
ンが得られたことを示している。The MOS transistor thus manufactured has a source and drain stray capacitance much smaller than that of a general pn junction type. Also, the channel mobility was 400 cm 2 / V · sec or more for the n-channel MOS transistor 103 and 200 cm 2 / V · sec or more for the p-channel MOS transistor 104, which was the same value as the transistor formed on the silicon wafer. This indicates that good quality single crystal silicon was obtained by the selective crystal growth method.

なお、本実施例では、Ｃ−MOSを構成するためにMOSト
ランジスタを作製したが、勿論これに限定されるもので
はなく、単独でMOSトランジスタを作製することもでき
る。また、MOSに限らず、高集積化に適した絶縁ゲート
型であればよい。In this embodiment, the MOS transistor is manufactured to form the C-MOS, but the present invention is not limited to this, and the MOS transistor may be manufactured independently. Further, it is not limited to MOS, and may be an insulated gate type suitable for high integration.

第２図は、本発明による第二実施例の概略的断面図で
ある。FIG. 2 is a schematic sectional view of a second embodiment according to the present invention.

本実施例のように、MOSトランジスタが形成された下
層の上に、SiO2の層間絶縁層111を形成し、その上に同
様の工程によってMOSトランジスタを形成することがで
きる。また、層間絶縁層111にコンタクトホールを開
け、MOSトランジスタ103を配線によって下層のMOSトラ
ンジスタ104に接続する。このような工程を繰返すこと
によって、二層以上の三次元集積化を容易に達成するこ
とができる。As in this embodiment, the interlayer insulating layer 111 of SiO 2 is formed on the lower layer on which the MOS transistor is formed, and the MOS transistor can be formed on it by the same process. Further, a contact hole is opened in the interlayer insulating layer 111, and the MOS transistor 103 is connected to the MOS transistor 104 in the lower layer by wiring. By repeating such steps, three-dimensional integration of two or more layers can be easily achieved.

なお、多層構造の場合には、ｎチャネルおよびｐチャ
ネルの各トランジスタを別の階層に形成することもでき
る。In the case of a multi-layer structure, n-channel and p-channel transistors can be formed in different layers.

また、単結晶シリコン層を700〜1000℃程度の低温で
形成できるために、下層の素子の特性劣化がない。In addition, since the single crystal silicon layer can be formed at a low temperature of about 700 to 1000 ° C., there is no deterioration in the characteristics of the underlying element.

次に、本実施例におけるMOSトランジスタ103および10
4等の素子を作製するための単結晶層の形成方法につい
て詳細に説明する。Next, the MOS transistors 103 and 10 in this embodiment.
A method for forming a single crystal layer for producing a device such as 4 will be described in detail.

まず、堆積面上に選択的に堆積膜を形成する選択堆積
法について述べる。選択堆積法とは、表面エネルギ、付
着係数、脱離係数、表面拡散速度等という薄膜形成過程
での核形成を左右する因子の材料間での差を利用して、
基板上に選択的に薄膜を形成する方法である。First, a selective deposition method for selectively forming a deposition film on a deposition surface will be described. The selective deposition method uses the difference between materials, such as surface energy, adhesion coefficient, desorption coefficient, and surface diffusion rate, which influences nucleation during thin film formation.
In this method, a thin film is selectively formed on a substrate.

第３図（Ａ）および（Ｂ）は選択堆積法の説明図であ
る。まず同図（Ａ）に示すように、基板１上に、基板１
と上記因子の異なる材料から成る薄膜２を所望部分に形
成する。そして、適当な堆積条件によって適当な材料か
ら成る薄膜の堆積を行うと、薄膜３は薄膜２上にのみ成
長し、基板１上には成長しないという現象を生じさせる
ことができる。この現象を利用することで、自己整合的
に成形された薄膜３を成長させることができ、従来のよ
うなレジストを用いたリソグラフィ工程の省略が可能と
なる。FIGS. 3A and 3B are explanatory views of the selective deposition method. First, as shown in FIG.
And a thin film 2 made of a material having different factors described above is formed in a desired portion. Then, when a thin film made of an appropriate material is deposited under appropriate deposition conditions, the phenomenon that the thin film 3 grows only on the thin film 2 and does not grow on the substrate 1 can occur. By utilizing this phenomenon, the thin film 3 formed in a self-aligned manner can be grown, and a conventional lithography process using a resist can be omitted.

このような選択形成法による堆積を行うことができる
材料としては、たとえば基板１としてSiO2、薄膜２とし
てSi、GaAs、窒化シリコン、そして堆積させる薄膜３と
してSi、Ｗ、GaAs、InP等がある。Examples of materials that can be deposited by the selective formation method include SiO 2 as the substrate 1, Si, GaAs, and silicon nitride as the thin film 2, and Si, W, GaAs, InP as the thin film 3 to be deposited. .

第４図は、SiO2の堆積面と窒化シリコンの堆積面との
核形成密度の経時変化を示すグラフである。FIG. 4 is a graph showing the change over time in the nucleation density of the deposition surface of SiO 2 and the deposition surface of silicon nitride.

同グラフが示すように、堆積を開始して間もなくSiO2
上での核形成密度は103cm-2以下で飽和し、20分後でも
その値はほとんど変化しない。As the graph shows, the SiO 2
The nucleation density above saturates below 10 3 cm -2 , and its value hardly changes after 20 minutes.

それに対して窒化シリコン（Si3N4）上では、〜４×1
05cm-2一旦飽和し、それから10分ほど変化しないが、そ
れ以降は急激に増大する。なお、この測定例では、SiCl
4ガスをH2ガスで希釈し、圧力175Torr、温度1000℃の条
件下でCVD法により堆積した場合を示している。他にSiH
4、SiH2Cl2、SiHCl3、SiF4等を反応ガスとして用いて、
圧力、温度等を調整することで同様の作用を得ることが
できる。また、真空蒸着でも可能である。On the other hand, on silicon nitride (Si 3 N 4 ), ~ 4 × 1
0 5 cm -2 It saturates once and then does not change for about 10 minutes, but it increases rapidly after that. In this measurement example, SiCl
The figure shows the case where 4 gases are diluted with H 2 gas and deposited by the CVD method under the conditions of a pressure of 175 Torr and a temperature of 1000 ° C. Besides SiH
4 , SiH 2 Cl 2 , SiHCl 3 , SiF 4 etc. as reaction gas,
The same effect can be obtained by adjusting the pressure, temperature and the like. Also, vacuum deposition is possible.

この場合、SiO2上の核形成はほとんど問題とならない
が、反応ガス中にHClガスを添加することで、SiO2上で
の核形成を更に抑制し、SiO2上でのSiの堆積を皆無にす
ることができる。In this case, nucleation on SiO 2 is hardly a problem, but by adding HCl gas to the reaction gas, nucleation on SiO 2 is further suppressed, and Si is not deposited on SiO 2. Can be

このような現象は、SiO2および窒化シリコンの材料表
面のSiに対する吸着係数、脱離係数、表面拡散係数等の
差によるところが大きいが、Si原子自身によってSiO2が
反応し、蒸気圧が高い一酸化シリコンが生成されること
でSiO2自身がエッチングされ、窒化シリコン上ではこの
ようなエッチング現象は生じないということも選択堆積
を生じさせる原因となっていると考えられる（T.Yoneha
ra,S.Yoshioka,S.Miyazawa Journal of Applied Physic
s 53,6839,1982）。This phenomenon is largely due to the difference in the adsorption coefficient, desorption coefficient, surface diffusion coefficient, etc. of Si on the material surfaces of SiO 2 and silicon nitride, but SiO 2 reacts with the Si atoms themselves and the vapor pressure is high. The fact that SiO 2 itself is etched by the generation of silicon oxide and such an etching phenomenon does not occur on silicon nitride is also considered to be the cause of selective deposition (T. Yoneha
ra, S.Yoshioka, S.Miyazawa Journal of Applied Physic
s 53,6839,1982).

このように堆積面の材料としてSiO2および窒化シリコ
ンを選択し、堆積材料としてシリコンを選択すれば、同
グラフに示すように十分に大きな核形成密度差を得るこ
とができる。なお、ここでは堆積面の材料としてSiO2が
望ましいが、これに限らずSiOxであっても核形成密度差
を得ることができる。If SiO 2 and silicon nitride are selected as the material of the deposition surface and silicon is selected as the deposition material, a sufficiently large difference in nucleation density can be obtained as shown in the graph. Note that, here, SiO 2 is desirable as the material of the deposition surface, but the present invention is not limited thereto, and a difference in nucleation density can be obtained even with SiOx.

勿論、これらの材料に限定されるものではなく、核形
成密度の差が同グラフで示すように核の密度で103倍以
上であれば十分であり、後に例示するような材料によっ
ても堆積膜の十分な選択形成を行うことができる。Of course, the invention is not limited to these materials, it is sufficient if 10 3 times or more in a density of nuclei as shown by the difference the graph of nucleation density, also deposited by a material exemplified later film Can be formed selectively.

この核形成密度差を得る他の方法としては、SiO2上に
局所的にSiやＮ等をイオン注入して過剰にSiやＮ等を有
する領域を形成してもよい。As another method for obtaining this difference in nucleation density, Si or N or the like may be locally ion-implanted into SiO 2 to form a region having excessive Si or N or the like.

このような選択堆積法を利用し、堆積面の材料より核
形成密度の十分大きい核形成ベースを単一の核だけが成
長するように十分微細に形成することによって、その微
細な核形成ベースの存在する箇所だけに単結晶を選択的
に成長させることができる。By using such a selective deposition method, a nucleation base having a nucleation density sufficiently higher than that of the material of the deposition surface is formed fine enough so that only a single nucleus grows. It is possible to selectively grow a single crystal only in the existing portion.

なお、単結晶の選択的成長は、堆積面表面の電子状
態、特にダングリングボンドの状態によって決定される
ために、核形成密度の低い材料（たとえばSiO2）はバル
ク材料である必要はなく、任意の材料や基板等の表面の
みに形成されて上記堆積面を成していればよい。Since the selective growth of a single crystal is determined by the electronic state of the surface of the deposition surface, especially the state of dangling bonds, the material with low nucleation density (for example, SiO 2 ) does not need to be a bulk material. It suffices that it is formed only on the surface of an arbitrary material or substrate to form the above-mentioned deposition surface.

第５図（Ａ）〜（Ｄ）は、多層構造の製造方法の第一
例を示す形成工程図であり、第６図（Ａ）および（Ｂ）
は、第５図（Ａ）および（Ｄ）における基板の斜視図で
ある。FIGS. 5 (A) to 5 (D) are process charts showing a first example of a method for manufacturing a multilayer structure, and FIGS. 6 (A) and 6 (B).
FIG. 6 is a perspective view of the substrate in FIGS. 5A and 5D.

第５図および第６図において、基板４′は第１図に示
す基板101、又は第２図に示すトランジスタ104等が形成
された基板101を示す。In FIGS. 5 and 6, the substrate 4'shows the substrate 101 shown in FIG. 1 or the substrate 101 having the transistor 104 shown in FIG. 2 formed thereon.

まず、第５図（Ａ）および第６図（Ａ）に示すよう
に、基板４′上に、選択堆積を可能にする核形成密度の
小さい堆積面材料層５（たとえばSiO2等）を形成し、そ
の上に核形成密度の大きい材料を薄く堆積させ、リソグ
ラフィ等によってパターニングすることで核形成ベース
６を後述するように単一の各が形成される程度に十分微
細に形成する。また、各形成ベース６とは、上述したよ
うに、SiやＮ等を堆積面材料層５にイオン注入して形成
される過剰にSiやＮ等を有する変質領域も含めるものと
する。First, as shown in FIGS. 5 (A) and 6 (A), a deposition surface material layer 5 (for example, SiO 2 or the like) having a low nucleation density is formed on a substrate 4 ′ so as to enable selective deposition. Then, a material having a high nucleation density is thinly deposited thereon, and patterned by lithography or the like to form the nucleation base 6 fine enough to form each single nucleation base 6 as described later. Further, as described above, each forming base 6 also includes an altered region having excessive Si, N, etc. formed by ion-implanting Si, N, etc. into the deposition surface material layer 5.

次に、堆積条件を適当に設定することによって各形成
ベース６だけに堆積材料の単一の核が形成される。すな
わち、核形成ベース６は、単一の核のみが形成される程
度に十分微細に形成する必要がある。核形成ベース６の
大きさは、材料の種類によって異なるが、数ミクロン以
下であればよい。更に、核は単結晶構造を保ちながら成
長し、第５図（Ｂ）に示すように島状の単結晶粒７とな
る。島状の単結晶粒７が形成されるためには、すでに述
べたように、堆積面材料層５上で全く核形成が起こらな
いように条件を決めることが必要である。Then, by properly setting the deposition conditions, a single nucleus of deposited material is formed only in each forming base 6. That is, the nucleation base 6 needs to be formed fine enough so that only a single nucleus is formed. The size of the nucleation base 6 depends on the type of material, but may be several microns or less. Furthermore, the nuclei grow while maintaining the single crystal structure to form island-shaped single crystal grains 7 as shown in FIG. 5 (B). In order to form the island-shaped single crystal grains 7, as described above, it is necessary to determine conditions so that nucleation does not occur at all on the deposition surface material layer 5.

島状の単結晶粒７は単結晶構造を保ちながら核形成ベ
ース６を中心にして更に成長し、同図（Ｃ）に示すよう
に堆積面材料層５を覆う。The island-shaped single crystal grains 7 further grow around the nucleation base 6 while maintaining the single crystal structure, and cover the deposition surface material layer 5 as shown in FIG.

続いて、エッチング又は研磨によって単結晶粒７を平
坦化し、第５図（Ｄ）および第６図（Ｂ）に示すよう
に、所望の素子を形成することができる単結晶層８が堆
積面材料層５上に形成される。Subsequently, the single crystal grains 7 are flattened by etching or polishing, and as shown in FIGS. 5 (D) and 6 (B), the single crystal layer 8 capable of forming a desired element is a deposition surface material. Formed on layer 5.

こうして、トランジスタ101等が形成された基板４′
上に絶縁層でもある堆積材料層５を挟んで単結晶層８が
形成され、この単結晶層８にトランジスタ102等の電子
素子を形成し、さらに配線および下層とのコンタクトホ
ール等を通常の半導体プロセスによって形成することで
二層の集積回路を構成できる。勿論、上記工程を繰返え
せば、多層構造の三次元集積回路を容易に作製できる。Thus, the substrate 4'on which the transistor 101 and the like are formed
A single crystal layer 8 is formed on top of the deposited material layer 5, which is also an insulating layer, and an electronic element such as a transistor 102 is formed on the single crystal layer 8. Further, wiring and contact holes with lower layers are formed in a normal semiconductor. A two-layer integrated circuit can be formed by forming it by a process. Of course, by repeating the above steps, a three-dimensional integrated circuit having a multilayer structure can be easily manufactured.

第７図（Ａ）〜（Ｄ）は、多層構造の製造方法の第二
例を示す形成工程図であり、第８図（Ａ）および（Ｂ）
は、第７図（Ａ）および（Ｄ）における基板の斜視図で
ある。7 (A) to 7 (D) are process charts showing a second example of the method for manufacturing a multilayer structure, and FIGS. 8 (A) and 8 (B).
FIG. 7 is a perspective view of the substrate in FIGS. 7A and 7D.

第７図（Ａ）および第８図（Ａ）に示すように、電子
素子が形成されている基板４′上に、堆積面材料層５
（ここでは絶縁層でもあるSiO2層）が形成され、その上
に距離ｌを隔てて上記選択堆積を可能とする核形成ベー
ス12を十分に小さく配置する。この距離ｌは、たとえば
半導体素子を形成するために必要とされる単結晶領域の
大きさと同じか又はそれ以上に設定される。As shown in FIG. 7 (A) and FIG. 8 (A), the deposition surface material layer 5 is formed on the substrate 4 ′ on which the electronic element is formed.
(Here, an SiO 2 layer which is also an insulating layer) is formed, and a nucleation base 12 that enables the above selective deposition is arranged sufficiently small thereon with a distance 1 therebetween. This distance 1 is set to be equal to or larger than the size of a single crystal region required for forming a semiconductor element, for example.

次に、適当な堆積条件によって核形成ベース12だけに
堆積材料の単一の核が形成される。すなわち、核形成ベ
ース12は、単一の核のみが形成される程度に十分微細に
形成する必要がある。核形成ベース12の大きさは、材料
の種類によって異なるが、数ミクロン以下であればよ
い。更に、核は単結晶構造を保ちながら成長し、第７図
（Ｂ）に示すように島状の単結晶粒13となる。島状の単
結晶粒13が形成されるためには、すでに述べたように、
堆積面材料層５上で全く核形成が起こらないように条件
を決めることが必要である。A single nucleus of deposited material is then formed only on the nucleation base 12 by suitable deposition conditions. That is, the nucleation base 12 needs to be formed fine enough so that only a single nucleus is formed. The size of the nucleation base 12 depends on the type of material, but may be several microns or less. Further, the nuclei grow while maintaining the single crystal structure to form island-shaped single crystal grains 13 as shown in FIG. 7 (B). In order to form the island-shaped single crystal grains 13, as described above,
It is necessary to determine the conditions so that no nucleation occurs on the deposition surface material layer 5.

島状の単結晶粒13の基板法線方向の結晶方位は、堆積
面材料および堆積する材料の界面エネルギを最小にする
ように一定に決まる。なぜならば、表面あるいは界面エ
ネルギは結晶面によって異方性を有するからである。し
かしながら、すでに述べたように、非晶質面上における
面内の結晶方位は決定されない。The crystal orientation of the island-shaped single crystal grains 13 in the substrate normal direction is determined so as to minimize the interfacial energy between the deposition surface material and the deposited material. This is because the surface or interface energy has anisotropy depending on the crystal plane. However, as described above, the in-plane crystal orientation on the amorphous plane is not determined.

島状の単結晶粒13は更に成長して、第７図（Ｃ）に示
すように隣りの単結晶粒13と接触するが、堆積面内の結
晶方位は一定ではないために、核形成ベース12の中間位
置に結晶粒界14が形成される。The island-shaped single crystal grains 13 grow further and come into contact with the adjacent single crystal grains 13 as shown in FIG. 7 (C), but the crystal orientation in the deposition plane is not constant. A grain boundary 14 is formed at an intermediate position of 12.

続いて、単結晶粒13は三次元的に成長するが、成長速
度の遅い結晶面がファセットとして現われるために、エ
ッチング又は研磨によって表面の平坦化を行い、更に粒
界14の部分を除去して、第７図（Ｄ）および第８図
（Ｂ）に示すように粒界を含まない単結晶の薄膜15を格
子状に形成する。この単結晶薄膜15の大きさは、上述し
たように核形成ベース12の間隔ｌによって決定される。
すなわち、核形成ベース12の形成パターンを適当に定め
ることによって、粒界の位置を制御することができ、所
望の大きさの単結晶を所望の配列で形成することができ
る。Subsequently, the single crystal grains 13 grow three-dimensionally, but since the crystal planes with a slow growth rate appear as facets, the surface is flattened by etching or polishing, and further the portion of the grain boundaries 14 is removed. As shown in FIGS. 7 (D) and 8 (B), a single crystal thin film 15 containing no grain boundaries is formed in a lattice shape. The size of the single crystal thin film 15 is determined by the interval 1 of the nucleation base 12 as described above.
That is, by appropriately defining the formation pattern of the nucleation base 12, the position of the grain boundary can be controlled, and a single crystal having a desired size can be formed in a desired arrangement.

こうして、基板４′上に絶縁層でもある堆積材料層５
を挟んで単結晶層15が形成され、この単結晶層15に本実
施例のようにMOSトランジスタ103および104等の電子素
子を通常の半導体プロセスによって形成することで第１
図又は第２図に示す集積回路を構成できる。勿論、上記
工程を繰返えせば、多層構造の集積回路を容易に作製で
きる。Thus, the deposited material layer 5 which is also an insulating layer on the substrate 4 '
A single crystal layer 15 is formed so as to sandwich the semiconductor element between them, and electronic elements such as the MOS transistors 103 and 104 are formed in the single crystal layer 15 by a normal semiconductor process as in the present embodiment.
The integrated circuit shown in FIG. 2 or FIG. 2 can be constructed. Of course, by repeating the above steps, an integrated circuit having a multilayer structure can be easily manufactured.

第９図（Ａ）〜（Ｃ）は、多層構造の製造方法の第三
例を示す形成工程図であり、第10図（Ａ）および（Ｂ）
は、第９図（Ａ）および（Ｃ）における基板の斜視図で
ある。FIGS. 9 (A) to 9 (C) are formation process diagrams showing a third example of the method for manufacturing a multilayer structure, and FIGS. 10 (A) and 10 (B).
FIG. 9 is a perspective view of the substrate in FIGS. 9 (A) and 9 (C).

まず、第９図（Ａ）および第10図（Ａ）に示すよう
に、基板４′上に、堆積面材料層18（ここでは絶縁層で
もあるSiO2層）を形成し、堆積面材料層18に必要な大き
さおよび形状の凹部16を形成し、その中に十分に微細な
核形成ベース12を形成する。First, as shown in FIGS. 9 (A) and 10 (A), a deposition surface material layer 18 (here, an SiO 2 layer which is also an insulating layer) is formed on the substrate 4 ′, and the deposition surface material layer is formed. A recess 16 of the required size and shape is formed in 18 and a sufficiently fine nucleation base 12 is formed therein.

続いて、第９図（Ｂ）に示すように、第一実施例と同
様にして島状の単結晶粒13を成長させる。Then, as shown in FIG. 9B, island-shaped single crystal grains 13 are grown in the same manner as in the first embodiment.

そして、第９図（Ｃ）および第10図（Ｂ）に示すよう
に、単結晶粒13が凹部16を埋めるまで成長させ、単結晶
層17を形成する。Then, as shown in FIG. 9 (C) and FIG. 10 (B), the single crystal grains 13 are grown until they fill the recesses 16 to form a single crystal layer 17.

本実施例では、凹部16内に単結晶粒13が成長するため
に、平坦化および粒界部分の除去工程が不要となる。In this embodiment, since the single crystal grains 13 grow in the concave portions 16, the steps of flattening and removing the grain boundary portion are not required.

こうして、基板４′上に絶縁層でもある堆積材料層18
を挟んで単結晶層17が島状に形成され、この単結晶層17
にトランジスタ等の電子素子を通常の半導体プロセスに
よって形成する。Thus, the deposited material layer 18 which is also an insulating layer on the substrate 4 '
The single crystal layer 17 is formed in an island shape with the single crystal layer 17 interposed therebetween.
Then, an electronic element such as a transistor is formed by an ordinary semiconductor process.

（具体例） 次に、上記実施例における単結晶層の具体的形成方法
を第７図に示す第二例を中心に説明する。(Specific Example) Next, a specific method of forming the single crystal layer in the above-described embodiment will be described focusing on the second example shown in FIG.

Sit単結晶基板４′上にSiO2層５を形成する。勿論、
金属、半導体、磁性体、圧電体、絶縁体等の任意の基板
上に、スパッタ法、CVD法、真空蒸着法等を用いて基板
表面にSiO2層を形成してもよい。なお、堆積面材料とし
てはSiO2が望ましいが、SiOxとしてｘの値を変化させた
ものであってもよい。The SiO 2 layer 5 is formed on the Sit single crystal substrate 4 ′. Of course,
The SiO 2 layer may be formed on the surface of the substrate by sputtering, CVD, vacuum deposition, or the like on any substrate such as metal, semiconductor, magnetic substance, piezoelectric substance, or insulator. As the deposition surface material is SiO 2 is desirable it may be those obtained by changing the value of x as SiO x.

こうして形成されたSiO2層５上に減圧気相成長法によ
って窒化シリコン層（ここではSi3N4層）５を異種材料
として堆積させ、通常のリソグラフィ技術又はＸ線、電
子線若しくはイオン線を用いたリソグラフィ技術で窒化
シリコン層をパターニングし、数ミクロン以下、望まし
くは〜１μｍ以下の微小な核形成ベース12を形成する。A silicon nitride layer (here, a Si 3 N 4 layer) 5 is deposited as a different material on the SiO 2 layer 5 thus formed by a low pressure vapor phase epitaxy method, and an ordinary lithography technique or X-ray, electron beam or ion beam is applied. The silicon nitride layer is patterned by the used lithographic technique to form a fine nucleation base 12 having a size of several microns or less, preferably ˜1 μm or less.

続いて、HClとH2と、SiH2Cl2、SiCl4、SiH Cl3、SiF4
若しくはSiH4との混合ガスを用いて上記SiO2層５上にSi
を選択的に成長させる。その際の基板温度は700〜1000
℃、圧力は約100 Torrである。Then, HCl and H 2 , SiH 2 Cl 2 , SiCl 4 , SiH Cl 3 , SiF 4
Or, using a mixed gas of SiH 4 and Si on the SiO 2 layer 5,
Grow selectively. The substrate temperature at that time is 700-1000
C, pressure is about 100 Torr.

数十分程度の時間で、SiO2上の窒化シリコンの微細な
核形成ベース12を中心として、単結晶のSiの粒13が成長
し、最適の成長条件とすることで、その大きさは数十μ
ｍ以上に成長する。The single crystal Si grains 13 grow around the fine nucleation base 12 of silicon nitride on SiO 2 in about several tens of minutes. Ten μ
Grows to m or more.

続いて、SiとSiO2との間にエッチング速度差がある反
応性イオンエッチング（RIE）によって、Siのみをエッ
チングして平坦化し、さらに粒界部分を除去して島状の
単結晶シリコン層15が形成される。なお、単結晶粒13の
表面の凹凸が大きい場合は、機械的研磨を行った後にエ
ッチングを行う。Then, by reactive ion etching (RIE) in which there is a difference in etching rate between Si and SiO 2 , only Si is flattened by etching, and further grain boundary portions are removed to form an island-shaped single crystal silicon layer 15 Is formed. If the surface of the single crystal grain 13 has large irregularities, etching is performed after mechanical polishing.

このようにして形成された大きさ数十μｍ以上で粒界
を含まない単結晶シリコン層15に、MOSトランジスタ103
および104を形成すると、単結晶シリコンウエハに形成
したものに劣らない特性を示した。また、多数の素子を
配列させる場合でも単結晶シリコン層15を既に配列した
状態で形成することができるために、製造工程が簡略化
される。The MOS transistor 103 is formed in the single crystal silicon layer 15 having a size of several tens of μm or more and including no grain boundary formed in this way.
And 104 were shown to be as good as those formed on the single crystal silicon wafer. Further, even when a large number of elements are arranged, the single crystal silicon layer 15 can be formed in the already arranged state, so that the manufacturing process is simplified.

また、隣接する単結晶シリコン層15とはSiO2によって
電気的に分離されているために、相補型電界効果トラン
ジスタ（Ｃ−MOS）を構成しても、相互の干渉がない。
また、素子の活性層の厚さが、Siウエハを用いた場合よ
り薄いために、放射線を照射された時に発生するウエハ
内の電荷による誤動作がなくなる。更に、寄生容量が低
下するために、素子の高速化が図れる。また、任意の基
板が使用できるために、Siウエハを用いるよりも、大面
積基板上に単結晶層を低コストで形成することができ
る。更に、他の半導体、圧電体、誘電体等の基板上にも
単結晶層を形成できるために、多機能の三次元集積回路
を実現することができる。Further, since it is electrically separated from the adjacent single crystal silicon layer 15 by SiO 2 , even if a complementary field effect transistor (C-MOS) is formed, there is no mutual interference.
Further, since the thickness of the active layer of the element is smaller than that of the case where a Si wafer is used, malfunction due to electric charges in the wafer generated when the radiation is applied is eliminated. Further, since the parasitic capacitance is reduced, the speed of the device can be increased. Further, since an arbitrary substrate can be used, a single crystal layer can be formed on a large-area substrate at a lower cost than when a Si wafer is used. Furthermore, since a single crystal layer can be formed over another substrate such as a semiconductor, a piezoelectric substance, or a dielectric substance, a multifunctional three-dimensional integrated circuit can be realized.

（窒化シリコンの組成） これまで述べてきたような堆積面材料と核形成ベース
との十分な核形成密度差を得るには、Si3N4に限定され
るものではなく、窒化シリコンの組成を変化させたもの
でもよい。(Silicon Nitride Composition) In order to obtain a sufficient nucleation density difference between the deposition surface material and the nucleation base as described above, the composition is not limited to Si 3 N 4. It may be changed.

RFプラズマ中でSiH4ガスとNH3ガスとを分解させて低
温で窒化シリコン膜を形成するプラズマCVD法では、SiH
4ガスとNH3ガスとの流量比を変化させることで、堆積す
る窒化シリコン膜のSiとＮの組成比を大幅に変化させる
ことができる。In the plasma CVD method of decomposing SiH 4 gas and NH 3 gas in RF plasma to form a silicon nitride film at low temperature, SiH
By changing the flow rate ratio between the 4 gas and the NH 3 gas, the composition ratio of Si and N in the deposited silicon nitride film can be changed significantly.

第12図は、SiH4とNH3の流量比と形成された窒化シリ
コン膜中のSiおよびＮの組成比との関係を示したグラフ
である。FIG. 12 is a graph showing the relationship between the flow ratio of SiH 4 and NH 3 and the composition ratio of Si and N in the formed silicon nitride film.

この時の堆積条件は、RF出力175W、基板温度380℃で
あり、SiH4ガス流量を300cc/minに固定し、NH3ガスの流
量を変化させた。同グラフに示すようにNH3/SiH4のガス
流量比を４〜10へ変化させると、窒化シリコン膜中のSi
/N比は1.1〜0.58に変化することがオージェ電子分光法
によって明らかとなった。The deposition conditions at this time were an RF output of 175 W and a substrate temperature of 380 ° C., the SiH 4 gas flow rate was fixed at 300 cc / min, and the NH 3 gas flow rate was changed. As shown in the graph, when the gas flow ratio of NH 3 / SiH 4 was changed from 4 to 10, Si in the silicon nitride film was changed.
Auger electron spectroscopy revealed that the / N ratio varied from 1.1 to 0.58.

また、減圧CVD法でSiH2 Cl2ガスとNH3ガスとを導入
し、0.3Torrの減圧下、温度約300℃の条件で形成した窒
化シリコン膜の組成は、ほぼ化学量論比であるSi3N4（S
i/N＝0.75）に近いものであった。Further, the composition of the silicon nitride film formed by introducing SiH 2 Cl 2 gas and NH 3 gas by a low pressure CVD method under the condition of a pressure of 0.3 Torr and a temperature of about 300 ° C. is almost stoichiometric. 3 N 4 (S
It was close to i / N = 0.75).

また、SiをアンモニアあるいはN2中で約1200℃で熱処
理すること（熱窒化法）で形成される窒化シリコン膜
は、その形成方法が熱平衡下で行われるために、更に化
学量論比に近い組成を得ることができる。Further, the silicon nitride film formed by heat-treating Si in ammonia or N 2 at about 1200 ° C. (thermal nitriding method) is closer to the stoichiometric ratio because the forming method is performed under thermal equilibrium. The composition can be obtained.

以上の様に種々の方法で形成した窒化シリコンをSiの
核形成密度がSiO2より高い堆積面材料として用いて上記
Siの核を成長させると、その組成比により核形成密度に
差が生じる。Using silicon nitride formed by various methods as described above as a deposition surface material with a higher nucleation density of Si than SiO 2,
When a Si nucleus is grown, the composition ratio causes a difference in nucleation density.

第13図は、Si/N組成比と核形成密度との関係を示すグ
ラフである。同グラフに示すように、窒化シリコン膜の
組成を変化させることで、その上に成長するSiの核形成
密度は大幅に変化する。この時の核形成条件は、SiCl4
ガスを175Torrに減圧し、1000℃でH2と反応させてSiを
生成させる。FIG. 13 is a graph showing the relationship between the Si / N composition ratio and the nucleation density. As shown in the graph, by changing the composition of the silicon nitride film, the nucleation density of Si grown on it changes significantly. The nucleation conditions at this time are SiCl 4
The gas is depressurized to 175 Torr and reacted with H 2 at 1000 ° C. to generate Si.

このように窒化シリコンの組成によって核形成密度が
変化する現象は、単一の核を成長させる程度に十分微細
に形成される核形成ベースとしての窒化シリコンの大き
さに影響を与える。すなわち、核形成密度が大きい組成
を有する窒化シリコンは、非常に微細に形成しない限
り、単一の核を形成することができない。The phenomenon that the nucleation density changes depending on the composition of silicon nitride affects the size of silicon nitride as a nucleation base that is finely formed to the extent that a single nucleus is grown. That is, silicon nitride having a composition with a high nucleation density cannot form a single nucleus unless it is formed very finely.

したがって、核形成密度と、単一の核が選択できる最
適な窒化シリコンの大きさとを選択する必要がある。た
とえば〜105cm-2の核形成密度を得る堆積条件では、窒
化シリコンの大きさは約４μｍ以下であれば単一の核を
選択できる。Therefore, it is necessary to select the nucleation density and the optimum silicon nitride size with which a single nucleus can be selected. For example, under deposition conditions that yield nucleation densities of ~ 10 5 cm -2 , single nuclei can be selected if the size of silicon nitride is less than about 4 μm.

（イオン注入による核形成ベースの形成） Siに対して核形成密度差を実現する方法として、核形
成密度の低い堆積面材料であるSiO2の表面に局所的にS
i,N,P,B,F,Ar,He,C,As,Ga,Ge等をイオン注入してSiO2の
堆積面に変質領域を形成し、この変質領域を核形成密度
の高い堆積面材料としても良い。(Formation of Nucleation Base by Ion Implantation) As a method for realizing a difference in nucleation density with respect to Si, S is locally formed on the surface of SiO 2 which is a deposition surface material having a low nucleation density.
i, N, P, B, F, Ar, He, C, As, Ga, and Ge, such as ion implantation to form an affected region in the deposition surface of the SiO 2, high deposition surface of nucleation density The affected region Good as a material.

例えば、SiO2表面をレジストで多い、所望の箇所を露
光、現像、溶解させてSiO2表面を部分的に表出させる。For example, a desired portion of the SiO 2 surface is covered with a resist, and a desired portion is exposed, developed, and dissolved to partially expose the SiO 2 surface.

続いて、SiF4ガスをソースガスとして用い、Siイオン
を10keVで１×1016〜１×1018cm-2の密度でSiO2表面に
打込む。これによる投影飛程は114Åであり、SiO2表面
ではSi濃度が〜1022cm-3に達する。SiO2はもともと非晶
質であるために、Siイオンを注入した領域も非晶質であ
る。Then, SiF 4 gas is used as a source gas, and Si ions are implanted into the SiO 2 surface at a density of 1 × 10 16 to 1 × 10 18 cm -2 at 10 keV. The projected range is 114Å, and the Si concentration reaches ~ 10 22 cm -3 on the SiO 2 surface. Since SiO 2 is originally amorphous, the region where Si ions are implanted is also amorphous.

なお、変質領域を形成するには、レジストをマスクと
してイオン注入を行うこともできるが、集束イオンビー
ム技術を用いて、レジストマスクを使用せずに絞られた
SiイオンをSiO2表面に注入してもよい。In addition, in order to form the altered region, ion implantation can be performed using a resist as a mask, but the focused ion beam technique was used to narrow down without using a resist mask.
Si ions may be implanted on the SiO 2 surface.

こうしてイオン注入を行った後、レジストを剥離する
ことで、SiO2面にSiが過剰な変質領域が形成される。こ
のような変質領域が形成されたSiO2堆積面にSiを気相成
長させる。After the ion implantation is performed in this manner, the resist is peeled off, so that an altered region having excessive Si is formed on the SiO 2 surface. Si is vapor-phase grown on the SiO 2 deposition surface where such altered regions are formed.

第14図は、Siイオンの注入量と核形成密度との関係を
示すグラフである。FIG. 14 is a graph showing the relationship between the implantation amount of Si ions and the nucleation density.

同グラフに示すように、Si+注入量が多い程、核形成
密度が増大することがわかる。As shown in the graph, it can be seen that the nucleation density increases as the Si + implantation amount increases.

したがって、変質領域を十分微細に形成することで、
この品質領域を核形成ベースとしてSiの単一の核を成長
させることができ、上述したように単結晶を成長させる
ことができる。Therefore, by forming the altered region fine enough,
A single nucleus of Si can be grown using this quality region as a nucleation base, and a single crystal can be grown as described above.

なお、変質領域を単一の核が成長する程度に十分微細
に形成することは、レジストのパターニングや、集束イ
オンビームのビームを絞ることによって容易に達成され
る。Note that forming the altered region in a fine enough size to grow a single nucleus can be easily achieved by patterning the resist or narrowing the beam of the focused ion beam.

（CVD以外のSi堆積方法） Siの選択核形成による単結晶の成長は、CVD法だけで
はなく、Siを真空中（＜10-6Torr）で電子銃により蒸発
させ、加熱した基板に堆積させる方法も用いられる。特
に、超高真空中（＜10-9Torr）での蒸着であるMBE（Mol
ecular Beam Epitaxy）法では、基板温度900℃以上でSi
ビームとSiO2が反応を始め、SiO2上でのSiの核形成は皆
無になることが知られている（T.Yonehara,S,Yoshioka
and S.Miyazawa Journal of Applied Physics 53,10,p6
839,1983）。(Si deposition method other than CVD) Single crystal growth by selective nucleation of Si is not limited to the CVD method, but Si is evaporated in an electron gun in a vacuum (<10 -6 Torr) and deposited on a heated substrate. Methods are also used. In particular, MBE (Mol), which is vapor deposition in ultra-high vacuum (<10 -9 Torr)
In the ecular Beam Epitaxy method, the substrate temperature is 900 ° C or higher.
It is known that the beam and SiO 2 begin to react, and there is no nucleation of Si on SiO 2 (T.Yonehara, S, Yoshioka).
and S. Miyazawa Journal of Applied Physics 53,10, p6
839,1983).

この現象を利用してSiO2上に点在させた微小な窒化シ
リコンに完全な選択性をもってSiの単一の核を形成し、
そこに単結晶Siを成長させることができた。この時の堆
積条件は、真空度10-8Torr以下、Siビーム強度9.7×10
14atoms/cm2・sec、基板温度900℃〜1000℃であった。Utilizing this phenomenon, a single nucleus of Si is formed with complete selectivity on minute silicon nitride scattered on SiO 2 .
It was possible to grow single crystal Si there. At this time, the deposition conditions are vacuum degree of 10 -8 Torr or less, Si beam intensity of 9.7 × 10
14 atoms / cm 2 · sec, substrate temperature 900 ℃ ~ 1000 ℃.

この場合、SiO2＋Si→2SiO↑という反応により、SiO
という蒸気圧の著しく高い反応生成物が形成され、この
蒸発によるSiO2自身のSiによるエッチングが生起してい
る。In this case, the reaction of SiO 2 + Si → 2SiO ↑ results in SiO
A reaction product having a remarkably high vapor pressure is formed, and this evaporation causes the etching of SiO 2 itself by Si.

これに対して、窒化シリコン上では上記エッチング現
象は起こらず、核形成、そして堆積が生じている。On the other hand, the above-mentioned etching phenomenon does not occur on silicon nitride, but nucleation and deposition occur.

このことから核形成密度の高い堆積面材料としては、
窒化シリコン以外に、タンタル酸化物（Ta2O5）、窒化
シリコン酸化物（SiON）等を使用しても同様の効果を得
ることができる。したがって、これらの材料を微小形成
して上記核形成ベースとすることで、同様に単結晶を成
長させることができる。From this, as a deposition surface material with high nucleation density,
Similar effects can be obtained by using tantalum oxide (Ta 2 O 5 ), silicon nitride oxide (SiON) or the like other than silicon nitride. Therefore, a single crystal can be similarly grown by finely forming these materials as the nucleation base.

なお、これまで述べた堆積面材料、核形成ベースおよ
び堆積材料の組合せは、上記各実施例に示したものだけ
ではなく、十分な核形成密度差を有する材料の組合せで
あればよいことは明らかである。したがって、選択堆積
可能なGaAsやInP等の化合物半導体の場合にも、上記結
晶成長法によって単結晶、単結晶群を形成することがで
きる。It should be noted that the combination of the deposition surface material, the nucleation base, and the deposition material described above is not limited to those shown in each of the above-described examples, and it is clear that a combination of materials having a sufficient nucleation density difference may be used. Is. Therefore, even in the case of a compound semiconductor such as GaAs or InP that can be selectively deposited, a single crystal or a single crystal group can be formed by the crystal growth method.

［発明の効果］ 以上詳細に説明したように、本発明による半導体装置
の製造方法は、核形成ベースを中心として単結晶を成長
させる選択結晶成長法によって絶縁材料上に良質の単結
晶層を形成でき、高性能の絶縁ゲート型トランジスタが
作製できる。そのために、下地基板の材料に関係なく集
積回路を構成でき、しかも、浮遊容量が少なく高速動作
が可能で、ラッチアップ現象等のない集積回路を低価格
で提供することができる。[Effects of the Invention] As described in detail above, in the method for manufacturing a semiconductor device according to the present invention, a high-quality single crystal layer is formed on an insulating material by a selective crystal growth method in which a single crystal is grown around a nucleation base. Therefore, a high performance insulated gate transistor can be manufactured. Therefore, an integrated circuit can be configured regardless of the material of the base substrate, and the floating capacitance is small, high-speed operation is possible, and an integrated circuit without a latch-up phenomenon can be provided at a low price.

【図面の簡単な説明】[Brief description of drawings]

第１図は、本発明による半導体装置の一実施例の概略的
断面図、 第２図は、本発明による半導体装置の第二実施例の概略
的断面図、 第３図（Ａ）および（Ｂ）は選択堆積法の説明図、 第４図は、SiO2の堆積面と窒化シリコンの堆積面との核
形成密度の経時変化を示すグラフ、 第５図（Ａ）〜（Ｄ）は、多層構造の製造方法の第一例
を示す形成工程図、 第６図（Ａ）および（Ｂ）は、第５図（Ａ）および
（Ｄ）における基板の斜視図、 第７図（Ａ）〜（Ｄ）は、多層構造の製造方法の第二例
を示す形成工程図、 第８図（Ａ）および（Ｂ）は、第７図（Ａ）および
（Ｄ）における基板の斜視図、 第９図（Ａ）〜（Ｃ）は、多層構造の製造方法の第三例
を示す形成工程図、 第10図（Ａ）および（Ｂ）は、第９図（Ａ）および
（Ｃ）における基板の斜視図、 第11図は、SiH4とNH3の流量比と形成された窒化シリコ
ン膜中のSiおよびＮの組成比との関係を示したグラフ、 第12図は、Si/N組成比と核形成密度との関係を示すグラ
フ、 第13図は、Siイオンの注入量と核形成密度との関係を示
すグラフである。 101……基板 102……絶縁層 103……ｎチャネルMOSトランジスタ 104……ｐチャネルMOSトランジスタ 105……核形成ベース 106……単結晶シリコン層 107……ゲート絶縁膜 108……ゲート電極 111……層間絶縁層 ４′……所望基板 ５、18、20……堆積面材料層 ６、12……核形成ベース ８、15、17……単結晶層 14……粒界FIG. 1 is a schematic sectional view of an embodiment of a semiconductor device according to the present invention, FIG. 2 is a schematic sectional view of a second embodiment of a semiconductor device according to the present invention, FIGS. 3 (A) and (B). ) Is an explanatory view of the selective deposition method, FIG. 4 is a graph showing changes over time in nucleation density between the SiO 2 deposition surface and the silicon nitride deposition surface, and FIGS. 5 (A) to 5 (D) are multilayers. FIG. 6 (A) and FIG. 6 (B) are perspective views of the substrate in FIGS. 5 (A) and (D), and FIGS. 7 (A) to 7 (). D) is a forming process diagram showing a second example of the manufacturing method of the multilayer structure, FIGS. 8A and 8B are perspective views of the substrate in FIGS. 7A and 7D, and FIG. (A)-(C) is a process chart showing a third example of a method for producing a multilayer structure, and FIGS. 10 (A) and (B) are the substrates in FIGS. 9 (A) and (C). FIG. 11 is a graph showing the relationship between the flow rate ratio of SiH 4 and NH 3 and the composition ratio of Si and N in the formed silicon nitride film. FIG. 12 is the Si / N composition ratio. And FIG. 13 is a graph showing the relationship between the implantation amount of Si ions and the nucleation density. 101 ... Substrate 102 ... Insulating layer 103 ... N-channel MOS transistor 104 ... P-channel MOS transistor 105 ... Nucleation base 106 ... Monocrystalline silicon layer 107 ... Gate insulating film 108 ... Gate electrode 111. Interlayer insulating layer 4 '... Desired substrate 5, 18, 20 ... Deposition surface material layer 6, 12 ... Nucleation base 8, 15, 17 ... Single crystal layer 14 ... Grain boundary

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/00 ３０１ Ｈ０１Ｌ 27/12 Ｚ 27/08 ３３１ 29/78 ６１８Ａ 27/092 ６１３Ａ 27/12 27/08 ３２１Ｇ 29/786 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical display location H01L 27/00 301 H01L 27/12 Z 27/08 331 29/78 618A 27/092 613A 27/12 27/08 321G 29/786

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】絶縁ゲート型トランジスタを有する半導体
装置の製造方法において、 表面に絶縁層を有する基板を用意し、 該絶縁層の表面の一部に、該絶縁層よりも核形成密度が
高くかつ成長して単結晶になる核が唯一形成されるに充
分微細な非晶質の異種材料からなる面を設け、 気相成長により該非晶質の異種材料からなる面上に形成
された核を成長させて単結晶の半導体領域を形成し、 該半導体領域に該絶縁ゲート型トランジスタのソース、
ドレイン、チャネル領域を形成することを特徴とする半
導体装置の製造方法。1. A method of manufacturing a semiconductor device having an insulated gate transistor, wherein a substrate having an insulating layer on its surface is prepared, and a part of the surface of said insulating layer has a higher nucleation density than that of said insulating layer. A surface composed of an amorphous dissimilar material that is fine enough to form only a single nucleus that grows into a single crystal is formed, and the nuclei formed on the surface composed of the amorphous dissimilar material are grown by vapor phase growth. A single crystal semiconductor region is formed, and the source of the insulated gate transistor is formed in the semiconductor region.
A method of manufacturing a semiconductor device, which comprises forming a drain and a channel region. 【請求項２】ｐチャネルMOSトランザシスタとｎチャネ
ルMOSトランジスタとを有するCMOS回路を含む半導体装
置の製造方法において、 該ｐ又はｎチャネルMOSトランジスタのうちの一方を基
板の絶縁性表面上に形成し、 該一方のトランジスタが形成された基板の表面上に絶縁
層を形成し、 該絶縁層の表面の一部に、該絶縁層よりも核形成密度が
高くかつ成長して単結晶になる核が唯一形成されるに充
分微細な非晶質の異種材料からなる面を設け、 気相成長により該非晶質の異種材料からなる面上に形成
された核を成長させて単結晶の半導体領域を形成し、 該半導体領域に該ｐ又はｎチャネルMOSトランジスタの
うちの他方のソース、ドレイン、チャネル領域を形成
し、 該一方のトランジスタと他方のトランジスタとを該絶縁
層に設けたコンタクトホールを通して接続することを特
徴とする半導体装置の製造方法。2. A method of manufacturing a semiconductor device including a CMOS circuit having a p-channel MOS transistor and an n-channel MOS transistor, wherein one of the p-channel and n-channel MOS transistors is formed on an insulating surface of a substrate. An insulating layer is formed on the surface of the substrate on which the one transistor is formed, and nuclei having a higher nucleation density than the insulating layer and growing into a single crystal are formed on a part of the surface of the insulating layer. A single-crystal semiconductor region is formed by providing a single plane of amorphous heterogeneous material that is sufficiently fine to be formed and growing the nuclei formed on the surface of the amorphous heterogeneous material by vapor phase growth. A contact in which the other source, drain, or channel region of the p- or n-channel MOS transistor is formed in the semiconductor region, and the one transistor and the other transistor are provided in the insulating layer. A method for manufacturing a semiconductor device, which comprises connecting through a hole.
JP61162130A 1986-06-30 1986-07-11 Method for manufacturing semiconductor device Expired - Fee Related JP2515301B2 (en)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP61162130A JP2515301B2 (en) 1986-07-11 1986-07-11 Method for manufacturing semiconductor device
EP87305789A EP0251767A3 (en) 1986-06-30 1987-06-30 Insulated gate type semiconductor device and method of producing the same
CA000541058A CA1290077C (en) 1986-06-30 1987-06-30 Semiconductor device with single crystal layer grown from single nucleus
AU74946/87A AU588700B2 (en) 1986-06-30 1987-06-30 Semiconductor device and method for producing the same
US07/974,340 US5422302A (en) 1986-06-30 1992-11-10 Method for producing a three-dimensional semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61162130A JP2515301B2 (en) 1986-07-11 1986-07-11 Method for manufacturing semiconductor device

Publications (2)

Publication Number Publication Date
JPS6318655A JPS6318655A (en) 1988-01-26
JP2515301B2 true JP2515301B2 (en) 1996-07-10

Family

ID=15748608

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61162130A Expired - Fee Related JP2515301B2 (en) 1986-06-30 1986-07-11 Method for manufacturing semiconductor device

Country Status (1)

Country Link
JP (1) JP2515301B2 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5856322A (en) * 1981-09-29 1983-04-04 Nec Corp Manufacture of semiconductor substrate
JPS5918196A (en) * 1982-07-21 1984-01-30 Hitachi Ltd Preparation of thin film of single crystal
JPS60178620A (en) * 1984-02-24 1985-09-12 Nec Corp Manufacture of semiconductor substrate
JPS61121433A (en) * 1984-11-19 1986-06-09 Sharp Corp Semiconductor substrate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5856322A (en) * 1981-09-29 1983-04-04 Nec Corp Manufacture of semiconductor substrate
JPS5918196A (en) * 1982-07-21 1984-01-30 Hitachi Ltd Preparation of thin film of single crystal
JPS60178620A (en) * 1984-02-24 1985-09-12 Nec Corp Manufacture of semiconductor substrate
JPS61121433A (en) * 1984-11-19 1986-06-09 Sharp Corp Semiconductor substrate

Also Published As

Publication number Publication date
JPS6318655A (en) 1988-01-26

Similar Documents

Publication Publication Date Title
JP2516604B2 (en) Method for manufacturing complementary MOS integrated circuit device
US5422302A (en) Method for producing a three-dimensional semiconductor device
US5269876A (en) Process for producing crystal article
US5236546A (en) Process for producing crystal article
JPH0782996B2 (en) Crystal formation method
US4999313A (en) Preparation of a semiconductor article using an amorphous seed to grow single crystal semiconductor material
JPH0812906B2 (en) Method for manufacturing photoelectric conversion device
JP2596547B2 (en) Solar cell and method of manufacturing the same
JPH0828470B2 (en) Semiconductor memory device
JP2505754B2 (en) Method for manufacturing photoelectric conversion device
JPH0812905B2 (en) Photoelectric conversion device and manufacturing method thereof
JPS6344717A (en) Manufacture of crystal and crystalline articles obtained by said manufacture
US5155058A (en) Method of making semiconductor memory device
JP2695413B2 (en) Manufacturing method of crystal substrate
JPH02191320A (en) Crystal product and its manufacture
JP2900588B2 (en) Crystal article forming method
JP2651144B2 (en) Manufacturing method of crystal substrate
JPH07120753B2 (en) Semiconductor memory device and manufacturing method thereof
JP2515301B2 (en) Method for manufacturing semiconductor device
JP2525773B2 (en) Semiconductor device and manufacturing method thereof
JP2651145B2 (en) Manufacturing method of semiconductor substrate
JPS63119254A (en) Semiconductor memory device
JPH04373121A (en) Manufacture of crystal base material
JPS63234512A (en) Electronic circuit device
JPH04162515A (en) Manufacture of crystal base material

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees