JP2514594Y2 - スイッチング電源のスイッチングｆｅｔ駆動回路 - Google Patents
スイッチング電源のスイッチングｆｅｔ駆動回路Info
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- JP2514594Y2 JP2514594Y2 JP1990053465U JP5346590U JP2514594Y2 JP 2514594 Y2 JP2514594 Y2 JP 2514594Y2 JP 1990053465 U JP1990053465 U JP 1990053465U JP 5346590 U JP5346590 U JP 5346590U JP 2514594 Y2 JP2514594 Y2 JP 2514594Y2
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- fet
- switching
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Description
【考案の詳細な説明】 ［産業上の利用分野］ 本考案はスイッチング電源のスイッチングFET駆動回
路に関する。
路に関する。
［従来の技術］ 第２図は従来のスイッチング電源を示し、第２図に示
すように交流入力電源を全波整流してなる直流入力電圧
源１に１次側と２次側とを絶縁したトランス２の１次巻
線とMOS型等のスイッチングFET3との直列回路を接続
し、トランス２の２次巻線を整流平滑回路４を介して出
力端子に接続し、出力端子に負荷５を接続して、直流入
力電圧源１をトランス２の１次巻線に印加し、このトラ
ンス２の１次側に流れる電流をスイッチングFET3によっ
て直列にスイッチング制御することによりトランス２の
２次巻線に電圧を誘起させ、この誘起された電圧を整流
平滑回路４で整流平滑し負荷５に一定の出力電圧を供給
する。また、スイッチング電源は定電圧制御用の帰還ル
ープを備え、これは検出回路６によって出力電圧を検出
して基準電圧と比較し、この比較された信号をフォトカ
プラ７を介してコントロールIC8に内蔵された図示しな
いPWM回路に供給し、このPWM回路から出力される駆動信
号により駆動回路９を介して前記スイッチングFET3をス
イッチング制御する。10はコントロールIC8用の電源で
ある。
すように交流入力電源を全波整流してなる直流入力電圧
源１に１次側と２次側とを絶縁したトランス２の１次巻
線とMOS型等のスイッチングFET3との直列回路を接続
し、トランス２の２次巻線を整流平滑回路４を介して出
力端子に接続し、出力端子に負荷５を接続して、直流入
力電圧源１をトランス２の１次巻線に印加し、このトラ
ンス２の１次側に流れる電流をスイッチングFET3によっ
て直列にスイッチング制御することによりトランス２の
２次巻線に電圧を誘起させ、この誘起された電圧を整流
平滑回路４で整流平滑し負荷５に一定の出力電圧を供給
する。また、スイッチング電源は定電圧制御用の帰還ル
ープを備え、これは検出回路６によって出力電圧を検出
して基準電圧と比較し、この比較された信号をフォトカ
プラ７を介してコントロールIC8に内蔵された図示しな
いPWM回路に供給し、このPWM回路から出力される駆動信
号により駆動回路９を介して前記スイッチングFET3をス
イッチング制御する。10はコントロールIC8用の電源で
ある。
スイッチングFET3の駆動回路９はコントロールIC8の
＋Vcc端子に電流制限用抵抗11を介してNPN型駆動トラン
ジスタ12のコレクタを接続し、この駆動トランジスタ12
とPNP型駆動トランジスタ13とをプシュプル接続し、こ
の駆動トランジスタ13のコレクタをマイナス側入力ライ
ンに接続し、双方の駆動トランジスタ12,13のエミッタ
同士を接続した接続点をゲート信号出力端として抵抗14
を介してスイッチングFET3のゲートに接続し、双方の駆
動トランジスタ12,13のベース同士を接続した接続点を
駆動信号入力端として抵抗15とスピードアップ用コンデ
ンサ16とからなるスピードアップ回路17を介してコント
ロールIC8の駆動信号出力端子に接続している。尚、抵
抗14はスイッチングスピードのコントロール用及びノイ
ズ防止用である。そして、コントロールIC8から出力さ
れる駆動信号がＨレベルのとき、この信号はスピードア
ップ回路17を介して双方駆動トランジスタ12,13の各ベ
ースに加えられ、NPN型駆動トランジスタ12はオン動作
しPNP型駆動トランジスタ13はカットオフとなり、電流
制限用抵抗11を介してコレクタ電流が駆動トランジスタ
12に流れ、この駆動トランジスタ12からの信号によりス
イッチングFET3にゲートバイアス電圧が供給されスイッ
チングFET3がターンオンする。また、コントロールIC8
から出力される駆動信号がＬレベルのとき、このＬレベ
ル信号が双方の駆動トランジスタ12,13の各ベースに加
えられ、駆動トランジスタ12はカットオフし駆動トラン
ジスタ13はオン動作するためスイッチングFET3のゲート
容量に蓄積された電荷は駆動トランジスタ13を通して急
速に放電し、スイッチングFET3のターンオフ時間を短く
する。また、スピードアップ回路17により駆動トランジ
スタ12,13のベースのインピーダンスが低くなり駆動ト
ランジスタ12,13の応答が速くなる。
＋Vcc端子に電流制限用抵抗11を介してNPN型駆動トラン
ジスタ12のコレクタを接続し、この駆動トランジスタ12
とPNP型駆動トランジスタ13とをプシュプル接続し、こ
の駆動トランジスタ13のコレクタをマイナス側入力ライ
ンに接続し、双方の駆動トランジスタ12,13のエミッタ
同士を接続した接続点をゲート信号出力端として抵抗14
を介してスイッチングFET3のゲートに接続し、双方の駆
動トランジスタ12,13のベース同士を接続した接続点を
駆動信号入力端として抵抗15とスピードアップ用コンデ
ンサ16とからなるスピードアップ回路17を介してコント
ロールIC8の駆動信号出力端子に接続している。尚、抵
抗14はスイッチングスピードのコントロール用及びノイ
ズ防止用である。そして、コントロールIC8から出力さ
れる駆動信号がＨレベルのとき、この信号はスピードア
ップ回路17を介して双方駆動トランジスタ12,13の各ベ
ースに加えられ、NPN型駆動トランジスタ12はオン動作
しPNP型駆動トランジスタ13はカットオフとなり、電流
制限用抵抗11を介してコレクタ電流が駆動トランジスタ
12に流れ、この駆動トランジスタ12からの信号によりス
イッチングFET3にゲートバイアス電圧が供給されスイッ
チングFET3がターンオンする。また、コントロールIC8
から出力される駆動信号がＬレベルのとき、このＬレベ
ル信号が双方の駆動トランジスタ12,13の各ベースに加
えられ、駆動トランジスタ12はカットオフし駆動トラン
ジスタ13はオン動作するためスイッチングFET3のゲート
容量に蓄積された電荷は駆動トランジスタ13を通して急
速に放電し、スイッチングFET3のターンオフ時間を短く
する。また、スピードアップ回路17により駆動トランジ
スタ12,13のベースのインピーダンスが低くなり駆動ト
ランジスタ12,13の応答が速くなる。
［考案が解決しようとする課題］ 上記従来技術においては、コントロールIC8の＋Vcc端
子と駆動トランジスタ12との間に電流制限用抵抗11を挿
入接続してコレクタ電流を制限する必要があるため部品
点数が増加するとともに、トランス２の１次電流のスイ
ッチング速度つまりスイッチング周波数を高くすると駆
動信号がＬレベルのとき駆動トランジスタ13が直ちにオ
ン動作しても駆動トランジスタ12は直ちにはカットオフ
しないことがあり、この場合には双方の駆動トランジス
タ12,13がオン状態になってトランジスタ12、13に過電
流が流れて破壊するという不都合を発生し高周波化に適
応できないという問題があった。
子と駆動トランジスタ12との間に電流制限用抵抗11を挿
入接続してコレクタ電流を制限する必要があるため部品
点数が増加するとともに、トランス２の１次電流のスイ
ッチング速度つまりスイッチング周波数を高くすると駆
動信号がＬレベルのとき駆動トランジスタ13が直ちにオ
ン動作しても駆動トランジスタ12は直ちにはカットオフ
しないことがあり、この場合には双方の駆動トランジス
タ12,13がオン状態になってトランジスタ12、13に過電
流が流れて破壊するという不都合を発生し高周波化に適
応できないという問題があった。
そこで本考案は部品点数の削減および高周波のスイッ
チング制御を可能にするスイッチング電源のスイッチン
グFET駆動回路を提供することを目的とする。
チング制御を可能にするスイッチング電源のスイッチン
グFET駆動回路を提供することを目的とする。
［課題を解決するための手段］ 本考案はトランスの一次巻線とスイッチングFETとの
直列回路を直流入力電圧源に接続し、前記トランスの２
次巻線を整流平滑回路を介して出力端子に接続し、帰還
ループを介して出力に基づく駆動信号によって前記スイ
ッチングFETをオン，オフ制御するスイッチング電源に
おいて、前記スイッチングFETの駆動回路は、プッシュ
プル接続された駆動FETのソースと駆動トランジスタの
エミッタとの接続点を前記スイッチングFETのゲート出
力端とし、前記駆動FETのゲートと前記駆動トランジス
タのベースの接続点を駆動信号入力端とするとともに、
前記駆動FETのドレインを電圧供給端子に接続し、前記
駆動トランジスタのコレクタを前記直流入力電圧源のマ
イナス側入力ラインに接続したものである。
直列回路を直流入力電圧源に接続し、前記トランスの２
次巻線を整流平滑回路を介して出力端子に接続し、帰還
ループを介して出力に基づく駆動信号によって前記スイ
ッチングFETをオン，オフ制御するスイッチング電源に
おいて、前記スイッチングFETの駆動回路は、プッシュ
プル接続された駆動FETのソースと駆動トランジスタの
エミッタとの接続点を前記スイッチングFETのゲート出
力端とし、前記駆動FETのゲートと前記駆動トランジス
タのベースの接続点を駆動信号入力端とするとともに、
前記駆動FETのドレインを電圧供給端子に接続し、前記
駆動トランジスタのコレクタを前記直流入力電圧源のマ
イナス側入力ラインに接続したものである。
［作用］ 上記構成によって、駆動FETのオン抵抗が比較的高い
ため従来の電流制限用の抵抗が不要となるとともに、駆
動信号がＨレベルのとき、駆動FETがターンオフし、こ
れによってスイッチングFETにゲートバイアス電圧が供
給されると駆動FETのソース電位が高くなり駆動FETがタ
ーンオフする。このため、駆動信号がＬレベルのとき駆
動FETと駆動トランジスタが同時にオン状態となり短絡
するという不都合が防止され、高周波スイッチング制御
が可能になる。
ため従来の電流制限用の抵抗が不要となるとともに、駆
動信号がＨレベルのとき、駆動FETがターンオフし、こ
れによってスイッチングFETにゲートバイアス電圧が供
給されると駆動FETのソース電位が高くなり駆動FETがタ
ーンオフする。このため、駆動信号がＬレベルのとき駆
動FETと駆動トランジスタが同時にオン状態となり短絡
するという不都合が防止され、高周波スイッチング制御
が可能になる。
［実施例］ 以下，本考案の一実施例を添付図面を参照にして説明
する。尚、第２図と同一部分に同一符号を付し同一箇所
の説明は省略する。
する。尚、第２図と同一部分に同一符号を付し同一箇所
の説明は省略する。
第１図は本考案の一実施例を示し、直流入力電圧源１
をトランス２の１次巻線に印加し、このトランス２の１
次電流をスイッチングFET3によって直列にスイッチング
制御し、２次巻線に誘起された電圧を整流平滑回路４で
整流平滑して負荷５に供給するとともに、帰還ループに
よって出力に応じた駆動信号によりスイッチングFET3を
オン，オフ制御することは第２図と同一である。スイッ
チングFET3の駆動回路9AはコントロールIC8の電圧供給
端子である＋Vcc端子にMOS型駆動FET18のドレインを接
続し、この駆動FET18とPNP型の駆動トランジスタ13とを
プッシュプル接続し、この駆動トランジスタ13のコレク
タを直流入力電圧源１のマイナス側入力ラインに接続
し、駆動FET18のソースと駆動トランジスタ13のエミッ
タを接続した接続点をゲート信号出力端として抵抗14を
介してスイッチングFET3のゲートに接続し、駆動FET18
のゲートと駆動トランジスタ13のベースを接続した接続
点を駆動信号入力端としてコントロールIC8の駆動信号
出力端子に接続し、駆動トランジスタ13のベースにスピ
ードアップ回路17を挿入接続している。
をトランス２の１次巻線に印加し、このトランス２の１
次電流をスイッチングFET3によって直列にスイッチング
制御し、２次巻線に誘起された電圧を整流平滑回路４で
整流平滑して負荷５に供給するとともに、帰還ループに
よって出力に応じた駆動信号によりスイッチングFET3を
オン，オフ制御することは第２図と同一である。スイッ
チングFET3の駆動回路9AはコントロールIC8の電圧供給
端子である＋Vcc端子にMOS型駆動FET18のドレインを接
続し、この駆動FET18とPNP型の駆動トランジスタ13とを
プッシュプル接続し、この駆動トランジスタ13のコレク
タを直流入力電圧源１のマイナス側入力ラインに接続
し、駆動FET18のソースと駆動トランジスタ13のエミッ
タを接続した接続点をゲート信号出力端として抵抗14を
介してスイッチングFET3のゲートに接続し、駆動FET18
のゲートと駆動トランジスタ13のベースを接続した接続
点を駆動信号入力端としてコントロールIC8の駆動信号
出力端子に接続し、駆動トランジスタ13のベースにスピ
ードアップ回路17を挿入接続している。
次に上記構成につき、その作用を説明すると、駆動信
号がＨレベルのとき、この信号はスピードアップ回路17
を介して駆動FET18にゲートバイアス電圧を供給すると
ともに、駆動トランジスタ13にベース電圧を供給し、駆
動FET18はターンオンするとともに駆動トランジスタ13
はカットオフとなり、駆動FET18に内蔵されたオン抵抗
によって制限された電流が駆動FET18を通し抵抗14を介
してスイッチングFET3のゲートに流れゲートバイアス電
圧が供給されてスイッチングFET3がターンオンする。こ
の場合、スイッチングFET3のゲート容量に電荷が蓄積さ
れることにより駆動FET18のソース電位が高くなり駆動F
ET18はターンオフする。また、駆動信号がＬレベルのと
き、このＬレベル信号が駆動FET18のゲートおよび駆動
トランジスタ13のベースに加えられ、駆動FET18のオフ
状態において駆動トランジスタ13がオン動作しスイッチ
ングFET3のゲート容量に蓄積された電荷は駆動トランジ
スタ13を通して急速に放電しスイッチングFET3のターン
オフ時間を短くする。
号がＨレベルのとき、この信号はスピードアップ回路17
を介して駆動FET18にゲートバイアス電圧を供給すると
ともに、駆動トランジスタ13にベース電圧を供給し、駆
動FET18はターンオンするとともに駆動トランジスタ13
はカットオフとなり、駆動FET18に内蔵されたオン抵抗
によって制限された電流が駆動FET18を通し抵抗14を介
してスイッチングFET3のゲートに流れゲートバイアス電
圧が供給されてスイッチングFET3がターンオンする。こ
の場合、スイッチングFET3のゲート容量に電荷が蓄積さ
れることにより駆動FET18のソース電位が高くなり駆動F
ET18はターンオフする。また、駆動信号がＬレベルのと
き、このＬレベル信号が駆動FET18のゲートおよび駆動
トランジスタ13のベースに加えられ、駆動FET18のオフ
状態において駆動トランジスタ13がオン動作しスイッチ
ングFET3のゲート容量に蓄積された電荷は駆動トランジ
スタ13を通して急速に放電しスイッチングFET3のターン
オフ時間を短くする。
このように上記実施例においては、駆動FET18に内蔵
されたオン抵抗によって駆動FET18に流れる電流が制限
されるため、従来の電流制限用抵抗11が不要になり部品
点数の削減を図ることができる。また、駆動信号がＨレ
ベルにおいて駆動FET18がターンオンしスイッチングFET
3のゲートに電荷が蓄積されることにより駆動FET18のソ
ース電位が上昇し駆動FET18がターンオフするため、駆
動信号がＬレベルにおいて駆動トランジスタ13がオン動
作した時点では駆動FET18が確実にオフ状態になり、ス
イッチング周波数を高くしても駆動FET18と駆動トラン
ジスタ13が同時にオンして駆動FET18と駆動トランジス
タ13とが過電流によって破壊するという不都合を発生す
ることを防止でき、高周波化を可能にすることができ
る。
されたオン抵抗によって駆動FET18に流れる電流が制限
されるため、従来の電流制限用抵抗11が不要になり部品
点数の削減を図ることができる。また、駆動信号がＨレ
ベルにおいて駆動FET18がターンオンしスイッチングFET
3のゲートに電荷が蓄積されることにより駆動FET18のソ
ース電位が上昇し駆動FET18がターンオフするため、駆
動信号がＬレベルにおいて駆動トランジスタ13がオン動
作した時点では駆動FET18が確実にオフ状態になり、ス
イッチング周波数を高くしても駆動FET18と駆動トラン
ジスタ13が同時にオンして駆動FET18と駆動トランジス
タ13とが過電流によって破壊するという不都合を発生す
ることを防止でき、高周波化を可能にすることができ
る。
なお、本考案は上記実施例に限定されるものではな
く、本考案の要旨の範囲内において種々の変形実施が可
能である。例えばスイッチング電源はフォワード型に限
らずフライバック型等の各種タイプに適用することがで
き、またスイッチングFET,駆動FETの種類は適宜選定す
ることができる。またスピードアップ回路は駆動FETの
ゲートと駆動トランジスタのベースとの接続点とコント
ロールICの出力端子との間に挿入接続してもよく、また
スピードアップ回路を省略してもよい。また駆動回路を
コントロールICに内蔵してもよい。
く、本考案の要旨の範囲内において種々の変形実施が可
能である。例えばスイッチング電源はフォワード型に限
らずフライバック型等の各種タイプに適用することがで
き、またスイッチングFET,駆動FETの種類は適宜選定す
ることができる。またスピードアップ回路は駆動FETの
ゲートと駆動トランジスタのベースとの接続点とコント
ロールICの出力端子との間に挿入接続してもよく、また
スピードアップ回路を省略してもよい。また駆動回路を
コントロールICに内蔵してもよい。
［考案の効果］ 本考案はトランスの一次巻線とスイッチングFETとの
直列回路を直流入力電圧源に接続し、前記トランスの２
次巻線を整流平滑回路を介して出力端子に接続し、帰還
ループを介して出力に基づく駆動信号によって前記スイ
ッチングFETをオン，オフ制御するスイッチング電源に
おいて、前記スイッチングFETの駆動回路は、プッシュ
プル接続された駆動FETのソースと駆動トランジスタの
エミッタとの接続点を前記スイッチングFETのゲート出
力端とし、前記駆動FETのゲートと前記駆動トランジス
タのベースの接続点を駆動信号入力端とするとともに、
前記駆動FETのドレインを電圧供給端子に接続し、前記
駆動トランジスタのコレクタを前記直流入力電圧源のマ
イナス側入力ラインに接続したものであり、部品点数の
削減および高周波のスイッチング制御を可能にするスイ
ッチング電源のスイッチングFET駆動回路を提供でき
る。
直列回路を直流入力電圧源に接続し、前記トランスの２
次巻線を整流平滑回路を介して出力端子に接続し、帰還
ループを介して出力に基づく駆動信号によって前記スイ
ッチングFETをオン，オフ制御するスイッチング電源に
おいて、前記スイッチングFETの駆動回路は、プッシュ
プル接続された駆動FETのソースと駆動トランジスタの
エミッタとの接続点を前記スイッチングFETのゲート出
力端とし、前記駆動FETのゲートと前記駆動トランジス
タのベースの接続点を駆動信号入力端とするとともに、
前記駆動FETのドレインを電圧供給端子に接続し、前記
駆動トランジスタのコレクタを前記直流入力電圧源のマ
イナス側入力ラインに接続したものであり、部品点数の
削減および高周波のスイッチング制御を可能にするスイ
ッチング電源のスイッチングFET駆動回路を提供でき
る。
第１図は本考案の一実施例を示す回路構成図、第２図は
従来例を示す回路構成図である。 １……直流入力電圧源 ２……トランス ３……スイッチングFET ４……整流平滑回路 9A……駆動回路 13……駆動トランジスタ 18……駆動FET
従来例を示す回路構成図である。 １……直流入力電圧源 ２……トランス ３……スイッチングFET ４……整流平滑回路 9A……駆動回路 13……駆動トランジスタ 18……駆動FET
Claims (1)
- 【請求項１】トランスの一次巻線とスイッチングFETと
の直列回路を直流入力電圧源に接続し、前記トランスの
２次巻線を整流平滑回路を介して出力端子に接続し、帰
還ループを介して出力に基づく駆動信号によって前記ス
イッチングFETをオン，オフ制御するスイッチング電源
において、前記スイッチングFETの駆動回路は、プッシ
ュプル接続された駆動FETのソースと駆動トランジスタ
のエミッタとの接続点を前記スイッチングFETのゲート
出力端とし、前記駆動FETのゲートと前記駆動トランジ
スタのベースの接続点を駆動信号入力端とするととも
に、前記駆動FETのドレインを電圧供給端子に接続し、
前記駆動トランジスタのコレクタを前記直流入力電圧源
のマイナス側入力ラインに接続したことを特徴とするス
イッチング電源のスイッチングFET駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990053465U JP2514594Y2 (ja) | 1990-05-21 | 1990-05-21 | スイッチング電源のスイッチングｆｅｔ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990053465U JP2514594Y2 (ja) | 1990-05-21 | 1990-05-21 | スイッチング電源のスイッチングｆｅｔ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0414485U JPH0414485U (ja) | 1992-02-05 |
| JP2514594Y2 true JP2514594Y2 (ja) | 1996-10-23 |
Family
ID=31574672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990053465U Expired - Lifetime JP2514594Y2 (ja) | 1990-05-21 | 1990-05-21 | スイッチング電源のスイッチングｆｅｔ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2514594Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01249207A (ja) * | 1988-03-29 | 1989-10-04 | Mitsubishi Heavy Ind Ltd | オンラインロールグラインダ装置におけるロール研削方法 |
-
1990
- 1990-05-21 JP JP1990053465U patent/JP2514594Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0414485U (ja) | 1992-02-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |