JP2511495B2 - Nonvolatile semiconductor memory device - Google Patents
Nonvolatile semiconductor memory deviceInfo
- Publication number
- JP2511495B2 JP2511495B2 JP63123788A JP12378888A JP2511495B2 JP 2511495 B2 JP2511495 B2 JP 2511495B2 JP 63123788 A JP63123788 A JP 63123788A JP 12378888 A JP12378888 A JP 12378888A JP 2511495 B2 JP2511495 B2 JP 2511495B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- floating gate
- transistor
- oxide film
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） この発明は不揮発性半導体記憶装置、特に電気的に書
込み・消去が可能なEEPROMセルに関するものである。The present invention relates to a nonvolatile semiconductor memory device, and more particularly to an electrically writable / erasable EEPROM cell.
（従来の技術） 従来のEEPROMセルの断面図を第４図に示す。この図に
おいて、１はＰ型シリコン基板で、表面上は、選択的に
形成された厚いフィールド酸化膜２によりアクティブ領
域とフィールド領域に分けられる。そして、アクティブ
領域にメモリトランジスタ３と選択トランジスタ４が形
成される。メモリトランジスタ３は、一部に薄膜部5aを
有する第１のゲート酸化膜５と、その上のフローティン
グゲート電極６と、その上の第２のゲート酸化膜７と、
その上の制御ゲート電極８と、基板内に形成されたドレ
イン・ソースの一対のＮ型拡散層9a,9bからなり、ドレ
イン領域としての一方のＮ型拡散層9aは、前記第１のゲ
ート酸化膜５の薄膜部5a下を含んで所定領域に形成され
る。一方、選択トランジスタ４は、前記メモリトランジ
スタ３の第１のゲート酸化膜５の延長部分であるゲート
酸化膜10と、その上のゲート電極11と、基板内に形成さ
れたドレイン・ソースとしての一対のＮ型拡散層12a,12
bからなり、一方のＮ型拡散層12bは前記メモリトランジ
スタ３のドレイン領域としてのＮ型拡散層9aと一体にし
て設けられる。そして、このようにしてメモリトランジ
スタ３と選択トランジスタ４を形成した基板１上の全面
は中間絶縁膜13で覆われ、この中間絶縁膜13にはコンタ
クトホール14a,14b,14c,14dが開けられる。そして、そ
のコンタクトホール14a,14b,14c,14dを通して選択トラ
ンジスタ４のＮ型拡散層12a,ゲート電極11,メモリトラ
ンジスタ３の制御ゲート電極8,N型拡散層9bに各々接続
されるようにビット線15a,選択線15b,ワード線15c,接地
線15dが設けられる。(Prior Art) A cross-sectional view of a conventional EEPROM cell is shown in FIG. In this figure, 1 is a P-type silicon substrate, and the surface is divided into an active region and a field region by a thick field oxide film 2 selectively formed. Then, the memory transistor 3 and the selection transistor 4 are formed in the active region. The memory transistor 3 has a first gate oxide film 5 partially having a thin film portion 5a, a floating gate electrode 6 thereon, and a second gate oxide film 7 thereon.
It is composed of a control gate electrode 8 thereabove and a pair of drain-source N-type diffusion layers 9a and 9b formed in the substrate. One N-type diffusion layer 9a as a drain region is formed by the first gate oxidation. It is formed in a predetermined region including the thin film portion 5a of the film 5. On the other hand, the select transistor 4 includes a gate oxide film 10 which is an extension of the first gate oxide film 5 of the memory transistor 3, a gate electrode 11 on the gate oxide film 10, and a pair of drain and source formed in the substrate. N-type diffusion layers 12a, 12
One of the N type diffusion layers 12b is formed integrally with the N type diffusion layer 9a as the drain region of the memory transistor 3. Then, the entire surface of the substrate 1 on which the memory transistor 3 and the selection transistor 4 are formed in this way is covered with an intermediate insulating film 13, and contact holes 14a, 14b, 14c, 14d are opened in this intermediate insulating film 13. The bit line is connected to the N-type diffusion layer 12a of the selection transistor 4, the gate electrode 11, the control gate electrode 8 of the memory transistor 3 and the N-type diffusion layer 9b through the contact holes 14a, 14b, 14c and 14d. 15a, a selection line 15b, a word line 15c, and a ground line 15d are provided.
このように構成された従来のEEPROMセルの等価回路図
を第５図に示す。選択トランジスタ４とメモリトランジ
スタ３がビット線15aと接地間に直列に接続され、選択
トランジスタ４のゲート電極11は選択線15bに、メモリ
トランジスタ３の制御ゲート電極８はワード線15cに接
続される。An equivalent circuit diagram of the conventional EEPROM cell thus configured is shown in FIG. The selection transistor 4 and the memory transistor 3 are connected in series between the bit line 15a and the ground, the gate electrode 11 of the selection transistor 4 is connected to the selection line 15b, and the control gate electrode 8 of the memory transistor 3 is connected to the word line 15c.
（発明が解決しようとする課題） しかるに、以上のような従来のEEPROMセルは、メモリ
トランジスタ３と選択トランジスタ４を有して１セル２
トランジスタ構成となるため、セル面積が大きく、高集
積化に不向きであるという問題点があった。(Problems to be Solved by the Invention) However, the conventional EEPROM cell as described above includes the memory transistor 3 and the selection transistor 4 and is formed as one cell 2
Since it has a transistor structure, there is a problem that the cell area is large and it is not suitable for high integration.
この発明は上記の点に鑑みなされたもので、高集積化
に適したEEPROMセルを提供することを目的とする。The present invention has been made in view of the above points, and an object thereof is to provide an EEPROM cell suitable for high integration.
（課題を解決するための手段） この発明では、ゲート絶縁膜、第１層ポリシリコンか
らなるフローティングゲート電極、およびソール・ドレ
イン拡散層からなるMOS型トランジスタを半導体基板に
形成し、さらにこのMOS型トランジスタ上に絶縁膜を挟
んで前記フローティングゲート電極と容量結合して第２
層ポリシリコンからなる制御ゲート電極と消去ゲート電
極を設けてEEPROMセルを構成する。(Means for Solving the Problem) In the present invention, a MOS type transistor including a gate insulating film, a floating gate electrode made of first layer polysilicon, and a sole / drain diffusion layer is formed on a semiconductor substrate. A floating gate electrode is capacitively coupled on the transistor with an insulating film interposed between the second gate and the second gate electrode.
An EEPROM cell is constructed by providing a control gate electrode and an erase gate electrode made of polysilicon.
（作 用） このようなEEPROMセルにおいては、MOS型トランジス
タのソースからドレインへ走る電子が、ゲート絶縁膜の
障壁を越えて制御ゲート電極の高電圧を引かれてフロー
ティングゲート電極へ飛び込むことにより、書込みが行
われる。一方、消去は、フローティングゲート電極から
消去ゲート電極への電界放出による。そして、このよう
なEEPROMセルは、１セル１トランジスタ構成である。(Operation) In such an EEPROM cell, the electrons running from the source to the drain of the MOS transistor cross the barrier of the gate insulating film, pull the high voltage of the control gate electrode, and jump into the floating gate electrode. Writing is done. On the other hand, erasing is based on field emission from the floating gate electrode to the erasing gate electrode. Further, such an EEPROM cell has a one-cell one-transistor configuration.
（実施例） 以下この発明の一実施例を髄面を参照して説明する。
第１図はこの発明の一実施例を示し、（ａ）はゲート酸
化膜を省略して示す斜視図、（ｂ）は平面図、（ｃ）は
（ｂ）のｃ−ｃ線断面図、（ｄ）は（ｂ）のｄ−ｄ線断
面図である。この図において、21はＰ型シリコン基板で
あり、表面上は、選択的に形成された厚いフィールド酸
化膜22により帯状のアクティブ領域23とその他のフィー
ルド領域24に分けられる。そして、アクティブ領域23の
基板表面には第１のゲート酸化膜25が形成されており、
その上には、所定位置において、フローティングゲート
電極26が重なっている。このフローティングゲート電極
26は第１層ポリシリコンからなり、詳しくは前記第１の
ゲート酸化膜25上（アクティブ領域23上）を通って両端
がフィールド酸化膜22上（フィールド領域24上）に延在
するように設けられる。そして、このフローティングゲ
ート電極26をマスクとしてイオン注入することにより、
アクティブ領域23には、前記フローティングゲート電極
26の両側に配置されるようにしてソース・ドレインのＮ
型拡散層27a,27bが形成されており、このＮ型拡散層27
a,27bとフローティングゲート電極26および第１のゲー
ト酸化膜25によりMOS型トランジスタが構成される。ま
た、フローティングゲート電極26上は第２のゲート酸化
膜28で覆われており、その上には、共に第２層ポリシリ
コンからなる制御ゲート電極29と消去ゲート電極30が前
記フローティングゲート電極26に重なって該フローティ
ングゲート電極26と容量結合するように設けられる。こ
こで、制御ゲート電極29はフローティングゲート電極26
上で一部切欠かれており、その切欠部31に消去ゲート電
極30の先端が挿入されることにより、該消去ゲート電極
30がフィールド領域24上でフローティングゲート電極26
に重なり容量結合している。そして、このようにしてMO
S型トランジスタや制御・消去ゲート電極29,30を形成し
た基板21上の全面は中間絶縁膜32で覆われており、この
中間絶縁膜32を主とした基板21表面の絶縁膜にはMOS型
トランジスタのソース・ドレイン領域（Ｎ型拡散層27a,
27b），制御・消去ゲート電極29,30に到達するようにコ
ンタクトホール33が開けられ、そのコンタクトホール33
を通してMOS型トランジスタのドレイン領域（Ｎ型拡散
層27b）にはビット線34、消去ゲート電極30には選択線3
5、制御ゲート電極29には第２図の等価回路図で示すよ
うにワード線36、MOS型トランジスタのソース領域（Ｎ
型拡散層27a）には同等価回路図で示すように接地線37
が各々接続される。(Embodiment) An embodiment of the present invention will be described below with reference to the marrow.
FIG. 1 shows an embodiment of the present invention, (a) is a perspective view showing a gate oxide film omitted, (b) is a plan view, (c) is a sectional view taken along line cc of (b), (D) is a sectional view taken along the line dd of (b). In this figure, 21 is a P-type silicon substrate, and the surface is divided into a band-shaped active region 23 and other field regions 24 by a thick field oxide film 22 selectively formed. Then, a first gate oxide film 25 is formed on the substrate surface of the active region 23,
The floating gate electrode 26 is overlapped on it at a predetermined position. This floating gate electrode
Numeral 26 is made of first layer polysilicon, and more specifically, it is provided so as to extend on the first gate oxide film 25 (on the active region 23) so that both ends thereof extend on the field oxide film 22 (on the field region 24). To be Then, by implanting ions using the floating gate electrode 26 as a mask,
The floating gate electrode is formed in the active region 23.
Source and drain N are arranged on both sides of 26
The type diffusion layers 27a and 27b are formed, and the N type diffusion layer 27 is formed.
A MOS transistor is formed by a, 27b, the floating gate electrode 26, and the first gate oxide film 25. Further, the floating gate electrode 26 is covered with a second gate oxide film 28, and a control gate electrode 29 and an erase gate electrode 30 both of which are made of second layer polysilicon are formed on the floating gate electrode 26. It is provided so as to overlap and capacitively couple with the floating gate electrode 26. Here, the control gate electrode 29 is the floating gate electrode 26.
The erase gate electrode 30 is partially notched above and the tip of the erase gate electrode 30 is inserted into the notch 31 so that the erase gate electrode 30
30 is floating gate electrode 26 on field region 24
Capacitively overlapped with. And in this way MO
The entire surface of the substrate 21 on which the S-type transistors and the control / erase gate electrodes 29 and 30 are formed is covered with an intermediate insulating film 32. Source / drain region of transistor (N-type diffusion layer 27a,
27b), a contact hole 33 is formed so as to reach the control / erase gate electrodes 29, 30, and the contact hole 33
Through the bit line 34 in the drain region (N type diffusion layer 27b) of the MOS transistor and the select line 3 in the erase gate electrode 30.
5, the control gate electrode 29 has a word line 36 as shown in the equivalent circuit diagram of FIG.
The type diffusion layer 27a) has a ground wire 37 as shown in the equivalent circuit diagram.
Are connected respectively.
このようなEEPROMセルは、第２図の等価回路図に示す
ようにビット線34と接地間に１つのMOS型トラジスタが
接続され、そのフローティングゲート電極26に制御ゲー
ト電極29と消去ゲート電極30が容量結合し、制御ゲート
電極29がワード線36、消去ゲート電極30が選択線35に接
続された回路構成となる。In such an EEPROM cell, as shown in the equivalent circuit diagram of FIG. 2, one MOS type transistor is connected between the bit line 34 and the ground, and the floating gate electrode 26 has the control gate electrode 29 and the erase gate electrode 30. The circuit configuration is capacitively coupled, in which the control gate electrode 29 is connected to the word line 36 and the erase gate electrode 30 is connected to the select line 35.
そして、このようなEEPROMセルは、ビット線34とワー
ド線36を通してMOS型トランジスタのドレイン（Ｎ型拡
散層27b）と制御ゲート電極29に高電圧（約20V）を印加
することにより、MOS型トランジスタのソース（Ｎ型拡
散層27a）からドレイン（Ｎ型拡散層27b）に走る電子が
第１のゲート酸化膜25の障壁を越えて制御ゲート電極29
の高電圧に引かれてフローティングゲート電極26に飛び
込むことにより、書込みが行われる。一方、MOS型トラ
ンジスタのドレイン（ビット線34）を接地電位、制御ゲ
ート電極29（ワード線36）を５〜15V程度の低電圧、消
去ゲート電極30（選択線35）を20〜30V程度の高電圧に
設定することにより、フローティングゲート電極26から
の消去ゲート電極30への電界放出により消去が行われ
る。そして、このようなEEPROMセルは１セル１トランジ
スタ構成であり、従来の１セル２トランジスタ構成より
セル面積を縮小でき、高集積化を図ることができる。In such an EEPROM cell, a high voltage (about 20V) is applied to the drain (N type diffusion layer 27b) of the MOS type transistor and the control gate electrode 29 through the bit line 34 and the word line 36, whereby the MOS type transistor is formed. Running from the source (N-type diffusion layer 27a) to the drain (N-type diffusion layer 27b) of the control gate electrode 29 exceeds the barrier of the first gate oxide film 25.
The writing is performed by being pulled by the high voltage and jumping into the floating gate electrode 26. On the other hand, the drain (bit line 34) of the MOS transistor is at the ground potential, the control gate electrode 29 (word line 36) is at a low voltage of about 5 to 15 V, and the erase gate electrode 30 (select line 35) is at a high voltage of about 20 to 30 V. By setting the voltage, erasing is performed by field emission from the floating gate electrode 26 to the erasing gate electrode 30. Further, such an EEPROM cell has a one-cell / one-transistor configuration, and the cell area can be reduced as compared with the conventional one-cell / two-transistor configuration, and high integration can be achieved.
上記のようなEEPROMセルは第３図（ａ）〜（ｄ）に示
すようにして製造される。なお、第３図（ａ）〜（ｄ）
の各々は左側に平面図、中央に平面図のＩ−Ｉ線断面
図、右側に平面図のII−II線断面図を示す。The above EEPROM cell is manufactured as shown in FIGS. 3 (a) to 3 (d). In addition, FIG. 3 (a) to (d)
Each of these shows a plan view on the left side, a sectional view taken along the line I-I of the plan view at the center, and a sectional view taken on the line II-II of the plan view at the right side.
まず第３図（ａ）に示すように、Ｐ型シリコン基板21
の表面を通常のLOCOS法で選択酸化して選択的に厚いフ
ィールド酸化膜22を形成することにより、基板21上を帯
状のアクティブ領域23とその他のフィールド領域24に分
ける。First, as shown in FIG. 3A, a P-type silicon substrate 21
The surface of the substrate is selectively oxidized by a normal LOCOS method to selectively form a thick field oxide film 22, so that the substrate 21 is divided into a belt-shaped active region 23 and other field regions 24.
次に第３図（ｂ）に示すように、アクティブ領域23の
基板21表面に酸化処理により第１のゲート酸化膜25を形
成する。Next, as shown in FIG. 3B, a first gate oxide film 25 is formed on the surface of the substrate 21 in the active region 23 by oxidation.
次に、全面に第１層ポリシリコンを形成した後、該第
１層ポリシリコンをパターニングすることにより、同第
３図（ｂ）のように、残存第１層ポリシリコンからなる
フローティングゲート電極26を形成する。この時、フロ
ーティングゲート電極26は、第１のゲート酸化膜25（ア
クティブ領域23）上の所定位置を通って両端がフィール
ド酸化膜22（フィールド領域24）上に延在するように形
成される。Next, after forming the first-layer polysilicon on the entire surface, by patterning the first-layer polysilicon, as shown in FIG. 3B, the floating gate electrode 26 made of the remaining first-layer polysilicon is formed. To form. At this time, the floating gate electrode 26 is formed so that both ends thereof extend over the field oxide film 22 (field region 24) through a predetermined position on the first gate oxide film 25 (active region 23).
続いて、フローティングゲート電極26をマスクとして
アクティブ領域23にＮ型不純物のイオン注入を行うこと
により、同第３図（ｂ）に示すように、一対のＮ型拡散
層27a,27b（ソース・ドレイン）をアクティブ領域23に
フローティングゲート電極26の両側にて形成する。Subsequently, by ion-implanting N-type impurities into the active region 23 using the floating gate electrode 26 as a mask, a pair of N-type diffusion layers 27a and 27b (source / drain) are formed as shown in FIG. ) Are formed in the active region 23 on both sides of the floating gate electrode 26.
次いで、第３図（ｃ）に示すように第２のゲート酸化
膜28をフローティングゲート電極26を覆うように形成し
た後、第２層ポリシリコンを全面に形成し、パターニン
グすることにより、残存第２層ポリシリコンからなる制
御ゲート電極29と消去ゲート電極30を同第３図（ｃ）に
示すようにフローティングゲート電極26に重なって、こ
のフローティングゲート電極26と容量結合するように形
成する。この時、制御ゲート電極29は側壁の一部に切欠
部31がもうけられるようにパターニングされ、消去ゲー
ト電極30は、この切欠部31に先端が挿入されて前記フロ
ーティングゲート電極26に重なるようにパターニングさ
れる。Next, as shown in FIG. 3 (c), a second gate oxide film 28 is formed so as to cover the floating gate electrode 26, and then a second layer polysilicon is formed on the entire surface and patterned to leave the remaining first film. A control gate electrode 29 and an erase gate electrode 30 made of two-layer polysilicon are formed so as to overlap the floating gate electrode 26 and be capacitively coupled to the floating gate electrode 26 as shown in FIG. 3 (c). At this time, the control gate electrode 29 is patterned so that a cutout portion 31 is formed in a part of the side wall thereof, and the erase gate electrode 30 is patterned so that the tip thereof is inserted into the cutout portion 31 so as to overlap the floating gate electrode 26. To be done.
しかる後、第３図（ｄ）に示すように全面にPSGなど
の中間絶縁膜32を形成する。そして、その中間絶縁膜32
を主とする基板21表面の絶縁膜に、Ｎ型拡散層27a,27
b、制御・消去ゲート電極29,30の各々に到達するように
コンタクトホール33を通常のホトリソエッチングにより
形成する。最後に、そのコンタクトホール33を通してＮ
型拡散層27b,消去ゲート電極30,制御ゲート電極29また
はＮ型拡散層27aに接続されるビット線34,選択線35,ワ
ード線，接地線をアルミにより形成する。以上で第１図
のEEPROMセルが完成する。Then, as shown in FIG. 3D, an intermediate insulating film 32 such as PSG is formed on the entire surface. Then, the intermediate insulating film 32
The N-type diffusion layers 27a, 27
b. A contact hole 33 is formed by ordinary photolithography etching so as to reach each of the control / erase gate electrodes 29, 30. Finally, through the contact hole 33, N
The bit line 34, the select line 35, the word line, and the ground line connected to the type diffusion layer 27b, the erase gate electrode 30, the control gate electrode 29 or the N type diffusion layer 27a are formed of aluminum. This completes the EEPROM cell of FIG.
（発明の効果） 以上詳細に説明したように、この発明によれば、フロ
ーティングゲート電極を有するMOS型トランジスタを半
導体基板に形成し、さらにこのMOS型トランジスタのフ
ローティングゲート電極に容量結合して第２層ポリシリ
コンからなる制御ゲート電極と消去ゲート電極を設けて
EEPROMセルを構成するようにしたので、１セル１トラン
ジスタ構成となり、従来の１セル２トランジスタ構成に
比較してセル面積を縮小でき、高集積化を図ることがで
きる。(Effect of the Invention) As described in detail above, according to the present invention, a MOS transistor having a floating gate electrode is formed on a semiconductor substrate, and the floating gate electrode of the MOS transistor is capacitively coupled to a second transistor. Layer control gate electrode made of polysilicon and erase gate electrode
Since the EEPROM cell is configured, it has a one-cell one-transistor configuration, and the cell area can be reduced as compared with the conventional one-cell two-transistor configuration, and high integration can be achieved.
第１図はこの発明の不揮発性半導体記憶装置の一実施例
を示す斜視図および平面図ならびに断面図、第２図はこ
の発明の一実施例の等価回路図、第３図はこの発明の一
実施例を製造するための工程断面図、第４図は従来のEE
PROMセルの断面図、第５図は従来のEEPROMセルの等価回
路図である。 21……Ｐ型シリコン基板、25……第１のゲート酸化膜、
26……フローティングゲート電極、27a,27b……Ｎ型拡
散層、28……第２のゲート酸化膜、29……制御ゲート電
極、30……消去ゲート電極。FIG. 1 is a perspective view, a plan view and a sectional view showing an embodiment of a nonvolatile semiconductor memory device of the present invention, FIG. 2 is an equivalent circuit diagram of an embodiment of the present invention, and FIG. Process sectional drawing for manufacturing the embodiment, FIG. 4 is a conventional EE
FIG. 5 is a sectional view of a PROM cell, and FIG. 5 is an equivalent circuit diagram of a conventional EEPROM cell. 21 ... P-type silicon substrate, 25 ... first gate oxide film,
26 ... Floating gate electrode, 27a, 27b ... N-type diffusion layer, 28 ... Second gate oxide film, 29 ... Control gate electrode, 30 ... Erase gate electrode.
Claims (1)
極及び消去ゲート電極とを有し、書込みがホット電子注
入により行われ、消去が電子の電界放出によって行われ
る不揮発性半導体記憶装置において、 前記制御ゲート電極が前記フローティングゲート電極を
覆い前記フローティングゲート電極上の一部分が切欠か
れ、 前記切欠部分に前記フローティングゲート電極と同層の
ポリシリコン層により形成された前記消去ゲート電極が
挿入され、 前記消去ゲート電極が前記フローティングゲート電極と
重なりを有し帯状のアクティブ領域と交差するように配
置されている ことを特徴とする不揮発性半導体記憶装置。1. A nonvolatile semiconductor memory device having a floating gate electrode, a control gate electrode, and an erase gate electrode, wherein writing is performed by hot electron injection and erasing is performed by electron field emission. Covering the floating gate electrode, a part of the floating gate electrode is cut out, the erase gate electrode formed of a polysilicon layer of the same layer as the floating gate electrode is inserted into the cutout portion, and the erase gate electrode is A nonvolatile semiconductor memory device, wherein the nonvolatile semiconductor memory device is arranged so as to overlap the floating gate electrode and to intersect with a band-shaped active region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63123788A JP2511495B2 (en) | 1988-05-23 | 1988-05-23 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63123788A JP2511495B2 (en) | 1988-05-23 | 1988-05-23 | Nonvolatile semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01293568A JPH01293568A (en) | 1989-11-27 |
| JP2511495B2 true JP2511495B2 (en) | 1996-06-26 |
Family
ID=14869314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63123788A Expired - Lifetime JP2511495B2 (en) | 1988-05-23 | 1988-05-23 | Nonvolatile semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2511495B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2515009B2 (en) * | 1989-01-13 | 1996-07-10 | 株式会社東芝 | Manufacturing method of nonvolatile semiconductor memory |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3007892C2 (en) * | 1980-03-01 | 1982-06-09 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Floating gate memory cell |
| JPS63155670A (en) * | 1986-12-18 | 1988-06-28 | Seiko Instr & Electronics Ltd | Semiconductor nonvolatile memory and manufacture thereof |
-
1988
- 1988-05-23 JP JP63123788A patent/JP2511495B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01293568A (en) | 1989-11-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4794562A (en) | Electrically-erasable/programmable nonvolatile semiconductor memory device | |
| US6184093B1 (en) | Method of implementing differential gate oxide thickness for flash EEPROM | |
| US6667511B1 (en) | NAND type core cell structure for a high density flash memory device having a unique select gate transistor configuration | |
| US5726470A (en) | Nonvolatile semiconductor memory device and method of fabrication of the same | |
| JPH06112501A (en) | Nonvolatile semiconductor memory device and its manufacture | |
| US6268622B1 (en) | Non-volatile memory device and fabrication method thereof | |
| JPH0864706A (en) | Manufacture of nonvolatile semiconductor memory device | |
| JP2705106B2 (en) | Method for manufacturing semiconductor device | |
| JP2597741B2 (en) | Non-volatile memory device | |
| JP2818190B2 (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
| JP2002305260A (en) | Nonvolatile memory element and its manufacturing method | |
| JP3148976B2 (en) | Flash memory device and method of manufacturing the same | |
| JPH0846067A (en) | Nonvolatile semiconductor memory device | |
| JP2877463B2 (en) | Nonvolatile semiconductor memory device | |
| JP2511495B2 (en) | Nonvolatile semiconductor memory device | |
| JP2617972B2 (en) | Method for manufacturing semiconductor integrated circuit device | |
| JP4591691B2 (en) | Semiconductor device | |
| JPH08255847A (en) | Non-volatile semiconductor memory device and manufacture thereof | |
| JP2856811B2 (en) | Method of manufacturing nonvolatile semiconductor memory device | |
| JP2873276B2 (en) | Method of manufacturing semiconductor device having floating gate | |
| JP2989205B2 (en) | Method of manufacturing nonvolatile semiconductor memory device | |
| JPS59103366A (en) | Semiconductor memory element | |
| JPH01179369A (en) | Manufacture of nonvolatile semiconductor memory | |
| JP2000340773A (en) | Nonvolatile semiconductor memory storage and manufacture thereof | |
| JP3131872B2 (en) | Semiconductor device and manufacturing method thereof |