JP2511010B2 - 縦型ｍｏｓトランジスタの製造方法 - Google Patents
縦型ｍｏｓトランジスタの製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、オン電圧，オン抵抗がともに低くかつ高速
スイッチング特性を有する縦型MOSトランジスタに関す
る。
スイッチング特性を有する縦型MOSトランジスタに関す
る。
B.従来の技術 第４図は、特開昭60−10677号に開示されている従来
の縦型MOSトランジスタを示す。
の縦型MOSトランジスタを示す。
第４図の縦型MOSトランジスタは、面方位（100）のＮ
型高濃度基板1a上にＮ型低濃度エピタキシャル層1bを形
成して成るＮ型半導体基板１を備え、このＮ型半導体基
板１はMOSトランジスタのドレインに供されその裏面に
ドレイン電極配線２が形成されている。Ｎ型半導体基板
１中には、Ｐウェル領域3,N+領域4a,4b（符号４で代表
する）およびP+領域５が形成され、N+領域４はMOSトラ
ンジスタのソース領域となり、P+領域５はＰウェル領域
３をN+領域４と同電位にするために形成されている。ま
た、Ｎ型半導体基板１の表面とN+領域４の一部の表面と
にゲート酸化膜６を介してゲート電極７が配置され、こ
のゲート電極７は層間絶縁膜８によって覆われている。
ゲート酸化膜６と接するＰウェル領域３の表面領域がチ
ャネル領域９である。
型高濃度基板1a上にＮ型低濃度エピタキシャル層1bを形
成して成るＮ型半導体基板１を備え、このＮ型半導体基
板１はMOSトランジスタのドレインに供されその裏面に
ドレイン電極配線２が形成されている。Ｎ型半導体基板
１中には、Ｐウェル領域3,N+領域4a,4b（符号４で代表
する）およびP+領域５が形成され、N+領域４はMOSトラ
ンジスタのソース領域となり、P+領域５はＰウェル領域
３をN+領域４と同電位にするために形成されている。ま
た、Ｎ型半導体基板１の表面とN+領域４の一部の表面と
にゲート酸化膜６を介してゲート電極７が配置され、こ
のゲート電極７は層間絶縁膜８によって覆われている。
ゲート酸化膜６と接するＰウェル領域３の表面領域がチ
ャネル領域９である。
P+領域５およびソース領域となるN+領域４にはソース
電極配線10が接続され、ゲート電極７にはゲート電極配
線11が接続されている。またこの縦型MOSトランジスタ
にはチャネルリークを防止するためのチャネルストッパ
電極12が設けられている。
電極配線10が接続され、ゲート電極７にはゲート電極配
線11が接続されている。またこの縦型MOSトランジスタ
にはチャネルリークを防止するためのチャネルストッパ
電極12が設けられている。
このような構造の縦型MOSトランジスタでは、第５図
に示すように全稜角が150度以上にした多角形状の拡散
窓12をゲート電極７に形成し、同一拡散窓12から２重拡
散によってＰウェル領域３とN+領域４を形成する。これ
により、四角形や六角系の拡散窓を用いて作成した縦型
MOSトランジスタと比べて、立上りが急峻なVG−IDS特性
（VG:ゲート電圧、IDS:ドレイン，ソース間に流れる電
流）を得ている。
に示すように全稜角が150度以上にした多角形状の拡散
窓12をゲート電極７に形成し、同一拡散窓12から２重拡
散によってＰウェル領域３とN+領域４を形成する。これ
により、四角形や六角系の拡散窓を用いて作成した縦型
MOSトランジスタと比べて、立上りが急峻なVG−IDS特性
（VG:ゲート電圧、IDS:ドレイン，ソース間に流れる電
流）を得ている。
C.発明が解決しようとする問題点 しかしながら上述したような従来の縦型MOSトランジ
スタでは、チャネル領域９の表面の不純物濃度が、ソー
ス領域であるN+領域４の端部からドレインであるＮ型半
導体基板１へ向かって横方向に指数関数的に減少するた
め、ゲート電圧の上昇とともにドレイン側からチャネル
領域９の表面に反転層形成が進行し、ドレイン側から空
乏層がソース領域４に接近する。オン電圧近くになる
と、この空乏層がソース空乏層と接触しパンチスルー電
流が流れるので、VG−IDS特性の立上りを横型MOSトラン
ジスタほどまでは急峻なものにすることができないとい
う問題があった。
スタでは、チャネル領域９の表面の不純物濃度が、ソー
ス領域であるN+領域４の端部からドレインであるＮ型半
導体基板１へ向かって横方向に指数関数的に減少するた
め、ゲート電圧の上昇とともにドレイン側からチャネル
領域９の表面に反転層形成が進行し、ドレイン側から空
乏層がソース領域４に接近する。オン電圧近くになる
と、この空乏層がソース空乏層と接触しパンチスルー電
流が流れるので、VG−IDS特性の立上りを横型MOSトラン
ジスタほどまでは急峻なものにすることができないとい
う問題があった。
本発明は、ソース領域端部からドレイン領域にいたる
チャネル領域表面の不純物濃度分布を一定濃度領域を経
た後に指数関数的に減少させることで、VG−IDS特性の
立上りを急峻にすることの可能な縦型MOSトランジスタ
を提供することを目的としている。
チャネル領域表面の不純物濃度分布を一定濃度領域を経
た後に指数関数的に減少させることで、VG−IDS特性の
立上りを急峻にすることの可能な縦型MOSトランジスタ
を提供することを目的としている。
D.問題点を解決するための手段 一実施例を示す第１図により本発明を説明すると、本
発明に係る縦型MOSトランジスタは、第１の導電型の半
導体基板１上に形成された第２の導電型のウェル領域21
の端部に半導体基板１に至るチャネル領域24が形成され
るように当該ウェル領域21内に第１の導電型のソース領
域４が形成され、チャネル領域24の表面上にゲート絶縁
膜22を介してゲート電極23が形成された縦型MOSトラン
ジスタの製造方法に適用され、第１導電型の半導体基板
１の上面に絶縁膜22を介してゲート電極23となる電極膜
23を形成する工程と、電極膜23の上面に多結晶シリコン
層32を形成する工程と、絶縁膜22、電極膜23および多結
晶シリコン層32の一部を選択的に除去して第１の拡散窓
34を形成する工程と、第１の拡散窓34の側面から横方向
所定範囲の多結晶シリコン層32を除去して第２の拡散窓
35を形成する工程と、第２の拡散窓35を通して半導体基
板１内に第２の導電型の不純物イオン36を注入して熱拡
散させることにより、ウェル領域21を形成する工程と、
第１の拡散窓34を通して不純物イオンを注入して熱拡散
させることにより、ソース領域４を形成する工程と、を
備えることにより上記目的は達成される。
発明に係る縦型MOSトランジスタは、第１の導電型の半
導体基板１上に形成された第２の導電型のウェル領域21
の端部に半導体基板１に至るチャネル領域24が形成され
るように当該ウェル領域21内に第１の導電型のソース領
域４が形成され、チャネル領域24の表面上にゲート絶縁
膜22を介してゲート電極23が形成された縦型MOSトラン
ジスタの製造方法に適用され、第１導電型の半導体基板
１の上面に絶縁膜22を介してゲート電極23となる電極膜
23を形成する工程と、電極膜23の上面に多結晶シリコン
層32を形成する工程と、絶縁膜22、電極膜23および多結
晶シリコン層32の一部を選択的に除去して第１の拡散窓
34を形成する工程と、第１の拡散窓34の側面から横方向
所定範囲の多結晶シリコン層32を除去して第２の拡散窓
35を形成する工程と、第２の拡散窓35を通して半導体基
板１内に第２の導電型の不純物イオン36を注入して熱拡
散させることにより、ウェル領域21を形成する工程と、
第１の拡散窓34を通して不純物イオンを注入して熱拡散
させることにより、ソース領域４を形成する工程と、を
備えることにより上記目的は達成される。
E.作用 電極膜23の上面に絶縁膜23を介して多結晶シリコン層
32を形成した後、絶縁膜22、電極膜23および多結晶シリ
コン層32の一部を選択的に除去して第１の拡散窓34を形
成する。次に、第１の拡散窓34の側面から横方向所定範
囲の多結晶シリコン層32を除去して第２の拡散窓35を形
成する。次に、第２の拡散窓35を通して半導体基板１内
に不純物イオン36を注入した後、熱拡散してウェル層21
を形成する。次に、第１の拡散窓34を通して不純物イオ
ンを注入後に熱拡散させてソース領域４を形成する。こ
れにより、ソース領域４の位置決めを精度よく行え、か
つ第２の拡散窓35を通して注入された不純物イオンのソ
ース領域周辺の濃度を略一定にできる。このように形成
した縦型MOSトランジスタのゲート電極23に電圧を印加
すると、ゲート電極23の直下のチャネル領域24にソース
領域ととは反対側の部分からソース領域に向かって反転
層が成長する。反転層がウェル層21内に形成された不純
物濃度分布の一様な領域25に達すると、この領域25の全
面にわたって反転層が瞬時にチャネル領域全面にわたっ
て反転層が形成されることになる。この結果、ソース領
域４とドレイン領域１とが電気的に接続されソース領域
４とドレイン領域１との間に電流が流れる。またチャネ
ル領域24の全面にわたって反転層が形成されるまでドレ
イン側からの空乏層はソース側の空乏層に接触すること
はないのでパンチスルーによるリーク電流は流れない。
これらのことからVG−IDS特性の立上りが従来よりも急
峻になる。
32を形成した後、絶縁膜22、電極膜23および多結晶シリ
コン層32の一部を選択的に除去して第１の拡散窓34を形
成する。次に、第１の拡散窓34の側面から横方向所定範
囲の多結晶シリコン層32を除去して第２の拡散窓35を形
成する。次に、第２の拡散窓35を通して半導体基板１内
に不純物イオン36を注入した後、熱拡散してウェル層21
を形成する。次に、第１の拡散窓34を通して不純物イオ
ンを注入後に熱拡散させてソース領域４を形成する。こ
れにより、ソース領域４の位置決めを精度よく行え、か
つ第２の拡散窓35を通して注入された不純物イオンのソ
ース領域周辺の濃度を略一定にできる。このように形成
した縦型MOSトランジスタのゲート電極23に電圧を印加
すると、ゲート電極23の直下のチャネル領域24にソース
領域ととは反対側の部分からソース領域に向かって反転
層が成長する。反転層がウェル層21内に形成された不純
物濃度分布の一様な領域25に達すると、この領域25の全
面にわたって反転層が瞬時にチャネル領域全面にわたっ
て反転層が形成されることになる。この結果、ソース領
域４とドレイン領域１とが電気的に接続されソース領域
４とドレイン領域１との間に電流が流れる。またチャネ
ル領域24の全面にわたって反転層が形成されるまでドレ
イン側からの空乏層はソース側の空乏層に接触すること
はないのでパンチスルーによるリーク電流は流れない。
これらのことからVG−IDS特性の立上りが従来よりも急
峻になる。
F.実施例 以下、本発明の実施例を図面に基づいて説明する。
第１図は縦型MOSトランジスタの構成図、第２図は第
１図のＡ−Ａ′線に沿ったＰウェル領域の表面の不純物
濃度分布を示す図であり、第４図と同様の箇所には同一
符号を付し、その説明を省略する。
１図のＡ−Ａ′線に沿ったＰウェル領域の表面の不純物
濃度分布を示す図であり、第４図と同様の箇所には同一
符号を付し、その説明を省略する。
Ｎ型半導体基板１にはＰウェル領域21が形成され、ま
たＮ型半導体基板１の上面にはゲート酸化膜6,ゲート電
極７と同様のゲート酸化膜22,ゲート電極23が順次に形
成されている。ゲート酸化膜22と接するＰウェル領域21
の部分、すなわちＡ−Ａ′線で示す表面領域がチャネル
領域24となる。Ｐウェル領域21内の不純物濃度分布は、
斜線で示す領域25内は一様で、領域25の端部からＮ型半
導体基板１へ横方向に向かって指数関数的に減少する。
したがって、チャネル領域24の濃度分布も、第２図に実
線で示すように領域25の大半が一様であり、領域25の端
部からＮ型半導体基板１へ横方向に向けて指数関数的に
減少する。なお、破線は第４図に示した従来の縦型MOS
トランジスタにおける同一領域の不純物濃度分布を示し
ている。
たＮ型半導体基板１の上面にはゲート酸化膜6,ゲート電
極７と同様のゲート酸化膜22,ゲート電極23が順次に形
成されている。ゲート酸化膜22と接するＰウェル領域21
の部分、すなわちＡ−Ａ′線で示す表面領域がチャネル
領域24となる。Ｐウェル領域21内の不純物濃度分布は、
斜線で示す領域25内は一様で、領域25の端部からＮ型半
導体基板１へ横方向に向かって指数関数的に減少する。
したがって、チャネル領域24の濃度分布も、第２図に実
線で示すように領域25の大半が一様であり、領域25の端
部からＮ型半導体基板１へ横方向に向けて指数関数的に
減少する。なお、破線は第４図に示した従来の縦型MOS
トランジスタにおける同一領域の不純物濃度分布を示し
ている。
このような構造の縦型MOSトランジスタの製造工程を
第３図（ａ）〜（ｅ）を用いて説明する。
第３図（ａ）〜（ｅ）を用いて説明する。
第３図（ａ）に示す工程では、面方位（100）のシリ
コン単結晶からなるＮ型高濃度基板1a上にＮ型低濃度エ
ピタキシャル層1bを形成したＮ型半導体基板１を用意
し、このＮ型半導体基板１の表面に、厚さ500ÅのSiO2
からなるゲート酸化膜22と図示しないが厚さ7000ÅのSi
O2からなるフィールド絶縁膜を形成し、さらにその上に
厚さ2500Åで、ボロンを１×1020個/cm3以上に添加した
ポリシリコンからなるゲート電極23を形成する。
コン単結晶からなるＮ型高濃度基板1a上にＮ型低濃度エ
ピタキシャル層1bを形成したＮ型半導体基板１を用意
し、このＮ型半導体基板１の表面に、厚さ500ÅのSiO2
からなるゲート酸化膜22と図示しないが厚さ7000ÅのSi
O2からなるフィールド絶縁膜を形成し、さらにその上に
厚さ2500Åで、ボロンを１×1020個/cm3以上に添加した
ポリシリコンからなるゲート電極23を形成する。
次いで第３図（ｂ）に示す工程では、減圧CVD法によ
り厚さ1000Åの下層ナイトライド膜31,厚さ１μｍの不
純物無添加ポリシリコン32,厚さ300Åの上層ナイトライ
ド膜33をゲート電極23上に形成する。
り厚さ1000Åの下層ナイトライド膜31,厚さ１μｍの不
純物無添加ポリシリコン32,厚さ300Åの上層ナイトライ
ド膜33をゲート電極23上に形成する。
次いで第３図（ｃ）に示す工程では、多角形状の第１
の拡散窓34を所定のマスクを用いて形成する。すなわち
上層ナイトライド膜33上に所定のホトレジストを塗布
し、これをマスクとして光露光し、しかる後にドライエ
ッチングする。これにより上層ナイトライド膜33,不純
物添加ポリシリコン32,下層ナイトライド膜31およびゲ
ート電極23は同一寸法にエッチングされて多角形状の第
１の拡散窓34が形成される。次に、強アルカリエッチン
グ液（例えばエチレンジアミンとピロカテコールと水の
混合液）で選択的に不純物無添加ポリシリコン32を横方
向にエッチングし、Ｐウェル領域21形成用の第２の拡散
窓35を形成する。
の拡散窓34を所定のマスクを用いて形成する。すなわち
上層ナイトライド膜33上に所定のホトレジストを塗布
し、これをマスクとして光露光し、しかる後にドライエ
ッチングする。これにより上層ナイトライド膜33,不純
物添加ポリシリコン32,下層ナイトライド膜31およびゲ
ート電極23は同一寸法にエッチングされて多角形状の第
１の拡散窓34が形成される。次に、強アルカリエッチン
グ液（例えばエチレンジアミンとピロカテコールと水の
混合液）で選択的に不純物無添加ポリシリコン32を横方
向にエッチングし、Ｐウェル領域21形成用の第２の拡散
窓35を形成する。
次いで第３図（ｄ）に示す工程では、熱リン酸によっ
て上層ナイトライド膜33を選択的に除去したあと、第２
の拡散窓35からイオン注入法によってボロンイオン36を
200KeVで加速しＮ型半導体基板１の表面に選択的に添加
する。
て上層ナイトライド膜33を選択的に除去したあと、第２
の拡散窓35からイオン注入法によってボロンイオン36を
200KeVで加速しＮ型半導体基板１の表面に選択的に添加
する。
次いで第３図（ｅ）に示す工程では、不純物無添加ポ
リシリコン32の全部を強アルカリ液で除去し、次いで下
層ナイトライド膜31を熱リン酸で除去する。次いで、11
00℃の温度下にてボロンイオン36を拡散しＰウェル領域
21を形成する。このときに第３図（ｄ）に示す工程によ
って添加されたボロンイオン36の濃度が一定の領域25が
Ｐウェル領域21内に形成される。
リシリコン32の全部を強アルカリ液で除去し、次いで下
層ナイトライド膜31を熱リン酸で除去する。次いで、11
00℃の温度下にてボロンイオン36を拡散しＰウェル領域
21を形成する。このときに第３図（ｄ）に示す工程によ
って添加されたボロンイオン36の濃度が一定の領域25が
Ｐウェル領域21内に形成される。
しかる後、たとえば特開昭60−10677号公報に開示さ
れている工程と同様の工程によって、N+領域4,P+領域5,
層間絶縁膜8,ソース電極配線10,ゲート電極配線11,チャ
ネルストッパ電極12,ドレイン電極配線２を形成して第
１図に示すような縦型MOSトランジスタが作られる。
れている工程と同様の工程によって、N+領域4,P+領域5,
層間絶縁膜8,ソース電極配線10,ゲート電極配線11,チャ
ネルストッパ電極12,ドレイン電極配線２を形成して第
１図に示すような縦型MOSトランジスタが作られる。
このように構造の縦型MOSトランジスタでは、ゲート
電極23にソース領域であるN+領域４に対して電圧を印加
すると、チャネル領域24には位置Ａ′の側から位置Ａに
向けて徐々に反転層が形成される。反転層が不純物濃度
分布の一様な領域25に達すると、瞬時に領域25全面にお
いて反転層が形成され、ソース領域としてのN+領域４と
ドレイン領域としてのＮ型半導体基板１との間に急激に
電流が流れる。また不純物濃度分布の一様な領域25が存
在することによって、チャネル領域24の全領域に反転層
が形成されるまでドレイン側からの空乏層がソース側の
空乏層に接触することがなくなりパンチスルーによるリ
ーク電流を阻止することができる。このようなことか
ら、立上りが急峻なVG−IDS特性の縦型MOSトランジスタ
が得られる。
電極23にソース領域であるN+領域４に対して電圧を印加
すると、チャネル領域24には位置Ａ′の側から位置Ａに
向けて徐々に反転層が形成される。反転層が不純物濃度
分布の一様な領域25に達すると、瞬時に領域25全面にお
いて反転層が形成され、ソース領域としてのN+領域４と
ドレイン領域としてのＮ型半導体基板１との間に急激に
電流が流れる。また不純物濃度分布の一様な領域25が存
在することによって、チャネル領域24の全領域に反転層
が形成されるまでドレイン側からの空乏層がソース側の
空乏層に接触することがなくなりパンチスルーによるリ
ーク電流を阻止することができる。このようなことか
ら、立上りが急峻なVG−IDS特性の縦型MOSトランジスタ
が得られる。
G.発明の効果 以上に説明したように本発明によれば、第２の拡散窓
と第２の拡散窓の内部に形成された第１の拡散窓を用い
てそれぞれ不純物イオンを注入し熱拡散するため、ソー
ス領域の位置決めを精度よく行えるとともに、ソース領
域周辺の不純物濃度を略一定にでき、パンチオフの発生
を抑制してＶG−ＩDS特性を急峻にすることができる。
と第２の拡散窓の内部に形成された第１の拡散窓を用い
てそれぞれ不純物イオンを注入し熱拡散するため、ソー
ス領域の位置決めを精度よく行えるとともに、ソース領
域周辺の不純物濃度を略一定にでき、パンチオフの発生
を抑制してＶG−ＩDS特性を急峻にすることができる。
第１図は本発明の縦型MOSトランジスタの構成図、第２
図は第１図のＡ−Ａ′線に沿ったＰウェル領域の表面の
不純物濃度分布を示す図、第３図（ａ）〜（ｅ）は第１
図に示す縦型MOSトランジスタの製造工程を示す図、第
４図は従来の縦型MOSトランジスタの構成図、第５図は
第４図の縦型MOSトランジスタを形成する際の拡散窓を
示す図である。 1:N型半導体基板、21:Pウェル領域 22:ゲート酸化膜、23:ゲート電極 24:チャネル領域 25:不純物濃度分布一様の領域
図は第１図のＡ−Ａ′線に沿ったＰウェル領域の表面の
不純物濃度分布を示す図、第３図（ａ）〜（ｅ）は第１
図に示す縦型MOSトランジスタの製造工程を示す図、第
４図は従来の縦型MOSトランジスタの構成図、第５図は
第４図の縦型MOSトランジスタを形成する際の拡散窓を
示す図である。 1:N型半導体基板、21:Pウェル領域 22:ゲート酸化膜、23:ゲート電極 24:チャネル領域 25:不純物濃度分布一様の領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−80969（ＪＰ，Ａ) 特開 昭55−63876（ＪＰ，Ａ) 特開 昭61−281557（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１の導電型の半導体基板上に形成された
第２の導電型のウェル領域の端部に前記半導体基板に至
るチャネル領域が形成されるように当該ウェル領域内に
第１の導電型のソース領域が形成され、前記チャネル領
域の表面上にゲート絶縁膜を介してゲート電極が形成さ
れた縦型MOSトランジスタの製造方法において、 第１導電型の半導体基板の上面に絶縁膜を介して前記ゲ
ート電極となる電極膜を形成する工程と、 前記電極膜の上面に多結晶シリコン槽を形成する工程
と、 前記絶縁膜、前記電極膜および前記多結晶シリコン槽の
一部を選択的に除去して第１の拡散窓を形成する工程
と、 前記第１の拡散窓の側面から横方向所定範囲の前記多結
晶シリコン槽を除去して第２の拡散窓を形成する工程
と、 前記第２の拡散窓を通して前記半導体基板内に第２の導
電型の不純物イオンを注入して熱拡散させることによ
り、前記ウェル層を形成する工程と、 前記第１の拡散窓を通して不純物イオンを注入して熱拡
散させることにより、前記ソース領域を形成する工程
と、を備えることを特徴とする縦型MOSトランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62005664A JP2511010B2 (ja) | 1987-01-13 | 1987-01-13 | 縦型ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62005664A JP2511010B2 (ja) | 1987-01-13 | 1987-01-13 | 縦型ｍｏｓトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63173372A JPS63173372A (ja) | 1988-07-16 |
| JP2511010B2 true JP2511010B2 (ja) | 1996-06-26 |
Family
ID=11617370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62005664A Expired - Fee Related JP2511010B2 (ja) | 1987-01-13 | 1987-01-13 | 縦型ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2511010B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0254969A (ja) * | 1988-08-19 | 1990-02-23 | Fuji Electric Co Ltd | Ｍｏｓ型半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563876A (en) * | 1978-11-08 | 1980-05-14 | Sony Corp | Field-effect semiconductor device |
| JPS5980969A (ja) * | 1982-11-01 | 1984-05-10 | Nec Corp | 電界効果トランジスタの製造方法 |
| DE3677627D1 (de) * | 1985-04-24 | 1991-04-04 | Gen Electric | Halbleiteranordnung mit isoliertem gate. |
-
1987
- 1987-01-13 JP JP62005664A patent/JP2511010B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63173372A (ja) | 1988-07-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |