JP2510231Y2 - DMOS transistor - Google Patents
DMOS transistorInfo
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Description
本考案は、高耐圧化するために低濃度不純物領域が設
けられているディプレッション型MOSトランジスタに関
するものである。The present invention relates to a depletion type MOS transistor provided with a low-concentration impurity region for high breakdown voltage.
ディプレッション型MOSトランジスタ（以下、「DMOS
トランジスタ」という）の中には、耐圧を高くするため
に低濃度不純物領域を設けた構造のものがある。第３図
に、そのような従来のDMOSトランジスタを示す。 第３図において、１はシリコン基板、２は素子分離領
域、３はゲート電極、４はゲート酸化膜、５はソース側
高濃度不純物領域、６はソース側不純物オーバーラップ
領域、７は閾値制御用不純物注入領域、８はドレイン側
不純物オーバーラップ領域、９はドレイン側低濃度不純
物領域、10はドレイン側高濃度不純物領域、12はソース
側低濃度不純物領域、Ｓはソース端子、Ｇはゲート端
子、Ｄはドレイン端子である。 閾値制御用不純物注入領域７は、マスクを用いたイオ
ン注入により形成するが、その幅はゲート電極３の幅よ
り広くなるようにされる。そのため、後に形成されるソ
ース側高濃度不純物領域５やドレイン側低濃度不純物領
域９との間に、オーバーラップする領域6,8が出来る。 ソース側高濃度不純物領域５にはソース端子Ｓが接続
され、ゲート電極３にはゲート端子Ｇが接続され、ドレ
イン側高濃度不純物領域10にはドレイン端子Ｄが接続さ
れる。Depletion type MOS transistor (hereinafter referred to as "DMOS
Some of them are referred to as "transistors") and have a structure in which a low-concentration impurity region is provided in order to increase the breakdown voltage. FIG. 3 shows such a conventional DMOS transistor. In FIG. 3, 1 is a silicon substrate, 2 is an element isolation region, 3 is a gate electrode, 4 is a gate oxide film, 5 is a source-side high-concentration impurity region, 6 is a source-side impurity overlap region, and 7 is for threshold control. Impurity implantation region, 8 is drain side impurity overlap region, 9 is drain side low concentration impurity region, 10 is drain side high concentration impurity region, 12 is source side low concentration impurity region, S is source terminal, G is gate terminal, D is a drain terminal. The threshold control impurity implantation region 7 is formed by ion implantation using a mask, and its width is made wider than the width of the gate electrode 3. Therefore, overlapping regions 6 and 8 are formed between the source-side high-concentration impurity region 5 and the drain-side low-concentration impurity region 9 which will be formed later. A source terminal S is connected to the source-side high-concentration impurity region 5, a gate terminal G is connected to the gate electrode 3, and a drain terminal D is connected to the drain-side high-concentration impurity region 10.
（問題点） しかしながら、前記した従来のDMOSトランジスタに
は、素子によってゲートとドレインとの間の抵抗値が大
きくバラツき、トランジスタ特性が安定したものとはな
らないという問題点があった。 （問題点の説明） 第４図は、第３図のDMOSトランジスタにおけるゲート
端（ゲート端子ではなく）とドレイン端子間の抵抗を示
す図である。Ｇはゲート端子、GEはゲート端、Ｄはドレ
イン端子である。R8，R9，R10は、それぞれゲート端GE
からドレイン端子Ｄに至る間に存在する。ドレイン側不
純物オーバーラップ領域8,ドレイン側低濃度不純物領域
9,ドレイン側高濃度不純物領域10の抵抗である。 ゲート端GEとドレイン端子Ｄ間は、これらが直列につ
ながれた状態になっているから、その間の合計抵抗はR8
＋R9＋R10となる。この抵抗が、トランジスタ特性の重
要な要素であるトランジスタ電流の大きさ等を左右す
る。 不純物領域における抵抗は、不純物の濃度が低いほど
大であるという性質があるから、不純物の濃度がケタ違
いに低い（例えば、1000分の１）ドレイン側低濃度不純
物領域９の抵抗R9が、ケタ違いに大きい。また、前記各
抵抗の値は、自己が属する領域の深さがどれ位かという
ことより、むしろ表面部での長さがどの位かということ
に大いに関係しており、表面部での長さが長い程、大き
くなる。 ところが、閾値制御用不純物注入領域７の形成はマス
クを用いての注入で行われるので、マスクの合わせ誤差
により、ドレイン側低濃度不純物領域９の表面部での長
さにバラツキが生じる。そのため、ゲート端GEとドレイ
ン端子Ｄ間の抵抗を決めている最大抵抗であるR9の値が
バラツクことになり、トランジスタ電流もバラツいてし
まうことになる。 本考案は、このような問題点を解決することを課題と
するものである。(Problem) However, the conventional DMOS transistor described above has a problem in that the resistance value between the gate and the drain greatly varies depending on the element, and the transistor characteristics are not stable. (Explanation of Problems) FIG. 4 is a diagram showing the resistance between the gate terminal (not the gate terminal) and the drain terminal in the DMOS transistor of FIG. G is a gate terminal, G E is a gate end, and D is a drain terminal. R 8 , R 9 and R 10 are respectively at the gate end G E
From the drain terminal to the drain terminal D. Drain-side impurity overlap region 8, drain-side low-concentration impurity region
9, The resistance of the high concentration impurity region 10 on the drain side. Since the gate end G E and the drain terminal D are connected in series, the total resistance between them is R 8
+ The R 9 + R 10. This resistance influences the magnitude of the transistor current, which is an important factor of transistor characteristics. Since the resistance in the impurity region has a property that it is larger as the impurity concentration is lower, the resistance R 9 of the drain side low-concentration impurity region 9 where the impurity concentration is extremely low (for example, 1/1000) is: It is big by the difference. Further, the value of each resistance is not so much related to the depth of the region to which the self belongs, but rather to the length of the surface portion. The longer the, the larger. However, since the threshold control impurity implantation region 7 is formed by using a mask, the length of the drain side low concentration impurity region 9 at the surface portion varies due to a mask alignment error. Therefore, the value of R 9 , which is the maximum resistance that determines the resistance between the gate terminal G E and the drain terminal D, varies, and the transistor current also varies. The present invention aims to solve such problems.
前記課題を解決するため、本考案では、次のような手
段を講じた。即ち、ドレイン側低濃度不純物領域を設け
ることにより高耐圧化を図っているDMOSトランジスタに
おいて、ゲート電極の直下の位置に形成する閾値制御用
不純物注入領域をドレイン側高濃度不純物領域に達する
まで広げ、ゲート電極とドレイン側高濃度不純物領域と
の間の表面部に、ドレイン側低濃度不純物領域を存在さ
せない構造とすることとした。 その具体的な１実施態様として、ドレイン側高濃度不
純物領域を閾値制御用不純物注入領域で包み込む構造と
することが出来る。In order to solve the above problems, the present invention has taken the following measures. That is, in a DMOS transistor that has a high breakdown voltage by providing a drain-side low-concentration impurity region, the threshold control impurity implantation region formed immediately below the gate electrode is widened until it reaches the drain-side high-concentration impurity region, The structure is such that the drain-side low-concentration impurity region does not exist in the surface portion between the gate electrode and the drain-side high-concentration impurity region. As a specific embodiment thereof, it is possible to adopt a structure in which the drain-side high-concentration impurity region is surrounded by the threshold-control impurity implantation region.
ドレイン側低濃度不純物領域を設けることにより高耐
圧化を図っているDMOSトランジスタにおいては、ドレイ
ン側低濃度不純物領域の抵抗は、不純物濃度が低いので
高抵抗である。 そこで、ゲート電極とドレイン側高濃度不純物領域と
の間の表面部に、ドレイン側低濃度不純物領域を存在さ
せないようにすることにより、両者の間に存在していた
抵抗の内の高抵抗成分を無くすことが可能となる。この
高抵抗成分のバラツキが、トランジスタ特性のバラツキ
の原因となっていたので、それをなくすことにより、ト
ランジスタ特性を安定なものとする。In a DMOS transistor which has a high breakdown voltage by providing a drain-side low-concentration impurity region, the resistance of the drain-side low-concentration impurity region is high because the impurity concentration is low. Therefore, by preventing the drain-side low-concentration impurity region from existing in the surface portion between the gate electrode and the drain-side high-concentration impurity region, the high-resistance component of the resistance existing between the both is eliminated. It can be lost. Since the variation in the high resistance component causes the variation in the transistor characteristic, the transistor characteristic can be made stable by eliminating it.
以下、本考案の実施例を図面に基づいて詳細に説明す
る。 第１図は、本考案の第１の実施例にかかわるDMOSトラ
ンジスタである。符号は、第３図のものに対応してい
る。 本考案では、ゲート電極３の直下に形成する閾値制御
用不純物注入領域７を、ドレイン側高濃度不純物領域10
に達するまで広げて、表面部にドレイン側低濃度不純物
領域９を存在させないようにする。 このようにすると、たとえ閾値制御用不純物注入領域
７を形成する際にマスクの合わせ誤差があったとして
も、ドレイン側高濃度不純物領域10との重なりの程度が
違うことになるだけであり、ゲート端とドレイン端子間
の表面に、ドレイン側低濃度不純物領域９が単独で現れ
るようなことはない。 その結果、ゲート端とドレイン端子間の抵抗は、低抵
抗成分であるR8＋R10となり、トランジスタ電流を大き
くバラつかせることはなくなる。即ち、トランジスタ特
性が安定する。 第２図は、本考案の第２の実施例にかかわるDMOSトラ
ンジスタであり、符号は第１図のものに対応している。
この実施例では、閾値制御用不純物注入領域７を更に広
げて、ドレイン側低濃度不純物領域９を包み込むように
したものである。このようにすると、ゲート端とドレイ
ン端子間の抵抗は、抵抗値の小さいR8＋R10となる。 第５図に、第２の実施例のDMOSトランジスタを形成す
る過程を示す。符号は第２図のものに対応し、11はフォ
トレジスト、12はソース側低濃度不純物領域、ASは砒
素、Ｐはリンである。 第５図（イ）は、閾値制御用不純物注入領域７を形成
する過程を示している。シリコン基板１に素子分離領域
２およびゲート酸化膜４（いずれもSiO2膜）を形成した
後、フォトレジスト11を用いたフォトリソグラフィ技術
により、注入領域を決める。そして、例えば砒素ASを、
矢印のようにイオン注入法により注入して、閾値制御用
不純物注入領域７を形成する。注入条件の一例を示せ
ば、加速エネルギー200KeV,ドーズ量1.35×1012／cm2で
ある。 第５図（ロ）は、ゲート電極3,ドレイン側低濃度不純
物領域９およびソース側低濃度不純物領域12を形成した
状態を示している。第５図（イ）のフォトレジスト11を
除去した後、CVD法によりポリシリコン膜を被膜し（例
えば、膜厚0.45μｍに）、その被膜のうち、ゲート電極
として使いたい部分のみフォトリソグラフィ技術により
残して、ゲート電極３とする。その後、例えばリンＰ
を、矢印のようにイオン注入法により注入して、ドレイ
ン側低濃度不純物領域9,ソース側低濃度不純物領域12を
形成する。注入条件の一例を示せば、加速エネルギー18
0KeV,ドーズ量３×1012／cm2である。 第５図（ハ）は、ソース側高濃度不純物領域５および
ドレイン側高濃度不純物領域10を形成した状態を示して
いる。フォトレジスト11を用いたフォトリソグラフィ技
術により、不純物を高濃度に注入したい領域を決め、例
えば砒素ASを矢印のように注入して、ソース側高濃度不
純物領域5,ドレイン側高濃度不純物領域10を形成する。
注入条件の一例を示せば、加速エネルギー40Kev,ドーズ
量4.3×1015／cm2である。この後、フォトレジスト11を
除去することにより、第２図のDMOSトランジスタが得ら
れる。 なお、最終的にDMOSトランジスタを完成させるまでに
は、この後、表面を絶縁膜で覆ったり、その膜にコンタ
クト孔を開けてアルミニウム配線を施したり、全体をパ
ッシベーション膜で覆ったりする等という公知の工程を
経る。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 shows a DMOS transistor according to the first embodiment of the present invention. The reference numerals correspond to those in FIG. In the present invention, the threshold control impurity implantation region 7 formed immediately below the gate electrode 3 is formed on the drain side high concentration impurity region 10.
Until the drain side low concentration impurity region 9 is not present in the surface portion. By doing so, even if there is a mask alignment error when forming the threshold control impurity implantation region 7, the degree of overlap with the drain side high concentration impurity region 10 is different, and The drain side low concentration impurity region 9 does not appear alone on the surface between the end and the drain terminal. As a result, the resistance between the gate terminal and the drain terminal becomes R 8 + R 10 , which is a low resistance component, and the transistor current is not greatly varied. That is, the transistor characteristics are stable. FIG. 2 shows a DMOS transistor according to the second embodiment of the present invention, and the reference numerals correspond to those in FIG.
In this embodiment, the threshold controlling impurity-implanted region 7 is further expanded to enclose the drain side low concentration impurity region 9. By doing so, the resistance between the gate terminal and the drain terminal becomes R 8 + R 10 , which has a small resistance value. FIG. 5 shows a process of forming the DMOS transistor of the second embodiment. Reference numerals correspond to those in FIG. 2, 11 is a photoresist, 12 is a source side low concentration impurity region, A S is arsenic, and P is phosphorus. FIG. 5A shows a process of forming the threshold control impurity implantation region 7. After isolation region 2 and the gate oxide film 4 (both S i O 2 film) was formed on a silicon substrate 1 by photolithography using a photoresist 11, determines the injection region. Then, for example, arsenic A S
Implantation is performed by an ion implantation method as indicated by an arrow to form a threshold control impurity implantation region 7. As an example of the implantation conditions, the acceleration energy is 200 KeV and the dose is 1.35 × 10 12 / cm 2 . FIG. 5B shows a state in which the gate electrode 3, the drain side low concentration impurity region 9 and the source side low concentration impurity region 12 are formed. After removing the photoresist 11 of FIG. 5 (a), a polysilicon film is coated by the CVD method (for example, to a film thickness of 0.45 μm), and only the portion of the coating desired to be used as a gate electrode is formed by the photolithography technique. The gate electrode 3 is left as it is. Then, for example, phosphorus P
Are implanted by an ion implantation method as indicated by arrows to form a drain side low concentration impurity region 9 and a source side low concentration impurity region 12. The acceleration energy is 18
It is 0 KeV and the dose amount is 3 × 10 12 / cm 2 . FIG. 5C shows a state in which the source-side high-concentration impurity region 5 and the drain-side high-concentration impurity region 10 are formed. By a photolithography technique using the photoresist 11, a region in which impurities are to be implanted at a high concentration is determined, and, for example, arsenic A S is implanted as shown by an arrow, and the source side high concentration impurity region 5 and the drain side high concentration impurity region 10 are formed. To form.
As an example of the implantation conditions, the acceleration energy is 40 Kev and the dose is 4.3 × 10 15 / cm 2 . After that, the photoresist 11 is removed to obtain the DMOS transistor shown in FIG. It should be noted that until the final DMOS transistor is completed, after that, the surface is covered with an insulating film, a contact hole is opened in the film to provide aluminum wiring, or the whole is covered with a passivation film. Process.
以上述べた如く、本考案では、ドレイン側低濃度不純
物領域を設けることにより高耐圧化を図っているDMOSト
ランジスタにおいて、ゲート電極とドレイン側高濃度不
純物領域との間の表面部に、ドレイン側低濃度不純物領
域を存在させないようにしたので、トランジスタ特性の
バラツキの原因となっていたドレイン側低濃度不純物領
域の変化する高抵抗がなくなり、トランジスタ特性を安
定なものとすることが出来る。As described above, according to the present invention, in the DMOS transistor in which the high breakdown voltage is achieved by providing the drain-side low-concentration impurity region, the drain-side low-concentration region is formed on the surface between the gate electrode and the drain-side high-concentration impurity region. Since the concentration impurity region does not exist, the changing high resistance of the drain side low concentration impurity region, which is the cause of the variation in the transistor characteristics, is eliminated, and the transistor characteristics can be made stable.
第１図…本考案の第１の実施例にかかわるDMOSトランジ
スタ 第２図…本考案の第２の実施例にかかわるDMOSトランジ
スタ 第３図…従来のDMOSトランジスタ 第４図…ゲート端とドレイン端子間の抵抗を示す図 第５図…第２の実施例のDMOSトランジスタを形成する過
程を示す図 図において、１はシリコン基板、２は素子分離領域、３
はゲート電極、４はゲート酸化膜、５はソース側高濃度
不純物領域、６はソース側不純物オーバーラップ領域、
７は閾値制御用不純物注入領域、８はドレイン側不純物
オーバーラップ領域、９はドレイン側低濃度不純物領
域、10はドレイン側高濃度不純物領域、11はフォトレジ
スト、12はソース側低濃度不純物領域である。FIG. 1 ... DMOS transistor according to the first embodiment of the present invention FIG. 2 ... DMOS transistor according to the second embodiment of the present invention FIG. 3 ... Conventional DMOS transistor FIG. 4 ... Between gate end and drain terminal FIG. 5 shows the resistance of FIG. 5 ... Diagram showing the process of forming the DMOS transistor of the second embodiment. In the drawing, 1 is a silicon substrate, 2 is an element isolation region, 3
Is a gate electrode, 4 is a gate oxide film, 5 is a source-side high-concentration impurity region, 6 is a source-side impurity overlap region,
7 is a threshold control impurity implantation region, 8 is a drain side impurity overlap region, 9 is a drain side low concentration impurity region, 10 is a drain side high concentration impurity region, 11 is a photoresist, and 12 is a source side low concentration impurity region. is there.
Claims (2)
により高耐圧化を図っているDMOSトランジスタにおい
て、ゲート電極の直下の位置に形成する閾値制御用不純
物注入領域をドレイン側高濃度不純物領域に達するまで
広げ、ゲート電極とドレイン側高濃度不純物領域との間
の表面部に、ドレイン側低濃度不純物領域を存在させな
い構造としたことを特徴とするDMOSトランジスタ。1. In a DMOS transistor having a high breakdown voltage by providing a drain side low concentration impurity region, a threshold controlling impurity implantation region formed immediately below a gate electrode reaches the drain side high concentration impurity region. The DMOS transistor is characterized in that the drain side low concentration impurity region is not present in the surface portion between the gate electrode and the drain side high concentration impurity region.
不純物注入領域で包み込む構造としたことを特徴とする
請求項１記載のDMOSトランジスタ。2. A DMOS transistor according to claim 1, wherein the high-concentration impurity region on the drain side is surrounded by an impurity implantation region for threshold control.
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|---|---|---|---|
| JP13035090U JP2510231Y2 (en) | 1990-11-30 | 1990-11-30 | DMOS transistor |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP13035090U JP2510231Y2 (en) | 1990-11-30 | 1990-11-30 | DMOS transistor |
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- 1990-11-30 JP JP13035090U patent/JP2510231Y2/en not_active Expired - Fee Related
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