JP2506855B2 - Video signal generation circuit - Google Patents
Video signal generation circuitInfo
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、映像信号を発生させるための映像信号発生
回路、特に、映像用半導体集積回路の試験用信号源とし
て、標準的な信号だけでなく特殊な信号もプログラマブ
ルに作成できる回路構成に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video signal generating circuit for generating a video signal, and more particularly to a special signal as a test signal source for a video semiconductor integrated circuit as well as a standard signal. It also relates to a circuit configuration in which various signals can be created in a programmable manner.
従来の技術 従来は、第3図にブロック図で示すように、1フレー
ムを1周期とするパターンジェネレータを構成し、ロジ
ック信号レベルの各種タイミング信号及び映像信号を得
ていた。第4図に1フレームの映像信号を波形図で示す
が、NTSC方式の場合、水平走査線数が525本、1秒間に3
0枚の画面を飛越走査で作っており、2回の垂直走査で
完全な1枚の画面(1フレーム)ができ上がっている。
発生している映像信号が静止画の場合、1/30秒を1周期
とする信号となる。この信号をディジタルパターンによ
って発生させるわけであるが、1水平走査を十分に細か
い分解能で表示する必要があり、仮に、1水平走査を の分解能で表示させるとすると64×525=33600ものディ
ジタルパターンを1/30秒の間に発生させることになる。2. Description of the Related Art Conventionally, as shown in the block diagram of FIG. 3, a pattern generator having one frame as one cycle is configured to obtain various timing signals and video signals at logic signal levels. Fig. 4 shows the waveform of a 1-frame video signal. In the case of the NTSC system, there are 525 horizontal scanning lines and 3 per second.
0 screens are made by interlaced scanning, and a complete 1 screen (1 frame) is completed by 2 vertical scans.
When the video signal being generated is a still image, the signal has a period of 1/30 second. Although this signal is generated by a digital pattern, it is necessary to display one horizontal scan with a sufficiently fine resolution. If it is displayed with a resolution of, 64 × 525 = 33600 digital patterns will be generated in 1/30 second.
第3図のブロック図の構成を説明する。映像信号発生
のクロック信号となるパルス発生器1の出力を、ディジ
タルパターンのシーケンスを発生させるための 1水平走査期間の分解能)のバイナリカウンタ9の入力
端子91に入力する。そのカウンタ出力端子92の出力を、
1フレーム間の映像信号のパターンデータを順番に格納
したメモリ10のアドレス入力端子101に入力する。メモ
リ10の出力端子102より出力される映像信号パターンを
ラッチ7に入力し、クロック信号でトリガする。ラッチ
7にラッチされた出力から各種タイミング信号ならび
に、DAコンバータ8でDA変換して映像信号を得ることが
できる。The configuration of the block diagram of FIG. 3 will be described. The output of the pulse generator 1 which serves as a clock signal for generating a video signal is used to generate a sequence of digital patterns. It is input to the input terminal 91 of the binary counter 9 for one horizontal scanning period). The output of the counter output terminal 92 is
The pattern data of the video signal for one frame is input to the address input terminal 101 of the memory 10 in which the pattern data is stored in order. The video signal pattern output from the output terminal 102 of the memory 10 is input to the latch 7 and triggered by the clock signal. Various timing signals can be DA converted from the output latched by the latch 7 and a video signal can be obtained by the DA converter 8.
発明が解決しようとする問題点 このような従来例では、各種タイミング信号や映像信
号を発生させる場合、十分な分解能を得るためには、1
フレームの周波数30Hz(NTSC方式)に対してパターン発
生用のクロック数を非常に高くする必要があるため、パ
ターン発生用に膨大なメモリを必要とした。例えば、NT
SC方式で1水平走査期間の分解能を1/64とし、ディジタ
ル出力を16ビットとして、ディジタルパターンを発生さ
せるとすると、必要なメモリは、64×525×16=537600
[ビット]となる。本発明は、かかる点に鑑み、少量の
メモリでなおかつ容易に映像信号を発生させる回路を提
供することを目的としている。Problems to be Solved by the Invention In such a conventional example, when various timing signals and video signals are generated, in order to obtain sufficient resolution,
Since it is necessary to increase the number of clocks for pattern generation to a frame frequency of 30Hz (NTSC method), a huge amount of memory is required for pattern generation. For example, NT
If the resolution of one horizontal scanning period is 1/64 in the SC method and the digital output is 16 bits to generate a digital pattern, the required memory is 64 x 525 x 16 = 537600.
It becomes [bit]. In view of the above point, the present invention has an object to provide a circuit that easily generates a video signal with a small amount of memory.
問題点を解決するための手段 本発明は、上記問題点を解決するため、1フレーム間
の映像信号が水平走査線信号の積み重ねであることに注
目し、映像信号中の水平同期信号の2n倍(nは1以上の
整数)の周波数に相当する原信号を発生するクロック発
生手段と、前記原信号を1/2n分周する第1のバイナリカ
ウンタと、前記第1のバイナリカウンタの出力信号を1/
1024分周する第2のバイナリカウンタと、アドレス部に
前記第2のバイナリカウンタの出力信号が入力され、そ
の入力に応じて予め記憶した水平走査信号シーケンスデ
ータを読み出す第1のメモリと、アドレス部に前記水平
走査信号シーケンスデータと前記第1のバイナリカウン
タの出力信号が入力され、その入力に応じて予め記憶し
た水平走査信号パターンデータを読み出す第2のメモリ
と、前記原信号のクロック入力に応じて前記第2のメモ
リの出力信号をラッチングするラッチ手段と、前記ラッ
チ手段の出力信号をDA変換して各種タイミング信号およ
び映像信号を発生するDA変換器とを備え、水平走査信号
パターンデータの最終クロックに相当する前記ラッチ手
段の出力信号で前記第2のバイナリカウンタをリセット
する構成である。Means for Solving the Problems In order to solve the above problems, the present invention pays attention to the fact that a video signal for one frame is a stack of horizontal scanning line signals, and is 2n times the horizontal synchronizing signal in the video signal. A clock generating means for generating an original signal corresponding to a frequency of (n is an integer of 1 or more), a first binary counter for dividing the original signal by 1 / 2n, and an output signal of the first binary counter. 1 /
A second binary counter that divides by 1024, a first memory to which the output signal of the second binary counter is input to the address section, and which reads out horizontal scanning signal sequence data stored in advance in response to the input, and an address section The horizontal scanning signal sequence data and the output signal of the first binary counter are input to the second memory, and the second memory that reads out horizontal scanning signal pattern data stored in advance in response to the inputs and the clock input of the original signal is input. Latching means for latching the output signal of the second memory and a DA converter for DA converting the output signal of the latching means to generate various timing signals and video signals. The second binary counter is reset by an output signal of the latch means corresponding to a clock.
作用 この発明の構成によると、得られる映像信号は、従来
の映像信号と何ら変わるところなく、パターン発生に必
要なメモリを大幅に削減できる。According to the configuration of the present invention, the obtained video signal is no different from the conventional video signal, and the memory required for pattern generation can be greatly reduced.
実施例 第1図に本発明の一実施例ブロック図を第2図にその
概念図を示す。第4図に示すように映像信号は、NTSC方
式の場合、1フレーム525本の水平走査線から構成され
ているが、1水平走査を単位にして分解してみると、52
5本の水平走査線はN種類(例えば、テレビ画面に写る
水平走査線を全て同じパターンだとすると9種類)に分
類できる。すなわち、第2図の概念図は、N種類の水平
走査信号をセレクターにより525本の水平走査線が1水
平走査線ごとにどの水平走査信号を選択するか制御して
やればNTSC方式の1フレームの映像信号を発生できるこ
とを示している。次に、第1図のブロック図の構成につ
いて説明する。1は、パルス発生器で映像信号の1水平
走査期間の分解能を決めるもので、必要分解能を2の指
数である (n:5以上が実用的)とするとその発振周波数は、テレ
ビの水平発振周波数Hを2n倍としたものとなる。この
原発振を水平走査信号パターン駆動用の の第1バイナリカウンタ2の入力端子21に入力し、出力
端子22の最上位ビットをさらに水平走査信号シーケンス
駆動用の1/1024の第2のバイナリカウンタ3の入力端子
31に入力する。そのカウンタ出力端子32の出力を水平走
査信号シーケンスデータ、つまり、N種類の水平走査信
号パターンを1フレーム間にどのように並べるかという
データを格納したメモリ5のアドレスデータ入力端子51
に入力し、出力端子52より、出力される水平走査シーケ
ンスデータと第1のバイナリカウンタ2の出力端子22の
出力をN種類の水平走査信号パターンを格納したメモリ
6のアドレスデータ入力端子の上位61,下位62にそれぞ
れ入力する。メモリ6のアドレスデータ入力端子の上位
61は、N種類の水平走査信号のうちどれを選択するか制
御するためのもので、アドレスデータ入力端子の下位62
は、1水平走査信号パターンを発生させるためのもので
ある。メモリ6の出力端子63より出力される水平走査信
号パターンをラッチ7に入力し、原発振であるパルス発
生器1のクロック信号が第1バイナリカウンタ2の入力
端子21をトリガするエッジと同一エッジでラッチ7をト
リガする。インバータ4は、一般的な標準ロジックでは
第1バイナリカウンタ2がネガティブエッジで、ラッチ
(Dタイプフリップフロップ)7がポジティブエッジで
それぞれトリガされるため、これらの極性を合わせるた
めのものである。同一エッジでトリガする場合、第1,第
2バイナリカウンタ2,3とメモリ5,6による累積遅延時間
は、原発振の一周期分近くまで許される。ラッチ7にラ
ッチされた出力は、そのままロジックレベルの各種タイ
ミング信号として使用したり、また、DAコンバータ8で
DA変換して映像信号として使用できる。Embodiment FIG. 1 shows a block diagram of an embodiment of the present invention, and FIG. 2 shows a conceptual diagram thereof. As shown in FIG. 4, in the case of the NTSC system, the video signal is composed of 525 horizontal scanning lines per frame.
The five horizontal scanning lines can be classified into N types (for example, 9 types if all the horizontal scanning lines on the TV screen have the same pattern). That is, the conceptual diagram of FIG. 2 shows that when N horizontal scanning signals are selected by the selector, which horizontal scanning signal 525 horizontal scanning lines select for each horizontal scanning line, one frame image of NTSC system is obtained. It shows that a signal can be generated. Next, the configuration of the block diagram of FIG. 1 will be described. 1 is a pulse generator that determines the resolution of one horizontal scanning period of the video signal, and the required resolution is an index of 2. If (n: 5 or more is practical), the oscillation frequency is the horizontal oscillation frequency H of the TV multiplied by 2n. This original oscillation is used to drive the horizontal scanning signal pattern. Input to the input terminal 21 of the first binary counter 2 and the most significant bit of the output terminal 22 is further input terminal of the 1/1024 second binary counter 3 for driving the horizontal scanning signal sequence.
Enter 31. The output of the counter output terminal 32 is horizontal scanning signal sequence data, that is, the address data input terminal 51 of the memory 5 storing the data on how to arrange N types of horizontal scanning signal patterns in one frame.
The horizontal scanning sequence data output from the output terminal 52 and the output of the output terminal 22 of the first binary counter 2 are input to the upper 61 of the address data input terminals of the memory 6 storing N types of horizontal scanning signal patterns. Then, enter each in the lower 62. Upper level of address data input terminal of memory 6
Reference numeral 61 is for controlling which of the N kinds of horizontal scanning signals is selected, and is a lower order 62 of the address data input terminal.
Is for generating one horizontal scanning signal pattern. The horizontal scanning signal pattern output from the output terminal 63 of the memory 6 is input to the latch 7, and the clock signal of the pulse generator 1 that is the original oscillation is the same edge as the edge that triggers the input terminal 21 of the first binary counter 2. Trigger latch 7. The inverter 4 is for matching the polarities of the first binary counter 2 and the latch (D type flip-flop) 7 which are triggered by a negative edge and a positive edge, respectively, in a general standard logic. When triggering at the same edge, the accumulated delay time by the first and second binary counters 2, 3 and the memories 5, 6 is allowed up to one cycle of the original oscillation. The output latched by the latch 7 can be used as it is as various logic level timing signals, or by the DA converter 8.
Can be used as a video signal after DA conversion.
これらのラッチ出力のうち1ビットを水平走査信号シ
ーケンス発生用の第2バイナリカウンタ3のクリア端子
33に入力し、カウンタリセット用として使用し、最終水
平走査信号パターン(NTSCなら525本目)の2nクロック
目でリセットすることにより、1フレーム間の映像信号
を得ることができる。One bit of these latch outputs is a clear terminal of the second binary counter 3 for generating the horizontal scanning signal sequence.
A video signal for one frame can be obtained by inputting to 33, using it for counter reset, and resetting at the 2nth clock of the final horizontal scanning signal pattern (525th line in the case of NTSC).
発明の効果 以上述べてきたように、本発明によれば映像信号の発
生回路においてパータン発生用のメモリを従来例に比べ
てN/525倍と大幅に削減でき、水平走査信号シーケンス
データ用のメモリ追加は、525×(Log2Nの小数点以下切
上)[ビット]とわずかである。EFFECTS OF THE INVENTION As described above, according to the present invention, the memory for pattern generation in the video signal generation circuit can be greatly reduced by N / 525 times compared to the conventional example, and the memory for horizontal scanning signal sequence data can be reduced. The addition is only 525 x (decimal places above Log 2 N) [bit].
第1図は本発明の一実施例における映像信号発生回路を
示すブロック図、第2図はその概念図、第3図は従来の
映像信号発生回路のブロック図、第4図はNTSC方式の映
像信号波形図である。 1……パルス発生器、2…… バイナリカウンタ、3……1/1024バイナリカウンタ、4
……インバータ、5……メモリ、6……メモリ、7……
ラッチ、8……DAコンバータ、9……バイナリカウン
タ、10……メモリ。FIG. 1 is a block diagram showing a video signal generating circuit according to an embodiment of the present invention, FIG. 2 is a conceptual diagram thereof, FIG. 3 is a block diagram of a conventional video signal generating circuit, and FIG. 4 is an NTSC system video. It is a signal waveform diagram. 1 ... Pulse generator, 2 ... Binary counter, 3 ... 1/1024 Binary counter, 4
…… Inverter, 5 …… Memory, 6 …… Memory, 7 ……
Latch, 8 ... DA converter, 9 ... Binary counter, 10 ... Memory.
Claims (1)
以上の整数)の周波数に相当する原信号を発生するクロ
ック発生手段と、 前記原信号を1/2n分周する第1のバイナリカウンタと、 前記第1のバイナリカウンタの出力信号を1/1024分周す
る第2のバイナリカウンタと、 アドレス部に前記第2のバイナリカウンタの出力信号が
入力され、その入力に応じて予め記憶した水平走査信号
シーケンスデータを読み出す第1のメモリと、アドレス
部に前記水平走査信号シーケンスデータと前記第1のバ
イナリカウンタの出力信号が入力され、その入力に応じ
て予め記憶した水平走査信号パターンデータを読み出す
第2のメモリと、 前記原信号のクロック入力に応じて前記第2のメモリの
出力信号をラッチングするラッチ手段と、 前記ラッチ手段の出力信号をDA変換して各種タイミング
信号および映像信号を発生するDA変換器とを備え、 水平走査信号パターンデータの最終クロックに相当する
前記ラッチ手段の出力信号で前記第2のバイナリカウン
タをリセットすることを特徴とする映像信号発生回路。1. A 2n times (n is 1) horizontal sync signal in a video signal.
A clock generating means for generating an original signal corresponding to a frequency of the above integer), a first binary counter for dividing the original signal by 1 / 2n, and an output signal of the first binary counter for 1/1024 A second binary counter that rotates, an output signal of the second binary counter is input to an address section, and a first memory that reads out horizontal scanning signal sequence data stored in advance in response to the input; A horizontal scanning signal sequence data and an output signal of the first binary counter are input, a second memory that reads out horizontal scanning signal pattern data stored in advance in response to the input, and the memory is input in response to a clock input of the original signal. Latch means for latching the output signal of the second memory, and various timing signals and video signals by DA converting the output signal of the latch means And a DA converter that generates a video signal generating circuit, characterized in that resetting the second binary counter at the output signal of said latch means corresponding to a last clock of the horizontal scanning signal pattern data.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62298428A JP2506855B2 (en) | 1987-11-26 | 1987-11-26 | Video signal generation circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62298428A JP2506855B2 (en) | 1987-11-26 | 1987-11-26 | Video signal generation circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01138888A JPH01138888A (en) | 1989-05-31 |
JP2506855B2 true JP2506855B2 (en) | 1996-06-12 |
Family
ID=17859576
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62298428A Expired - Lifetime JP2506855B2 (en) | 1987-11-26 | 1987-11-26 | Video signal generation circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2506855B2 (en) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0744702B2 (en) * | 1986-03-03 | 1995-05-15 | 富士通株式会社 | TV signal generator |
-
1987
- 1987-11-26 JP JP62298428A patent/JP2506855B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH01138888A (en) | 1989-05-31 |
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