JP2024521550A - 通信信号を表す複数のダウンリンク信号の検出後合成のためのシステム及び方法 - Google Patents

Abstract

通信信号を表すダウンリンク信号を合成するためのシステム及び方法の実施形態が本明細書で提供される。例示的な方法は、複数のアンテナフィードからダウンリンク信号のサンプルを受信することと、第一信号及び第二信号にそれぞれタイミングリカバリ操作を実行することに基づいて、第一信号のための第一シンボル及び第二信号のための第二シンボルを生成することと、第一シンボル及び第二シンボルに相関器操作を実行することに基づいて、オフセット情報を生成することと、重み付きコンバイナ操作を実行することに基づいて第一信号及び第二信号を合成することとを含む。第一タイミングリカバリ操作、第二タイミングリカバリ操作、相関器操作、及び合成のうちの少なくとも１つは、１つ以上のプロセッサ内の複数の処理ブロックで実行され、第一処理ブロック及び第二処理ブロックは並列して動作する。【選択図】図５

Description

本開示は信号処理に関する。より具体的には、本開示は、汎用プロセッサを用いて分散コンピューティングを実装し、高速処理を実現することに関する。

関連技術の説明
いくつかの例では、衛星通信信号は、ローカルでデータを送信及び／または受信し、処理するために大規模な地上局及びその他の施設を必要とし得る。これには、関連する衛星からデータを受信し、受信したデータを処理して使用するための大規模なアンテナアレイ、関連する無線周波数端末（ＲＦＴ）、及び重要な電子機器（モデム、シグナルプロセッサなど）が含まれ得る。

本開示は、改良された通信システムを提供する。以下の概要は、本発明のすべての態様を定義することを意図するものではなく、本開示の他の特徴及び利点は、図面を含む以下の詳細な説明から明らかになるであろう。本開示は、統合文書として関連付けられることを意図しており、特徴の組み合わせが本開示の同じ文またはパラグラフまたはセクション内に一緒に見出されない場合でさえ、本明細書に記載される特徴の全ての組み合わせが想定されることを理解すべきである。さらに、本開示は、追加の態様として、本明細書で具体的に言及された変形よりも何らかの点で範囲が狭い本発明のすべての実施形態を含む。

本明細書で開示されるように、デジタル信号処理（ＤＳＰ）は、汎用プロセッサまたは中央処理装置（ＣＰＵ）を使用して多くの異なる方法で実行されることができる。開示された機能を実行することができる高速処理を実現するために汎用プロセッサ上で実行される技術の例には、
複数のＣＰＵ及び各ＣＰＵの多数のコアで並列処理することと、
単一命令複数データ（ＳＩＭＤ）技術を採用することと、
フィードバックループを中断するためにフィードフォワード処理することと、
重い処理をいくつかのＣＰＵに分割するためにメタデータ（またはステート情報）を事前計算することと、
ＣＰＵパフォーマンスを向上させる、またはメモリ帯域幅の使用率を低下させる方法で、複数の機能を単一機能にまとめることと、
が含まれるが、これらに限定されない。

汎用ＣＰＵのスループットを向上させる１つの方法は、ＣＰＵ上に存在するコアをできる限り多く利用することである。ＣＰＵ内のいくつかのコア間でデータが適切に共有されることを確保するように細心の注意を払う必要があるが、これにより、より多くのＣＰＵコアを追加することで処理スループットが向上することが可能になる。また、同じシステム上でいくつかのＣＰＵを使用し、各ＣＰＵに複数のコアを含めることも可能である。本開示内のすべての実施形態は、ＣＰＵ内で複数のコアを使用する利点を利用し、いくつかの実施形態は、システムごと、及び／またはサーバ環境内のシステム群ごとでも複数のＣＰＵを有することを利用する。

高い処理速度を達成するもう１つの方法は、汎用ＣＰＵの単一命令複数データ（ＳＩＭＤ）機能を利用することである。これにより、ＡＶＸ５１２ ＳＩＭＤ演算の場合と同様に、シングルＣＰＵコアが単一命令で最大１６個の浮動小数点演算を実行することが可能になる。ＳＩＭＤを採用する一例は、１６個の浮動小数点結果を一度に計算する有限インパルス応答（ＦＩＲ）フィルタ関数を使用することである。別の例は、複素数を掛け合わせる場合である。ＡＶＸ５１２では、１対の直交信号（ＩＱデータ）を計算する代わりに、８つのＩＱ対を一度に計算することが可能である。複素乗算は、本開示で説明されるほぼすべての処理アルゴリズムに使用される。

一部の処理システムは、位相ロックループ（ＰＬＬ）または遅延ロックループ（ＤＬＬ）を含むことが多い、様々な形式のフィードバックを実装する。ただし、ＰＬＬ及びＤＬＬの場合と同様に、フィードバックは一般に、フィードバックの性質そのものがボトルネックを引き起こすため、問題になる可能性がある。フィードバックループは、すべての着信データを、簡単に分割すること、またはその他の方法で分けることができない単一（例えば、線形）プロセスで処理することを強制する。フィードバックに加えて、誤差項を計算する頻度を含む、ＰＬＬ及びＤＬＬを使用して克服すべき他の障害がある。フィードバックループはフィードフォワードループに置換されることができる。フィードフォワードループでは、データブロック上で誤差状態を処理し、その後、計算された誤差項は、この誤差項を適用する別のブロックにフィードフォワードされる。適切な重複を使用する場合、誤差の計算及びその項の適用をいくつかのＣＰＵコアに分割して、スループットをさらに向上させることができる。この一例は、タイミング及び位相の訂正が１ブロックで計算され、タイミング調整が別のブロックに適用され、位相の訂正がさらに別のブロックに適用されるダイバーシティコンバイナにある。この方法を１セットとして、いくつかのＣＰＵコアにわたり並列にして、スループットをさらに向上させることができる。

データを処理するためのフィードフォワードアプローチに加えて、シングルブロックでメタデータの事前計算を実行した後、いくつかのＣＰＵコアにわたりデータの処理を分けることも有益であることがある。この方法は、既に説明したフィードフォワード方法に似ているが、この場合、ループ（フィードバックループなど）を中断するものではなく、単純に多くのＣＰＵコアを活用して、処理できるデータ量を増加させるものである。このように、事前計算を実行するブロックは、ＣＰＵ集約的処理を実行せず、ｆｏｒループ内の反復と、開始指数と、補間位相値間の傾斜点などの必要なステップを計算する。このそのような例の１つは、ダイバーシティコンバイナで実行されるドップラー補償である。必要な位相調整は第一ブロックで作成されるが、位相調整を実行するためのＣＰＵ集約的計算は、下流の後続のブロックにハンドオフされる。処理の第二部分がＣＰＵ集約的部分である場合、これにより、任意の数のＣＰＵコアを利用することが可能になるため、処理速度が高まり、本来であればシングルブロック内では達成できない処理速度になる。

高スループットを達成するために汎用ＣＰＵで採用されることができるもう１つの技術は、機能セットの使用方法及び使用するメモリタイプである。場合によっては、メモリ帯域幅はパフォーマンスの制限要因になる。この場合、目的は、ランダムアクセスメモリ（ＲＡＭ）（ＣＰＵキャッシュのようにより高速なメモリではない）との間で転送される必要があるデータの量を制限することである。これを行うには、より高速なＣＰＵキャッシュへのアクセスと比較して、より低速なＲＡＭへのアクセスを可能な限り少なくすることを目的として、機能を個別に実行する代わりに、すべて合わせて実行するように機能を折りたたむ必要がある。メモリ帯域幅を低減させるためのもう１つの方法は、例えば可能な場合はｆｌｏａｔまたはｄｏｕｂｌｅではなくｉｎｔ８を使用して、適切に離隔されたメモリタイプを利用することである。

一実施形態では、通信信号を表す複数のダウンリンク信号を合成するための方法が本明細書で提供される。方法は、複数のアンテナフィードから複数のダウンリンク信号のサンプルを受信することと、複数のダウンリンク信号の第一信号の第一サンプルで第一タイミングリカバリ操作を実行することに基づいて、第一信号のための第一シンボルを生成することと、複数のダウンリンク信号の第二信号の第二サンプルで第二タイミングリカバリ操作を実行することに基づいて、第二信号のための第二シンボルを生成することと、第一シンボル及び第二シンボルで相関器操作を実行することに基づいて時間及び位相オフセット情報を生成することと、（ｉ）第一シンボル及び第二シンボル、（ｉｉ）時間及び位相オフセット情報に基づいて第一シンボルのタイミング及び位相を第二シンボルとアライメントすること、ならびに（ｉｉｉ）対応する信号品質に基づいて第一データパケット及び第二データパケットのそれぞれにスケーリングを適用する重み付きコンバイナ操作を実行することに基づいて、第一信号及び第二信号を合成することとを含む。第一タイミングリカバリ操作、第二タイミングリカバリ操作、相関器操作、及び合成のうちの少なくとも１つは、１つ以上のプロセッサ内の複数の処理ブロックで実行され、第一処理ブロック及び第二処理ブロックは並列して動作する。

別の実施形態では、通信信号を表す複数のダウンリンク信号を合成するためのシステムが提供される。このシステムは、複数のダウンリンク信号を受信するように構成された複数のアンテナと、複数のアンテナに通信可能に結合された１つ以上のプロセッサであって、複数の処理ブロックを有する、１つ以上のプロセッサとを含む。１つ以上のプロセッサは、上述の方法を実行するように動作可能である。

別の実施形態では、通信信号を表す複数のダウンリンク信号を合成するための装置が提供される。装置は、複数のアンテナフィードから複数のダウンリンク信号のサンプルを受信するための手段と、複数のダウンリンク信号の第一信号の第一サンプルで第一タイミングリカバリ操作を実行することに基づいて、第一信号のための第一シンボルを生成するための手段と、複数のダウンリンク信号の第二信号の第二サンプルで第二タイミングリカバリ操作を実行することに基づいて、第二信号のための第二シンボルを生成するための手段と、第一シンボル及び第二シンボルで相関器操作を実行することに基づいて時間及び位相オフセット情報を生成するための手段と、（ｉ）第一シンボル及び第二シンボル、（ｉｉ）時間及び位相オフセット情報に基づいて第一シンボルのタイミング及び位相を第二シンボルとアライメントすること、ならびに（ｉｉｉ）対応する信号品質に基づいて第一データパケット及び第二データパケットのそれぞれにスケーリングを適用する重み付きコンバイナ操作を実行することに基づいて、第一信号及び第二信号を合成するための手段とを含む。第一シンボルを生成するための手段、第二シンボルを生成するための手段、時間及び位相オフセット情報を生成するための手段、ならびに合成するための手段のうちの少なくとも１つは、１つ以上のプロセッサ内の複数の処理ブロックで実行され、第一処理ブロック及び第二処理ブロックは並列して動作する。

本発明の詳細は、それらの構造及び動作の両方に関して、添付の図面を検討することによって部分的に収集することができ、図面において、同様の参照番号は同様の部品を指す。

本明細書に開示される実施形態による、通信システムの一例のグラフィカル表現である。 図１のシステムの１つ以上のコンポーネントとして使用するための有線または無線通信デバイスの機能ブロック図である。 本明細書に開示される実施形態による、フィードフォワードまたは事前計算信号処理の一例のグラフィカル表現である。 本明細書に開示される実施形態による、図３のフィードフォワードまたは事前計算信号処理の別の例のグラフィカル表現である。 本明細書に開示される実施形態による、デジタル信号ダイバーシティコンバイナの一例の機能ブロック図である。 本明細書に開示される実施形態による、デジタル信号ダイバーシティコンバイナの別の例の機能ブロック図である。 本明細書に開示される実施形態による、タイミング及びキャリアのリカバリ方法の一例の機能ブロック図である。 本明細書に開示される実施形態による、タイミング及びキャリアのリカバリ方法の別の例の機能ブロック図である。 本明細書に開示される実施形態による、チャネルシミュレータの一例の機能ブロック図である。 本明細書に開示される実施形態による、信号変調器の一例の機能ブロック図である。

高速処理を達成するために汎用プロセッサを使用する改良された通信システムの実施形態が開示される。本明細書に開示される実施形態は、汎用プロセッサを利用して高速信号処理を効率的に達成することができる改良された通信システムを提供する。この説明を読んだ後、当業者にとって、様々な代替的な実施形態及び代替的な適用において発明をどのように実施することができるかが明らかになるであろう。しかしながら、本発明の様々な実施形態が本明細書で説明されるが、これらの実施形態が、例及び例示としてのみ提示されており、限定ではないことが理解される。そのようにして、様々な実施形態のこの詳細な説明は、添付の特許請求の範囲に示されるように、本発明の範囲または広さを限定するものと解釈されるべきではない。

本明細書全体を通した「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」または「一実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」への参照は、その実施形態と関係して記載される特定の機能、構造、または特性が、少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体を通して種々の場所において出現する「一実施形態では」または「実施形態では」という語句は、必ずしもすべて同一の実施形態を参照しない。さらに、特定の特徴、構造、または特色は、１つ以上の実施形態における任意の好適な方法で組み合わせることができる。

説明全体を通じて通信システムが主な例として使用されるが、開示された方法の適用はそれに限定されない。例えば、デジタル信号処理、モデムなどの使用を必要とする任意のワイヤレスまたは無線通信システムは、本明細書に記載のシステム、方法、及びコンピュータ可読媒体を実装することができる。

本開示は、標準的なサーバ環境か仮想クラウド環境かいずれかでは、汎用中央処理装置（ＣＰＵ）を使用してデジタル信号処理を実行するためのシステム及び方法を提供する。いくつかの例では、システムは、ＳＳＥ、ＳＳＥ２、ＳＳＥ３、ＳＳＥ４．１、ＳＳＥ４．２、ＡＶＸ、ＡＶＸ２及びＡＶＸ５１２の命令セットを含む、高スループットを達成するための単一命令複数データ（ＳＩＭＤ）技術を採用することができる。本開示は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）などの専用の信号処理ハードウェア、またはグラフィックスプロセッシングユニット（ＧＰＵ）などのハイパフォーマンスコンピューティング（ＨＰＣ）ハードウェアを使用せずに、必要なスループットを達成するために、プロセッサ（ＣＰＵなど）の複数の処理コアにわたりデータ処理がどのように管理されるかについて説明する。この処理を、Ｉｎｔｅｌ及びＡＭＤマイクロプロセッサ製のｘ８６アーキテクチャに加えて、Ｃｏｒｔｅｘ－Ａ７６、ＮＥＯＮ及びＡＷＳ Ｇｒａｖｉｔｏｎ及びＧｒａｖｉｔｏｎ２などのＡＲＭプロセッサを含むがこれらに限定されない汎用サーバＣＰＵで実行できるため、これらの機能は、専用ハードウェアを必要とせず、仮想化処理アーキテクチャを使用して汎用クラウド処理環境内に展開されることが可能になる。汎用ＣＰＵでの処理は、アナログ信号をサンプリングし、デジタル化されたサンプルをイーサネット接続経由でＣＰＵに供給するデジタルＩＦアプライアンスによって可能になる。デジタルＩＦアプライアンスは、２０１７年２月２１日に発行された「Ｐａｃｋｅｔｉｚｅｄ Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｔｒａｎｓｐｏｒｔ Ｓｙｓｔｅｍ」と題された米国特許第９，５７７，９３６号に記載されているものと同様に、デジタル化されたサンプルを受け入れてアナログ信号に変換することもでき、その内容は参照によりそれらの全体が援用されている。

図１は、通信システムの一実施形態のグラフィカル表現である。通信システム（システム）１００は、複数の地上局と通信するプラットフォーム１１０及び衛星１１１を有することができる。プラットフォーム１１０は、航空機（例えば、飛行機、ヘリコプタ、または無人航空機（ＵＡＶ）、ミサイル、ボートなど）であることができる。複数の地上局１２０、１３０、１４０は、地上高周波（ＲＦ）アンテナ１２２または１つ以上の衛星アンテナ１３２、１４２と関連付けられることができる。地上局１２０は、デジタイザ１２４に結合されたアンテナ１２２を有することができる。デジタイザ１２４は、アンテナ１２２で受信したアナログ信号をネットワークを介して送信するためのデジタルビットストリームに変換するための１つ以上のアナログ－デジタル（Ａ２Ｄ）変換器を有することができる。デジタイザ１２４は、プラットフォーム１１０及び衛星１１１へのアップリンクでの操作のために、対応するデジタル－アナログ（Ｄ２Ａ）変換器を含むこともできる。

同様に、地上局１３０はアンテナ１３２及びデジタイザ１３４を有することができ、地上局１４０はアンテナ１４２及びデジタイザ１４４を有することができる。

地上局１２０、１３０、１４０は、受信チェーンではそれぞれ、プラットフォーム１１０からのダウンリンク信号１６０（１６０ａ、１６０ｂ、１６０ｃとラベル付け）と、衛星１１１からのダウンリンク信号１７０（１７０ａ、１７０ｂ、１７０ｃとラベル付け）とを受信することができる。地上局１２０、１３０、１４０は、送信チェーンではそれぞれアンテナ１２２、１３２、１４２を介してアップリンク信号を送信することもできる。デジタイザ１２４、１３４、１４４は、受信したダウンリンク信号１６０、１７０を、送信するためにデジタルビットストリーム１５４としてデジタル化することができる。次いで、デジタルビットストリーム１５４は、ネットワーク１５２を介してクラウド処理システムに送信されることができる。

いくつかの例では、地上局１２０、１３０、１４０は、すべてのデータ（例えば、ダウンリンク信号に含まれる）をローカルで処理することができるが、これは、時間、リソース、及び効率の観点から非常に高価になる可能性がある。したがって、いくつかの実施形態では、ダウンリンク信号は、デジタル化され、デジタルビットストリーム１５２としてリモート信号処理サーバ（ＳＰＳ）１５０に送信されることができる。いくつかの実装では、ＳＰＳ１５０は、ワイドエリアネットワーク（ＷＡＮ）を介してアクセス可能なオフサイト施設に位置するデータセンターなどの物理的位置に位置決めされることができる。このようなＷＡＮは、例えばインターネットであることができる。ＳＰＳ１５０は、デジタルビットストリーム１５２からダウンリンク信号を復調し、ダウンリンク信号からデータまたは情報ビットを出力することができる。いくつかの他の実装では、ＳＰＳ１５０は、クラウドコンピューティングまたはクラウド処理を使用して、本明細書に記載される信号処理及び他の方法を実行することができる。ＳＰＳ１５０はクラウドサーバとも呼ばれることができる。

ついで、ＳＰＳ１５０は、処理されたデータをユーザに提供すること、または別のサイトに送信することができる。データ及び情報は、ミッションに依存していることができる。さらに、データに含まれる情報は、気象データ、画像データ、及び衛星通信（ＳＡＴＣＯＭ）ペイロードデータを含む、衛星の主な目的であることができる。上述のように、本明細書ではＳＡＴＣＯＭが主な例として使用されているが、ＤＳＰを使用する任意の通信または信号処理システムは、本明細書で説明される方法を実装することができる。

ソフトウェアで高い処理速度を達成するために、位相ロックループ（ＰＬＬ）または遅延ロックループ（ＤＬＬ）のアプローチは、ループ内のフィードバックが原因で問題のある可能性がある。フィードバックループは、すべての着信データ（例えば、ダウンリンク信号１６０及び／または１７０）が、容易に分割すること、またはその他の方法で分けることができない単一の（例えば、線形）プロセスで処理されることを強制する。フィードバックに加えて、誤差項を計算する頻度などを含む、ＰＬＬ／ＤＬＬを使用して克服すべき他の障害がある。

図２は、図１のシステムの１つ以上のコンポーネントとして使用するための有線または無線通信デバイスの機能ブロック図である。処理デバイス（デバイス）２００は、例えば図１のＳＰＳ１５０として実装され得る。デバイス２００は、本明細書に開示される信号処理方法またはステップのうちの１つ以上を実行するために必要に応じて実装されることができる。

デバイス２００は、デバイス２００の動作を制御するプロセッサ２０２を含み得る。プロセッサ２０２は、ＣＰＵと呼ばれることもある。プロセッサ２０２は、例えば、ＳＰＳ１５０に起因する機能を指示及び／または実行することができる。プロセッサ２０２を含むデバイス２００の特定の態様は、クラウドベースの処理など、様々なクラウドベースの素子として実装されることができる。したがって、プロセッサ２０２は、ネットワーク（例えば、インターネット）を介していくつかの異なるプロセッサにわたって分散されたクラウド処理を表すことができる。あるいは、特定のコンポーネントをハードウェアに実装することもできる。プロセッサ２０２は、汎用マイクロプロセッサ、マイクロコントローラ、デジタルシグナルプロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルロジックデバイス（ＰＬＤ）、コントローラ、ステートマシン、ゲートロジック、ディスクリートハードウェアコンポーネント、専用ハードウェア有限ステートマシン、または情報の計算もしくはその他の操作を実行することができるその他の任意の適切なエンティティのうちの１つ以上の任意の組み合わせによって実装され得る。

プロセッサ２０２は、計算を実行することができる１つ以上のコア２０４（コア２０４ａからコア２０４ｎとして図示）を有することができる。クラウド処理を使用する実装では、コア２０４は、分散クラウド処理の複数の反復を表すことができる。いくつかの実施形態では、プロセッサ２０２は、ハードウェアを使用して、受信器のためのすべての計算を行う、複雑な集積回路であることができる。本明細書で使用される場合、コア２０４はそれぞれプロセッサ２０２の１つの処理素子であることができる。プロセッサ２０２は、本明細書に開示される方法に必要な並列処理を実行するために複数のコア２０４を実装することができる。いくつかの実施形態では、プロセッサ２０２は、クラウドコンピューティングのように複数のＣＰＵにわたって分散され得る。

デバイス２００は、プロセッサ２０２に操作可能に結合されたメモリ２０６をさらに含むことができる。メモリ２０６は、クラウドベースのストレージまたはローカルハードウェアストレージであることができる。メモリ２０６は、読み出し専用メモリ（ＲＯＭ）及びランダムアクセスメモリ（ＲＡＭ）の両方を含むことができ、プロセッサ２０２に命令及びデータを提供することができる。メモリ２０６の一部には、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）も含まれ得る。プロセッサ２０２は、通常、メモリ２０６内に格納されたプログラム命令に基づいて論理演算及び算術演算を実行する。メモリ２０６内の命令は、本明細書で説明される方法を実装するために実行可能であり得る。メモリ２０６は、リムーバブルメディアまたは複数の分散データベースをさらに含むことができる。

メモリ２０６はまた、ソフトウェアを格納するための機械可読媒体を含んでもよい。ソフトウェアは、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語などと呼ばれるかどうかにかかわらず、あらゆるタイプの命令を意味するものとして広く解釈されるものとする。命令には、コード（例えば、ソースコードフォーマット、バイナリコードフォーマット、実行可能コードフォーマット、または他の任意の適切なコードフォーマットでのもの）が含まれてもよい。命令は、プロセッサ２０２または１つ以上のコア２０４によって実行されると、デバイス２００（例えば、ＳＰＳ１５０）に、本明細書で説明される様々な機能を実行させる。

デバイス２００はまた、通信デバイス２００と遠隔位置との間のデータの送受信を可能にする送信器２１０及び受信器２１２を含んでもよい。このような通信は、例えばネットワーク１５２を介して地上局１２０とＳＰＳ１５０との間で行われることができる。これらのような通信は無線で行われること、または有線通信を介して行われることができる。送信器２１０及び受信器２１２は、トランシーバ２１４に組み合わされてもよい。トランシーバ２１４は、ネットワーク１５２に通信可能に結合されることができる。いくつかの例では、トランシーバ２１４は、ネットワークインタフェースカード（ＮＩＣ）を含むこと、またはその一部であることができる。

デバイス２００は、ユーザインタフェース２２２をさらに含むことができる。ユーザインタフェース２２２は、キーパッド、マイクロフォン、スピーカ、及び／またはディスプレイを含み得る。ユーザインタフェース２２２は、デバイス２００のユーザに情報を伝達する、及び／またはユーザから入力を受信する任意の素子またはコンポーネントを含むことができる。

本明細書で説明されるデバイス２００の様々なコンポーネントは合わせて、バスシステム２２６によって結合され得る。バスシステム２２６は、データバスだけでなく、例えば、データバスに加えて、電源バス、制御信号バス、及びステータス信号バスを含むことができる。いくつかの実施形態では、バスシステム２２６は、ネットワーク１５２に通信可能に結合されることができる。ネットワーク１５２は、例えば、デバイス２００（例えば、プロセッサ２０２）と地上局１２０との間に通信リンクを提供することができる。当業者であれば、デバイス２００のコンポーネントが、分散処理のためのローカルエリアネットワークまたはワイドエリアネットワークなどの何らかの他のメカニズムを使用して、合わせて結合されてもよく、または相互に入力を受け入れても、もしくは提供してもよいことが理解されよう。

図３は、フィードフォワードまたは事前計算信号処理３００の一実施形態の概略的なブロック図のグラフィカル描写である。方法３００は、例えばプロセッサ２０２による、複数の機能を組み込んだ一般化されたプロセスとして行われることができる。プロセッサ２０２は、１つ以上の所望のプロセスを実行するために、示されているように、複数の機能を直列または並列配置で実行することができる。各機能は、プロセッサ２０２によって実行可能で、かつメモリ２０６に格納されている命令またはソフトウェアのブロックまたはコレクションを指し得る。

第一機能３０２は、プロセッサ２０２によって実行されることができる。いくつかの実施形態では、第二機能３０４は、第一機能３０２に続いて直列で実行されることができる。したがって、プロセッサ２０２は、複数のコア２０４にわたって処理するために異なる機能を有するデータのブロックを分割して、第一機能３０２及び第二機能３０４を実行することができる。

プロセッサ２０２は、第二機能３０４に続いて、第三機能３０６（３０６ａ、３０６ｂ、．．．３０６ｎとして図示）の分散処理を並列して実行することができる。様々な数の機能３０６ａ～３０６ｎが並列して動作し得ることを示すために、３つのパスがそれらの間の垂直方向に３つのドットと共に描かれており、４、５、６などであるが、これらに限定されない任意の数のパスを含むことができることを示している。第三機能３０６の並列処理は、例えば、プロセッサ２０２のいくつかのコア２０４（例えば、処理ブロック）にわたり同じ機能に関連付けられたデータのブロックを分割することを含むことができる。例えば、「データのブロック」は、処理される必要があるサンプル群を意味するものであることができる。

「並列」という用語は、本明細書では、処理がブロック３０６ａ～３０６ｎで同時に行われることを説明するために使用される。処理されるパケットは、１ブロック３０６ａ～３０６ｎから別のブロックまでの長さが異なるものである可能性があるため、パケットの処理は、１ブロック３０６ａ～３０６ｎからその次のブロックまで同じレートまたは速度を有することができる。以下に示されるように、ブロック３０６ａ～３０６ｎのうちのいくつかは、他のブロックよりも速く進んでもよく、または遅く進んでもよい。したがって、並列という用語は、ブロック３０６ａ～３０６ｎ内での同時または並行処理に限定されるべきではない。

次いで、プロセッサ２０２は、第四機能３０８及び第五機能３０９を直列で実行することができる。第一機能３０２及び第二機能３０４と同様に、第四機能３０８及び第五機能３０９の直列パフォーマンスは、複数のコア２０４にわたって処理するための異なる機能に関連付けられたデータのブロックを分割することを含むことができる。一般に、第一機能３０２、第二機能３０４、第三機能３０６、第四機能３０８、及び第五機能３０９のそれぞれは、異なる処理ブロックで実行されることができる。本明細書で使用される場合、処理ブロックは、データのブロックに実行される特定のタスクを指すことができる。処理ブロックは、例えば、１つ以上のコア２０４に関連付けられることができる。

したがって、方法３００は、例えば、複数のコア２０４にわたって処理するために、同じ機能を有するデータのブロックを分割することができる。同様に、方法３００は、複数のコア２０４にわたって処理するために、異なる機能を有するデータのブロックを分割することができる。

方法３００の他のいくつかの実装では、同じ処理ブロック（例えば、コア２０４）は、同じ機能または異なる機能に関係なく、単一命令複数データ（ＳＩＭＤ）でデータの処理を実行することができる。

他の実装では、方法３００の実施形態は、重複するデータを使用することによって、最小限のステート情報を有するデータブロックの処理をサポートすることができる。本明細書で使用される場合、ステート情報は、フィードバック（例えば、フィードバック処理）中に必要な変数、データフレーム境界などを含むことができる。例えば、フィードバックループの場合、ステート情報は、連続したデータストリームを処理する際にフィードバック中に必要とされるループ内で計算される変数を含むことができる。ステート情報には、データストリーム内のフレーム境界の位置も含まれることができる。他の例には、連続したデータフローを維持するために必要なバッファに格納された値（例えば、場合によっては多くの遅延素子）をステート情報が含む、ＦＩＲフィルタなどのモノが含まれることができる。

ステート情報、及び隣接するデータブロックの重複部分を無視することで、プロセスはデータブロック間の可変重複レベルを使用して、並列処理を利用することができる。

図４は、図３のフィードフォワードまたは事前計算信号処理のための方法の一実施形態のグラフィカル描写である。方法４００は、プロセス３１５として群化された複数の機能への直列－並列及び／または並列－直列処理のために方法３００の原理を使用することができる。一例では、第一機能３０２（図３）は、プロセッサ２０２が処理のためのデータを受信する、データ取り込み機能３０５であることができる。第二機能３０４（図３）は、プロセッサ２０２が重複するデータブロック内のデータをパースすることができる、データ分割機能３１０であることができる。次いで、重複したデータブロックは、処理ブロック３１５ａ～３１５ｎとして複数の機能の様々な並列反復では並列して処理されることができる。例えば、第一データブロックは、処理ブロック３１５ａ内の機能群によって処理されることができ、別のデータブロックは、処理ブロック３１５ａと並列して実行された別の処理ブロック３１５ｂ～３１５ｎ内の機能群によって処理されることができる。複数の処理ブロック３１５ａ～３１５ｎは並列して実行されることができ、それらのような２つの処理ブロックに限定されない。データブロックでの重複により、ステート情報にあまり依存しない（またはまったく依存しない）レベルの冗長性を提供することができる。必要なステート情報が少ないほど、連続ストリームとは対照的にデータブロックを並列で処理することが容易になる。様々な数の処理ブロック３１５ａ～３１５ｎが並列して動作することができることを示すために、３つのパスがそれらの間の垂直方向に３つのドットを伴って描かれており、４、５、６などであるが、これらに限定されない任意の数のパスを含むことができることが示される。

「並列」という用語は、本明細書では、処理が処理ブロック３１５ａ～３１５ｎで同時に行われることを説明するために使用される。処理されるパケットは、１つの処理ブロック３１５ａ～３１５ｎから別の処理ブロックまでの長さが異なるものである可能性があるため、パケットの処理は、１つの処理ブロック３１５ａ～３１５ｎからその次の処理ブロックまで同じレートまたは速度を有することができる。以下に示されるように、ブロック３１５ａ～３１５ｎのうちのいくつかは、他のブロックよりも速く進んでもよく、または遅く進んでもよい。したがって、並列という用語は、処理ブロック３１５ａ～３１５ｎ内での同時または並行処理に限定されるべきではない。

方法４００は、第四機能３０８（図３）と同様であり、処理されたデータを合成するデータ合成機能３２０、及び第五機能３０９（図３）と同様のデータ出力機能３２５をさらに含むことができる。

さらなる例では、方法３００の様々な機能の調整可能な直列－並列または並列－直列配置は、フィードバックループを置き換えるためにフィードフォワード処理を実装するいくつかの方法を提供する。これは、スループットを向上させ、フィードバック処理中の遅延によって引き起こされるボトルネックを回避することができるため、有利である。

方法３００及び方法４００によって提供される直列－並列または並列－直列処理の追加の利点は、処理ブロック（例えば、方法３００の５つの処理ブロックのうちの１つ）内に１つ以上の所望のアルゴリズムを配置することにより、プロセッサ２０２が、処理ブロック（例えば、コア２０４）内の所与のアルゴリズムの速度を懸念せずに、処理負荷を（例えば、複数のコア２０４にわたって）分散させることが可能になることである。したがって、各コア２０４は全く同じ処理負荷を共有し、個々のアルゴリズムによって引き起こされるボトルネック問題をなくす。

方法３００の実施形態のさらなる利点は、プロセッサ２０２内の計算負荷を軽減するために専用のアルゴリズム（例えば、処理ブロック）の順序をカスタマイズすることを含むことができる。以下で説明されるように、所与のプロセスの全体的な多段階処理は、複数のサブプロセスの順序に依存しない場合がある。したがって、いくつかの例では、第四機能３０８を順序付けすることは、第三機能３０６の前に実行される場合、特定の利点を有する可能性がある。

方法３００はさらに、メモリ帯域幅の最適化のために異なる変数タイプ、例えばｉｎｔ８、ｉｎｔ１６、及びｆｌｏａｔなどを実装することができる。これにより、特定のアルゴリズム（タイプに基づいたアルゴリズムなど）を加速することができる。さらに、これにより、可撓性が改善し、メモリ帯域幅が最大になることができる。

図５及び図６は、デジタル信号ダイバーシティコンバイナの実施形態の機能ブロック図である。ダイバーシティ合成方法５００及び／または６００は、図３及び図４に関連して上述のようなフィードフォワードブロック処理を含むことができる。方法５００及び／または方法６００は、複数のブロックを含むことができる。いくつかの例では、各ブロックは機能ブロックを表し、機能ブロック３０６ａ、３０６ｂ、．．．３０６ｎ（図３）などと同様の方法で機能を実行することができる。別の例では、図５及び／または図６の複数のブロックのうちの２つ以上は、処理ブロック３１５ａ、３１５ｂ、．．．３１５ｎ（図４）などと同様の方法で機能を実行する単一の「プロセス」３１５として合わせて群化されることができる。

図９は、チャネルシミュレータの一実施形態の機能ブロック図である。チャネルシミュレーション方法９００は、図３及び図４に関連して上述のようなフィードフォワードブロック処理を含むことができる。方法９００は複数のブロックを含む。いくつかの例では、各ブロックは機能ブロックを表し、機能ブロック３０６ａ、３０６ｂ、．．．３０６ｎ（図３）などと同様の方法で機能を実行することができる。別の例では、図９の複数のブロックのうちの２つ以上は、処理ブロック３１５ａ、３１５ｂ、．．．３１５ｎ（図４）などと同様の方法で機能を実行する単一の「プロセス」３１５として合わせて群化されることができる。

図１０は、波形生成のための信号変調器の実施形態の機能ブロック図である。信号変調方法１０００は、図３及び図４に関連して上述のようなフィードフォワードブロック処理を含む。方法１０００は複数のブロックを含む。いくつかの例では、各ブロックは機能ブロックを表し、機能ブロック３０６ａ、３０６ｂ、３０６ｎ（図３）などと同様の方法で機能を実行することができる。別の例では、図１０の複数のブロックのうちの２つ以上は、処理ブロック３１５ａ、３１５ｂ、．．．３１５ｎ（図４）などと同様の方法で機能を実行する単一の「プロセス」３１５として合わせて群化されることができる。

ブロック３０５では、ＳＰＳ１５０は、デジタルビットストリーム１５２を（例えば、ネットワーク１５２を介して）取り込むこと、またはその他の方法で受信することができる。ブロック３０５でのデータ取り込みは、ネットワーク接続（例えば、イーサネット）からデジタルビットストリームデータを受信することができる。

ブロック３１０では、データは、データスプリッタによって並列データストリームに分割されることができる。いくつかの実施形態では、プロセッサ２０２は、ブロック３１０で必要とされるデータ分割機能を実行することができる。いくつかの他の実施形態では、別個のデータ分割コンポーネント（例えば、データスプリッタ）をデバイス２００（図２）に含めることができる。データを複数の並列ストリームに分割することができると、ダウンリンク信号１６０、１７０などのダウンリンク信号の並列処理が可能になる。したがって、方法３００は、フィードフォワードまたは事前計算処理を利用することができることにより、着信するデジタル化信号データをより小さい部分に分割してから、複数のコア２０４で処理することが可能になる。デジタルビットストリーム１５２を分割して、同相／直交（Ｉ／Ｑ）対で重複するパケットを形成することができる。いくつかの実施形態では、「重複パケット」は、連続するパケットが隣接するデータパケットと重複するデータパケットを含むことができる。いくつかの実施形態では、データパケットはすべて同じ長さであってもよいが、重複していてもよい。データパケットでの重複は、データパケットの先頭または終端にあることができる。さらに、データパケットは、先行するデータパケット及び後続のデータパケットの両方と重複することができる。データパケットは、異なる長さを有することもできる（例えば、データ量が変動する）。したがって、処理ブロック３１５ａに送信される第一パケットは、処理ブロック３１５ｂに送信される第二パケットの特定のデータに重複してもよく、またはその他の方法でそのデータを繰り返してもよい。

パケット間の重複量、または重複サイズは必要に応じてプログラム可能であり、設定されることができる。一部の例では、重複をパケットサイズの１パーセント（１％）に設定することができる。この重複サイズは、必要に応じて増加する、または減少することができる。例えば、重複サイズに影響することができる特定のパラメータの１つは、デジタルビットストリーム１５２でのシンボルレートの不確実性である。ほとんどの信号では、最悪の場合の不確実性は１％未満であるため、１％の重複でほとんどの場合がカバーされる。いくつかの他の実施形態では、重複は、必要に応じて、２％、３％、４％、５％、６％、７％、８％、９％、もしくは１０％もの高さ、またはその間の任意の箇所であることができる。１％未満の重複も同様に有することも可能である。データレートの不確実性が０．１％未満である場合、重複は０．１％以下である可能性がある。

プロセッサ２０２は、デジタルビットストリーム１５２上で単一命令複数データ（ＳＩＭＤ）処理を実装することができる。一部の例では、ＳＩＭＤには、単一のＣＰＵ命令でシングルＣＰＵコアで１６個の浮動小数点演算を可能にする、５１２ビットを使用するアドバンスドベクトルエクステンション（ＡＶＸ－５１２）を含むことができる。例えば、ＡＶＸ－５１２は、ＣＰＵ（例えば、ＣＰＵ２０２）で膨大な量のデータを処理することができる。例えば、プロセッサ２０２（及びデバイス２００）は、５００ＭＨＺ帯域幅のデータストリームを受信することができる。５００ＭＨｚの帯域幅は、１０ギガビットイーサネットリンクの一般に受け入れられている実用的な制限であるため、いくつかの点で重要である。Ｉ／Ｑ対に８ビットサンプルを用いて、パリティビットを含むデータを５００ＭＨｚでサンプリングすると、１０Ｇビットのイーサネットリンクが飽和する可能性がある。５００ＭＨｚの例は本開示を限定するものではない。１０Ｇビットのイーサネットリンクよりも大きいデータパイプが可能である。さらに、処理は、任意のデータ量に対応するために、ｎ個の並列ブロック（例えば、ブロック３１５）に分割されることができる。

プロセス３１５は、破線で示されており、方法３００の処理ステップを示している。プロセス３１５には、複数の並列ステップまたは処理ブロック３１５ａ、３１５ｂ、．．．３１５ｎで実行されるものが示されている。

本明細書で使用されるプロセス３１５は、例えば、プロセッサ２０２によって実行される処理機能のコレクションを指すことができる。デジタルビットストリーム１５２を複数の並列処理ブロック３１５ａ、３１５ｂ、．．．３１５ｎに分けて送信し、処理負荷をいくつかのコア２０４に分散させることができる。個々の処理ブロック３１５ａ、３１５ｂ、．．．３１５ｎは、クラウド処理の個々の反復を表すことができる。したがって、処理ブロック３１５ａ～３１５ｎのそれぞれの処理は（クラウドベースの）コア２０４ａ～２０４ｎに関連付けられることができる。必要な処理ブロック３１５ａ～３１５ｎの数は、処理されるデータ量に基づいて変動する。いくつかの実施形態では、処理ブロック３１５ａ～３１５ｎの数は、ネットワーク１５２を介して、またはローカルハードウェア処理の場合はプロセッサ２０２内で、利用可能な論理コアの数によって制限されることができる。他のいくつかの実施形態では、メモリ帯域幅の制約は、信号処理中にボトルネックを引き起こす可能性がある。メモリ帯域幅は、データがプロセッサ（例えば、プロセッサ２０２）によって半導体メモリ（例えば、メモリ２０６）から読み出されること、またはその半導体メモリに格納されることができるレートを指すことができる。

いくつかの実施形態では、処理ブロック３１５ａ～３１５ｎの数は変動することができる。一般に、存在する処理ブロック３１５ａ～３１５ｎが少ないほど、プロセス全体に必要なコアの数を制限することがより適切になる。これにより、より安価に運用する小規模な仮想プライベートクラウド（ＶＰＣ）マシンにシステムを適合させることがさらに可能になる。ＶＰＣは、例えば、いくつかのＣＰＵを有するＳＰＳ１５０を含むことができる。いくつかの実施形態では、８つの処理ブロック３１５ａ～３１５ｎを１０Ｇビットのイーサネットリンクに使用することができる。このような実施形態は、前方誤り訂正処理ブロックを含まなくてもよい。他のいくつかの実施形態では、必要な処理ブロック３１５ａ～３１５ｎの数に対する唯一の実際的な制限は、通信リンクのビットレート及び帯域幅（例えば、パイプのサイズ）である。したがって、任意の数（ｎ）の処理ブロック３１５ａ～３１５ｎが可能である。しかしながら、いくつかの実施形態では、ＣＰＵで実行されることができるスレッドの数、またはプロセッサ２０２内のコア２０４の数に基づいて、処理ブロック３１５ａ～３１５ｎの数（ｎ）に対する実際的な制限が存在し得る。しかしながら、単一のＣＰＵ内で制限に達する場合、ＳＰＳ１５０（例えば、ＶＰＣ）内の複数のＣＰＵ（例えば、プロセッサ２０２）は共に、処理を実行するために無制限の数のクラウドベースのＣＰＵまたはコア２０４を有することができる。さらに、プロセッサ２０２は、必要に応じて新しい処理ブロック３１５ａ～３１５ｎを作成することができる。処理コア２０４は、スループット及び効率のために必要に応じて、複数の分散プロセッサ（例えば、プロセッサ２０２）にわたって分散することができる。

処理ブロック３１５ａ～３１５ｎは、どの処理ブロック３１５ａ、３１５ｂ、．．．３１５ｎが最も遅く（または最も速く）実行されるかに関係ないような方法で配置される。方法３００は、処理ブロック３１５ａ～３１５ｎにわたって処理負荷を共有することができるため、個々の処理ブロック３１５ａ～３１５ｎにおけるボトルネック問題によって引き起こされるあらゆる処理遅延を緩和することができる。例えば、処理ブロック３１５ａ～３１５ｎ（以下の図４の説明を参照）の個々のサブプロセスは、等しいレートで、実行されなくてもよく（例えば、いくつかは他のものより速い）、または行われてもよい。したがって、例えば、方法４００（図４）のより大きいプロセスは、パフォーマンスまたは処理時間での変動を考慮することができる。処理ブロック３１５は、着信データを処理するために必要な回数だけ作成されることができる。

いくつかの実施形態では、各処理ブロック３１５ａ～３１５ｎは、プロセッサ２０２によって実行される信号処理アルゴリズムのコレクションを表すことができる。本明細書で使用される場合、アルゴリズムは、所望の機能を実行する機能または方法ステップの最小のコレクションを指すことができる。複数の例示的なアルゴリズムが本明細書で説明される。

方法３００の例示的な利点は、必要に応じてより多くの処理ブロック３１５ａ～３１５ｎを作成する能力である。一般に、処理ブロック３１５ａ～３１５ｎはソフトウェアで実装されることができ、したがって、所与のデータレートまたは処理負荷に適しているように必要に応じて作成または除去されることができる。各処理ブロック３１５ａ～３１５ｎは、異なる受信波形（例えば、ダウンリンク信号１６０及び／または１７０）及び関連するデジタルビットストリーム１５４のニーズに適合するように再配置されることができる。

ブロック３２０では、複数の処理ブロック３１５からの処理された信号データを再合成し、ダウンリンク信号１６０、１７０上でエンコードされて変調された元のデータを形成することができる。いくつかの実施形態では、プロセッサ２０２はデータリコンバイナの機能を実行することができる。他の実施形態では、デバイス２００は、それらのような機能を実行するための追加のコンポーネントを有することができる。各データパケットまたは処理されたデータブロックはタイムスタンプを有することができる。データリコンバイナ（例えば、プロセッサ２０２）は、タイムスタンプに基づいてデータブロックを順序付けし、順序付けされたブロック間の位相を比較することができる。リコンバイナは、隣接するブロックの位相をさらに調整して、データストリームを再順序付けすることができる。いくつかの実施形態では、後続のデータブロックの位相は、先行のデータブロックの位相にマッチングするように調整されることができる。

プロセス３１５に示されるすべての処理ブロックには、実行するために少なくとも４つのオプションがある：
１）処理ブロック３１５内の各サブ素子（例えば、各ブロック３１５ａ～３１５ｎ）が独自のコア（例えば、コア２０４ａ～２０４ｎ）を取得している、複数のブロックの実行、
２）処理ブロック３１５がブロック全体に対して１つの専用コアのみを取得している、複数のブロックの実行、
３）処理ブロック内の各サブ素子が独自のコアを取得している、単一のブロックの実行、及び
４）処理ブロックがブロック全体に対して１つの専用コアのみを取得している、単一のブロックの実行。

実行できるコアが増えるほど、達成できるレートが高くなる。

ブロック３２５では、デバイス２００は、データを適切な受信器に出力することができる。いくつかの例では、そのような受信器は、１つ以上のミッション運用センターであり得る。このデータは、ミッション依存（例えば、衛星の目的）であることができ、特に、気象データ、画像データ、及びＳＡＴＣＯＭペイロードデータを含むことができる。

汎用ＣＰＵでは、高レートパフォーマンスを制限する可能性のある主な要因には、１）データ取り込み、２）ＣＰＵ容量、及び３）メモリ帯域幅の使用率という少なくとも３つがある。データ取り込みとは、どの程度の速さでデータをＣＰＵに供給することができるのかを指す。ＣＰＵ容量は、ＣＰＵのクロック速度及びＣＰＵ内のコア数によって決まる。メモリ帯域幅は、どの程度迅速にＣＰＵと外部ＤＤＲ ＲＡＭ（ＣＰＵキャッシュではない）との間でデータを転送することができるかを指す。メモリ帯域幅は、メモリレーンの数及びＤＤＲ ＲＡＭのクロック速度によって決定されてもよい。特定の場合においては、高レート処理を達成するための制限要因は、ＣＰＵ容量であるが、他の場合にはメモリ帯域幅である。上記のどの場合がパフォーマンスに影響しているか、またメモリ帯域幅が制限されているかどうかを判断するために注意する必要があり、以下に説明される実施形態は、提案された特許アプローチ内でメモリ帯域幅の使用率を低下させる方法の非限定的な例である。

所与の処理ブロック内の関数呼び出しは、ＣＰＵの計算またはメモリ帯域幅の使用率を最適化するような方法で配置されることができる。例えば、図５に示される関数呼び出し（ブロックとして例示されている）を参照すると、所与の例では、様々な関数呼び出し（例えば、タイミングリカバリブロック、キャリアリカバリブロック、相関器ブロック、時間調整ブロック、位相回転ブロック、電力及びＥｓ／Ｎｏ推定器ブロック、振幅調整ブロック、ならびに重み付きコンバイナブロック）は、メモリ帯域幅を最小にするような方法で群化されることができる。これらの関数呼び出しを独立して呼び出すことができるため、各関数を、別の関数を開始する前に、データセット上で完了することにより、各関数が単純化される。別の例では、複数またはすべての関数呼び出しを１ブロックに合成することができるため、各関数の実行後、データをＲＡＭに転送せず、合成した関数のメモリ帯域幅をはるかに小さくしてから独立して呼び出す。関数が独立して呼び出される場合、第一関数呼び出し（例えば、タイミングリカバリ）は、第二関数呼び出し（例えば、相関器）が発生する前にデータセット全体にわたって実行される可能性がある。合成の場合、第二関数呼び出しが実行される前に、第一関数呼び出し中にデータの一部のみが処理される。このようにして、メモリ帯域幅が低減する。この方法は、図５に示される関数だけでなく、関数の任意の群化に適用することができる。例えば、この方法は、図６に示される方法に適用されてもよく、または本明細書で開示されるブロック（例えば、図７～１０に示される様々な関数呼び出しブロック）内で実行される関数呼び出しの他の任意の群化に適用されてもよい。

メモリ帯域幅の使用率を向上させる別の方法は、上記のアプローチと同様に、いくつかの関数呼び出しブロックを１ブロックに折りたたむことである場合がある。例えば、図５を参照して以下でより詳細に説明されるように、タイミング及びキャリアリカバリを実行するには複数の関数が必要な場合がある。通常、操作を容易にし、ＣＰＵを最適化するために、各関数には独自のブロックが必要であるが、メモリ帯域幅の使用率を下げるために、すべての関数を１つの処理ブロックに合成することができる。このトレードオフにより、ＣＰＵのヒットのパフォーマンスに対するメモリ帯域幅の使用率が低下する。

複数のコアで並列処理を採用して汎用ＣＰＵ上で実行してクラウド環境での高スループット動作を達成するデジタル信号検出後のダイバーシティコンバイナ：
上述のように、図５及び図６は、方法５００及び６００の例示的な実装の機能ブロック図である。様々な例では、方法５００及び６００のそれぞれは、ダイバーシティコンバイナ方法の一例であり得る。様々な数の信号を並列に処理することができることを示すために、２つのパスは、それらの間の垂直方向に３つのドットと共に描かれており、４つ、８つなど、任意の数のパスが使用されることができることを示している。ダイバーシティ合成を使用して、すべての信号が時間及び位相でアライメントされ、信号品質に基づいて重み付けされるように複数のアンテナフィードを合わせて合成することで、合成された情報を複数の入力信号ＡからＮに転送することが最適化されてもよい。信号品質は、例えば限定ではないが、信号対ノイズ比、シンボルあたりのエネルギー対ノイズ電力スペクトル密度比（Ｅｓ／Ｎｏ）、電力推定値、受信信号強度インジケータ（ＲＳＳＩ）などのうちの１つ以上を使用して、決定されてもよい。複数のアンテナフィードは、プラットフォーム１１０または衛星１１１など、１つ以上の遠隔位置からのものであることができる。本明細書では一例として衛星が使用されているが、ラジオアンテナ（例えば、アンテナ１２２）または他のタイプの伝送器などの他の無線伝送システムが実装されてもよい。したがって、衛星の使用は本開示を限定するものではない。

図１に示されるような衛星の場合、プラットフォーム１１０及び衛星１１１が同じ地上局（例えば、地上局１２２）から見えるが、例えば、衛星１１１が（例えば、東では）地平線より下に入っており、プラットフォーム１１０が（例えば、西では）地平線より上に昇っている場合でも、アンテナハンドオーバイベント中にダイバーシティ合成を使用することができる。ダウンリンク信号を適切に合成するためには、いくつかの計算を実行する必要がある。開示されたシステムは、信号をデジタル化してデジタルサンプルに変換することができると、信号処理素子にトランスポートする。システムは、さらにドップラー効果を計算して補償することができる。このシステムはまた、ダウンリンク信号間の残留位相及び周波数デルタ（例えば、差）だけでなく、各信号の時間差及び推定される信号対ノイズ比を決定することもできる。これらの操作に続いて、信号は合わせて合成される。

信号を合成するために使用されることができるアプローチは数多くある。例えば、信号は、検出前（Ｐｒｅ－Ｄ）ダイバーシティコンバイナ及び／または検出後（Ｐｏｓｔ－Ｄ）ダイバーシティコンバイナを使用して合成され得る。Ｐｒｅ－Ｄダイバーシティコンバイナは、マッチフィルタ（例えば、検出器とも呼ばれる）を実行する前に信号を合成するように構成され得る。Ｐｒｅ－Ｄダイバーシティコンバイナの例示的な実装は、ＰＣＴ／ＵＳ２０２０／６５３５１に記載されており、その開示は、参照によりその内容全体が本明細書に援用されている。Ｐｏｓｔ－Ｄダイバーシティコンバイナは、マッチフィルタ関数の完了後に信号を合成するように構成されてもよい。したがって、Ｐｏｓｔ－Ｄダイバーシティコンバイナは、信号及びデータパケットがディスクリートデジタルサンプルであるため、Ｐｒｅ－Ｄ方法に勝るダイバーシティ合成を実行するための単純化された方法を提示する可能性がある。したがって、関数及び複雑さは、Ｐｒｅ－Ｄダイバーシティコンバイナと比較して軽減する可能性がある。例えば、Ｐｏｓｔ－Ｄは、マッチフィルタの後に実行され、合成がシンボル空間で行われるため、より単純になる可能性がある。つまり、時間調整はシンボルステップ全体の１つのみで行われることができ、サブサンプル調整は不要であり、これはＰｒｅ－Ｄには該当しない。

Ｐｏｓｔ－Ｄダイバーシティコンバイナの実装には、Ｐｏｓｔ－Ｄ Ｅｎｄ（本明細書ではＰｏｓｔ－ＤＥと称し、その例示的な例を図５に示す）及びＰｏｓｔ－Ｄ Ｍｉｄ（本明細書ではＰｏｓｔ－ＤＭと称し、その例示的な例を図６に示す）が含まれることができる。本明細書で使用される場合、Ｐｏｓｔ－ＤＥは、マッチフィルタが実行された後、例えばキャリア及びタイミングリカバリを含む全復調を実行した後、信号が合成されるコンバイナを指し得る。つまり、Ｐｏｓｔ－ＤＥ方法での合成は、タイミングリカバリ及びキャリアリカバリの両方がロックされた後に行われる。本明細書で使用される場合、「ロックされた」という用語は、適切なタイミング及び／またはキャリアアライメントがそれぞれタイミングリカバリ及び／またはキャリアリカバリを介して達成される、信号の誤りのない復調を指す。本明細書で使用される場合、Ｐｏｓｔ－ＤＭは、全復調プロセスの部分的な実行後、例えば、復調処理チェーン及びマッチフィルタのタイミングリカバリの後であるが、復調処理チェーンのキャリアリカバリの前に、入力信号が合成されるコンバイナを指し得る。したがって、Ｐｏｓｔ－ＤＭ方法では、タイミングリカバリがロックされた後であるが、キャリアリカバリの前に合成することが可能になる。Ｐｏｓｔ－ＤＭの非限定的な利点の例は、キャリアリカバリが実行される前に、合成された信号がより高いＥｓ／Ｎｏ及び／または信号対ノイズ比（ＳＮＲ）を達成することができることである。キャリアリカバリはタイミングリカバリよりも高いＥｓ／Ｎｏで失敗する可能性があるため、Ｐｏｓｔ－ＤＭ方法によりシステム全体のＥｓ／Ｎｏ感度が改善する可能性がある。ただし、Ｐｏｓｔ－ＤＭ方法では、実行中の複雑さのコストが増加することが含まれる可能性がある。一方、Ｐｏｓｔ－ＤＥ方法はセットアップ及び実行が簡単であり得るが、合成前にキャリアリカバリをロックする必要がある場合があり、これが通常、受信器の感度の制限要因となる。これにより、ダイバーシティコンバイナが動作することができるＥｓ／Ｎｏ及び／またはＳＮＲに関する低さが制限され、ＤＶＢ－Ｓ２などの一部の波形規格で使用されているような電力前方誤り訂正（ＦＥＣ）のその有用性が制限される可能性がある。

本明細書で開示されるＰｏｓｔ－ＤＭ及びＰｏｓｔ－ＤＥ方法は、Ｐｏｓｔ－Ｄダイバーシティコンバイナ方法の２つの可能な高レベルの例を示す。本明細書の実施形態がこれら２つの方法のみに限定されないことが理解されよう。他の方法も可能である。

図５は、方法５００としての例示的なＰｏｓｔ－ＤＥダイバーシティコンバイナを示す。図５に示されるように、方法５００は、複数のアンテナフィードから入力サンプルを受信して（例えば、ダウンリンク信号１６０及び／または１７０をアンテナで受信してサンプリングし、方法５００に供給し）、入力を合わせて合成し、信号が時間及び位相でアライメントされ、信号品質に基づいて重み付けされるように合成された信号を出力することにより、複数の信号で合成された情報転送が最適化される。方法５００は、例えば、図１のＳＰＳ１５０として実装されるプロセッサ（例えば、図２のプロセッサ２０２）によって実行され得る。

方法５００は、複数の機能ブロック、例えば、複数のタイミングリカバリブロック５１０ａ～５１０ｎ（タイミングリカバリブロック（複数可）５１０またはブロック（複数可）５１０と総称される）、複数のキャリアリカバリブロック５２０ａ～５２０ｎ（キャリアリカバリブロック（複数可）５２０またはブロック（複数可）５２０と総称される）、１つ以上の相関器ブロック（複数可）５３０、複数の時間調整ブロック５４０ａ～５４０ｎ（時間調整ブロック（複数可）５４０またはブロック（複数可）５４０と総称される）、複数の位相回転ブロック５５０ａ～５５０ｎ（位相回転ブロック（複数可）５５０またはブロック（複数可）５５０と総称される）、複数の振幅調整ブロック５６０ａ～５６０ｎ（振幅調整ブロック（複数可）５６０またはブロック（複数可）５６０と総称される）、複数の電力及びＥｓ／Ｎｏ推定器ブロック５６５ａ～５４０ｎ（電力及びＥｓ／Ｎｏ推定器ブロック（複数可）５６５またはブロック（複数可）５６５と総称される）及び１つ以上のコンバイナブロック（複数可）５７０を含む。図示の例では、複数のブロック５１０ａ～５１０ｎ、ブロック５２０ａ～５２０ｎ、ブロック５４０ａ～５４０ｎ、ブロック５５０ａ～５５０ｎ、ブロック５６０ａ～５６０ｎ、及び５６５ａ～５６５ｎは、複数のアンテナフィードを介して受信した複数のダウンリンク信号のサンプルに対して機能を実行するために示されており、各ブロックは対応する信号に実行される。任意の数の信号が可能であるが、本明細書での例は、２つの信号（例えば、サンプルＡ及びサンプルＮ）を参照して説明される。

図５の例示的な例では、所与のタイミングリカバリブロック５１０及び対応するキャリアリカバリブロック５２０は、それぞれの入力信号用のマッチフィルタを含む、全復調プロセスの一部であってもよい。例えば、ブロック５１０ａ及び５２０ａは、信号Ａの全復調プロセスの一部であってもよく、ブロック５１０ｎ及び５２０ｎは、信号Ｎの全復調プロセスの一部であってもよい。それぞれのブロック５１０及びブロック５２０は、それぞれの入力信号を復調するように構成され得、本明細書では復調器処理チェーンと称される場合がある。したがって、図５に示されるＰｏｓｔ－ＤＥ方法は（例えば、復調器チェーンの実行に続いて）復調器チェーンの終端で入力信号を合成するように構成される。したがって、コンバイナロジックは全復調後であるが、前方誤り訂正の前にある。

上述のように、方法５００の複数のブロックは、それぞれ機能を表すことができ、機能３０６ａ、３０６ｂ、．．．３０６ｎ（図３）のうちの１つ以上として実装されてもよい。例えば、図５の例示的な実装に示されるように、相関器ブロック５３０は、図３の機能３０６として実装されてもよく、キャリアリカバリブロック５２０ａ～５２０ｎからのそのようなデータをデータブロックに分割して、並列機能３０６ａ～３０６ｎで処理することができる。同様に、図５に示されるように、コンバイナブロック５７０は、機能３０６として実装されてよく、複数のデータブロックを並列して処理するための複数の機能３０６ａ～３０６ｎとして実行されてよい。ブロックの特定の例は機能３０６として実装されるように示されているが、これらの例は限定されることを意図したものではなく、方法５００の任意のブロックは機能３０６として実装されてもよい。

別の例では、単独でまたは組み合わせて、図５に示されている複数のブロックは、図４のプロセス３１５と同様の方法で機能を実行する単一の「処理」５１５として、合わせて群化されることができる。すなわち、図５の複数のブロックは、プロセス５１５として合わせて群化されてよく、処理ブロック３１５ａ、３１５ｂ、．．．３１５ｎ（図４）として、複数の並列反復で実行されてよい。例えば、方法５００の異なる部分は、処理５１５として合わせて群化され、図４に関連して上述のように、直列－並列及び／または並列－直列処理で実行されることができる。図５に示される例示的な例では、信号Ｎの処理パスに沿ってマッチフィルタを実行するためのタイミングリカバリブロック５１０ｎ及びキャリアリカバリブロック５２０ｎは、処理５１５として群化される。この場合、図４を参照すると、入力サンプルは、ブロック３０５で取り込まれ、ブロック３１０で重複するサンプルブロックに分割されることができると、重複するデータブロックのそれぞれは、処理ブロック３１５ａ～３１５ｎとしてタイミングリカバリブロック５１０ｎ及びキャリアリカバリブロック５２０ｎの複数の並列反復で処理され得る。次に、処理された重複するデータブロックは、処理されたデータを合成するためにデータ合成３２０に出力され、その後、方法５００の後続のブロックによる処理のためにブロック３２５によって出力される。図４のデータ合成ブロック３２０は、コンバイナブロック５７０と混同してはならない。ブロック３２０は、処理ブロック３１５ａ～３１５ｎの並列を合成するが、コンバイナブロック５７０は、後述のように、ダイバーシティ合成を実行する。同様に、図５に例示的に示されるように、時間調整ブロック５４０ｎ、位相回転ブロック５５０ｎ、及び電力とＥｓ／Ｎｏ推定器ブロック５６５、ならびに振幅調整ブロック５６０ｎが処理ブロック３１５として群化されて示されている。

ブロックの特定の例がプロセス５１５として合わせて群化されて示されているが、これらの例は限定されることを意図したものではなく、方法５００の１つ以上のブロックの任意の群化は、処理５１５として合わせて群化されてもよく、図４に関連して説明されたように並列して実行されてもよい。例えば、時間調整ブロック５４０ｎ、位相回転ブロック５５０ｎ、及び振幅調整ブロック５６０ｎのうちの１つ以上は処理ブロック３１５として実行され得る。

さらに、信号Ｎ入力からの入力に対応するパスの部分のみが図５では合わせて群化されているように示されているが、信号Ａパスの様々なブロックもプロセス５１５として合わせて群化され、並列して実行されることができることが理解されよう。例えば、ブロック５１０ａ及び５２０ｂを第一プロセス５１５として群化し、ブロック５４０ａ～５６５ｎを第二プロセス５１５として合わせて群化することができる。上述のように、他の群化も可能である。

様々な例では、図５の複数のブロックは、本開示全体を通じて説明されるように、ＳＩＭＤ処理技術を使用して実装され得る。ＳＩＭＤ技術により、スループットが向上し、メモリ帯域幅要件が最小になることが示され得る。ＳＩＭＤ技術を使用して実行される各処理ブロックの機能を増やすことは、メモリ帯域幅要件の最小化が増加するのに有用である可能性がある。

ブロック５１０及び５２０では、プロセッサ２０２（例えば、１つ以上のコア２０４）は、それぞれのアンテナフィードからダウンリンクからのそれぞれの入力サンプルにタイミング及びキャリアリカバリを実行することができる。タイミング及びキャリアリカバリ方法の一例を図７及び図８に例示的に示す。

図７は、図３及び／または図４の信号処理方法によって実施されるタイミング及びキャリアリカバリ方法の一例のフローチャートである。図７は、複数のブロックを含む方法７００を示しており、それらのうちの１つまたは複数は、図４の処理ブロック３１５ａ～３１５ｎのそれぞれでブロックの群化を処理するように、プロセス３１５として実施されてもよい。方法７００の各ブロックがそれぞれ機能３０６として実装され得ることによって、図３の機能３０６ａ～３０６ｎにわたって単一のブロックを実行することができる。図３によるブロックの実行は、別個に実行されてもよく、または図４によるプロセスの実行と組み合わせて実行されてもよい。

方法７００は、以下に説明されるオフセット波形とは対照的に、標準波形処理に使用されることができる。例えば、ビットをシンボルにマッピングし、それらのシンボルを搬送波に変調する、標準波形処理を波形に使用することができる。標準波形の例には、２値位相シフトキーイング（ＢＰＳＫ）、４値位相シフトキーイング（ＱＰＳＫ）、８ＰＳＫ、１６ＡＰＳＫ、３２ＡＰＳＫ及び６４ＡＰＳＫだけでなく、直交振幅変調（ＱＡＭ）波形が含まれる。方法７００は、図５の例示的なタイミングリカバリ処理ブロック５１０及び例示的なキャリアリカバリブロック５２０であり得る。

ブロック７０５では、プロセッサ２０２（例えば、１つ以上のコア２０４）は、受信したデータパケット（例えば、デジタル化されたビットストリーム１５４またはデジタル化されたダウンリンク信号１６０及び／または１７０のサンプル）にタイミングリカバリ誤り計算を実行することができる。タイミングリカバリ誤り計算は、マッチトフィルタを着信データストリーム（例えば、デジタル化ビットストリーム１３４）に適切にアライメントするために必要な位相情報を提供することができる。マッチフィルタは、時間領域内に送信した波形をマッチングさせるために使用され、受信した信号内のすべてのエネルギーを捕捉するためにタイミング誤りによってアライメントされることにより、パフォーマンスが最適化される。タイミングリカバリ誤りの計算結果には、３つのパラメータ、１）開始位相（度）、２）周波数調整（ヘルツ（Ｈｚ））、及び３）ドップラーレート調整（Ｈｚ／秒）が含まれることができる。前述のユニットは例示的なものであり、本開示を限定するものではない。他の同等の単位も可能である。

ブロック７１０では、プロセッサ２０２（例えば、コア２０４の１つ）は、パケットにタイミングリカバリを実行して、内部で生成されたマッチフィルタを、変調器のそれぞれのマッチフィルタによって生成された受信サンプルにアライメントさせることができる。アライメントはブロック７０５の計算に基づいている。ブロック７１０の出力は、ブロック７０５で受信したデータパケット内の同期された（例えば、時間訂正された）シンボルである。

タイミングリカバリ誤り計算ブロック７０５及びタイミングリカバリブロック７１０の例は、米国特許第１０，７９０，９２０号に記載されており、その開示は、参照により完全に記載されているかのように本明細書に援用されている。例えば、当技術分野で知られているように、推定されたＧａｒｄｎｅｒタイミング誤り検出器を着信データに適用して、タイミング情報を作成することができる。別の実施形態では、着信サンプルストリームを１サンプルだけ遅延させることができる。次に、非遅延データに遅延データの共役を乗算すること（共役乗算）ができる。どちらにも利点及び欠点があるため、どちらを実装するかはトレードオフの関係になる。Ｇａｒｄｎｅｒタイミング誤り検出器によって生成されるタイミングスパイクは、タイミング推定値またはシンボルレートの推定値と混合されることができる。混合した信号は、サンプリングレートを下げるためにデシメートされる場合がある。デシメートされたサンプルに位相アンラップ計算を実行してもよい。また、曲線適合計算を実行して、タイミング推定値を更新するために適用されることができる位相、周波数、及びドップラーレートオフセット情報を決定することができる。

ブロック７１５では、プロセッサ２０２（例えば、コア２０４のうちの１つ）は、パケットにキャリアリカバリ誤り計算を実行して、位相及び周波数情報を決定することができる。

ブロック７２０では、プロセッサ２０２（例えば、コア２０４のうちの１つ）は、ブロック７１５の計算に基づいてパケットにキャリアリカバリを実行することができる。キャリアリカバリは、宇宙機（例えば、衛星１１０）からのダウンリンク信号（例えば、ダウンリンク信号１６０及び／または１７０）における未知の周波数、ドップラーレート、及び位相オフセットを補償する。不確実性の最も一般的な２つの原因は、宇宙機の運動からのドップラー効果、及び宇宙機内の不完全な発振器からのドップラー効果である。プロセッサ２０２は、ブロック７１５からの位相、周波数、及びドップラーレート訂正を適用して、ブロック７２０の出力におけるダウンリンク信号（例えば、ダウンリンク信号１６０及び／または１７０）内の変調データに対応する同期シンボルを形成することができる。

キャリアリカバリ誤り計算ブロック７１５及びキャリアリカバリブロック７２０の例は、米国特許第１０，７９０，９２０号にも記載されており、その開示は、参照により完全に記載されているかのように本明細書に援用されている。例えば、着信信号は、変調タイプに基づいて特定の電力まで上げることができる。混合信号をデシメートしてサンプリングレートを下げることができる。デシメートされたサンプルに位相アンラップ計算を実行することができる。曲線適合計算を実行して、キャリアリカバリアルゴリズムを更新するために適用されることができる位相、周波数、及びドップラーレートオフセット情報を決定することができる。また、曲線適合を使用して、キャリア周波数推定値を更新（及び改善）することができる。

いくつかの実装では、ブロック７０５及び７１０は、単一の処理ブロックとして、例えば、図５に示されるようなタイミングリカバリ処理ブロック５１０として、合わせて群化され得る。同様に、いくつかの実装では、ブロック７１５及び７２０は、単一の処理ブロックとして、例えば、図５に示されるようなキャリアリカバリ処理ブロック５２０として、合わせて群化され得る。いくつかの実装では、例えば、図６に示されるように、１つ以上の追加の処理ブロックは、ブロック７１０とブロック７０５との間で実行され得る。

さらに、タイミングリカバリ誤り計算７０５及びタイミングリカバリブロック７１０は、図４のプロセス３１５として合わせて群化されてもよい。タイミングリカバリが複数の処理ブロック３１５ａ～３１５ｎにわたって実行される場合、信号は、群化されたブロック（例えば、プロセス３１５）の実行前にブロック３２０を介して合成されてもよく、図４のブロック３２５によって、信号ごとの単一スレッド操作として出力されてもよい。ブロック３０５、３１０、３２０、及び３２５は図７には示されていないが、プロセスに入力データを取り込み（３０５）、分割し（３１０）、処理ブロック３１５ａ～３１５ｎとして群化機能を実行することができるように、それらのようなブロックが存在し得ること、そして結果として得られる処理されたデータをダウンストリーム処理のために合成し（３２０）、出力し得る（３２５）ことが理解されよう。図７に示されるように、ここでは出力信号はシンボル空間内にあり、結果として得られる出力シンボルにダウンストリーム機能を実行することができる。実行される処理ブロックが多いほど、達成されることができる処理レートが高くなり、スループットが向上することができる。

ブロック７１０ではサンプル空間からシンボル空間に変換した後、信号シンボルはブロック７１５及び７２０によって訂正され得る。ブロック７１５及び７２０は、図４のプロセス３１５として合わせて群化されることができる。したがって、ブロック７１０から出力されたシンボルは、キャリアリカバリプロセス３１５に再び供給されてもよく、処理ブロック３１５ａ～３１５ｎにわたって実行されてもよく、ブロック７１０は、例えば上記のように、ブロック７１５とは別個のプロセス及び／または機能として実装される。

別の例として、ブロック７０５～７２０のそれぞれは、例えば、図５に関連して上述のように、単一の処理ブロック３１５として群化されてもよく、図４の処理ブロック３１５ａ～３１５ｎにわたって実行されてもよい。さらに、各ブロック７０５～７２０は、機能３０６として実装されてもよく、機能３０６ａ～３０６ｎとしてコア２０４わたって実行されてもよい。

図８は、図３／図４（各ブロック３１５ａ～３１５ｎで発生するプロセス）の信号処理方法によって実装されるタイミング及びキャリアリカバリのための別の方法の一実施形態のフローチャートである。図８は、一部の機能ブロックを組み合わせて再配置する方法７００（図７）と同様であり得る別の方法８００を示している。方法７００と同様に、方法８００はオフセット波形処理に使用されることができる。例えば、オフセット波形処理は、オフセット４値位相シフトキーイング（ＯＱＰＳＫ）、最小シフトキーイング（ＭＳＫ）、ガウス最小シフトキーイング（ＧＭＳＫ）、及び整形オフセット４値位相シフト（ＳＯＱＰＳＫ）など、同相（Ｉ）チャネルと直交（Ｑ）チャネルとの間にオフセットまたはスタガを有する波形に使用されることができる。

ブロック８０５では、プロセッサ２０２（例えば、１つ以上のコア２０４）は、パケットにタイミング及びキャリアリカバリ誤り計算を実行することができる。タイミングリカバリ誤り計算及びキャリアリカバリ誤り計算は、ブロック７０５及び７１５（図７）で実行されるものと同様である。しかしながら方法８００では、キャリアリカバリは、シンボルのタイミングリカバリの前に実行される。方法８００への入力はサンプルであり、出力は訂正された同期シンボルである。

ブロック８１０では、プロセッサ２０２（例えば、１つ以上のコア２０４）は、ブロック８０５からの計算に基づいてキャリアリカバリ操作を実行することができる。タイミング及びキャリアリカバリ誤り計算ブロック８１０の例は、米国特許第１０，７９０，９２０号にも記載されており、その開示は、参照により完全に記載されているかのように本明細書に援用されている。例えば、デジタル化ビットストリームが二乗されることができると、周波数領域にスパイクが発生することができる。各スパイクは、キャリア周波数及びシンボルレートの複合推定値から作成された混合信号によって混合されることができる。その後、両方の混合信号をデシメートして、サンプリングレートを下げてもよい。両方の混合信号に位相アンラップ計算を実行してもよく、曲線適合計算を実行してもよい。そしてその結果を受けて、キャリアリカバリ及びタイミングリカバリアルゴリズムに渡して、情報を更新する。

図５に戻り参照すると、それぞれのブロック５２０ａ～５２０ｎから出力された入力信号ごとに訂正されたシンボルを、ブロック５３０に供給する。ブロック５３０では、プロセッサ２０２（例えば、１つ以上のコア２０４）は、入力信号（この例では２つの入力信号）間の時間及び位相の関係を計算することができる。例えば、ブロック５３０は、訂正されたシンボルに高速フーリエ変換（ＦＦＴ）を使用して相関器機能を実行することができると、同じ演算からの入力信号間のそれぞれのオフセットまたはスタガを示す時間及び位相情報の両方が出力されることができる。ＦＦＴを使用して粗い相関を実行すると、より小さいデータセットに細かい相関を実行して、時間及び位相のアライメントが変化していないことを確保することができる。

粗い相関とは、２つの信号間の時間の不確実性を決定するために、多くのシンボルにわたる２つの信号間にタイミング及び位相差を実行することを指す場合がある。単一の衛星及び２つのアンテナの場合、この時間は通常短く（例えば、マイクロ秒以下）、ケーブルの長さ及びアナログ機器のタイミングの差異に基づいて変動する可能性がある。１Ｍシンボル／秒（Ｍｓｐｓ）未満のレートの場合、粗いタイミング推定は＋／－１シンボルをカバーすることしか必要としない場合がある。シンボルレートが１００Ｍｓｐｓである場合、粗いタイミング推定は、＋／－１００シンボルをカバーする必要がある場合がある。例えば、２つの衛星及び２つのアンテナがあるアンテナハンドオーバーのシナリオの場合、２つの信号間のタイミング差は１００ミリ秒以上になる可能性がある。１Ｍｓｐｓの場合、粗いタイミング推定では、少なくとも＋／－１００ｋシンボルを粗いタイミング推定がカバーする必要がある場合がある。また１００Ｍｓｐｓの場合、粗いタイミング推定は１０Ｍシンボルをカバーする必要がある場合がある。少なくとも１シンボルに実行するのに細かい相関が必要になる場合があるが、粗い相関によって一度求められたタイミングアライメントが失われないことを確保するために、３～１５シンボルにわたり実行してもよい。取得モードごとに、タイミングが既知であると、粗い相関の場合と同様にＦＦＴ結果の位相か、細かい相関の場合に適切に時間がアライメントされた相関器の位相かいずれかを比較することにより、２つの信号間の位相差を求めることが可能である。

ブロック５４０では、ブロック５２０からのタイミング情報をブロック５４０及びプロセッサ２０２（例えば、１つ以上のコア２０４）に供給し、タイミング情報に基づいて入力信号のタイミングを調整する。信号が既に適切に復調され、マッチトフィルタを通過しており、ここでは単なるシンボルであるため、タイムアライメントは、Ｐｒｅ－Ｄ合成の場合と同様に小数のサンプルの代わりに整数のシンボル数の遅延を適用することだけを必要とすることから簡単である。ブロック５４０は、入力信号間の適切なアライメントのために、ブロック５３０で計算された入力信号間のタイミングオフセットに基づいて遅延を適用することができる。すなわち、例えば、入力信号Ａと入力信号Ｎとの間のタイミングオフセットに対応する遅延は、各信号のシンボルを時間領域内にアライメントするように適用される。例えば、ブロック５２０は、ブロック５２０ａ～５２０ｎからのシンボルストリームをアライメントするための時間関係を計算することができるため、１つの信号チェーンからの各シンボルは、シンボル順序に関して他のシンボルチェーンのシンボルにマッチングする。例えば、単一の衛星（例えば、衛星１１１またはプラットフォーム１１０）及び２つのアンテナ（例えば、アンテナ１２２、１３２、及び／または１４２）を含む場合、衛星送信器からの各シンボルに、送信されるすべてのシンボルに対応する番号でラベル付けすることが可能である。相関器５３０は、１番目のシンボルがシンボル１であり、１００番目のシンボルがシンボル１００であり、以下同様であると決定する。次に、時間調整ブロック５４０は、信号Ａからのシンボル１を信号Ｎからのシンボル１にアライメントすることを確実にする。

ブロック５３０で計算された位相オフセット情報はブロック５４０に供給され、ブロック５４０では、プロセッサ２０２（例えば、１つ以上のコア２０４）は、信号の位相をアライメントするために少なくとも１つの入力信号の位相を回転させる。ブロック５５０は、ブロック５３０からの位相オフセット情報に基づいて、信号のうち１つを回転させて、その他の信号（複数可）と適切にアライメントすることによってドップラー効果を除去することができる。この操作は、当技術分野で知られているように、複素乗算を使用して達成されることができる。場合によっては、位相変化が＋／－９０度または１８０度である場合、同相（Ｉ）チャネル及び直交（Ｑ）チャネルのスワップ及び／または反転の合成を実行することができる。例示的な例として、第一信号Ａの位相は、信号Ｎの位相にマッチングするように適切に調整される必要がある。例えば、ＱＰＳＫの場合、シンボルごとに可能になる４つの可能な位相がある。復調器が復調後にこれら４つの位相の可能性がどのように整列するかを保証するものではないため、信号の位相の１つがその他の位相にマッチングするように調整される必要がある。ブロック５３０は、この調整量を計算する。例えば、シンボル１の信号Ａの位相は４５度であり、シンボル１の信号Ｎの位相は１３５度であるとする。ブロック５３０は、信号Ｎのシンボル１（及び他のすべてのシンボル）が信号Ｎのシンボル１と整列するために、信号Ｎを負の９０度だけ調整する必要があると決定し、この情報を受けてブロック５５０に渡し、それに応じて信号の位相を回転させる。

ブロック５６５では、プロセッサ２０２（例えば、１つ以上のコア２０４）は、入力信号ごとに信号電力及びＥｓ／Ｎｏを推定する。ブロック５６５では、いくつかのアプローチのうちのいずれか１つを使用してＥｓ／Ｎｏを測定することができる。Ｅｓ／Ｎｏを測定するための１つの例示的な例は、（Ｃ／Ｎ）×（Ｂ／ｆｓ）を計算することである。式中、Ｃ／Ｎはキャリア対ノイズ比または信号対ノイズ比のうちの１つであり、Ｂはヘルツ単位のチャネル帯域幅であり、ｆｓはシンボルレートまたは１秒あたりのシンボル数である。しかしながら、Ｅｓ／Ｎｏを測定するためのあらゆるアプローチが本明細書に開示される実施形態に等しく適用可能であることが理解されよう。別の例では、ブロック５６５は、信号品質、例えば、信号対ノイズ比、電力推定値、受信信号強度インジケータ（ＲＳＳＩ）などを推定することができる。これらの推定値をブロック５７０に供給し、合成のために各入力信号を適切に重み付けすることができる。

ブロック５６５からの電力及びＥｓ／Ｎｏ推定値は、ブロック５３０からの信号振幅の差を示す振幅情報と共にブロック５６０に供給され得る。別の例として、これらのブロックが自動利得制御（ＡＧＣ）ループを含み得るため、振幅情報は復調プロセス（例えば、ブロック５１０及び５２０）によって直接適用されることができる。いずれの場合にも、ブロック５６０では、プロセッサ２０２（例えば、１つ以上のコア２０４）は、例えば、ブロック５６５から提供された電力及びＥｓ／Ｎｏの推定に基づいて入力信号の振幅を乗算することによって、それぞれの信号の振幅を調整する。後続の合成では、信号Ａ～Ｎは、それぞれの間のＥｓ／Ｎｏの差によって重み付けされる。例えば、両方の信号が同じＥｓ／Ｎｏを有する場合、５０／５０の重み付けが適用され得、各信号を合成する前に０．５でスケーリングする（または５０％で重み付けする）。信号間のＥｓ／Ｎｏの差が３ｄＢである場合、６６／３４の重みが適用され得、高い方のＥｓ／Ｎｏ信号は０．６６でスケーリングされ（または６６％で重み付けされ）、低い方のＥｓ／ｎｏは０．３４でスケーリングされてから（または３４％で重み付けされてから）、合成される。

上述のように信号が時間及び位相でアライメントされており、振幅を調整されていると、ブロック５７０では、プロセッサ２０２（例えば、１つ以上のプロセッサ２０４）は、ブロック５６５で計算されたＥｓ／Ｎｏ推定値及び電力推定値に基づいたスケーリングを適用することができる。例えば、別の信号と比較してより良好な信号対ノイズ比を有する信号は、他の信号よりも高い重みを割り当てられ、それに応じてスケーリングされ得る。同様に、より高いＥｓ／Ｎｏ推定値及び／または電力推定値は、より大きい重みを割り当てられ、それに応じてスケーリングされ得る。ＳＩＭＤ技術を採用して、複数の信号（例えば、この例では２つの信号）を効率的にスケーリングし、合成することができる。ブロック５７０は、すべての調整が行われた後に信号を合計することができる。

ブロック５４０、５５０、及び５６０は例示的に特定の順序で実行されるが、本明細書の実施形態が例示された順序のみに限定されないことが理解されよう。ブロック５４０、５５０、及び５６０は、所望に応じて任意の順序で実行されてもよく、及び／または並列して実行されてもよい。

図６は、方法６００としての例示的なＰｏｓｔ－ＤＭダイバーシティコンバイナを示す。図６に示されるように、方法６００は、図５の方法と実質的に同様の方法で、複数のアンテナフィードから入力サンプルを受信し、それらの入力を合わせて合成し、合成信号を出力する。

方法６００は、実質的に同じ関数を実行するように構成されている方法５のブロックと同じブロックを含むが、図６に示される順序で実行される。例えば、方法６００は、タイミングリカバリブロック５１０、キャリアリカバリブロック５２０、１つ以上の相関器ブロック（複数可）５３０、時間調整ブロック５４０ａ、位相回転ブロック５５０、振幅調整ブロック５６０、及び１つ以上のコンバイナブロック（複数可）５７０を含む。方法５００と同様に、方法６００は、複数のブロック５１０ａ～５１０ｎ、ブロック５４０ａ～５４０ｎ、ブロック５５０ａ～５５０ｎ、ブロック５６５ａ～５６５ｎ、及びブロック５６０ａ～５６０ｎを含み、各ブロックは、複数の入力アンテナフィードを介して受信した複数の信号のサンプルに機能を実行するためのものである。任意の数の信号が可能であるが、本明細書での例は２つの信号を参照して説明されている。

方法６００が方法５００と異なる点は、ブロック５１０でタイミングリカバリを実行した後であるが、復調器処理チェーンのブロック５２０でキャリアリカバリを実行する前に、入力信号を合成することである。したがって、合成は復調中に行われる。例えば、図６に示されるように、キャリアリカバリブロック５２０は、コンバイナブロック５７０から出力される合成信号に実行される。

図５に関連して上述のように、方法６００の複数のブロックは、それぞれ機能３０６を表し、機能３０６ａ、３０６ｂ、．．．３０６ｎ（図３）のうちの１つ以上として並列して実行されてもよい。すなわち、例えば、図６の相関器ブロック５３０、図６の重み付きコンバイナブロック５７０などは、１つ以上の機能３０６ａ～３０６ｎとして並列して実行されてもよい。同様に、図６に示される複数のブロックは、処理ブロック３１５ａ、３１５ｂ、．．．３１５ｎ（図４）と同様の方法で機能を実行する単一の「処理」（例えば、プロセス５１５及び／または３１５）として合わせて群化されることができる。すなわち、例えば、所与の信号処理チェーンについて、タイミングリカバリブロック５１０は、プロセス５１５（例えば、タイミングリカバリ誤り計算ブロック７０５及びタイミングリカバリブロック７１０）として群化され得、ブロック５４０～５６５は、別のプロセス５１５として合わせて群化され得る。同様に、図６のブロック５７０及び５２０は、さらに別のプロセス５１５として合わせて群化されてもよい。他の様々な組み合わせが可能である。さらに、図６の複数のブロックは、本開示全体を通じて説明されるように、ＳＩＭＤ処理技術を使用して実装され得る。

図５及び図６はＰｏｓｔ－Ｄダイバーシティコンバイナ方法の２つの可能な高レベルの例を示すが、これら２つの方法のみに本明細書の実施形態が限定されず、他の方法も可能であることが理解されよう。すなわち、本明細書の実施形態は、ダイバーシティコンバイナの任意の機能を、機能３０６ａ～３０６ｎ（図３）として並列に実行される機能３０６として実行する方法、及び／またはダイバーシティコンバイナの１つ以上の機能を、処理ブロック３１５ａ～３１５ｎとして並列に実行されるプロセス３１５として群化する方法を提供する。

複数のコアで並列処理を採用して汎用ＣＰＵ上で実行し、クラウド環境での高スループット動作を実現するチャネルシミュレータ：
上述のように、図９は、方法９００の例示的な実装の機能ブロック図である。様々な例では、方法９００はチャネルシミュレーション方法の一例であり得る。チャネルシミュレータを使用して、無線環境で移動する送信器及び／または受信器の１つ以上の異なる歪み及び／または効果をシミュレートする。例えば、図１を参照すると、チャネルシミュレータの実施形態を使用して、その環境中で受信器（例えば、アンテナ１２２、１３２、及び１４２のうちの１つ以上）に対して移動している衛星１１１及び／またはプラットフォーム１１０（例えば、飛行機、ヘリコプタ、または無人航空機（ＵＡＶ）など）上の送信器をシミュレートしてもよい。別の例として、チャネルシミュレータの実施形態を使用して、その環境中で送信器（例えば、アンテナ１２２、１３２、及び１４２のうちの１つ以上）に対して移動している衛星１１１及び／またはプラットフォーム１１０（例えば、飛行機、ヘリコプタ、または無人航空機（ＵＡＶ）など）上の受信器をシミュレートしてもよい。さらに別の例では、チャネルシミュレータの実施形態を使用して、その環境中で衛星１１１及び／またはプラットフォーム１１０（例えば、飛行機、ヘリコプタ、または無人航空機（ＵＡＶ）など）上の受信器に対して移動している衛星１１１及び／またはプラットフォーム１１０（例えば、飛行機、ヘリコプタ、または無人航空機（ＵＡＶ）など）上の送信器をシミュレートしてもよい。

チャネルシミュレータ方法は、不完全な送信器、環境の効果、または移動するビークルのいずれかによる、上記の環境の考えられる効果の少なくとも１つ以上、場合によってはすべてをシミュレートする。シミュレートできる考えられる送信器の障害には、位相ノイズ、非線形歪み（ＡＭ－ＰＭ）、同相／直交（Ｉ／Ｑ）の不均衡、不完全なマッチフィルタ、タイミングジッタなどが含まれるが、これらに限定されない。考えられる環境の効果には、降雨フェード、シンチレーション、マルチパスなどが含まれるが、これらに限定されない。考えられる運動の効果には、信号の中心周波数の調整、時間遅延の調整、電力調整が含まれるが、これらに限定されない。チャネルシミュレータは、加法的ホワイトガウスノイズ（ＡＷＧＮ）、またはチャネルが信号に与え得る他の任意の種類のノイズを加算することもできる。

図９には、方法９００としての例示的なチャネルシミュレータが示されている。必要なすべてのチャネル効果をシミュレートするために、方法９００は、信号に実行されるいくつかの操作のための１つ以上の機能ブロック９１０～９６０を含むことができる。例えば、図９の例示的な例では、方法９００は、信号歪みブロック９１０、位相ノイズブロック９２０、中心周波数調整ブロック９３０、タイミング調整ブロック９４０、利得調整ブロック９５０、及び加法的ノイズブロック９６０のうちの１つ以上を含む。方法９００に含まれる機能ブロックは、シミュレートされることが望ましい歪みまたは効果に依存する可能性がある。方法９００は、ブロック９１０～９６０のうちの１つ、１つ以上、またはすべてを含むことができ、いくつかの実施形態では、他の歪み及び／または効果をシミュレートするためにさらなるブロックを追加することができる。

上述のように、方法９００の複数のブロックは、それぞれ機能を表すことができ、機能３０６ａ、３０６ｂ、．．．３０６ｎ（図３）のうちの１つ以上として実装されてもよい。別の例では、複数のブロックのうちの２つ以上を合わせて、図４のプロセス３１５と同様の方法で機能を実行する単一の「プロセス」９１５として群化することができる。すなわち、図９の複数のブロックは合わせて、プロセス９１５として群化されてもよく、処理ブロック３１５ａ、３１５ｂ、．．．３１５ｎ（図４）などとして複数の並列反復で実行されてもよい。例えば、図９に示されるように、すべての機能ブロック９１０～９６０は単一のプロセス９１５に群化され、群化された機能は複数の処理ブロック３１５ａ～３１５ｎにレプリケートされる。処理ブロック３１５ａ～３１５ｎの数は、必要な処理レート及びスループットを達成するために所望の回数だけレプリケートすることができる。ブロック３０５、３１０、３２０、及び３２５が図９には示されていないが、それらのようなブロックが、入力データを取り込み（３０５）、分割し（３１０）、処理ブロック３１５ａ～３１５ｎとしてプロセス９１５を実行し得るように存在し得ることと、結果として得られる処理されたデータを合成し（３２０）、ダウンストリーム処理のために出力し得る（３２５）こととが理解されよう。

図９は、プロセス９１５に群化されたすべての機能ブロックを示すが、本明細書の実施形態はそれに限定されない。機能ブロック９１０～９６０は、多くの異なる方法で群化されることができる。例えば、機能ブロック９１０～９６０のすべてよりも少ないもの（例えば、２つ以上）をプロセス（例えば、プロセス９１５）として群化することができる。例示的な例として、機能ブロック９１０及び９２０は合わせて第一プロセス９１５として群化され、１つ以上の第一処理ブロック３１５ａ～３１５ｎにわたり分散されて処理されてもよく、機能ブロック９３０～９６０は合わせて第二プロセス９１５として群化され、１つ以上の第二処理ブロック３１５ａ～３１５ｎにわたり分散されて処理されてもよい。さらに、ブロック３０５、３１０、３２０、及び３２５が図９には示されていないが、それらのようなブロックが、入力データを取り込み（３０５）、分割し（３１０）、プロセス９１５の群化機能を（処理ブロック３１５ａ～３１５ｎとして）実行し得るように各プロセス９１５の前に存在し得ることと、結果として得られる処理されたデータを合成し（３２０）、ダウンストリーム処理のために出力し得る（３２５）こととが理解されよう。

様々な例では、図９の複数のブロックは、本開示全体を通じて説明されるように、ＳＩＭＤ処理技術を使用して実装され得る。ＳＩＭＤ技術により、スループットが向上し、メモリ帯域幅要件が最小になることが示され得る。ＳＩＭＤ技術を使用して実行される各処理ブロックの機能を増やすと、メモリ帯域幅要件の最小化が増加する可能性がある。

ブロック９１０では、プロセッサ２０２（例えば、１つ以上のコア２０４）は、入力信号での信号歪みをシミュレートすることができる。ブロック９１０は、非線形歪み（ＡＭ－ＰＭ）、同相／直交（Ｉ／Ｑ）不均衡歪み、シンチレーション歪み、マルチパス歪みのうちの１つ以上のシミュレーションを入力信号に与えることができるため、それらのような歪みを受けた信号をシミュレートすることができる。例えば、複雑な有限インパルス応答（ＦＩＲ）フィルタを使用して、ＡＭ－ＰＭ歪みを除く上記の歪みをシミュレートすることができる。ＦＩＲフィルタの例は、ＳＩＭＤ技術を使用して実装され、スループットを向上させることができる。ＦＩＲフィルタ係数は、所望の歪みのシミュレーションを実現するように設定されることができる。ＡＭ－ＰＭ歪みの場合、非線形演算、例えば、ルックアップテーブルが複雑な非線形演算に実行される場合がある。

ブロック９２０では、プロセッサ２０２（例えば、１つ以上のコア２０４）は、入力信号上の位相ノイズをシミュレートすることができる。ブロック９２０は、位相ノイズをシミュレートするために、入力信号に位相ノイズのシミュレーションを与えることができる。例えば、入力信号と混合されるキャリアに有色ノイズが加算される場合がある。有色ノイズを作成する１つの方法は、ＦＩＲフィルタ（ブロック９１０の同じＦＩＲフィルタまたは異なるＦＩＲフィルタであってもよい）を使用してホワイトノイズを整形し、所望のノイズ形状を達成することである。ノイズは、０．１～１Ｈｚの帯域を作成した後、補間して、１Ｈｚ～１０Ｈｚに広がる別の段階のノイズに加えられるように、１０ステップで作成されることができる。このプロセスは、必要な位相ノイズ帯域幅をカバーするために必要とされる回数だけ繰り返されることができる。各ステップでは、ＳＩＭＤ技術を使用して、ノイズの生成、フィルタリング、及び補間を達成することができる。次いで、この有色ノイズを使用して、キャリア信号か、（１，０）から始まる複素数ベクトルかいずれかの位相を調整する。次に、この位相が調整された信号またはベクトルは入力信号と乗算され、入力信号に位相ノイズが加算される。

ブロック９３０では、プロセッサ２０２（例えば、１つ以上のコア２０４）は、経時的に入力信号の位相を調整することによってキャリア調整を実行することができる。ブロック９３０は、ブロック９２０と同様の方法で実行され得るが、ブロック９３０では、混合キャリアの位相は、所望のキャリア周波数及び位相調整を達成するために経時的に変化する。ブロック９３０は、移動するプラットフォーム（例えば、図１のプラットフォーム１１０及び／または衛星１１１）の運動、またはより一般的にはドップラー効果と呼ばれる、送信器か受信器かいずれかの運動からのキャリア周波数の変化をシミュレートするために使用されてもよいが、これに限定されない。

ブロック９４０では、プロセッサ２０２（例えば、１つ以上のコア２０４）は、移動するプラットフォーム（例えば、プラットフォーム１１０及び／または衛星１１１）の効果をシミュレートするためにタイミング調整を実行することができる。例えば、そのような運動は、時間的に入力信号の長さを伸ばしてもよく、または長くしてもよい。ブロック９４０は、調整可能な遅延タップを使用する多相フィルタを適用することができる。ブロック９４０は、図５及び図６の時間調整ブロック５４０と同様であってもよいが、入力信号を分析した結果の代わりに、ユーザ入力によってブロック９４０のタイミング情報を駆動し、所望の効果をシミュレートする。

ブロック９５０では、プロセッサ２０２（例えば、１つ以上のコア２０４）は、利得調整を実行して、降雨フェード、または信号電力に影響し得るその他のものをシミュレートすることができる。ブロック９５０は、入力信号の振幅を乗算することによって実行され得る。

ブロック９６０では、プロセッサ２０２（例えば、１つ以上のコア２０４）は、入力信号にノイズを加算することができる。例えば、ブロック９６０は、加法的ガウスホワイトノイズ（または任意のタイプのノイズ（例えば、レイリーのような有色分布または他の種類の分布））をシミュレートし、そのノイズを入力信号に与えることができる。ガウスホワイトノイズを生成するには多くの方法があり、Ｂｏｘ－Ｍｕｌｌｅｒ法は当技術分野で知られている方法の１つである。

ブロック９１０～９６０は特定の順序で示されているが、本明細書の実施形態が示された順序のみに限定されないことが理解されよう。ブロック９１０～９６０は、要望どおり任意の順序で実行されてもよく、及び／または入力信号に並列して実行されてもよい。

複数のコアで並列処理を採用して汎用ＣＰＵ上で実行し、クラウド環境での高スループット動作を実現する信号変調器：
上述のように、図１０は、方法１０００の例示的な実装の機能ブロック図である。様々な例では、方法１０００は信号変調方法の一例であり得る。変調器を使用して波形を生成し、ある箇所から別の箇所に情報を送信することができる。例えば、ダウンリンク信号（例えば、図１のダウンリンク信号１６０及び／または１７０）は、方法１０００に従って変調され得る。例えば、情報は、デジタル情報に分けられてもよく、またはＡＭラジオ及びＦＭラジオに使用されるようなアナログ信号に分けられてもよい。本明細書ではデジタル信号の発生を例として使用しているが、同じアプローチを使用してアナログ信号を発生することもできる。

図１０には、方法１０００として例示的な信号モジュラが示されている。方法１０００は、Ｂ／Ｑ／ＳＱ／８／１６Ａ／３２ＡＰＳＫ／などのような変調タイプ、直交振幅変調（ＱＡＭ）、または任意の類似のデジタル変調波形をサポートする位相シフトキーイング（ＰＳＫ）変調器方法である。図１０は、１つの例示的な変調方法を示しているが、信号処理の同じアプローチ（例えば、図３及び図４に記載されているようなもの）を他の変調方法に適用することができる。

方法１０００は、図１０に示されるように複数の機能ブロックを含む。例えば、図１０の例示的な例では、方法１０００は、フレームビルダブロック１０１０、前方誤り訂正（ＦＥＣ）ブロック１０２０、パルス整形器ブロック１０３０、中心周波数調整ブロック１０４０、及び掃引器ブロック１０５０のうちの１つ以上を含む。

特定のブロック及び構成が図１０に示されているが、特定の変調スキームでは、異なるブロックが必要になる場合がある。したがって、図１０は、高レベルの変調方法を示しており、ｃａｔｃｈ－ａｌｌ構成ではない。異なる変調スキームを実行するために、必要に応じて１つ以上のさらなる機能ブロックを方法１０００に追加することができる。特定の変調スキームが図１０の構成に含まれない限り、当業者であれば、本開示を通して様々な実施形態に関連して開示されている概念が、図１０の変調方法だけなく、あらゆる変調スキームに等しく適用されることが理解されよう。

上述のように、方法１０００の複数のブロックは、それぞれ機能を表すことができ、機能３０６ａ、３０６ｂ、．．．３０６ｎ（図３）のうちの１つ以上として実装されてもよい。別の例では、複数のブロックのうちの２つ以上を合わせて、図４のプロセス３１５と同様の方法で機能を実行する単一の「プロセス」１０１５として群化することができる。すなわち、図１０の複数のブロックは合わせて、プロセス１０１５として群化され、処理ブロック３１５ａ、３１５ｂ、．．．３１５ｎ（図４）などとして、複数の並列反復で実行されてよい。例えば、図１０に示されるように、機能ブロック１０１０及び１０２０を合わせて、第一プロセス１０１５として群化し、次いで、複数の第一処理ブロック３１５ａ～３１５ｎでレプリケートし、機能ブロック１０３０～１０５０を合わせて、第二プロセス３１５として群化し、次に、複数の第二処理ブロック３１５ａ～３１５ｎでレプリケートする。図１０は別個のプロセス１０１５に群化された特定の機能ブロックを示すが、本明細書の実施形態はそれに限定されない。機能ブロック１０１０～１０５０は、多くの異なる方法で群化されることができる。例えば、すべての機能ブロック１０１０～１０５０を合わせて群化することができる。

また方法１０は、例示的に、各プロセス１０１５の前にデータ取り込みブロック１００５及びデータ分割ブロック１０１０を含む。各データ取り込みブロック１００５は、データ取り込みブロック３０５（図４）に実質的に類似していることができ、各データ分割ブロック１０１０は、データ分割ブロック３１０（図４）に実質的に類似していることができる。したがって、入力データを取り込むことができ（１００５）、そのデータをプロセッサ２０２が受信して処理し、分割することができ（１０１０）、そのデータをプロセッサ２０２が、例えば図４に関連して説明されるように、重複するデータブロックでパースすることができる。さらに、各プロセス１０１５の後、方法１０は例示的に、データ合成ブロック１０２０及びデータ出力ブロック１０２５も含む。各データ合成ブロック１０２０は、データ合成ブロック３２０（図４）に実質的に類似していることができ、各データ出力ブロック１０２５は、データ出力ブロック３２５（図４）に実質的に類似していることができる。したがって、プロセス１０１５は、例えば図４に関連して説明されるように、重複するデータブロックを出力して合成し（１０２０）、そのデータを出力する（１０２５）。

様々な例では、図１０の複数のブロックは、本開示全体を通じて説明されるように、ＳＩＭＤ処理技術を使用して実装され得る。ＳＩＭＤ技術により、スループットが向上し、メモリ帯域幅要件が最小になることが示され得る。ＳＩＭＤ技術を使用して実行される各処理ブロックの機能を増やすと、メモリ帯域幅要件の最小化が増加する可能性がある。

ブロック１０１０では、プロセッサ２０２（例えば、１つ以上のコア２０４）は、入力信号の着信データを、所望の変調スキーム（例えば、アンテナ１２２、１３２、及び／または１３４などの受信器の変調スキーム）に基づいている所定のフォーマットに変換することができる。例えば、特定の変調スキームは特定のフォーマットを必要とし、ブロック１０１０は入力信号のデータをそのフォーマットに変換する。変調器方法１０００は、ＤＶＢ－Ｓ２、ＤＶＢ－Ｓ２ｘだけでなく、リードソロモンコーディング、ターボコーディング、畳み込みコーディングなどを使用するより規格化されていないケースなどであるがこれらに限定されない、多くの異なる波形規格をサポートすることができる。簡潔にするために、波形規格は、ストリーミングデータ及びフレームデータの２つのケースに群化される。ストリーミングデータのケースは、着信データがコーディングされていない、または畳み込みコーディングのような、連続した途切れのないストリームであるケースである。フレームデータは、ＤＶＢ－Ｓ２またはリードソロモンのようなフレームデータまたはデータブロックを必要とする着信データのためのものである。ブロック１０１０は、着信データを変調スキームに対応するフォーマットに変換することによって、フレーム（例えば、フレームデータの場合）またはデータストリーム（例えば、ストリーミングデータの場合）を構築することができる。

ブロック１０２０では、プロセッサ２０２（例えば、１つ以上のコア２０４）は、ＤＶＢ－Ｓ２のＢＣＨ及びＬＤＰＣ、ＣＣＳＤＳのＬＤＰＣコーディング、リードソロモン、ターボコーディング、ポーラコーディング、ならびに畳み込みコーディングを含むがこれらに限定されない、方法１０１０の変調スキームに対応するコーディングを生成する。ブロック１０２０は、変調方法１０００のより複雑なブロックの１つであり得、したがって、本開示全体を通じて開示される信号処理方法（例えば、図３及び／または図４）及びＳＩＭＤ技術のすべてから利益を得ることができる。

ブロック１０３０では、プロセッサ２０２（例えば、１つ以上のコア２０４）は、例えばパルス整形フィルタを適用することによって、シンボルデータをサンプルに変換する。ブロック１０３０は、任意のパルス整形、例えばルートレイズドコサイン（ＲＲＣ）を作成することができる。パルス整形器は、多相フィルタと数値制御発振器（ＮＣＯ）との組み合わせであってもよい。ブロック１０３０もまた複雑なブロックであり得、したがって、本開示全体を通じて開示される信号処理方法（例えば、図３及び／または図４）及びＳＩＭＤ技術のすべてから利益を得ることができる。

ブロック１０４０では、プロセッサ２０２（例えば、１つ以上のコア２０４）は、複素乗算を使用して、ブロック１０３０からのサンプルデータのキャリアの中心周波数を変更することができる。ブロック１０４０では、プロセッサ２０２（例えば、１つ以上のコア２０４）は、変調スキームに対応する所定のプロファイルに基づいて、位相及び周波数を経時的に変更することができる。いくつかの実装では、ブロック１０５０は、中心周波数がブロック１０４０によって調整されている間に実行される。

その他の態様
添付の特許請求の範囲及びそれらの均等物は、本開示の範囲に収まるような形式または修正を包含するように意図されている。図に示される様々なコンポーネントは、例えば、プロセッサまたは専用ハードウェア上のソフトウェア及び／またはファームウェアとして実装され得るが、これらに限定されなくてもよい。また、上記で開示された特定の例示的な実施形態の特徴及び属性を、付加的な実施形態を形成するために種々の方法で組み合わせてもよく、これらの実施形態はすべて本開示の範囲内に含まれる。

前述の方法の説明及びプロセスフロー図は、単に例示的な例として提供されており、様々な実施形態の動作が提示された順序で実行されなければならないことを要求または黙示することを意図したものではない。当業者には理解されるように、前述の実施形態における動作の順序は任意の順序で実行されることができる。「その後」、「次いで」、「次の」などの単語は、動作の順序を制限することを意図したものではなく、これらの単語は、単に方法の説明によって読者を案内するために使用されている。さらに、単数形で、例えば「ａ」、「ａｎ」または「ｔｈｅ」という冠詞を使用した請求項の要素へのいかなる言及も、要素を単数形に限定するものとして解釈されるべきではない。

本明細書に開示される実施形態に関連して記載される種々の例示の論理ブロック、モジュール、及びアルゴリズムの動作は、電子ハードウェア、コンピュータソフトウェア、またはその両方の組み合わせとして実施することができる。ハードウェア及びソフトウェアのこの互換性を明確に示すために、多様な例示的な構成要素、ブロック、モジュール及び動作は、概してその機能性の点において上記で説明されている。係る機能性が、ハードウェアとして実装されるのか、それともソフトウェアとして実装されるのかは、特定のアプリケーション、及び全体のシステムに対して課される設計の制約に左右される。当業者は、説明する機能性を、それぞれの特定のアプリケーションに関して様々な点で実装することができるが、係る実施態様の決定は、本発明の概念の範囲からの逸脱を生じさせるとして解釈されるべきではない。

本明細書に開示される様々な実施形態に関連して説明された多様な例示的なロジック、論理ブロック、及びモジュールは、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、または他のプログラム可能な論理装置、離散ゲートもしくはトランジスタ論理、離散ハードウェア構成要素、または本明細書に説明する機能を実行することを目的としたその任意の組み合わせによって実装または実行できる。汎用プロセッサはマイクロプロセッサにすることができるが、代替ではプロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械にすることができる。また、プロセッサは、例えば、ＤＳＰと、マイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアと連動する１つ以上のマイクロプロセッサ、または任意の他の係る構成要素の組み合わせ等、受信デバイスの組み合わせとしても実装できる。あるいは、一部の操作または方法は、所与の機能に専用の回路によって実行されてもよい。

１つ以上の例示的な実施形態では、説明される機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組み合わせに実装され得る。ソフトウェアに実装される場合、機能は、非一時的なコンピュータ可読記憶媒体または非一時的なプロセッサ可読記憶媒体上の１つ以上の命令またはコードとして格納され得る。本明細書に開示される方法またはアルゴリズムの操作は、非一時的なコンピュータ可読記憶媒体またはプロセッサ可読記憶媒体上に常駐し得るプロセッサ実行可能命令で具現化され得る。非一時的なコンピュータ可読記憶媒体またはプロセッサ可読記憶媒体は、コンピュータまたはプロセッサによってアクセスできる任意の記憶媒体であり得る。限定ではなく例として、そのような非一時的なコンピュータ可読記憶媒体またはプロセッサ可読記憶媒体には、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）、フラッシュメモリ、ＣＤ－ＲＯＭもしくはその他の光ディスクストレージ、磁気ディスクストレージもしくはその他の磁気ストレージデバイス、または命令もしくはデータ構造の形式で所望のプログラムコードを格納するために使用でき、コンピュータによってアクセスできるその他の任意の媒体が含まれてもよい。本明細書に用いられるディスク（Ｄｉｓｋ）及びディスク（ｄｉｓｃ）は、コンパクトディスク（ＣＤ）、レーザーディスク、光ディスク、デジタルバーサタイルディスク（ＤＶＤ）、フロッピーディスク、及びＢｌｕ－ｒａｙディスクを含む。これらのディスク（ｄｉｓｋ）は、通常、磁気的にデータを再生し、ディスク（ｄｉｓｃ）は、レーザによって光学的にデータを再生する。上記の組み合わせもまた、非一時的なコンピュータ可読媒体及びプロセッサ可読媒体の範囲内に含まれる。さらに、方法またはアルゴリズムの操作は、コード及び／または命令の１つまたは任意の組み合わせまたはセットとして、コンピュータプログラム製品に組み込まれてもよい非一時的なプロセッサ可読記憶媒体及び／またはコンピュータ可読記憶媒体に常駐してもよい。

開示されたプロセス／フローチャートにおけるブロックの特定の順序または階層が例示的なアプローチの例証であることが理解される。設計プリファレンスに基づいて、プロセス／フローチャート内のブロックの特定の順序または階層を再配置することができることが理解される。また、一部のブロックを組み合わせてもよく、または省略してもよい。添付の方法の特許請求の範囲は、様々なブロックの要素をサンプル順に提示しており、提示された特定の順序または階層に限定されることを意味するものではない。

先の説明は、当業者が、本発明中に記載された様々な態様を実施することを可能にするように提供される。これらの態様に対する様々な変形は、当業者に容易に明らかであり、本明細書に定義された一般的な原理は、他の態様に適用することができる。

したがって、特許請求の範囲は、本明細書中に示される態様に限定されることを意図せず、特許請求の範囲の言語に一致する全範囲が与えられることが意図され、単数形の要素への言及は、明示的にそのように記述されない限り、「唯一」を意味するように意図されてはおらず、むしろ「１つ以上」を意味するように意図されている。

「例示的な」という言葉は、本明細書では「例、実例、または例示として役立つ」という意味で使用される。本明細書で「例示的な」として説明されるいかなる態様も、必ずしも他の態様よりも好ましいまたは有利であると解釈されるべきではない。特に明記しない限り、「いくつかの」という用語は、１つまたは複数を指す。

Claims (17)

1. 通信信号を表す複数のダウンリンク信号を合成するための方法であって、
   複数のアンテナフィードから前記複数のダウンリンク信号のサンプルを受信することと、
   前記複数のダウンリンク信号の第一信号の第一サンプルで第一タイミングリカバリ操作を実行することに基づいて、前記第一信号のための第一シンボルを生成することと、
   前記複数のダウンリンク信号の第二信号の第二サンプルで第二タイミングリカバリ操作を実行することに基づいて、前記第二信号のための第二シンボルを生成することと、
   前記第一シンボル及び前記第二シンボルで相関器操作を実行することに基づいて、時間及び位相オフセット情報を生成することと、
   （ｉ）前記第一シンボル及び前記第二シンボル、（ｉｉ）前記時間及び位相オフセット情報に基づいて前記第一シンボルのタイミング及び位相を前記第二シンボルとアライメントすること、ならびに（ｉｉｉ）対応する信号品質に基づいて第一データパケット及び第二データパケットのそれぞれにスケーリングを適用する重み付きコンバイナ操作を実行することに基づいて、前記第一信号及び前記第二信号を合成することと、
   を含み、
   前記第一タイミングリカバリ操作、前記第二タイミングリカバリ操作、前記相関器操作、及び前記合成のうちの少なくとも１つは、１つ以上のプロセッサ内の複数の処理ブロックで実行され、前記第一処理ブロック及び前記第二処理ブロックは並列して動作する、前記方法。
2. 前記複数の処理ブロックは、複数の中央処理装置（ＣＰＵ）コアを含む、請求項１に記載の方法。
3. 前記１つ以上のプロセッサは複数のプロセッサを含み、
   前記複数の処理ブロックのうちの１つ以上の第一処理ブロックは前記複数のプロセッサのうちの第一プロセッサに含まれ、
   前記複数の処理ブロックのうちの１つ以上の第二処理ブロックは前記複数のプロセッサのうちの第二プロセッサに含まれる、請求項１または２に記載の方法。
4. 前記１つ以上のプロセッサは、前記複数の処理ブロックのうちの１つ以上の第一処理ブロック及び前記複数の処理ブロックのうちの１つ以上の第二処理ブロックを有する単一のプロセッサを含む、先行請求項のいずれか１項に記載の方法。
5. 前記第一タイミングリカバリ操作は前記複数の処理ブロックで実行され、前記複数の処理ブロックは、少なくとも第一処理ブロック及び第二処理ブロックを含み、
   前記第一処理ブロックは、前記第一サンプルの第一部分で前記第一タイミングリカバリ操作を実行し、
   前記第二処理ブロックは、前記第一サンプルの第二部分で前記第一タイミングリカバリ操作を実行し、
   前記第一処理ブロック及び前記第二処理ブロックは並列して動作する、先行請求項のいずれか１項に記載の方法。
6. 前記複数の処理ブロックは、
   前記第一タイミングリカバリ操作、前記第二タイミングリカバリ操作、前記相関器操作、及び前記合成のうちの少なくとも１つを実行する少なくとも第一処理ブロックと、
   前記第一タイミングリカバリ操作、前記第二タイミングリカバリ操作、前記相関器操作、及び前記合成のうちの前記少なくとも１つを実行する少なくとも第二処理ブロックと、
   を含み、
   前記第一処理ブロック及び前記第二処理ブロックは並列して動作する、先行請求項のいずれか１項に記載の方法。
7. 前記第一シンボルで第一キャリアリカバリ操作を実行することに基づいて、訂正された第一シンボルを生成することと、
   前記第二シンボルで第二キャリアリカバリ操作を実行することに基づいて、訂正された第二シンボルを生成することと、
   をさらに含む、先行請求項のいずれか１項に記載の方法。
8. 前記複数の処理ブロックは、前記第一タイミングリカバリ操作及び前記第一キャリアリカバリ操作を実行し、
   前記複数の処理ブロックは、
   前記第一サンプルの第一部分に前記第一タイミングリカバリ操作及び前記第一キャリア操作を実行する第一処理ブロックと、
   前記第一サンプルの第二部分に前記第一タイミングリカバリ操作及び前記第一キャリア操作を実行する第二処理ブロックと、
   を少なくとも含む、請求項７に記載の方法。
9. 前記複数の処理ブロックは、
   前記第一タイミングリカバリ操作及び前記第一キャリアリカバリ操作を実行する１つ以上の第一処理ブロックと、
   前記第二タイミングリカバリ操作及び前記第二キャリアリカバリ操作を実行する１つ以上の第二処理ブロックと、
   を含む、請求項７に記載の方法。
10. 前記複数の処理ブロックは、
    前記第一タイミングリカバリ操作及び前記第一キャリアリカバリ操作を実行する１つ以上の第一処理ブロックと、
    前記第二タイミングリカバリ操作及び前記第二キャリアリカバリ操作を実行する１つ以上の第二処理ブロックと、
    を含む、請求項７に記載の方法。
11. 前記第一タイミングリカバリ操作及び前記第一キャリアリカバリ操作は第一マッチフィルタの一部であり、
    前記第二タイミングリカバリ操作及び前記第二キャリアリカバリ操作は第二マッチフィルタの一部である、請求項７に記載の方法。
12. 前記合成された第一信号及び第二信号にキャリアリカバリ操作を実行することに基づいて、訂正されたシンボルを生成することをさらに含む、先行請求項のいずれか１項に記載の方法。
13. 前記第一タイミングリカバリ操作、前記第二タイミングリカバリ操作、前記キャリアリカバリ操作はマッチフィルタの一部である、請求項１に記載の方法。
14. 前記１つ以上のプロセッサは、１つ以上の汎用中央処理装置（ＣＰＵ）である、先行請求項のいずれか１項に記載の方法。
15. 前記１つ以上のプロセッサは、高スループットを達成するために単一命令複数データ（ＳＩＭＤ）技術を採用する、先行請求項のいずれか１項に記載の方法。
16. 通信信号を表す複数のダウンリンク信号を合成するためのシステムであって、
    前記複数のダウンリンク信号を受信するように構成された複数のアンテナ、及び
    前記複数のアンテナに通信可能に結合された１つ以上のプロセッサであって、複数の処理ブロックを有し、先行請求項のいずれか１項に記載の方法を実行するように動作可能である、前記１つ以上のプロセッサ、
    を含む、前記システム。
17. 通信信号を表す複数のダウンリンク信号を合成するための装置であって、
    複数のアンテナフィードから前記複数のダウンリンク信号のサンプルを受信するための手段と、
    前記複数のダウンリンク信号の第一信号の第一サンプルで第一タイミングリカバリ操作を実行することに基づいて、前記第一信号のための第一シンボルを生成するための手段と、
    前記複数のダウンリンク信号の第二信号の第二サンプルで第二タイミングリカバリ操作を実行することに基づいて、前記第二信号のための第二シンボルを生成するための手段と、
    前記第一シンボル及び前記第二シンボルで相関器操作を実行することに基づいて、時間及び位相オフセット情報を生成するための手段と、
    （ｉ）前記第一シンボル及び前記第二シンボル、（ｉｉ）前記時間及び位相オフセット情報に基づいて前記第一シンボルのタイミング及び位相を前記第二シンボルとアライメントすること、ならびに（ｉｉｉ）対応する信号品質に基づいて第一データパケット及び第二データパケットのそれぞれにスケーリングを適用する重み付きコンバイナ操作を実行することに基づいて、前記第一信号及び前記第二信号を合成するための手段と、
    を含み、
    前記第一シンボルを生成するための手段、前記第二シンボルを生成するための手段、前記時間及び位相オフセット情報を生成するための手段、ならびに前記合成するための手段のうちの少なくとも１つは、１つ以上のプロセッサ内の複数の処理ブロックで実行され、前記第一処理ブロック及び前記第二処理ブロックは並列して動作する、前記装置。
    
    

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