JP2024519027A - 表示パネル及び表示装置 - Google Patents

Abstract

本願は表示パネル及び表示装置を開示し、表示パネルは第１の表示領域及び第２の表示領域を有し、表示パネルは複数のサブ画素を含む複数の画素ブロックと、第２の表示領域に位置する複数の回路ブロックとを含み、各画素ブロックは複数のサブ画素のうちのａ個のサブ画素を含み、複数のサブ画素は第１の表示領域に位置する第１のサブ画素及び第２の表示領域に位置する第２のサブ画素を含み、各回路ブロックはｂ個の画素回路を含み、ｂ個の画素回路は第１の回路及び第２の回路を含み、少なくとも一部の第１の回路は第１のサブ画素を駆動するために用いられ、第２の回路は第２のサブ画素を駆動するために用いられ、ここで、ａ及びｂはいずれも０より大きい正整数であり、且つａはｂより小さく、第２の表示領域内において、各回路ブロックの表示パネルの厚さ方向に沿う正投影は各画素ブロックの厚さ方向に沿う正投影内に位置する。本願発明により、表示パネルの表示効果を向上させることができる。【選択図】図３

Description

本願は、２０２２年０１月２９日に提出された名称が「表示パネル及び表示装置」である中国特許出願第２０２２１０１１１３１３．９号の優先権を主張し、当該出願の全ての内容は引用により本明細書に組み込まれる。

本発明は表示分野に関し、具体的に表示パネル及び表示装置に関する。

電子機器の急速な発展に伴い、ユーザの画面占有率に対する要求がますます高くなり、電子機器の全面的な画面表示が業界によりますます注目されている。

例えば携帯電話、タブレットＰＣなどの従来の電子機器は、フロントカメラ、レシーバ及び赤外線感知素子などを集積する必要がある。従来技術において、カメラなどの感光アセンブリが位置する感光領域内にサブ画素を設置し、これらのサブ画素に対応する画素回路を表示領域の他の位置に設置することができる。また、いくつかの表示パネルでは、狭額縁化の設計を実現するために、ベゼルの表示領域に近い画素回路を他の位置に設置する。上記は、いずれも表示領域内の画素回路の配列密度が不均一になり、表示パネルに表示の差があることを生じる。

本願の実施例は、表示パネルの表示効果を向上させるための表示パネル及び表示装置を提供する。

本願の第１の態様の実施例は、第１の表示領域と第２の表示領域とを有する表示パネルであって、複数のサブ画素を含む複数の画素ブロックと、第２の表示領域に位置する複数の回路ブロックとを含み、各画素ブロックは複数のサブ画素のうちのａ個のサブ画素を含み、複数のサブ画素は第１の表示領域に位置する第１のサブ画素と第２の表示領域に位置する第２のサブ画素とを含み、各回路ブロックはｂ個の画素回路を含み、ｂ個の画素回路は第１の回路と第２の回路とを含み、少なくとも一部の第１の回路は第１のサブ画素を駆動するために用いられ、第２の回路は第２のサブ画素を駆動するために用いられ、ａ及びｂはいずれも０より大きい正整数であり、且つａはｂより小さく、第２の表示領域内において、表示パネルの厚さ方向に沿う各回路ブロックの正投影は厚さ方向に沿う各画素ブロックの正投影内に位置する表示パネルを提供している。

本願の第２態様の実施例は、上記第１の態様の実施例の表示パネルを含む表示装置を提供している。

本願の第１の態様の実施例に係る表示パネルにおいて、回路ブロックは第２の表示領域に位置し、即ち、第１のサブ画素及び第２のサブ画素を駆動するための画素回路はいずれも第２の表示領域に位置し、第１の表示領域の光透過率を第２の表示領域の光透過率よりも大きくすることができる。表示パネルは、第１の表示領域の背面に感光アセンブリを集積して、例えばカメラの感光アセンブリがスクリーンの下方に集積することを実現することができる。あるいは、表示パネルの狭額縁化の設計を実現するために、表示パネルのシフトレジスタなどの駆動回路を第１の表示領域に設けることができる。

本願の第１の態様の実施例に係る表示パネルにおいて、回路ブロックは第２の表示領域にあり、各画素ブロックはｂ個の画素回路を含み、第２の表示領域の画素ブロックはａ個の第２のサブ画素を含み、ｂはａより大きく、少なくとも一部の回路ブロック内の余分な第１の回路は第１の表示領域内の第１のサブ画素を駆動することができる。表示パネルの厚さ方向に沿う各回路ブロックの正投影は、厚さ方向に沿う各画素ブロックの正投影内に位置し、第２の表示領域内の回路ブロックの配列方式が画素ブロックの配列方式と同じであることを確保することができ、回路ブロックの配列がより均一になり、第２の表示領域の表示効果を向上させ、さらに表示パネルの表示効果を向上させる。一方、少なくとも一部の回路ブロック内の第２の回路とそれが駆動する第２のサブ画素との距離を減少し、少なくとも一部の第２の回路と第２のサブ画素との間の配線長を短縮し、信号伝送の安定性を確保することができる。

本願の第１の態様の実施例に係る表示パネルの構造模式図である。 図１におけるＱ領域の一例のサブ画素配列構造の模式図である。 図１におけるＱ領域の一例の画素回路の配列構造の模式図である。 図１におけるＷ領域の一例のサブ画素配列構造の模式図である。 図１におけるＷ領域の一例の画素回路の配列構造の模式図である。 図１におけるＱ領域の他の例の画素回路の配列構造の模式図である。 図１におけるＰ領域の一例のサブ画素配列構造の模式図である。 図１におけるＰ領域の一例の画素回路の配列構造模式図である。 図１におけるＰ領域の他の例の画素回路の配列構造の模式図である。 図１におけるＩ領域の一例のサブ画素配列構造の模式図である。 図１におけるＩ領域の一例の画素回路の配列構造の模式図である。 図１におけるＩＩ領域の一例のサブ画素配列構造の模式図である。 図１におけるＩＩ領域の一例の画素回路の配列構造の模式図である。 図１におけるＩ領域の他の例の画素回路の配列構造の模式図である。 図２のＣ－Ｃ部分の部分断面図である。

携帯電話やタブレットなどの電子機器では、表示パネルの一側に例えばフロントカメラ、赤外線センサ、近接光センサなどの感光アセンブリを集積する必要がある。いくつかの実施例では、上記電子機器に光透過表示領域を設け、感光アセンブリを光透過表示領域の背面に設け、感光アセンブリが正常に動作することを確保するとともに、電子機器のフルスクリーン表示を実現することができる。

光透過表示領域の光透過率を向上させるために、光透過領域の駆動回路を非光透過領域に設置する。しかし、これは表示パネルの非光透過領域の表示効果の不均一を引き起こす。

上記問題を解決するために、本願の実施例は表示パネル及び表示装置を提供している。以下、図面を参照しながら表示パネル及び表示装置の各実施例を説明する。

本願の実施例は表示パネル１００を提供し、該表示パネル１００は有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）表示パネル１００であってもよい。

図１～図３を参照すると、図１は、本願の一つの実施例に係る表示パネル１００の上面模式図を示す。図２を参照すると、図２は、図１におけるＱ領域の部分拡大構造模式図である。図３は別の例における図１のＱ領域の部分拡大構造模式図である。図３と図２は、異なる層構成を示している。図２は、図１におけるＱ箇所のサブ画素１１０ａの配列構造図を示し、図３と図２の相違点は、図３がＱ箇所の第２の表示領域ＡＡ２に画素回路１２０ａの配列構造図を示し、第１の表示領域ＡＡ１のサブ画素１１０ａの配列構造の概略図を示している。

図１～図３に示すように、本願の第１の態様の実施例は、第１の表示領域ＡＡ１及び第２の表示領域ＡＡ２を有する表示パネル１００を提供し、表示パネル１００は、複数のサブ画素と、複数のサブ画素を含む複数の画素ブロック１１０と、複数の回路ブロック１２０とを含み、複数のサブ画素は、第１の表示領域ＡＡ１に位置する第１のサブ画素１１１及び第２の表示領域ＡＡ２に位置する第２のサブ画素１１２を含み、各画素ブロック１１０は、複数のサブ画素のうちのａ個のサブ画素１１０ａを含み、複数のサブ画素１１０ａは、第１の表示領域ＡＡ１に位置する第１のサブ画素１１１及び第２の表示領域ＡＡ２に位置する第２のサブ画素１１２を含み、複数の回路ブロック１２０は第２の表示領域ＡＡ２に位置し、各回路ブロック１２０は、ｂ個の画素回路１２０ａを含み、ｂ個の画素回路１２０ａは、第１の回路１２１及び第２の回路１２２を含み、少なくとも一部の第１の回路１２１は、第１のサブ画素１１１を駆動するために用いられ、第２の回路１２２は、第２のサブ画素１１２を駆動するために用いられ、ａ及びｂは、いずれも０より大きい正整数であり、且つａはｂより小さく、第２の表示領域ＡＡ２において、表示パネル１００の厚さ方向に沿う各回路ブロック１２０の正投影は、厚さ方向に沿う各画素ブロック１１０の正投影内に位置されている。図２及び図３において、矩形枠で画素ブロック１１０及び回路ブロック１２０の構造を限定し、矩形枠は本願の表示パネル１００の構造を限定するものではない。矩形枠には、同一の画素ブロック１１０に属さないサブ画素１１０ａのごく一部が含まれ、矩形枠内に位置する面積がそれ自体の総面積の５０％より大きいサブ画素１００ａは、当該矩形枠で示される画素ブロック１１０内のサブ画素１１０ａである。

第１の表示領域ＡＡ１に位置する各画素ブロック１１０のａ個のサブ画素１１０ａはいずれも第１のサブ画素１１１であり、第２の表示領域ＡＡ２に位置する各画素ブロック１１０のａ個のサブ画素１１０ａはいずれも第２のサブ画素１１２である。

本願の第１の態様の実施例に係る表示パネル１００において、回路ブロック１２０は第２の表示領域ＡＡ２に位置し、即ち、第１のサブ画素１１１及び第２のサブ画素１１２を駆動するための画素回路１２０ａはいずれも第２の表示領域ＡＡ２に位置し、第１の表示領域ＡＡ１の光透過率を第２の表示領域ＡＡ２の光透過率よりも大きいとすることができる。表示パネル１００は、第１の表示領域ＡＡ１の背面に感光アセンブリを集積して、例えばカメラの感光アセンブリがクリーンの下方に集積することを実現することができる。あるいは、表示パネル１００の狭額縁化の設計を実現するために、表示パネル１００のシフトレジスタなどの駆動回路を第１の表示領域ＡＡ１に設けることができる。

本願の第１の態様の実施例に係る表示パネル１００において、回路ブロック１２０は第２の表示領域ＡＡ２にあり、各回路ブロック１２０はｂ個の画素回路１２０ａを含み、画素ブロック１１０は第２の表示領域ＡＡ２に位置するａ個の第２のサブ画素１１２を含み、ｂはａより大きく、回路ブロック１２０内にａ個の第２の回路１２２を設置すれば、画素ブロック１１０内のａ個の第２のサブ画素１１２を駆動することができる。回路ブロック１２０内にｂ－ａ個の第１の回路１２０を設置することができ、回路ブロック１２０内の少なくとも一部の第１の回路１２１は第１の表示領域ＡＡ１内の第１のサブ画素１１１を駆動することができる。表示パネル１００の厚さ方向に沿う各回路ブロック１２０の正投影は、厚さ方向に沿う各画素ブロック１１０の正投影内に位置している。これにより、第２の表示領域ＡＡ２内の回路ブロック１２０内の複数の第２の回路１２２の配列方式が画素ブロック１１０内の複数の第２のサブ画素１１２の配列方式と同じであることを確保することができ、回路ブロック１２０の配列がより均一であり、第２の表示領域ＡＡ２の表示効果を向上させる。一方、少なくとも一部の回路ブロック１２０内の第２の回路１２２とそれが駆動する第２のサブ画素１１２との距離を減少し、少なくとも一部の第２の回路１２２と第２のサブ画素１１２との間の配線長を短縮し、信号伝送の安定性を確保することができる。

選択可能的に、第２の表示領域ＡＡ２の画素ブロック１１０はａ個の第２のサブ画素１１２を含み、第１の表示領域ＡＡ１の画素ブロック１１０はａ個の第１のサブ画素１１１を含む。一部の表示領域が第１の表示領域ＡＡ１と第２の表示領域ＡＡ２との間に位置する場合、第１の表示領域ＡＡ１と第２の表示領域ＡＡ２との間に位置する画素ブロック１１０は、第１のサブ画素１１１と第２のサブ画素１１２とをさらに備えてもよく、且つ第１のサブ画素１１１と第２のサブ画素１１２との数の合計はａである。

選択可能的に、回路ブロック１２０は、ｂ個の第１の回路１２１またはｂ個の第２の回路１２２を含みんでもよい。他のいくつかの実施例では、画素回路１２０ａは、第１の回路１２１と第２の回路１２２の両方を含んでもよく、且つ第１の回路１２１と第２の回路１２２の数の合計はｂである。

いくつかの選択可能な実施例では、第２の表示領域ＡＡ２内において、厚さ方向に沿う各画素ブロック１１０の正投影の面積と厚さ方向に沿う回路ブロック１２０の正投影の面積とが重なることにより、画素ブロック１１０内の画素回路１２０ａの面積が大きいようにする。

選択可能的に、引き続き図３を参照すると、第１の回路１２１と第２の回路１２２の配置される面積が等しく、第２の表示領域ＡＡ２の表示効果をさらに改善し、第１の回路１２１と第２の回路１２２の配置される面積が異なることによる表示の差異を避けることができる。選択可能的に、第１の回路１２１と第２の回路１２２の回路構造は同じであり、その相違点は、第１の回路１２１のうちの一部が第１のサブ画素１１１を駆動するために用いられ、第２の回路１２２が第２のサブ画素１１２を駆動するために用いられることである。

表示パネル１００の厚さ方向に沿う回路ブロック１２０の正投影は、表示パネル１００の表示面における回路ブロック１２０の正投影である。厚さ方向に沿う画素ブロック１１０の正投影は、表示パネル１００の表示面における画素ブロック１１０の正投影である。

選択可能的に、表示パネル１００の厚さ方向に沿う画素ブロック１１０の正投影は、表示パネル１００の厚さ方向に沿う該画素ブロック１１０内のａ個のサブ画素１１０ａの正投影が位置する領域である。例えば、サブ画素１１０ａを配列して画素配列構造を形成する場合に、画素ブロック１１０が位置する領域は、ａ個のサブ画素１１０ａが画素配列構造内で占める配列領域である。例えば、画素配列構造のサイズが１０ｃｍ×１０ｃｍであり、画素配列構造内のサブ画素１１０ａが１０行１０列に分布する場合に、単一のサブ画素１１０ａの配列サイズが１ｃｍ×１ｃｍであり、即ち、表示パネル１００の厚さ方向に沿う単一のサブ画素１１０ａの正投影サイズは１ｃｍ×１ｃｍであり、画素ブロック１１０が位置する領域はａ個の１ｃｍ×１ｃｍで形成された領域であり、ここで例を挙げて説明するだけであり、サブ画素１１０ａの実際の配列サイズが１ｃｍ×１ｃｍであることを意味しない。

画素ブロック１１０内のａ個のサブ画素１１０ａは、隣接して配置されている。例えば、図２及び図３に示すように、ａが１６に等しく、画素ブロック１１０が１６個のサブ画素１１０ａを備える場合に、画素ブロック１１０における１６個のサブ画素１１０ａは隣接して設置される。該１６個のサブ画素１１０ａは、同一行に位置してもよく、隣接する２つ以上の行に位置してもよい。

選択可能的に、図２及び図３に示すように、行方向及び／又は列方向に隣接する２つのサブ画素１１０ａに重なりがある場合に、表示パネル１００の厚さ方向に沿うａ個のサブ画素１１０ａの正投影が位置する領域は、ａ個のサブ画素１１０ａの平均配列サイズである。行方向は第１の方向Ｘであってよく、列方向は第２の方向Ｙであってもよい。他の実施例では、行方向は第２の方向Ｙであってもよく、列方向は第１の方向Ｘである。

選択可能的に、図２に示すように、表示パネル１００のサブ画素１１０ａが配列されて画素配列構造を形成し、画素配列構造は繰り返し単位を含み、繰り返し単位は複数のサブ画素１１０ａを含み、且つ繰り返し単位が行方向及び列方向に沿って繰り返し配列されて画素配列構造を形成する。画素ブロック１１０に含まれるサブ画素１１０ａの数量は、繰り返し単位に含まれるサブ画素１１０ａの数量に関連してもよく、例えば、画素ブロック１１０に含まれるサブ画素１１０ａの数は、繰り返し単位に含まれるサブ画素１１０ａの数の整数倍である。例えば、図２に示すように、繰り返し単位が４つのサブ画素１１０ａを含む場合に、画素ブロック１１０は１６個のサブ画素１１０ａを含み、画素ブロック１１０に含まれるサブ画素１１０ａの数量は繰り返し単位に含まれるサブ画素１１０ａの数量の４倍であり、即ち、画素ブロック１１０は４つの繰り返し単位を含み、厚さ方向に沿う画素ブロック１１０の正投影は４つの繰り返し単位が占める配列サイズである。

選択可能的に、表示パネル１００の厚さ方向に沿う回路ブロック１２０の正投影は、厚さ方向に沿う該回路ブロック１２０内のｂ個のサブ画素１１０ａの回路の正投影が位置する領域である。回路ブロック１２０内のｂ個の画素回路１２０ａは隣接して設けられている。例えば、ｂ＝２５であり、回路ブロック１２０が２５個の画素回路１２０ａを含む場合、これら２５個の画素回路１２０ａは隣接して配置される。２５個の画素回路１２０ａは、同じ行に位置してもよく、２行以上に位置してもよい。

選択可能的に、画素ブロック１１０内のａ個のサブ画素１１０ａが同じ行に設けられる場合に、回路ブロック１２０内のｂ個の画素回路１２０ａが同じ行に設けられる。回路ブロック１２０内の画素回路１２０ａは行方向に圧縮され、厚さ方向に沿うｂ個の画素回路１２０ａの正投影が厚さ方向に沿うａ個のサブ画素１１０ａの正投影内に位置する。

いくつかの選択可能な実施例では、画素ブロック１１０にはｐ行ｑ列に配列された複数のサブ画素１１０ａが含まれ、ｐ及びｑの積はａであり、回路ブロック１２０には、ｅ行ｆ列に配列された複数の画素回路１２０ａが含まれ、ｅ及びｆの積はｂであり、ここで、ｐ、ｑ、ｅ、ｆはいずれも１より大きい正整数であり、ｅ≧ｐ、ｆ≧ｑである。

これらの選択可能な実施例において、ｐ、ｑ、ｅ、ｆはいずれも１より大きい正整数であるため、画素ブロック１１０は、複数行複数列に配列されたサブ画素１１０ａを含み、回路ブロック１２０は、複数行複数列に配列された画素回路１２０ａを含み、画素回路１２０ａが行方向及び列方向のいずれにも圧縮するようにし、画素回路１２０ａが同一方向に圧縮されることによる技術的問題を回避する。

ｐ、ｑ、ｅ、ｆの設置方式は様々であり、いくつかの選択可能な実施例において、ｐとｑは等しく、ｅとｆは等しく、且つｅはｐより大きい。即ち、画素ブロック１１０がｐ行ｐ列のサブ画素１１０ａを含み、回路ブロック１２０がｅ行ｅ列の画素回路１２０ａを含むことにより、画素ブロック１１０内の複数のサブ画素１１０ａの配列がより規則的になり、回路ブロック１２０内の複数の画素回路１２０ａの配列がより規則的になり、画素回路１２０ａのサイズをより容易に調整する。

上記したように、図２及び図３に示すように、例えばａ＝１６であり、画素ブロック１１０が１６個のサブ画素１１０ａを含む場合に、画素ブロック１１０は、４行４列のサブ画素１１０ａを含む。ｂ＝２５であり、回路ブロック１２０が２５個の画素回路１２０ａを含む場合に、回路ブロック１２０は、５行５列の画素回路１２０ａを含む。

即ち、本願の実施例に係る表示パネル１００において、第２の表示領域ＡＡ２内の４行４列のサブ画素１１０ａが位置する領域内に５行５列の画素回路１２０が設けられている。４行４列のサブ画素１１０ａが位置する領域内に設けられた画素回路１２０ａの数量は、サブ画素１１０ａの数量より大きく、４行４列のサブ画素１１０ａが位置する領域内の余分な１行１列の画素回路１２０ａのうちの少なくとも一部は、第１の表示領域ＡＡ１内の第１のサブ画素１１１を駆動するために用いられる。

図１～図５を併せて参照すると、図４は、図１におけるＷ箇所のサブ画素１１０ａの配列構造模式図であり、図５は、図１におけるＷ箇所の画素回路１２０ａの配列構造模式図である。

いくつかの選択可能な実施例では、図１～図５に示すように、第２の表示領域ＡＡ２は、メイン表示領域ＺＡと遷移表示領域ＴＡとを含み、遷移表示領域ＴＡは、メイン表示領域ＺＡと第１の表示領域ＡＡ１との間に位置し、少なくとも一部が遷移表示領域ＴＡに位置する第１の回路１２１は、第１のサブ画素１１１を駆動するために用いられる。即ち、第１のサブ画素１１１を駆動するための第１の回路１２１が位置する領域は遷移表示領域ＴＡであり、第１のサブ画素１１１を駆動しない第１の回路１２１が位置する領域はメイン表示領域ＺＡである。

これらの選択可能な実施例において、第１のサブ画素１１１を駆動するための第１の回路１２１を第１の表示領域ＡＡ１に近い遷移表示領域ＴＡ内に設置することにより、互いに電気的に接続される第１の回路１２１と第１のサブ画素１１１との間の距離を減少させ、第１の回路１２１と第１のサブ画素１１１との間の接続線の長さを短縮させ、信号伝送の安定性を確保することができる。

選択可能的に、メイン表示領域ＺＡ内の各回路ブロック１２０は、駆動される各画素ブロック１１０の正投影内に位置し、メイン表示領域ＺＡの各回路ブロック１２０は、ｐ行ｑ列の第２の回路１２２と、（ｅ－ｐ）行（ｆ－ｑ）列の第１の回路１２１とを含む。ここで、（ｅ－ｐ）行（ｆ－ｑ）列の第１の回路１２１は、ｅ行ｆ列の回路ブロック１２０における（ｅ－ｐ）行（ｆ－ｑ）列である。

例えば、引き続き図４及び図５を参照すると、画素ブロック１１０が４行４列のサブ画素１１０ａを含み、各行及び各列がいずれも４つのサブ画素１１０ａであり、回路ブロック１２０が５行５列の画素回路１２０ａを含む場合に、メイン表示領域ＺＡ内の各回路ブロック１２０は、４行４列の第２の回路１２２及び１行１列の第１の回路１２１を含み、該１行１列の第１の回路１２１は、５行５列の画素回路１２０ａにおける１行１列の第１の回路１２１を指す。１行１列の第１の回路１２１において、１行に５個の第１の回路１２１があり、１列に５個の第１の回路１２１もあり、且つ１行１列の第１の回路１２１には、１個の第１の回路１２１が交差位置に重複している。したがって、メイン表示領域ＺＡ内の各回路ブロック１２０は、１６個の第２の回路１２２と、９個の第１の回路１２１とを含む。

これらの選択可能な実施例において、メイン表示領域ＺＡ内の回路ブロック１２０に含まれる第２の回路１２２の数は、画素ブロック１１０に含まれる第２のサブ画素１１２の数と同じであるため、各回路ブロック１２０内の第２の回路１２２は、各画素ブロック１１０内の第２のサブ画素１１２を駆動することができる。メイン表示領域ＺＡ内の各回路ブロック１２０は、それが駆動する各画素ブロック１１０の正投影内に位置し、第２の回路１２２とそれが駆動する第２のサブ画素１１２との間の距離を減少させ、第２の回路１２２とそれが駆動する第２のサブ画素１１２との間の配線長を短縮することができる。

選択可能的に、メイン表示領域ＺＡ内において、回路ブロック１２０内の複数の第２の回路１２２の相対位置関係は、画素ブロック１１０内の複数の第２のサブ画素１１２の相対位置関係と同じであり、第２の回路１２２とそれが駆動する第２のサブ画素１１２との間の距離をさらに減少させ、第２の回路１２２とそれが駆動する第２のサブ画素１１２との間の接続線の長さを短縮させる。

選択可能的に、メイン表示領域ＺＡ内の第２の回路１２２とそれが駆動する第２のサブ画素１１２との相対的な位置関係は、複数の設置方式を有してもよい。

例えば、第２の回路１２２とそれが駆動する第２のサブ画素１１２との厚さ方向に沿う正投影が少なくとも部分的に重なって設置され、第２の回路１２２とそれが駆動する第２のサブ画素１１２との間の距離をさらに減少させ、第２の回路１２２とそれが駆動する第２のサブ画素１１２との間の接続線の長さを短縮することができる。

あるいは、第２の回路１２２とそれが駆動する第２のサブ画素１１２の厚さ方向に沿う正投影がずれて設置され、第２の回路１２２が位置する回路ブロック１２０の厚さ方向に沿う正投影は、それが駆動する第２のサブ画素１１２が位置する画素ブロック１１０の厚さ方向に沿う正投影内に位置すればよい。

選択可能的に、図５に示すように、回路ブロック１２０内の第１の回路１２１は、第２の回路１２２の行方向における一方側に位置し、又は第１の回路１２１は、複数の第２の回路１２２の列方向における一方側に位置している。

他のいくつかの実施例では、メイン表示領域ＺＡ内において、第１の回路１２１は、複数の第２の回路１２２の行方向及び／又は列方向における中間に位置する。これにより、第２の回路１２２とそれが駆動する第２のサブ画素１１２との間のずれサイズを減少させ、第２の回路１２２とそれが駆動する第２のサブ画素１１２との間の配線長を短縮させる。

遷移表示領域ＴＡ内の第１の回路１２１及び第２の回路１２２の配置方式は様々であってもよい。いくつかの選択可能な実施例では、引き続き図３～図５を参照すると、遷移表示領域ＴＡ内の第１の回路１２１及び第２の回路１２２の配置方式はメイン表示領域ＺＡ内の第１の回路１２１及び第２の回路１２２の配置方式と同じである。すなわち、遷移表示領域ＴＡ内の各回路ブロック１２０は、駆動される各画素ブロック１１０の正投影内に位置し、遷移表示領域ＴＡの回路ブロック１２０は、ｐ行ｑ列の第２の回路１２２と、（ｅ－ｐ）行（ｆ－ｑ）列の第１の回路１２１とを含む。遷移表示領域ＴＡとメイン表示領域ＺＡとの間の表示の差異をさらに改善でき、且つ遷移表示領域ＴＡ内の第２の回路１２２とそれが駆動する第２のサブ画素１１２との間の距離を減少させ、第２の回路１２２とそれが駆動する第２のサブ画素１１２との間の接続線の長さを短縮することができる。

選択可能的に、遷移表示領域ＴＡ内において、回路ブロック１２０内の複数の第２の回路１２２の相対位置関係は、画素ブロック１１０内の複数の第２のサブ画素１１２の相対位置関係と同じである。これにより、遷移表示領域ＴＡ内の第２の回路１２２とそれが駆動する第２のサブ画素１１２との間の距離をさらに減少させ、第２の回路１２２とそれが駆動する第２のサブ画素１１２との間の配線長を短縮させる。

遷移表示領域ＴＡにおける第１の回路１２１の配置方式は様々であってもよい。いくつかの選択可能な実施例において、第１の回路１２１は、行方向に沿って並列に設置される複数の行回路１２１ａと、列方向に沿って並列に設置される列回路１２１ｂとを含み、少なくとも一部の行回路１２１ａ及び／又は列回路１２１ｂは、第１のサブ画素１１１を駆動するために用いられる。行回路１２１ａは、行方向に配列された複数の第１の回路１２１を指し、列回路１２１ｂは、列方向に配列された複数の第１の回路１２１を指す。行方向と列方向は交差があるので、交差位置における第１の回路１２１は、行回路１２１ａであってもよいし、列回路１２１ｂであってもよい。

これらの選択可能な実施例において、行回路１２１ａが位置する行内に第２の回路１２２が設けられておらず、列回路１２１ｂが位置する列内に第２の回路１２２が設けられていない。行回路１２１ａ及び／又は列回路１２１ｂを用いて第１のサブ画素１１１を駆動する場合に、第１のサブ画素１１１と第２の回路１２２との間の配線と、第２のサブ画素１１２と第２の回路１２２との間の配線との間にクロストークを発生することを避けることができる。

例えば、第１の回路１２１の分布画像は格子状を呈し、且つ肉抜き領域を有し、複数の第２の回路１２２は肉抜き領域に位置し、即ち、少なくとも２つの第１の回路１２１は間隔を置いて設置され、且つ少なくとも一部の第２の回路１２２は隣接する２つの第１の回路１２１の間に位置し、第１の回路１２１は複数の第２の回路１２２を囲んで設置される。つまり、回路ブロック１２０内において、第１の回路１２１が同じ行同じ列に集中して配列されることで、回路ブロック１２０内の複数の第２の回路１２２の配列をより集中させる。

第１の表示領域ＡＡ１の設置方式は様々であり、例えば、引き続き図１を参照すると、第１の表示領域ＡＡ１は、規則領域と、規則領域の行方向の少なくとも一方側に位置する異形領域とを含み、少なくとも一部の異形領域内の第１のサブ画素１１１は、少なくとも一部の規則領域の第１のサブ画素１１１と同じ行に設置される。

異形領域の設置方式は様々であってもよく、引き続き図１を参照すると、例えば異形領域はコーナー領域ＲＡを含んでもよく、コーナー領域ＲＡは第２の表示領域ＡＡ２を囲んで折り曲げて設置される。第１の表示領域ＡＡ１がコーナー領域ＲＡを含む場合に、コーナー領域ＲＡ内の第１のサブ画素１１１に対応する画素回路１２０ａが第２の表示領域ＡＡ２に位置し、さらに、コーナー領域ＲＡ内にシフトレジスタ等の駆動回路及び駆動信号線を設置することができ、表示パネル１００のベゼルのサイズを小さくすることができる。

選択可能的に、引き続き図１を参照すると、異形領域は感光領域ＵＤＣをさらに含んでもよく、第２の表示領域ＡＡ２は少なくとも一部の感光領域ＵＤＣを囲んで設けられる。第１の表示領域ＡＡ１が感光領域ＵＤＣを含む場合に、感光領域ＵＤＣ内の第１のサブ画素１１１に対応する画素回路１２０ａが第２の表示領域ＡＡ２に位置し、感光領域ＵＤＣの光透過率を向上させることができ、感光アセンブリが感光領域ＵＤＣ内でスクリーンの下方に集積することを実現することに便利である。同時に、感光領域ＵＤＣは画面を表示することができ、表示パネル１００１０の表示面積を向上させ、表示装置のフルスクリーン設計を実現する。

選択可能的に、引き続き図１を参照すると、第１の表示領域ＡＡ１は、第２の表示領域ＡＡ２を囲むように設けられたベゼルの表示領域ＢＡを含み、且つベゼルの表示領域ＢＡは、第２の表示領域ＡＡ２の列方向の少なくとも一方側に位置する端部ベゼルの表示領域ＢＡ１と、第２の表示領域ＡＡ２の行方向の少なくとも一方側に位置する側部ベゼルの表示領域ＢＡ２とを含む。第１の表示領域ＡＡ１がベゼルの表示領域ＢＡを含む場合に、ベゼルの表示領域ＢＡ内の第１のサブ画素１１１に対応する画素回路１２０ａが第２の表示領域ＡＡ２に位置し、更にベゼルの表示領域ＢＡ内にシフトレジスタ等の駆動回路及び駆動信号線を設置することができ、表示パネル１００のベゼルのサイズを減少させ、表示パネル１００の狭額縁化ひいては縁なしの設計を実現することができる。

選択可能的に、規則領域は、上記のベゼルの表示領域ＢＡを含んでもよく、規則領域は、感光領域ＵＤＣの行方向の少なくとも一方側に位置する一部の第１の表示領域ＡＡ１をさらに含んでもよい。異形領域がコーナー領域ＲＡを含む場合に、コーナー領域ＲＡは、隣接する端部ベゼルの表示領域ＢＡ１と側部ベゼルの表示領域ＢＡ２との間に接続されてもよい。

異なる領域に位置する第１のサブ画素１１１は、異なる第１の回路１２１を選択して駆動することができる。いくつかの選択可能な実施例では、引き続き図３を参照し、少なくとも一部の行回路１２１ａは、異形領域内に位置する第１のサブ画素１１１を駆動する。異形領域内の同じ行の第１のサブ画素１１１は、同じ行の行回路１２１ａによって駆動されて、第１のサブ画素１１１と行回路１２１ａとの間の配線を簡略化することができる。また、異形領域内の第１のサブ画素１１１は、行回路１２１ａによって駆動されることで、行回路１２１ａに駆動信号を伝送する行信号線を増設すればよく、列信号線を増設する必要がなく、第２の表示領域ＡＡ２内の信号線の配線数を減らすことができる。

図２及び図３に示すように、第１の表示領域ＡＡ１が感光領域ＵＤＣを含む場合に、感光領域ＵＤＣ内の第１のサブ画素１１１は、行回路１２１ａによって駆動されてもよい。選択可能的に、図３に示すように、第１の表示領域ＡＡ１内の各行の第１のサブ画素１１１は、異なる行の行回路１２１ａを用いて駆動することができ、即ち、異なる行の第１のサブ画素１１１は、異なる行の行回路１２１ａによって駆動される。他のいくつかの実施例では、図６に示すように、第１の表示領域ＡＡ１内の複数行の第１のサブ画素１１１は、同じ行の行回路１２１ａによって駆動されてもよく、即ち、２行以上の第１のサブ画素１１１は、同じ行の行回路１２１ａによって駆動されてもよい。

選択可能的に、遷移表示領域ＴＡ内の行回路１２１ａを用いて異形領域内の第１のサブ画素１１１を駆動する場合に、遷移表示領域ＴＡ内に行信号線を増設して行回路１２１ａに駆動信号を伝送してもよい。

いくつかの選択可能な実施例では、引き続き図６を参照し、表示パネル１００は、第１行の信号線１３１及び第２行の信号線１３２をさらに含み、第１行の信号線１３１は、第１のサブ画素１１１を駆動する行回路１２１ａに接続されて行回路１２１ａへ信号を伝送し、第２行の信号線１３２は、第２の回路１２２に接続されて第２の回路１２２へ信号を伝送する。これらの選択可能な実施例において、第１行の信号線１３１を増設することで行回路１２１ａへ駆動信号を伝送することができ、さらに行回路１２１ａは第１のサブ画素１１１を駆動して表示させることができる。

図１、図７及び図８を参照すると、図７は図１におけるＰ箇所のサブ画素１１０ａの配列結果模式図であり、図８は図１におけるＰ箇所の画素回路１２０ａの構造模式図である。図８には、コーナー領域ＲＡ内の第１のサブ画素１１１が保留されている。

図７及び図８に示すように、第１の表示領域ＡＡ１がコーナー領域ＲＡを含む場合に、コーナー領域ＲＡ内の第１のサブ画素１１１は、第２の表示領域ＡＡ２の行回路１２１ａによって駆動されてもよい。図８に示すように、コーナー領域ＲＡ内の複数行の第１のサブ画素１１１は、複数行の行回路１２１ａによって駆動されてもよい。あるいは、図９に示すように、コーナー領域ＲＡ内の複数行の第１のサブ画素１１１は、同一行の行回路１２１ａによって駆動されてもよい。

選択可能的に、表示パネル１００は、列方向に沿って延在する列信号線（図示せず）をさらに含み、同じ列に設けられた第１の回路１２１及び／又は第２の回路１２２へ駆動信号を伝送する。

選択可能的に、第１行の信号線１３１及び第２行の信号線１３２は走査信号線であってもよく、列信号線はデータ信号線であってもよい。他の選択可能な実施例において、第１行の信号線１３１と第２行の信号線１３２はデータ信号線であってもよく、列信号線は走査信号線である。

いくつかの選択可能な実施例では、表示パネル１００は、異形領域内の第１のサブ画素１１１の駆動信号を記憶し、且つ異形領域内の第１のサブ画素１１１の駆動信号に基づいて第１行の信号線１３１に駆動信号を伝送するためのラインバッファ（図示せず）をさらに含む。ラインバッファを増設することにより、ラインバッファに異形領域内の第１のサブ画素１１１の駆動信号が記憶され、ラインバッファは第１行の信号線１３１に駆動信号を伝送し、さらに第１行の信号線１３１を介して行回路１２１ａを駆動することができる。

選択可能的に、表示パネル１００は、画素ジャンプ復元（ｐｉｘｅｌ ｊｕｍｐ ｒｅｄｕｃｔｉｏｎ；ＰＪＲ）処理モジュールを含み、ＰＪＲ処理モジュールは、画像コピー及びシフトの機能を有する。第１のサブ画素１１１及び第２のサブ画素１１２の配列方式に従って画像処理の画像データを処理するの上で、画像データ内の、第１のサブ画素１１１を駆動するための行回路１２１ａの位置に当該第１のサブ画素１１１に対応するデータを追加し、これらのデータをラインバッファに記憶する。

選択可能的に、ＰＪＲ処理モジュールは、デジタルアナログ変換モジュールに接続されて、デジタルアナログ変換モジュールにより画像データをアナログ電圧信号に変換する。

選択可能的に、複数の第１のサブ画素１１１が１つの白色光を発する表示ユニットを形成し、且つ隣接する２つの表示ユニットが１つの第１のサブ画素１１１を共用する場合に、表示ユニットの発光ニーズに応じて第２の表示領域ＡＡ２に位置する第１の回路１２１により該第１のサブ画素１１１を駆動して発光させることができる。

図１、図１０～図１３を参照すると、図１０は、図１におけるＩ箇所のサブ画素１１０ａの配列構造の模式図であり、図１１は、図１におけるＩ箇所の画素回路１２０ａの配列構造の模式図であり、且つ図１１には、端部ベゼルの表示領域ＢＡ１に位置する第１のサブ画素１１１が保留されている。図１２は、図１のＩＩにおけるサブ画素１１０ａの配列構造の模式図であり、図１３は、図１のＩＩにおける画素回路１２０ａの配列構造の模式図であり、且つ図１３には、側部ベゼルの表示領域ＢＡ２に位置する第１のサブ画素１１１が保留されている。

ベゼルの表示領域ＢＡ内の第１のサブ画素１１１は、行と列をなして配列される。例えば、図１０に示すように、端部ベゼルの表示領域ＢＡ１内の第１のサブ画素１１１は、複数行に配列され、且つ端部ベゼルの表示領域ＢＡ１内の同じ行に設けられる第１のサブ画素１１１の数量は、遷移表示領域ＴＡ内の同じ行に設けられる行回路１２１ａの数量以下である。したがって、端部ベゼルの表示領域ＢＡ１内の同じ行の第１のサブ画素１１１は、遷移表示領域ＴＡ内の同じ行に設けられた行回路１２１ａにより駆動されてもよい。端部ベゼルの表示領域ＢＡ１内の同じ行の第１のサブ画素１１１を駆動するための元の行信号線は、遷移表示領域ＴＡに流用されて該第１のサブ画素１１１を駆動するための行回路１２１ａに接続するために用いらればよい。

例えば、図１２に示すように、側部ベゼルの表示領域ＢＡ２内の第１のサブ画素１１１は、複数列に配列され、且つ側部ベゼルの表示領域ＢＡ２内の同じ列に設けられる第１のサブ画素１１１の数量は、遷移表示領域ＴＡ内の同じ列に設けられる列回路１２１ｂの数量以下である。したがって、側部ベゼルの表示領域ＢＡ２内の同じ列の第１のサブ画素１１１は、遷移表示領域ＴＡ内の同じ列に設けられた行回路１２１ａによって駆動されてもよく、側部ベゼルの表示領域ＢＡ２内の同じ列の第１のサブ画素１１１を駆動するための列信号線は、遷移表示領域ＴＡに流用されて該第１のサブ画素１１１を駆動するための列回路１２１ｂに接続するために用いらればよい。

いくつかの選択可能な実施例では、図１０～図１３に示すように、少なくとも一部の行回路１２１ａは、端部ベゼルの表示領域ＢＡ１内に位置する第１のサブ画素１１１を駆動するために用いられ、及び／又は少なくとも一部の列回路１２１ｂは、側部ベゼルの表示領域ＢＡ２内に位置する第１のサブ画素１１１を駆動するために用いられる。行信号線や列信号線を増設する必要がなく、表示パネル１００の信号線の配線をさらに簡略化させることができる。

以上は、遷移表示領域ＴＡ内の回路ブロック１２０とメイン表示領域ＺＡ内の回路ブロック１２０の設置方式が同じである場合に、如何に遷移表示領域ＴＡ内の第１の回路１２１によって第１のサブ画素１１１を駆動するかの設置方式である。

他の選択可能な実施例では、遷移表示領域ＴＡ内の回路ブロック１２０の設置方式は、メイン表示領域ＺＡ内の回路ブロック１２０の設置方式と異なってもよい。

図１４を参照すると、図１４は、図１のＩ箇所の、他の実施例における画素配列構造の模式図である。

選択可能的に、図１４に示すように、遷移表示領域ＴＡ内の第１の回路１２１はいずれも第２の回路１２２の第１のサブ画素１１１に近い側に位置する。これらの選択可能な実施例において、遷移表示領域ＴＡ内の第１の回路１２１は、より第１の表示領域ＡＡ１に近く設置され、第１の回路１２１とそれに駆動される第１のサブ画素１１１との間の距離を減少することができる。

選択可能的に、遷移表示領域ＴＡ内の第２のサブ画素１１２を駆動するための第２の回路１２２と遷移表示領域ＴＡ内の第１のサブ画素１１１を駆動するための第１の回路１２１との位置関係は、遷移表示領域ＴＡ内の第２のサブ画素１１２と第１の表示領域ＡＡ１内の第１のサブ画素１１１との位置関係と同じである。これにより、遷移表示領域ＴＡにおける第２の回路１２２とそれが駆動する第２のサブ画素１１２との間の距離、及び第１の回路１２１とそれが駆動する第１のサブ画素１１１との間の距離を減少することができ、且つ第１の回路１２１と第１のサブ画素１１１とを接続する信号線と、第２の回路１２２と第２のサブ画素１１２とを接続する信号線との交差を避けて信号線の配線を簡略化することができる。

また、これらの選択可能な実施例において、行信号線又は列信号線を増設する必要がなく、第１のサブ画素１１１を駆動するための信号線を、該第１のサブ画素１１１を駆動する第１の回路１２１に接続すればよい。遷移表示領域ＴＡ内の複数の第１の回路１２１は、それが駆動する複数の第１のサブ画素１１１の配列方式に従って配列され、複数の第１の回路１２１は、リレー方式に従って第１のサブ画素１１１に順次接続され、第１の回路１２１と第１のサブ画素１１１とを接続するための複数の信号線の長さを一致させる傾向があるだけでなく、当該複数の信号線は互いに交差があることを避けることもできる。

図１４には、端部ベゼルの表示領域ＢＡ１内の第１のサブ画素１１１と第１の回路１２１との接続関係のみが示されている。

他の実施例において、第１の表示領域ＡＡ１は、コーナー領域ＲＡ、感光領域ＵＤＣ及び側部ベゼルの表示領域ＢＡ２をさらに含んでもよく、コーナー領域ＲＡ、感光領域ＵＤＣ及び側部ベゼルの表示領域ＢＡ２における第１のサブ画素１１１を駆動するための第１の回路１２１は、第２の回路１２２の、コーナー領域ＲＡ、感光領域ＵＤＣ及び側部ベゼルの表示領域ＢＡ２に近い側に位置する。即ち、コーナー領域ＲＡ、感光領域ＵＤＣ及び側部ベゼルの表示領域ＢＡ２内の第１のサブ画素１１１と遷移表示領域ＴＡの第１の回路１２１とは、リレー方式で互いに接続されてもよく、コーナー領域ＲＡ、感光領域ＵＤＣ及び側部ベゼルの表示領域ＢＡ２内の第１のサブ画素１１１と遷移表示領域ＴＡ内の第２のサブ画素１１２との相対位置関係は、遷移表示領域ＴＡ内の、コーナー領域ＲＡ、感光領域ＵＤＣ及び側部ベゼルの表示領域ＢＡ２内の第１のサブ画素１１１を駆動するための第１の回路１２１と第２の回路１２２との相対位置関係と同じである。

図１５を参照すると、図１５は、図３のＣ－Ｃ部分の断面図である。

いくつかの選択可能な実施例では、図１５に示すように、表示パネル１００は、第１の回路１２１と第１のサブ画素１１１とを接続するための第１の接続信号線１３３を含む信号線層１０３をさらに含む。

これらの選択可能な実施例において、信号線層１０３を設けることにより、第１の接続信号線１３３と他の信号線とのクロストークを避けることができる。

選択可能的に、引き続き図１５を参照すると、表示パネル１００は、基板１０１と、基板１０１に設けられるアレイ基板と、画素定義層１０２とをさらに含み、画素回路１２０ａは、アレイ基板に設けられる。画素定義層１０２は、第１の表示領域ＡＡ１に位置する第１の画素開口Ｋ１と、第２の表示領域ＡＡ２に位置する第２の画素開口Ｋ２とを含む。第１のサブ画素１１１は、第１の画素開口Ｋ１内に位置する第１の発光構造１１１ｂと、第１の発光構造１１１ｂのアレイ基板に向かう側に位置する第１の電極１１１ａと、第１の発光構造１１１ｂのアレイ基板から離れる側に位置する第２の電極１１１ｃとを含む。第２のサブ画素１１２は、第２の画素開口Ｋ２内に位置する第２の発光構造１２１ｂと、第２の発光構造１２１ｂのアレイ基板に向かう側に位置する第３の電極１２１ａと、第２の発光構造１２１ｂのアレイ基板から離れる側に位置する第４の電極１２１ｃとを含む。第１の電極１１１ａ及び第３の電極１２１ａは、例えば、画素電極であり、第２の電極１１１ｃ及び第４の電極１２１ｃは、互いに接続されて共通電極であってもよい。

選択可能的に、信号線層１０３は、アレイ基板と発光層との間に位置してもよい。アレイ基板は、第１の金属層、第２の金属層及び第３の金属層を含んでもよく、画素回路１２０ａは薄膜トランジスタ（ＴＦＴ）を含み、薄膜トランジスタ（ＴＦＴ）はスイッチング薄膜トランジスタ及び駆動薄膜トランジスタに分けられる。薄膜トランジスタ（ＴＦＴ）は、半導体層、ゲート及びソース・ドレイン電極を含み、ゲートは第１の金属層に位置し、ソース・ドレイン電極は第３の金属層に位置してもよい。第２の金属層にコンデンサの一方の極板が設けられ、コンデンサの他方の極板が第１の金属層又は第３の金属層に位置してもよい。

選択可能的に、行信号線は走査線であり、行信号線は第１の金属層に位置してスイッチ薄膜トランジスタのゲートと互いに接続されてもよい。選択可能的に、表示パネル１００は、列信号線をさらに含み、列信号線は、データ線に位置して第３の金属層に位置し、列信号線は、スイッチング薄膜トランジスタのソース・ドレイン電極のうちの１つと互いに接続されてもよい。

選択可能的に、一部の第１の回路１２１の駆動薄膜トランジスタのソース・ドレイン電極は、第１の接続信号線１３３を介して第１のサブ画素１１１の第１の電極１１１ａに接続される。

いくつかの選択可能的な実施例では、引き続き図１４を参照すると、少なくとも一部の第１の接続信号線１３３は、第２の方向Ｙに沿って延在して成形され、第１の接続信号線１３３における第２の方向Ｙに沿って延在する部分は、同一のフィルム層に位置する。第１の方向Ｘにおける第１の接続信号線１３３の配置サイズはｍであり、第２の方向Ｙに沿って第２の表示領域ＡＡ２に隣接する第１のサブ画素１１１の第１の方向Ｘにおける配置サイズはｎであり、第２の方向Ｙにおいて第１の表示領域ＡＡ１に２ｋ個の第１のサブ画素１１１が配置され、ｍ及びｎはｎ＝ｋｍ＋ｄを満たし、ｋは正の整数であり、ｄはｍより小さい正の整数であり、ｄは信号線のピッチの冗長量である。第１の方向Ｘ及び第２の方向Ｙは、一方が行方向であり、他方が列方向である。図１４を参照すると、本願の実施例は、第１の方向Ｘを行方向とし、第２の方向Ｙを列方向として例を挙げて説明する。

第１の方向Ｘにおける第１の接続信号線１３３の配列サイズは、第１の方向Ｘにおける第１の接続信号線１３３自体の延在サイズを含むとともに、第１の方向Ｘに沿って隣接する２つの第１の接続信号線１３３の間の間隔サイズを含む。第１の方向Ｘにおける第１のサブ画素１１１の配列サイズは、第１の方向Ｘにおける第１のサブ画素１１１の平均配列サイズと同じである。例えば、第１の方向Ｘにｉ個の第１のサブ画素１１１が配列され、該ｉ個の第１のサブ画素１１１が第１の方向Ｘに占めるサイズはｊであり、第１のサブ画素１１１の配列サイズｎはｊ／ｉに等しい。

これらの選択可能な実施例において、図１４に示すように、例えば、第２の方向Ｙに沿って第２の表示領域ＡＡ２と隣接する第１のサブ画素１１１は、隣接する第１のサブ画素１１１’である。隣接する第１のサブ画素１１１’の、第２の表示領域ＡＡ２から離れる側に位置する第１のサブ画素１１１に接続される第１の接続信号線１３３は、いずれも該隣接する第１のサブ画素１１１’を通過する必要があり、隣接する第１のサブ画素１１１’の第１の方向Ｘにおける延在サイズは有限である。すると、第１の表示領域ＡＡ１の第２の方向Ｙに配列される第１のサブ画素１１１の数量は、当該隣接する第１のサブ画素１１１’のサイズに関連し、即ち、ｎ＝ｋｍ＋ｄである。第１の表示領域ＡＡ１の第２の方向Ｙに配列された第１のサブ画素１１１の数量が上記関係式を満たす場合に、第１の方向Ｘにおける隣接する第１の接続信号線１３３の間の距離が近すぎたり、互いに重なったりすることによる信号クロストークを避けることができる。

選択可能的に、第１の表示領域ＡＡ１が端部ベゼルの表示領域ＢＡ１を含む場合に、２つの端部ベゼルの表示領域ＢＡ１がそれぞれに第２の表示領域ＡＡ２の両側に設けられると、１つの端部ベゼルの表示領域ＢＡ１内には第２の方向Ｙにｋ個の第１のサブ画素１１１が配列される。端部ベゼルの表示領域ＢＡ１の第２の方向Ｙにおける延在サイズは、ｋ個の第１のサブ画素１１１の第２の方向Ｙに沿う配列サイズ以下である。

第１の表示領域ＡＡ１が側部ベゼルの表示領域ＢＡ２である場合に、第１の方向Ｘは列方向であり、第２の方向Ｙは行方向であり、２つの側部ベゼルの表示領域ＢＡ２はそれぞれに第２の表示領域ＡＡ２の両側に設けられる。すると、１つの側部ベゼルの表示領域ＢＡ２内には第１の方向Ｘにｋ個の第１のサブ画素１１１が配列され、側部ベゼルの表示領域ＢＡ２の第１の方向Ｘにおける延在サイズは、ｋ個の第１のサブ画素１１１の第１の方向Ｘに沿う配列サイズ以下である。

選択可能的に、第１の表示領域ＡＡ１が感光領域ＵＤＣであり、且つ感光領域ＵＤＣが円形である場合に、感光領域ＵＤＣの半径はｋ個の第１のサブ画素１１１の行方向に沿う配列サイズ以下である。

例えば、第１の接続信号線１３３の列方向における配列サイズが５μｍであり、隣接する第１のサブ画素１１１の列方向における配列サイズが６１．７μｍである場合に、隣接する第１のサブ画素１１１において配列可能な第１の接続信号線１３３の数量は１１本以下であり、第１の表示領域ＡＡ１の行方向における延在サイズは１１個の第１のサブ画素１１１の行方向における配列サイズ以下である。

いくつかの選択可能な実施例では、引き続き図１４を参照すると、第１の接続信号線１３３は、異なる方向に沿って延在する第１のセグメント１３３ａ及び第２のセグメント１３３ｂを含み、第１のセグメント１３３ａ及び第２のセグメント１３３ｂは、異なるフィルム層に位置して、異なる第１の接続信号線１３３の短絡接続リスクを改善する。

いくつかの選択可能な実施例では、信号線層１０３は、第２の回路１２２と第２のサブ画素１１２とを接続するための第２の接続信号線１３４をさらに含む。第１の接続信号線１３３と第２の接続信号線１３４を同一層に設置することで、表示パネル１００の厚さを薄くすることができる。

いくつかの選択可能な実施例では、同一行の第１のサブ画素１１１を駆動するための複数の第１の回路１２１が同一行に位置することにより、同一行の第１のサブ画素１１１を駆動するための複数の第１の回路１２１が同一の第１行の信号線１３１に接続されてもよい。

選択可能的に、同じ行の第１の回路１２１は、２行以上の第１のサブ画素１１１を駆動する。例えば、第１の表示領域ＡＡ１が異形領域を含む場合に、遷移表示領域ＴＡ内の異形領域に近い行回路１２１ａを利用して異形領域内の２行以上の第１のサブ画素１１１を駆動することで、第１の回路１２１とそれが駆動する第１のサブ画素１１１との間の距離を減少することができる。

以上のように、本願は、元のサブ画素１１０ａの配列を変更せずに、画素回路１２０ａを第２の表示領域ＡＡ２に設けることで第１の表示領域ＡＡ１を確保して、第１の表示領域ＡＡ１の光透過率を向上させ、又は第１の表示領域ＡＡ１内に他の駆動回路及び駆動信号線を設けることにより表示パネル１００のベゼルサイズを減少することができる。本願において、第２の表示領域ＡＡ２内の回路ブロック１２０と画素ブロック１１０の配列方式は同じであり、第２の表示領域ＡＡ２内の異なる位置の表示効果が均一であることを確保する。

本願の実施例は、２種類の画素回路１２０ａの配列方式及びそれらが第１のサブ画素１１１を駆動して表示させる方式をさらに提供する。

第１の実施形態において、遷移表示領域ＴＡ内の回路ブロック１２０とメイン表示領域ＺＡ内の回路ブロック１２０の設置方式は一致し、遷移表示領域ＴＡ内の行回路１２１ａを利用して異形領域内の第１のサブ画素１１１を駆動し、第１行の信号線１３１とラインバッファを増設することにより遷移表示領域ＴＡ内の行回路１２１ａに駆動信号を伝送する。当該実施形態は、遷移表示領域ＴＡとメイン表示領域ＺＡ内の第２の回路１２２とそれらが駆動する第２のサブ画素１１２との距離がいずれも近いことを確保する一方、１種類の行信号線を増設するだけで第１のサブ画素１１１を駆動することができ、表示パネル１００の配線を簡略化することができる。

第２の実施形態では、メイン表示領域ＺＡ内の画素ブロック１１０と回路ブロック１２０とが厚さ方向に沿って対応的に設けられているので、メイン表示領域ＺＡ内の第２の回路１２２とそれが駆動する第２のサブ画素１１２との距離を減少することができる。遷移表示領域ＴＡ内の第１の回路１２１及び第２の回路１２２の配列方式は、遷移表示領域ＴＡ内の第２のサブ画素１１２及び第１の表示領域ＡＡ１内の第１のサブ画素１１１の配列方式と同じであり、遷移表示領域ＴＡ内の第２の回路１２２が位置する回路ブロック１２０は、該第２の回路１２２によって駆動される第２のサブ画素１１２が位置する画素ブロック１１０とずれて設置され、複数の第１の回路１２１は、リレー方式で第１のサブ画素１１１に順次接続され、第１の回路１２１と第１のサブ画素１１１とを接続するための複数の信号線の長さを一致させる傾向があるだけでなく、該複数の信号線が互いに交差があることを避けることもできる。

したがって、本願の実施例は、第１の回路１２１と第２の回路１２２のサイズを縮小することにより、同じ面積内に設けられる画素回路１２０ａの数量をサブ画素１１０ａの数量よりも多くさせ、第１のサブ画素１１１を駆動するための画素回路１２０ａを第２の表示領域ＡＡ２に配置することができる。また、第１の表示領域ＡＡ１の幅は、隣接する第１のサブ画素１１１の配列サイズ内に収容可能な第１の接続信号線１３３の数量に関連し、即ち、第１の表示領域ＡＡ１の同じ行内に設けられた第１のサブ画素１１１の数量２ｋは、隣接する第１のサブ画素１１１の行方向における配列サイズｎ、第１の接続信号線１３３の行方向における配列サイズｍとの間に、ｎ＝ｋｍ＋ｄを満たす。

いくつかの実施例では、第１の回路１２１の回路構成は、２Ｔ１Ｃ回路、７Ｔ１Ｃ回路、７Ｔ２Ｃ回路、又は９Ｔ１Ｃ回路のいずれかである。本明細書において、「２Ｔ１Ｃ回路」とは、画素駆動回路に２つの薄膜トランジスタ（Ｔ）と１つのコンデンサ（Ｃ）を含む画素駆動回路を指し、他の「７Ｔ１Ｃ回路」、「７Ｔ２Ｃ回路」、「９Ｔ１Ｃ回路」などは順に類推する。

選択可能的に、第２の回路１２２の回路構造は、２Ｔ１Ｃ回路、７Ｔ１Ｃ回路、７Ｔ２Ｃ回路、または９Ｔ１Ｃ回路のうちのいずれか１つである。

選択可能的に、第１のサブ画素１１１のサイズは、同じ色の第２のサブ画素１１２のサイズより小さく、第１のサブ画素１１１が第１の表示領域ＡＡ１内に占める空間を小さくすることができ、第１の表示領域ＡＡ１における非発光領域の面積をより大きくし、第１の表示領域ＡＡ１の光透過率を向上させやすい。

いくつかの選択可能な実施例では、第１のサブ画素１１１と第１の回路１２１とは１対１で対応して設けられる。各第１のサブ画素１１１はいずれも対応する第１の回路１２１により駆動され、表示パネル１００の表示効果を向上させることができる。

選択可能的に、表示パネル１００の配線を容易にするように、隣接する２つ以上の同色の第１のサブ画素１１１は同一の第１の回路１２１に接続される。

選択可能的に、上記のように、第１のサブ画素１１１は、第１の発光構造１１１ｂ、第１の電極１１１ａ及び第２の電極１１１ｃを含む。第２のサブ画素１１２は、第２の発光構造１２１ｂ、第３の電極１２１ａ及び第４の電極１２１ｃを含む。本実施例では、第１の電極１１１ａ、第３の電極１２１ａが陽極であり、第２の電極１１１ｃ、第４の電極１２１ｃが陰極であることを例として説明する。

第１の発光構造１１１ｂ、第２の発光構造１２１ｂは、それぞれＯＬＥＤ発光層を含んでもよく、第１の発光構造１１１ｂ、第２の発光構造１２１ｂの設計ニーズに応じて、それぞれ正孔注入層、正孔輸送層、電子注入層又は電子輸送層のうちの少なくとも１種類を含んでもよい。

いくつかの実施例において、第１の電極１１１ａは光透過性電極である。いくつかの実施例では、第１の電極１１１ａは、酸化インジウムスズ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ、ＩＴＯ）層又は酸化インジウム亜鉛層を含む。いくつかの実施例において、第１の電極１１１ａは反射電極であり、第１の透光導電層、第１の透光導電層に位置する反射層及び反射層に位置する第２の透光導電層を含む。ここで、第１の透光性導電層、第２の透光性導電層はＩＴＯ、酸化インジウム亜鉛などであってもよく、反射層は金属層であってもよく、例えば銀材質で製造される。第３の電極１２１ａは、第１の電極１１１ａと同じ材質であるように配置されてもよい。

いくつかの実施例において、第２の電極１１１ｃはマグネシウム銀合金層を含む。第４の電極１２１ｃは、第２の電極１１１ｃと同じ材質であるように配置することができる。

いくつかの実施例では、各第１の発光構造１１１ｂの基板１０１における正投影は、１つの第１のパターンユニットからなるか、又は２つ以上の第１のパターンユニットをつなぎ合わせてなり、第１のパターンユニットは、円形、楕円形、ダンベル形、瓢箪形、矩形からなる群から選択される少なくとも１つを含む。

いくつかの実施例では、各第１の電極１１１ａの基板１０１における正投影は、１つの第２のパターンユニットからなるか、又は２つ以上の第２のパターンユニットをつなぎ合わせてなり、第２のパターンユニットは、円形、楕円形、ダンベル形、瓢箪形、矩形からなる群から選択される少なくとも１つを含む。

いくつかの実施例において、各第２の発光構造１２１ｂの基板１０１における正投影は、１つの第３のパターンユニットからなるか、又は２つ以上の第３のパターンユニットをつなぎ合わせてなり、第３のパターンユニットは、円形、楕円形、ダンベル形、瓢箪形、矩形からなる群から選択される少なくとも１つを含む。

いくつかの実施例では、各第３の電極１２１ａの基板１０１における正投影は、１つの第４のパターンユニットからなるか、又は２つ以上の第４のパターンユニットをつなぎ合わせてなり、第４のパターンユニットは、円形、楕円形、ダンベル形、瓢箪形、矩形からなる群から選択される少なくとも１つを含む。

例示的に、表示パネル１００は、封止層と、封止層の上方に位置する偏光板及びカバープレートとをさらに含んでもよく、封止層の上方にカバープレートを直接設置してもよく偏光板を設置する必要がなく、又は少なくとも第１の表示領域ＡＡ１の封止層の上方にカバープレートを直接設置して偏光板を設置する必要がなく、偏光板が対応的な第１の表示領域ＡＡ１の下方に設置された感光アセンブリの光線収集量に影響を生じることを避け、もちろん、第１の表示領域ＡＡ１の封止層の上方に偏光板を設置してもよい。

本願の第２態様の実施例は、上記のいずれかの第１の態様の実施例の表示パネル１００を含む表示装置をさらに提供する。本願の第２態様の実施例に係る表示装置は、上記第１の態様のいずれか１つの実施例の表示パネル１００を含むため、本願の第２態様の実施例に係る表示装置は、上記第１の態様のいずれか１つの実施例の表示パネル１００が有する有益な効果を有し、ここでは説明を省略する。

本願の実施例における表示装置は、携帯電話、パーソナルデジタルアシスタント（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ、ＰＤＡと略称する）、タブレットコンピュータ、電子書籍、テレビ、ドアアクセス、スマート固定電話、コンソールなどの表示機能を有する機器を含むが、これらに限定されない。

選択可能的に、引き続き図１を参照すると、異形領域は感光領域ＵＤＣをさらに含んでもよく、第２の表示領域ＡＡ２は少なくとも一部の感光領域ＵＤＣを囲んで設けられる。第１の表示領域ＡＡ１が感光領域ＵＤＣを含む場合に、感光領域ＵＤＣ内の第１のサブ画素１１１に対応する画素回路１２０ａが第２の表示領域ＡＡ２に位置し、感光領域ＵＤＣの光透過率を向上させることができ、感光アセンブリが感光領域ＵＤＣ内でスクリーンの下方に集積することを実現することに便利である。同時に、感光領域ＵＤＣは画面を表示することができ、表示パネル１００の表示面積を向上させ、表示装置のフルスクリーン設計を実現する。

Claims (20)

1. 第１の表示領域と第２の表示領域とを有する表示パネルであって、
   複数のサブ画素を含む複数の画素ブロックと、前記第２の表示領域に位置する複数の回路ブロックと、を含み、
   各前記画素ブロックは、前記複数のサブ画素のうちのａ個のサブ画素を含み、前記複数のサブ画素は、前記第１の表示領域に位置する第１のサブ画素と、前記第２の表示領域に位置する第２のサブ画素とを含み、
   各前記回路ブロックは、ｂ個の画素回路を含み、前記ｂ個の画素回路は、第１の回路及び第２の回路を含み、少なくとも一部の前記第１の回路は、前記第１のサブ画素を駆動するために用いられ、前記第２の回路は、前記第２のサブ画素を駆動するために用いられ、
   ここで、ａ及びｂはいずれも０より大きい正の整数であり、且つａはｂより小さく、前記第２の表示領域内において、前記表示パネルの厚さ方向に沿う各回路ブロックの正投影は、前記厚さ方向に沿う各前記画素ブロックの正投影内に位置している、
   表示パネル。
2. 前記第２の表示領域において、前記厚さ方向に沿う各前記回路ブロックの正射影と、前記厚さ方向に沿う各前記画素ブロックの正射影とが重なっている、
   請求項１に記載の表示パネル。
3. 前記画素ブロックは、ｐ行ｑ列に配列された複数の前記サブ画素を含み、ｐとｑの積はａであり、
   前記回路ブロックは、ｅ行ｆ列に配列された複数の前記画素回路を含み、ｅとｆの積はｂであり、ｐ、ｑ、ｅ、ｆはいずれも１より大きい正の整数であり、且つｅ≧ｐ、ｆ≧ｑである、
   請求項１に記載の表示パネル。
4. ｐとｑが等しく、ｅとｆが等しく、且つｅがｐより大きい、
   請求項３に記載の表示パネル。
5. 前記第２の表示領域は、メイン表示領域と遷移表示領域とを含み、前記遷移表示領域は、前記メイン表示領域と前記第１の表示領域との間に位置し、少なくとも一部が前記遷移表示領域に位置する前記第１の回路は、前記第１のサブ画素を駆動するために用いられ、
   前記メイン表示領域内の各前記回路ブロックは、それが駆動する各前記画素ブロックの正投影内に位置し、且つ前記メイン表示領域の各前記回路ブロックは、ｐ行ｑ列の前記第２の回路と、（ｅ－ｐ）行（ｆ－ｑ）列の前記第１の回路とを含む、
   請求項３に記載の表示パネル。
6. 前記メイン表示領域内において、前記回路ブロック内の複数の前記第２の回路の相対位置関係は、前記画素ブロック内の複数の前記第２のサブ画素の相対位置関係と同じである、
   請求項５に記載の表示パネル。
7. 前記遷移表示領域内の各前記回路ブロックは、それが駆動する各前記画素ブロックの正投影内に位置し、前記遷移表示領域の前記回路ブロックは、ｐ行ｑ列の前記第２の回路と、（ｅ－ｐ）行（ｆ－ｑ）列の前記第１の回路とを含む、
   請求項５に記載の表示パネル。
8. 前記遷移表示領域内において、前記回路ブロック内の複数の前記第２の回路の相対位置関係は、前記画素ブロック内の複数の前記第２のサブ画素の相対位置関係と同じである、
   請求項７に記載の表示パネル。
9. 前記第１の回路は、行方向に沿って並設された複数の行回路と、列方向に沿って並設された列回路とを含み、前記行回路及び／又は前記列回路の少なくとも一部は、前記第１のサブ画素を駆動するために用いられる、
   請求項７に記載の表示パネル。
10. 前記第１の表示領域は、規則領域と、前記規則領域の行方向の少なくとも一方側に位置する異形領域とを含み、少なくとも一部の前記異形領域内の前記第１のサブ画素は、少なくとも一部の前記規則領域の前記第１のサブ画素と同じ行に設けられ、少なくとも一部の前記行回路は、前記異形領域内の前記第１のサブ画素を駆動するために用いられる、
    請求項９に記載の表示パネル。
11. 前記第１のサブ画素を駆動する前記行回路に接続され且つ前記行回路に信号を伝送するための第１行の信号線と、前記第２の回路に接続され且つ前記第２の回路信号を伝送するための第２行のスキャン線とをさらに含む、
    請求項９に記載の表示パネル。
12. 前記異形領域内の前記第１のサブ画素の駆動信号を記憶し、且つ前記異形領域内の前記第１のサブ画素の駆動信号に基づいて前記第１行の信号線に駆動信号を伝送するためのラインバッファをさらに含む、
    請求項１１に記載の表示パネル。
13. 前記第１の表示領域は、ベゼルの表示領域を含み、前記ベゼルの表示領域は、前記第２の表示領域を囲んで設けられ、且つ前記ベゼルの表示領域は、前記第２の表示領域の列方向の少なくとも一方側に位置する端部ベゼルの表示領域と、前記第２の表示領域の行方向の少なくとも一方側に位置する側部ベゼルの表示領域とを含み、
    少なくとも一部の前記行回路は、前記端部ベゼルの表示領域内に位置する前記第１のサブ画素を駆動し、
    及び／又は、少なくとも一部の前記列回路は、前記側部ベゼルの表示領域内に位置する前記第１のサブ画素を駆動する、
    請求項７に記載の表示パネル。
14. 前記遷移表示領域内の前記第１の回路は、いずれも前記第２の回路の前記第１のサブ画素に近い側に位置する、
    請求項５に記載の表示パネル。
15. 前記遷移表示領域内の前記第２のサブ画素を駆動するための前記第２の回路と、前記遷移表示領域内の前記第１のサブ画素を駆動するための前記第１の回路との位置関係は、前記遷移表示領域内の前記第２のサブ画素と前記第１の表示領域内の前記第１のサブ画素との位置関係と同じである、
    請求項１４に記載の表示パネル。
16. 前記第１の回路と前記第１のサブ画素とを接続するための第１の接続信号線を含む信号線層をさらに含む、
    請求項１に記載の表示パネル。
17. 少なくとも一部の前記第１の接続信号線は、第２の方向に沿って延在して成形され、前記第１の接続信号線の第１の方向における配列サイズは、ｍであり、前記第２の方向に沿って前記第２の表示領域と隣接する前記第１のサブ画素の前記第１の方向における配列サイズは、ｎであり、前記第１の表示領域には、前記第２の方向に２ｋ個の前記第１のサブ画素が配列され、ｍ及びｎは、ｎ＝ｋｍ＋ｄを満たし、ｋは、正の整数であり、ｄは、ｍより小さい正数である、
    請求項１６に記載の表示パネル。
18. 前記第１の接続信号線は、異なる方向に沿って延在する第１のセグメント及び第２のセグメントを含み、第１のセグメント及び第２のセグメントは、異なるフィルム層に位置する、
    請求項１６に記載の表示パネル。
19. 同一行の前記第１のサブ画素を駆動するための複数の前記第１の回路は、同一行に位置し、及び/又は、
    同一行の前記第１の回路は、２行以上の前記第１のサブ画素を駆動する、
    請求項１に記載の表示パネル。
20. 請求項１～１９のいずれか１項に記載の表示パネルを含む、
    表示装置。

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