JP2024519027A - 表示パネル及び表示装置 - Google Patents
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Abstract
本願は表示パネル及び表示装置を開示し、表示パネルは第1の表示領域及び第2の表示領域を有し、表示パネルは複数のサブ画素を含む複数の画素ブロックと、第2の表示領域に位置する複数の回路ブロックとを含み、各画素ブロックは複数のサブ画素のうちのa個のサブ画素を含み、複数のサブ画素は第1の表示領域に位置する第1のサブ画素及び第2の表示領域に位置する第2のサブ画素を含み、各回路ブロックはb個の画素回路を含み、b個の画素回路は第1の回路及び第2の回路を含み、少なくとも一部の第1の回路は第1のサブ画素を駆動するために用いられ、第2の回路は第2のサブ画素を駆動するために用いられ、ここで、a及びbはいずれも0より大きい正整数であり、且つaはbより小さく、第2の表示領域内において、各回路ブロックの表示パネルの厚さ方向に沿う正投影は各画素ブロックの厚さ方向に沿う正投影内に位置する。本願発明により、表示パネルの表示効果を向上させることができる。【選択図】図3
Description
本願は、2022年01月29日に提出された名称が「表示パネル及び表示装置」である中国特許出願第202210111313.9号の優先権を主張し、当該出願の全ての内容は引用により本明細書に組み込まれる。
本発明は表示分野に関し、具体的に表示パネル及び表示装置に関する。
電子機器の急速な発展に伴い、ユーザの画面占有率に対する要求がますます高くなり、電子機器の全面的な画面表示が業界によりますます注目されている。
例えば携帯電話、タブレットPCなどの従来の電子機器は、フロントカメラ、レシーバ及び赤外線感知素子などを集積する必要がある。従来技術において、カメラなどの感光アセンブリが位置する感光領域内にサブ画素を設置し、これらのサブ画素に対応する画素回路を表示領域の他の位置に設置することができる。また、いくつかの表示パネルでは、狭額縁化の設計を実現するために、ベゼルの表示領域に近い画素回路を他の位置に設置する。上記は、いずれも表示領域内の画素回路の配列密度が不均一になり、表示パネルに表示の差があることを生じる。
本願の実施例は、表示パネルの表示効果を向上させるための表示パネル及び表示装置を提供する。
本願の第1の態様の実施例は、第1の表示領域と第2の表示領域とを有する表示パネルであって、複数のサブ画素を含む複数の画素ブロックと、第2の表示領域に位置する複数の回路ブロックとを含み、各画素ブロックは複数のサブ画素のうちのa個のサブ画素を含み、複数のサブ画素は第1の表示領域に位置する第1のサブ画素と第2の表示領域に位置する第2のサブ画素とを含み、各回路ブロックはb個の画素回路を含み、b個の画素回路は第1の回路と第2の回路とを含み、少なくとも一部の第1の回路は第1のサブ画素を駆動するために用いられ、第2の回路は第2のサブ画素を駆動するために用いられ、a及びbはいずれも0より大きい正整数であり、且つaはbより小さく、第2の表示領域内において、表示パネルの厚さ方向に沿う各回路ブロックの正投影は厚さ方向に沿う各画素ブロックの正投影内に位置する表示パネルを提供している。
本願の第2態様の実施例は、上記第1の態様の実施例の表示パネルを含む表示装置を提供している。
本願の第1の態様の実施例に係る表示パネルにおいて、回路ブロックは第2の表示領域に位置し、即ち、第1のサブ画素及び第2のサブ画素を駆動するための画素回路はいずれも第2の表示領域に位置し、第1の表示領域の光透過率を第2の表示領域の光透過率よりも大きくすることができる。表示パネルは、第1の表示領域の背面に感光アセンブリを集積して、例えばカメラの感光アセンブリがスクリーンの下方に集積することを実現することができる。あるいは、表示パネルの狭額縁化の設計を実現するために、表示パネルのシフトレジスタなどの駆動回路を第1の表示領域に設けることができる。
本願の第1の態様の実施例に係る表示パネルにおいて、回路ブロックは第2の表示領域にあり、各画素ブロックはb個の画素回路を含み、第2の表示領域の画素ブロックはa個の第2のサブ画素を含み、bはaより大きく、少なくとも一部の回路ブロック内の余分な第1の回路は第1の表示領域内の第1のサブ画素を駆動することができる。表示パネルの厚さ方向に沿う各回路ブロックの正投影は、厚さ方向に沿う各画素ブロックの正投影内に位置し、第2の表示領域内の回路ブロックの配列方式が画素ブロックの配列方式と同じであることを確保することができ、回路ブロックの配列がより均一になり、第2の表示領域の表示効果を向上させ、さらに表示パネルの表示効果を向上させる。一方、少なくとも一部の回路ブロック内の第2の回路とそれが駆動する第2のサブ画素との距離を減少し、少なくとも一部の第2の回路と第2のサブ画素との間の配線長を短縮し、信号伝送の安定性を確保することができる。
携帯電話やタブレットなどの電子機器では、表示パネルの一側に例えばフロントカメラ、赤外線センサ、近接光センサなどの感光アセンブリを集積する必要がある。いくつかの実施例では、上記電子機器に光透過表示領域を設け、感光アセンブリを光透過表示領域の背面に設け、感光アセンブリが正常に動作することを確保するとともに、電子機器のフルスクリーン表示を実現することができる。
光透過表示領域の光透過率を向上させるために、光透過領域の駆動回路を非光透過領域に設置する。しかし、これは表示パネルの非光透過領域の表示効果の不均一を引き起こす。
上記問題を解決するために、本願の実施例は表示パネル及び表示装置を提供している。以下、図面を参照しながら表示パネル及び表示装置の各実施例を説明する。
本願の実施例は表示パネル100を提供し、該表示パネル100は有機発光ダイオード(Organic Light Emitting Diode、OLED)表示パネル100であってもよい。
図1~図3を参照すると、図1は、本願の一つの実施例に係る表示パネル100の上面模式図を示す。図2を参照すると、図2は、図1におけるQ領域の部分拡大構造模式図である。図3は別の例における図1のQ領域の部分拡大構造模式図である。図3と図2は、異なる層構成を示している。図2は、図1におけるQ箇所のサブ画素110aの配列構造図を示し、図3と図2の相違点は、図3がQ箇所の第2の表示領域AA2に画素回路120aの配列構造図を示し、第1の表示領域AA1のサブ画素110aの配列構造の概略図を示している。
図1~図3に示すように、本願の第1の態様の実施例は、第1の表示領域AA1及び第2の表示領域AA2を有する表示パネル100を提供し、表示パネル100は、複数のサブ画素と、複数のサブ画素を含む複数の画素ブロック110と、複数の回路ブロック120とを含み、複数のサブ画素は、第1の表示領域AA1に位置する第1のサブ画素111及び第2の表示領域AA2に位置する第2のサブ画素112を含み、各画素ブロック110は、複数のサブ画素のうちのa個のサブ画素110aを含み、複数のサブ画素110aは、第1の表示領域AA1に位置する第1のサブ画素111及び第2の表示領域AA2に位置する第2のサブ画素112を含み、複数の回路ブロック120は第2の表示領域AA2に位置し、各回路ブロック120は、b個の画素回路120aを含み、b個の画素回路120aは、第1の回路121及び第2の回路122を含み、少なくとも一部の第1の回路121は、第1のサブ画素111を駆動するために用いられ、第2の回路122は、第2のサブ画素112を駆動するために用いられ、a及びbは、いずれも0より大きい正整数であり、且つaはbより小さく、第2の表示領域AA2において、表示パネル100の厚さ方向に沿う各回路ブロック120の正投影は、厚さ方向に沿う各画素ブロック110の正投影内に位置されている。図2及び図3において、矩形枠で画素ブロック110及び回路ブロック120の構造を限定し、矩形枠は本願の表示パネル100の構造を限定するものではない。矩形枠には、同一の画素ブロック110に属さないサブ画素110aのごく一部が含まれ、矩形枠内に位置する面積がそれ自体の総面積の50%より大きいサブ画素100aは、当該矩形枠で示される画素ブロック110内のサブ画素110aである。
第1の表示領域AA1に位置する各画素ブロック110のa個のサブ画素110aはいずれも第1のサブ画素111であり、第2の表示領域AA2に位置する各画素ブロック110のa個のサブ画素110aはいずれも第2のサブ画素112である。
本願の第1の態様の実施例に係る表示パネル100において、回路ブロック120は第2の表示領域AA2に位置し、即ち、第1のサブ画素111及び第2のサブ画素112を駆動するための画素回路120aはいずれも第2の表示領域AA2に位置し、第1の表示領域AA1の光透過率を第2の表示領域AA2の光透過率よりも大きいとすることができる。表示パネル100は、第1の表示領域AA1の背面に感光アセンブリを集積して、例えばカメラの感光アセンブリがクリーンの下方に集積することを実現することができる。あるいは、表示パネル100の狭額縁化の設計を実現するために、表示パネル100のシフトレジスタなどの駆動回路を第1の表示領域AA1に設けることができる。
本願の第1の態様の実施例に係る表示パネル100において、回路ブロック120は第2の表示領域AA2にあり、各回路ブロック120はb個の画素回路120aを含み、画素ブロック110は第2の表示領域AA2に位置するa個の第2のサブ画素112を含み、bはaより大きく、回路ブロック120内にa個の第2の回路122を設置すれば、画素ブロック110内のa個の第2のサブ画素112を駆動することができる。回路ブロック120内にb-a個の第1の回路120を設置することができ、回路ブロック120内の少なくとも一部の第1の回路121は第1の表示領域AA1内の第1のサブ画素111を駆動することができる。表示パネル100の厚さ方向に沿う各回路ブロック120の正投影は、厚さ方向に沿う各画素ブロック110の正投影内に位置している。これにより、第2の表示領域AA2内の回路ブロック120内の複数の第2の回路122の配列方式が画素ブロック110内の複数の第2のサブ画素112の配列方式と同じであることを確保することができ、回路ブロック120の配列がより均一であり、第2の表示領域AA2の表示効果を向上させる。一方、少なくとも一部の回路ブロック120内の第2の回路122とそれが駆動する第2のサブ画素112との距離を減少し、少なくとも一部の第2の回路122と第2のサブ画素112との間の配線長を短縮し、信号伝送の安定性を確保することができる。
選択可能的に、第2の表示領域AA2の画素ブロック110はa個の第2のサブ画素112を含み、第1の表示領域AA1の画素ブロック110はa個の第1のサブ画素111を含む。一部の表示領域が第1の表示領域AA1と第2の表示領域AA2との間に位置する場合、第1の表示領域AA1と第2の表示領域AA2との間に位置する画素ブロック110は、第1のサブ画素111と第2のサブ画素112とをさらに備えてもよく、且つ第1のサブ画素111と第2のサブ画素112との数の合計はaである。
選択可能的に、回路ブロック120は、b個の第1の回路121またはb個の第2の回路122を含みんでもよい。他のいくつかの実施例では、画素回路120aは、第1の回路121と第2の回路122の両方を含んでもよく、且つ第1の回路121と第2の回路122の数の合計はbである。
いくつかの選択可能な実施例では、第2の表示領域AA2内において、厚さ方向に沿う各画素ブロック110の正投影の面積と厚さ方向に沿う回路ブロック120の正投影の面積とが重なることにより、画素ブロック110内の画素回路120aの面積が大きいようにする。
選択可能的に、引き続き図3を参照すると、第1の回路121と第2の回路122の配置される面積が等しく、第2の表示領域AA2の表示効果をさらに改善し、第1の回路121と第2の回路122の配置される面積が異なることによる表示の差異を避けることができる。選択可能的に、第1の回路121と第2の回路122の回路構造は同じであり、その相違点は、第1の回路121のうちの一部が第1のサブ画素111を駆動するために用いられ、第2の回路122が第2のサブ画素112を駆動するために用いられることである。
表示パネル100の厚さ方向に沿う回路ブロック120の正投影は、表示パネル100の表示面における回路ブロック120の正投影である。厚さ方向に沿う画素ブロック110の正投影は、表示パネル100の表示面における画素ブロック110の正投影である。
選択可能的に、表示パネル100の厚さ方向に沿う画素ブロック110の正投影は、表示パネル100の厚さ方向に沿う該画素ブロック110内のa個のサブ画素110aの正投影が位置する領域である。例えば、サブ画素110aを配列して画素配列構造を形成する場合に、画素ブロック110が位置する領域は、a個のサブ画素110aが画素配列構造内で占める配列領域である。例えば、画素配列構造のサイズが10cm×10cmであり、画素配列構造内のサブ画素110aが10行10列に分布する場合に、単一のサブ画素110aの配列サイズが1cm×1cmであり、即ち、表示パネル100の厚さ方向に沿う単一のサブ画素110aの正投影サイズは1cm×1cmであり、画素ブロック110が位置する領域はa個の1cm×1cmで形成された領域であり、ここで例を挙げて説明するだけであり、サブ画素110aの実際の配列サイズが1cm×1cmであることを意味しない。
画素ブロック110内のa個のサブ画素110aは、隣接して配置されている。例えば、図2及び図3に示すように、aが16に等しく、画素ブロック110が16個のサブ画素110aを備える場合に、画素ブロック110における16個のサブ画素110aは隣接して設置される。該16個のサブ画素110aは、同一行に位置してもよく、隣接する2つ以上の行に位置してもよい。
選択可能的に、図2及び図3に示すように、行方向及び/又は列方向に隣接する2つのサブ画素110aに重なりがある場合に、表示パネル100の厚さ方向に沿うa個のサブ画素110aの正投影が位置する領域は、a個のサブ画素110aの平均配列サイズである。行方向は第1の方向Xであってよく、列方向は第2の方向Yであってもよい。他の実施例では、行方向は第2の方向Yであってもよく、列方向は第1の方向Xである。
選択可能的に、図2に示すように、表示パネル100のサブ画素110aが配列されて画素配列構造を形成し、画素配列構造は繰り返し単位を含み、繰り返し単位は複数のサブ画素110aを含み、且つ繰り返し単位が行方向及び列方向に沿って繰り返し配列されて画素配列構造を形成する。画素ブロック110に含まれるサブ画素110aの数量は、繰り返し単位に含まれるサブ画素110aの数量に関連してもよく、例えば、画素ブロック110に含まれるサブ画素110aの数は、繰り返し単位に含まれるサブ画素110aの数の整数倍である。例えば、図2に示すように、繰り返し単位が4つのサブ画素110aを含む場合に、画素ブロック110は16個のサブ画素110aを含み、画素ブロック110に含まれるサブ画素110aの数量は繰り返し単位に含まれるサブ画素110aの数量の4倍であり、即ち、画素ブロック110は4つの繰り返し単位を含み、厚さ方向に沿う画素ブロック110の正投影は4つの繰り返し単位が占める配列サイズである。
選択可能的に、表示パネル100の厚さ方向に沿う回路ブロック120の正投影は、厚さ方向に沿う該回路ブロック120内のb個のサブ画素110aの回路の正投影が位置する領域である。回路ブロック120内のb個の画素回路120aは隣接して設けられている。例えば、b=25であり、回路ブロック120が25個の画素回路120aを含む場合、これら25個の画素回路120aは隣接して配置される。25個の画素回路120aは、同じ行に位置してもよく、2行以上に位置してもよい。
選択可能的に、画素ブロック110内のa個のサブ画素110aが同じ行に設けられる場合に、回路ブロック120内のb個の画素回路120aが同じ行に設けられる。回路ブロック120内の画素回路120aは行方向に圧縮され、厚さ方向に沿うb個の画素回路120aの正投影が厚さ方向に沿うa個のサブ画素110aの正投影内に位置する。
いくつかの選択可能な実施例では、画素ブロック110にはp行q列に配列された複数のサブ画素110aが含まれ、p及びqの積はaであり、回路ブロック120には、e行f列に配列された複数の画素回路120aが含まれ、e及びfの積はbであり、ここで、p、q、e、fはいずれも1より大きい正整数であり、e≧p、f≧qである。
これらの選択可能な実施例において、p、q、e、fはいずれも1より大きい正整数であるため、画素ブロック110は、複数行複数列に配列されたサブ画素110aを含み、回路ブロック120は、複数行複数列に配列された画素回路120aを含み、画素回路120aが行方向及び列方向のいずれにも圧縮するようにし、画素回路120aが同一方向に圧縮されることによる技術的問題を回避する。
p、q、e、fの設置方式は様々であり、いくつかの選択可能な実施例において、pとqは等しく、eとfは等しく、且つeはpより大きい。即ち、画素ブロック110がp行p列のサブ画素110aを含み、回路ブロック120がe行e列の画素回路120aを含むことにより、画素ブロック110内の複数のサブ画素110aの配列がより規則的になり、回路ブロック120内の複数の画素回路120aの配列がより規則的になり、画素回路120aのサイズをより容易に調整する。
上記したように、図2及び図3に示すように、例えばa=16であり、画素ブロック110が16個のサブ画素110aを含む場合に、画素ブロック110は、4行4列のサブ画素110aを含む。b=25であり、回路ブロック120が25個の画素回路120aを含む場合に、回路ブロック120は、5行5列の画素回路120aを含む。
即ち、本願の実施例に係る表示パネル100において、第2の表示領域AA2内の4行4列のサブ画素110aが位置する領域内に5行5列の画素回路120が設けられている。4行4列のサブ画素110aが位置する領域内に設けられた画素回路120aの数量は、サブ画素110aの数量より大きく、4行4列のサブ画素110aが位置する領域内の余分な1行1列の画素回路120aのうちの少なくとも一部は、第1の表示領域AA1内の第1のサブ画素111を駆動するために用いられる。
図1~図5を併せて参照すると、図4は、図1におけるW箇所のサブ画素110aの配列構造模式図であり、図5は、図1におけるW箇所の画素回路120aの配列構造模式図である。
いくつかの選択可能な実施例では、図1~図5に示すように、第2の表示領域AA2は、メイン表示領域ZAと遷移表示領域TAとを含み、遷移表示領域TAは、メイン表示領域ZAと第1の表示領域AA1との間に位置し、少なくとも一部が遷移表示領域TAに位置する第1の回路121は、第1のサブ画素111を駆動するために用いられる。即ち、第1のサブ画素111を駆動するための第1の回路121が位置する領域は遷移表示領域TAであり、第1のサブ画素111を駆動しない第1の回路121が位置する領域はメイン表示領域ZAである。
これらの選択可能な実施例において、第1のサブ画素111を駆動するための第1の回路121を第1の表示領域AA1に近い遷移表示領域TA内に設置することにより、互いに電気的に接続される第1の回路121と第1のサブ画素111との間の距離を減少させ、第1の回路121と第1のサブ画素111との間の接続線の長さを短縮させ、信号伝送の安定性を確保することができる。
選択可能的に、メイン表示領域ZA内の各回路ブロック120は、駆動される各画素ブロック110の正投影内に位置し、メイン表示領域ZAの各回路ブロック120は、p行q列の第2の回路122と、(e-p)行(f-q)列の第1の回路121とを含む。ここで、(e-p)行(f-q)列の第1の回路121は、e行f列の回路ブロック120における(e-p)行(f-q)列である。
例えば、引き続き図4及び図5を参照すると、画素ブロック110が4行4列のサブ画素110aを含み、各行及び各列がいずれも4つのサブ画素110aであり、回路ブロック120が5行5列の画素回路120aを含む場合に、メイン表示領域ZA内の各回路ブロック120は、4行4列の第2の回路122及び1行1列の第1の回路121を含み、該1行1列の第1の回路121は、5行5列の画素回路120aにおける1行1列の第1の回路121を指す。1行1列の第1の回路121において、1行に5個の第1の回路121があり、1列に5個の第1の回路121もあり、且つ1行1列の第1の回路121には、1個の第1の回路121が交差位置に重複している。したがって、メイン表示領域ZA内の各回路ブロック120は、16個の第2の回路122と、9個の第1の回路121とを含む。
これらの選択可能な実施例において、メイン表示領域ZA内の回路ブロック120に含まれる第2の回路122の数は、画素ブロック110に含まれる第2のサブ画素112の数と同じであるため、各回路ブロック120内の第2の回路122は、各画素ブロック110内の第2のサブ画素112を駆動することができる。メイン表示領域ZA内の各回路ブロック120は、それが駆動する各画素ブロック110の正投影内に位置し、第2の回路122とそれが駆動する第2のサブ画素112との間の距離を減少させ、第2の回路122とそれが駆動する第2のサブ画素112との間の配線長を短縮することができる。
選択可能的に、メイン表示領域ZA内において、回路ブロック120内の複数の第2の回路122の相対位置関係は、画素ブロック110内の複数の第2のサブ画素112の相対位置関係と同じであり、第2の回路122とそれが駆動する第2のサブ画素112との間の距離をさらに減少させ、第2の回路122とそれが駆動する第2のサブ画素112との間の接続線の長さを短縮させる。
選択可能的に、メイン表示領域ZA内の第2の回路122とそれが駆動する第2のサブ画素112との相対的な位置関係は、複数の設置方式を有してもよい。
例えば、第2の回路122とそれが駆動する第2のサブ画素112との厚さ方向に沿う正投影が少なくとも部分的に重なって設置され、第2の回路122とそれが駆動する第2のサブ画素112との間の距離をさらに減少させ、第2の回路122とそれが駆動する第2のサブ画素112との間の接続線の長さを短縮することができる。
あるいは、第2の回路122とそれが駆動する第2のサブ画素112の厚さ方向に沿う正投影がずれて設置され、第2の回路122が位置する回路ブロック120の厚さ方向に沿う正投影は、それが駆動する第2のサブ画素112が位置する画素ブロック110の厚さ方向に沿う正投影内に位置すればよい。
選択可能的に、図5に示すように、回路ブロック120内の第1の回路121は、第2の回路122の行方向における一方側に位置し、又は第1の回路121は、複数の第2の回路122の列方向における一方側に位置している。
他のいくつかの実施例では、メイン表示領域ZA内において、第1の回路121は、複数の第2の回路122の行方向及び/又は列方向における中間に位置する。これにより、第2の回路122とそれが駆動する第2のサブ画素112との間のずれサイズを減少させ、第2の回路122とそれが駆動する第2のサブ画素112との間の配線長を短縮させる。
遷移表示領域TA内の第1の回路121及び第2の回路122の配置方式は様々であってもよい。いくつかの選択可能な実施例では、引き続き図3~図5を参照すると、遷移表示領域TA内の第1の回路121及び第2の回路122の配置方式はメイン表示領域ZA内の第1の回路121及び第2の回路122の配置方式と同じである。すなわち、遷移表示領域TA内の各回路ブロック120は、駆動される各画素ブロック110の正投影内に位置し、遷移表示領域TAの回路ブロック120は、p行q列の第2の回路122と、(e-p)行(f-q)列の第1の回路121とを含む。遷移表示領域TAとメイン表示領域ZAとの間の表示の差異をさらに改善でき、且つ遷移表示領域TA内の第2の回路122とそれが駆動する第2のサブ画素112との間の距離を減少させ、第2の回路122とそれが駆動する第2のサブ画素112との間の接続線の長さを短縮することができる。
選択可能的に、遷移表示領域TA内において、回路ブロック120内の複数の第2の回路122の相対位置関係は、画素ブロック110内の複数の第2のサブ画素112の相対位置関係と同じである。これにより、遷移表示領域TA内の第2の回路122とそれが駆動する第2のサブ画素112との間の距離をさらに減少させ、第2の回路122とそれが駆動する第2のサブ画素112との間の配線長を短縮させる。
遷移表示領域TAにおける第1の回路121の配置方式は様々であってもよい。いくつかの選択可能な実施例において、第1の回路121は、行方向に沿って並列に設置される複数の行回路121aと、列方向に沿って並列に設置される列回路121bとを含み、少なくとも一部の行回路121a及び/又は列回路121bは、第1のサブ画素111を駆動するために用いられる。行回路121aは、行方向に配列された複数の第1の回路121を指し、列回路121bは、列方向に配列された複数の第1の回路121を指す。行方向と列方向は交差があるので、交差位置における第1の回路121は、行回路121aであってもよいし、列回路121bであってもよい。
これらの選択可能な実施例において、行回路121aが位置する行内に第2の回路122が設けられておらず、列回路121bが位置する列内に第2の回路122が設けられていない。行回路121a及び/又は列回路121bを用いて第1のサブ画素111を駆動する場合に、第1のサブ画素111と第2の回路122との間の配線と、第2のサブ画素112と第2の回路122との間の配線との間にクロストークを発生することを避けることができる。
例えば、第1の回路121の分布画像は格子状を呈し、且つ肉抜き領域を有し、複数の第2の回路122は肉抜き領域に位置し、即ち、少なくとも2つの第1の回路121は間隔を置いて設置され、且つ少なくとも一部の第2の回路122は隣接する2つの第1の回路121の間に位置し、第1の回路121は複数の第2の回路122を囲んで設置される。つまり、回路ブロック120内において、第1の回路121が同じ行同じ列に集中して配列されることで、回路ブロック120内の複数の第2の回路122の配列をより集中させる。
第1の表示領域AA1の設置方式は様々であり、例えば、引き続き図1を参照すると、第1の表示領域AA1は、規則領域と、規則領域の行方向の少なくとも一方側に位置する異形領域とを含み、少なくとも一部の異形領域内の第1のサブ画素111は、少なくとも一部の規則領域の第1のサブ画素111と同じ行に設置される。
異形領域の設置方式は様々であってもよく、引き続き図1を参照すると、例えば異形領域はコーナー領域RAを含んでもよく、コーナー領域RAは第2の表示領域AA2を囲んで折り曲げて設置される。第1の表示領域AA1がコーナー領域RAを含む場合に、コーナー領域RA内の第1のサブ画素111に対応する画素回路120aが第2の表示領域AA2に位置し、さらに、コーナー領域RA内にシフトレジスタ等の駆動回路及び駆動信号線を設置することができ、表示パネル100のベゼルのサイズを小さくすることができる。
選択可能的に、引き続き図1を参照すると、異形領域は感光領域UDCをさらに含んでもよく、第2の表示領域AA2は少なくとも一部の感光領域UDCを囲んで設けられる。第1の表示領域AA1が感光領域UDCを含む場合に、感光領域UDC内の第1のサブ画素111に対応する画素回路120aが第2の表示領域AA2に位置し、感光領域UDCの光透過率を向上させることができ、感光アセンブリが感光領域UDC内でスクリーンの下方に集積することを実現することに便利である。同時に、感光領域UDCは画面を表示することができ、表示パネル10010の表示面積を向上させ、表示装置のフルスクリーン設計を実現する。
選択可能的に、引き続き図1を参照すると、第1の表示領域AA1は、第2の表示領域AA2を囲むように設けられたベゼルの表示領域BAを含み、且つベゼルの表示領域BAは、第2の表示領域AA2の列方向の少なくとも一方側に位置する端部ベゼルの表示領域BA1と、第2の表示領域AA2の行方向の少なくとも一方側に位置する側部ベゼルの表示領域BA2とを含む。第1の表示領域AA1がベゼルの表示領域BAを含む場合に、ベゼルの表示領域BA内の第1のサブ画素111に対応する画素回路120aが第2の表示領域AA2に位置し、更にベゼルの表示領域BA内にシフトレジスタ等の駆動回路及び駆動信号線を設置することができ、表示パネル100のベゼルのサイズを減少させ、表示パネル100の狭額縁化ひいては縁なしの設計を実現することができる。
選択可能的に、規則領域は、上記のベゼルの表示領域BAを含んでもよく、規則領域は、感光領域UDCの行方向の少なくとも一方側に位置する一部の第1の表示領域AA1をさらに含んでもよい。異形領域がコーナー領域RAを含む場合に、コーナー領域RAは、隣接する端部ベゼルの表示領域BA1と側部ベゼルの表示領域BA2との間に接続されてもよい。
異なる領域に位置する第1のサブ画素111は、異なる第1の回路121を選択して駆動することができる。いくつかの選択可能な実施例では、引き続き図3を参照し、少なくとも一部の行回路121aは、異形領域内に位置する第1のサブ画素111を駆動する。異形領域内の同じ行の第1のサブ画素111は、同じ行の行回路121aによって駆動されて、第1のサブ画素111と行回路121aとの間の配線を簡略化することができる。また、異形領域内の第1のサブ画素111は、行回路121aによって駆動されることで、行回路121aに駆動信号を伝送する行信号線を増設すればよく、列信号線を増設する必要がなく、第2の表示領域AA2内の信号線の配線数を減らすことができる。
図2及び図3に示すように、第1の表示領域AA1が感光領域UDCを含む場合に、感光領域UDC内の第1のサブ画素111は、行回路121aによって駆動されてもよい。選択可能的に、図3に示すように、第1の表示領域AA1内の各行の第1のサブ画素111は、異なる行の行回路121aを用いて駆動することができ、即ち、異なる行の第1のサブ画素111は、異なる行の行回路121aによって駆動される。他のいくつかの実施例では、図6に示すように、第1の表示領域AA1内の複数行の第1のサブ画素111は、同じ行の行回路121aによって駆動されてもよく、即ち、2行以上の第1のサブ画素111は、同じ行の行回路121aによって駆動されてもよい。
選択可能的に、遷移表示領域TA内の行回路121aを用いて異形領域内の第1のサブ画素111を駆動する場合に、遷移表示領域TA内に行信号線を増設して行回路121aに駆動信号を伝送してもよい。
いくつかの選択可能な実施例では、引き続き図6を参照し、表示パネル100は、第1行の信号線131及び第2行の信号線132をさらに含み、第1行の信号線131は、第1のサブ画素111を駆動する行回路121aに接続されて行回路121aへ信号を伝送し、第2行の信号線132は、第2の回路122に接続されて第2の回路122へ信号を伝送する。これらの選択可能な実施例において、第1行の信号線131を増設することで行回路121aへ駆動信号を伝送することができ、さらに行回路121aは第1のサブ画素111を駆動して表示させることができる。
図1、図7及び図8を参照すると、図7は図1におけるP箇所のサブ画素110aの配列結果模式図であり、図8は図1におけるP箇所の画素回路120aの構造模式図である。図8には、コーナー領域RA内の第1のサブ画素111が保留されている。
図7及び図8に示すように、第1の表示領域AA1がコーナー領域RAを含む場合に、コーナー領域RA内の第1のサブ画素111は、第2の表示領域AA2の行回路121aによって駆動されてもよい。図8に示すように、コーナー領域RA内の複数行の第1のサブ画素111は、複数行の行回路121aによって駆動されてもよい。あるいは、図9に示すように、コーナー領域RA内の複数行の第1のサブ画素111は、同一行の行回路121aによって駆動されてもよい。
選択可能的に、表示パネル100は、列方向に沿って延在する列信号線(図示せず)をさらに含み、同じ列に設けられた第1の回路121及び/又は第2の回路122へ駆動信号を伝送する。
選択可能的に、第1行の信号線131及び第2行の信号線132は走査信号線であってもよく、列信号線はデータ信号線であってもよい。他の選択可能な実施例において、第1行の信号線131と第2行の信号線132はデータ信号線であってもよく、列信号線は走査信号線である。
いくつかの選択可能な実施例では、表示パネル100は、異形領域内の第1のサブ画素111の駆動信号を記憶し、且つ異形領域内の第1のサブ画素111の駆動信号に基づいて第1行の信号線131に駆動信号を伝送するためのラインバッファ(図示せず)をさらに含む。ラインバッファを増設することにより、ラインバッファに異形領域内の第1のサブ画素111の駆動信号が記憶され、ラインバッファは第1行の信号線131に駆動信号を伝送し、さらに第1行の信号線131を介して行回路121aを駆動することができる。
選択可能的に、表示パネル100は、画素ジャンプ復元(pixel jump reduction;PJR)処理モジュールを含み、PJR処理モジュールは、画像コピー及びシフトの機能を有する。第1のサブ画素111及び第2のサブ画素112の配列方式に従って画像処理の画像データを処理するの上で、画像データ内の、第1のサブ画素111を駆動するための行回路121aの位置に当該第1のサブ画素111に対応するデータを追加し、これらのデータをラインバッファに記憶する。
選択可能的に、PJR処理モジュールは、デジタルアナログ変換モジュールに接続されて、デジタルアナログ変換モジュールにより画像データをアナログ電圧信号に変換する。
選択可能的に、複数の第1のサブ画素111が1つの白色光を発する表示ユニットを形成し、且つ隣接する2つの表示ユニットが1つの第1のサブ画素111を共用する場合に、表示ユニットの発光ニーズに応じて第2の表示領域AA2に位置する第1の回路121により該第1のサブ画素111を駆動して発光させることができる。
図1、図10~図13を参照すると、図10は、図1におけるI箇所のサブ画素110aの配列構造の模式図であり、図11は、図1におけるI箇所の画素回路120aの配列構造の模式図であり、且つ図11には、端部ベゼルの表示領域BA1に位置する第1のサブ画素111が保留されている。図12は、図1のIIにおけるサブ画素110aの配列構造の模式図であり、図13は、図1のIIにおける画素回路120aの配列構造の模式図であり、且つ図13には、側部ベゼルの表示領域BA2に位置する第1のサブ画素111が保留されている。
ベゼルの表示領域BA内の第1のサブ画素111は、行と列をなして配列される。例えば、図10に示すように、端部ベゼルの表示領域BA1内の第1のサブ画素111は、複数行に配列され、且つ端部ベゼルの表示領域BA1内の同じ行に設けられる第1のサブ画素111の数量は、遷移表示領域TA内の同じ行に設けられる行回路121aの数量以下である。したがって、端部ベゼルの表示領域BA1内の同じ行の第1のサブ画素111は、遷移表示領域TA内の同じ行に設けられた行回路121aにより駆動されてもよい。端部ベゼルの表示領域BA1内の同じ行の第1のサブ画素111を駆動するための元の行信号線は、遷移表示領域TAに流用されて該第1のサブ画素111を駆動するための行回路121aに接続するために用いらればよい。
例えば、図12に示すように、側部ベゼルの表示領域BA2内の第1のサブ画素111は、複数列に配列され、且つ側部ベゼルの表示領域BA2内の同じ列に設けられる第1のサブ画素111の数量は、遷移表示領域TA内の同じ列に設けられる列回路121bの数量以下である。したがって、側部ベゼルの表示領域BA2内の同じ列の第1のサブ画素111は、遷移表示領域TA内の同じ列に設けられた行回路121aによって駆動されてもよく、側部ベゼルの表示領域BA2内の同じ列の第1のサブ画素111を駆動するための列信号線は、遷移表示領域TAに流用されて該第1のサブ画素111を駆動するための列回路121bに接続するために用いらればよい。
いくつかの選択可能な実施例では、図10~図13に示すように、少なくとも一部の行回路121aは、端部ベゼルの表示領域BA1内に位置する第1のサブ画素111を駆動するために用いられ、及び/又は少なくとも一部の列回路121bは、側部ベゼルの表示領域BA2内に位置する第1のサブ画素111を駆動するために用いられる。行信号線や列信号線を増設する必要がなく、表示パネル100の信号線の配線をさらに簡略化させることができる。
以上は、遷移表示領域TA内の回路ブロック120とメイン表示領域ZA内の回路ブロック120の設置方式が同じである場合に、如何に遷移表示領域TA内の第1の回路121によって第1のサブ画素111を駆動するかの設置方式である。
他の選択可能な実施例では、遷移表示領域TA内の回路ブロック120の設置方式は、メイン表示領域ZA内の回路ブロック120の設置方式と異なってもよい。
図14を参照すると、図14は、図1のI箇所の、他の実施例における画素配列構造の模式図である。
選択可能的に、図14に示すように、遷移表示領域TA内の第1の回路121はいずれも第2の回路122の第1のサブ画素111に近い側に位置する。これらの選択可能な実施例において、遷移表示領域TA内の第1の回路121は、より第1の表示領域AA1に近く設置され、第1の回路121とそれに駆動される第1のサブ画素111との間の距離を減少することができる。
選択可能的に、遷移表示領域TA内の第2のサブ画素112を駆動するための第2の回路122と遷移表示領域TA内の第1のサブ画素111を駆動するための第1の回路121との位置関係は、遷移表示領域TA内の第2のサブ画素112と第1の表示領域AA1内の第1のサブ画素111との位置関係と同じである。これにより、遷移表示領域TAにおける第2の回路122とそれが駆動する第2のサブ画素112との間の距離、及び第1の回路121とそれが駆動する第1のサブ画素111との間の距離を減少することができ、且つ第1の回路121と第1のサブ画素111とを接続する信号線と、第2の回路122と第2のサブ画素112とを接続する信号線との交差を避けて信号線の配線を簡略化することができる。
また、これらの選択可能な実施例において、行信号線又は列信号線を増設する必要がなく、第1のサブ画素111を駆動するための信号線を、該第1のサブ画素111を駆動する第1の回路121に接続すればよい。遷移表示領域TA内の複数の第1の回路121は、それが駆動する複数の第1のサブ画素111の配列方式に従って配列され、複数の第1の回路121は、リレー方式に従って第1のサブ画素111に順次接続され、第1の回路121と第1のサブ画素111とを接続するための複数の信号線の長さを一致させる傾向があるだけでなく、当該複数の信号線は互いに交差があることを避けることもできる。
図14には、端部ベゼルの表示領域BA1内の第1のサブ画素111と第1の回路121との接続関係のみが示されている。
他の実施例において、第1の表示領域AA1は、コーナー領域RA、感光領域UDC及び側部ベゼルの表示領域BA2をさらに含んでもよく、コーナー領域RA、感光領域UDC及び側部ベゼルの表示領域BA2における第1のサブ画素111を駆動するための第1の回路121は、第2の回路122の、コーナー領域RA、感光領域UDC及び側部ベゼルの表示領域BA2に近い側に位置する。即ち、コーナー領域RA、感光領域UDC及び側部ベゼルの表示領域BA2内の第1のサブ画素111と遷移表示領域TAの第1の回路121とは、リレー方式で互いに接続されてもよく、コーナー領域RA、感光領域UDC及び側部ベゼルの表示領域BA2内の第1のサブ画素111と遷移表示領域TA内の第2のサブ画素112との相対位置関係は、遷移表示領域TA内の、コーナー領域RA、感光領域UDC及び側部ベゼルの表示領域BA2内の第1のサブ画素111を駆動するための第1の回路121と第2の回路122との相対位置関係と同じである。
図15を参照すると、図15は、図3のC-C部分の断面図である。
いくつかの選択可能な実施例では、図15に示すように、表示パネル100は、第1の回路121と第1のサブ画素111とを接続するための第1の接続信号線133を含む信号線層103をさらに含む。
これらの選択可能な実施例において、信号線層103を設けることにより、第1の接続信号線133と他の信号線とのクロストークを避けることができる。
選択可能的に、引き続き図15を参照すると、表示パネル100は、基板101と、基板101に設けられるアレイ基板と、画素定義層102とをさらに含み、画素回路120aは、アレイ基板に設けられる。画素定義層102は、第1の表示領域AA1に位置する第1の画素開口K1と、第2の表示領域AA2に位置する第2の画素開口K2とを含む。第1のサブ画素111は、第1の画素開口K1内に位置する第1の発光構造111bと、第1の発光構造111bのアレイ基板に向かう側に位置する第1の電極111aと、第1の発光構造111bのアレイ基板から離れる側に位置する第2の電極111cとを含む。第2のサブ画素112は、第2の画素開口K2内に位置する第2の発光構造121bと、第2の発光構造121bのアレイ基板に向かう側に位置する第3の電極121aと、第2の発光構造121bのアレイ基板から離れる側に位置する第4の電極121cとを含む。第1の電極111a及び第3の電極121aは、例えば、画素電極であり、第2の電極111c及び第4の電極121cは、互いに接続されて共通電極であってもよい。
選択可能的に、信号線層103は、アレイ基板と発光層との間に位置してもよい。アレイ基板は、第1の金属層、第2の金属層及び第3の金属層を含んでもよく、画素回路120aは薄膜トランジスタ(TFT)を含み、薄膜トランジスタ(TFT)はスイッチング薄膜トランジスタ及び駆動薄膜トランジスタに分けられる。薄膜トランジスタ(TFT)は、半導体層、ゲート及びソース・ドレイン電極を含み、ゲートは第1の金属層に位置し、ソース・ドレイン電極は第3の金属層に位置してもよい。第2の金属層にコンデンサの一方の極板が設けられ、コンデンサの他方の極板が第1の金属層又は第3の金属層に位置してもよい。
選択可能的に、行信号線は走査線であり、行信号線は第1の金属層に位置してスイッチ薄膜トランジスタのゲートと互いに接続されてもよい。選択可能的に、表示パネル100は、列信号線をさらに含み、列信号線は、データ線に位置して第3の金属層に位置し、列信号線は、スイッチング薄膜トランジスタのソース・ドレイン電極のうちの1つと互いに接続されてもよい。
選択可能的に、一部の第1の回路121の駆動薄膜トランジスタのソース・ドレイン電極は、第1の接続信号線133を介して第1のサブ画素111の第1の電極111aに接続される。
いくつかの選択可能的な実施例では、引き続き図14を参照すると、少なくとも一部の第1の接続信号線133は、第2の方向Yに沿って延在して成形され、第1の接続信号線133における第2の方向Yに沿って延在する部分は、同一のフィルム層に位置する。第1の方向Xにおける第1の接続信号線133の配置サイズはmであり、第2の方向Yに沿って第2の表示領域AA2に隣接する第1のサブ画素111の第1の方向Xにおける配置サイズはnであり、第2の方向Yにおいて第1の表示領域AA1に2k個の第1のサブ画素111が配置され、m及びnはn=km+dを満たし、kは正の整数であり、dはmより小さい正の整数であり、dは信号線のピッチの冗長量である。第1の方向X及び第2の方向Yは、一方が行方向であり、他方が列方向である。図14を参照すると、本願の実施例は、第1の方向Xを行方向とし、第2の方向Yを列方向として例を挙げて説明する。
第1の方向Xにおける第1の接続信号線133の配列サイズは、第1の方向Xにおける第1の接続信号線133自体の延在サイズを含むとともに、第1の方向Xに沿って隣接する2つの第1の接続信号線133の間の間隔サイズを含む。第1の方向Xにおける第1のサブ画素111の配列サイズは、第1の方向Xにおける第1のサブ画素111の平均配列サイズと同じである。例えば、第1の方向Xにi個の第1のサブ画素111が配列され、該i個の第1のサブ画素111が第1の方向Xに占めるサイズはjであり、第1のサブ画素111の配列サイズnはj/iに等しい。
これらの選択可能な実施例において、図14に示すように、例えば、第2の方向Yに沿って第2の表示領域AA2と隣接する第1のサブ画素111は、隣接する第1のサブ画素111’である。隣接する第1のサブ画素111’の、第2の表示領域AA2から離れる側に位置する第1のサブ画素111に接続される第1の接続信号線133は、いずれも該隣接する第1のサブ画素111’を通過する必要があり、隣接する第1のサブ画素111’の第1の方向Xにおける延在サイズは有限である。すると、第1の表示領域AA1の第2の方向Yに配列される第1のサブ画素111の数量は、当該隣接する第1のサブ画素111’のサイズに関連し、即ち、n=km+dである。第1の表示領域AA1の第2の方向Yに配列された第1のサブ画素111の数量が上記関係式を満たす場合に、第1の方向Xにおける隣接する第1の接続信号線133の間の距離が近すぎたり、互いに重なったりすることによる信号クロストークを避けることができる。
選択可能的に、第1の表示領域AA1が端部ベゼルの表示領域BA1を含む場合に、2つの端部ベゼルの表示領域BA1がそれぞれに第2の表示領域AA2の両側に設けられると、1つの端部ベゼルの表示領域BA1内には第2の方向Yにk個の第1のサブ画素111が配列される。端部ベゼルの表示領域BA1の第2の方向Yにおける延在サイズは、k個の第1のサブ画素111の第2の方向Yに沿う配列サイズ以下である。
第1の表示領域AA1が側部ベゼルの表示領域BA2である場合に、第1の方向Xは列方向であり、第2の方向Yは行方向であり、2つの側部ベゼルの表示領域BA2はそれぞれに第2の表示領域AA2の両側に設けられる。すると、1つの側部ベゼルの表示領域BA2内には第1の方向Xにk個の第1のサブ画素111が配列され、側部ベゼルの表示領域BA2の第1の方向Xにおける延在サイズは、k個の第1のサブ画素111の第1の方向Xに沿う配列サイズ以下である。
選択可能的に、第1の表示領域AA1が感光領域UDCであり、且つ感光領域UDCが円形である場合に、感光領域UDCの半径はk個の第1のサブ画素111の行方向に沿う配列サイズ以下である。
例えば、第1の接続信号線133の列方向における配列サイズが5μmであり、隣接する第1のサブ画素111の列方向における配列サイズが61.7μmである場合に、隣接する第1のサブ画素111において配列可能な第1の接続信号線133の数量は11本以下であり、第1の表示領域AA1の行方向における延在サイズは11個の第1のサブ画素111の行方向における配列サイズ以下である。
いくつかの選択可能な実施例では、引き続き図14を参照すると、第1の接続信号線133は、異なる方向に沿って延在する第1のセグメント133a及び第2のセグメント133bを含み、第1のセグメント133a及び第2のセグメント133bは、異なるフィルム層に位置して、異なる第1の接続信号線133の短絡接続リスクを改善する。
いくつかの選択可能な実施例では、信号線層103は、第2の回路122と第2のサブ画素112とを接続するための第2の接続信号線134をさらに含む。第1の接続信号線133と第2の接続信号線134を同一層に設置することで、表示パネル100の厚さを薄くすることができる。
いくつかの選択可能な実施例では、同一行の第1のサブ画素111を駆動するための複数の第1の回路121が同一行に位置することにより、同一行の第1のサブ画素111を駆動するための複数の第1の回路121が同一の第1行の信号線131に接続されてもよい。
選択可能的に、同じ行の第1の回路121は、2行以上の第1のサブ画素111を駆動する。例えば、第1の表示領域AA1が異形領域を含む場合に、遷移表示領域TA内の異形領域に近い行回路121aを利用して異形領域内の2行以上の第1のサブ画素111を駆動することで、第1の回路121とそれが駆動する第1のサブ画素111との間の距離を減少することができる。
以上のように、本願は、元のサブ画素110aの配列を変更せずに、画素回路120aを第2の表示領域AA2に設けることで第1の表示領域AA1を確保して、第1の表示領域AA1の光透過率を向上させ、又は第1の表示領域AA1内に他の駆動回路及び駆動信号線を設けることにより表示パネル100のベゼルサイズを減少することができる。本願において、第2の表示領域AA2内の回路ブロック120と画素ブロック110の配列方式は同じであり、第2の表示領域AA2内の異なる位置の表示効果が均一であることを確保する。
本願の実施例は、2種類の画素回路120aの配列方式及びそれらが第1のサブ画素111を駆動して表示させる方式をさらに提供する。
第1の実施形態において、遷移表示領域TA内の回路ブロック120とメイン表示領域ZA内の回路ブロック120の設置方式は一致し、遷移表示領域TA内の行回路121aを利用して異形領域内の第1のサブ画素111を駆動し、第1行の信号線131とラインバッファを増設することにより遷移表示領域TA内の行回路121aに駆動信号を伝送する。当該実施形態は、遷移表示領域TAとメイン表示領域ZA内の第2の回路122とそれらが駆動する第2のサブ画素112との距離がいずれも近いことを確保する一方、1種類の行信号線を増設するだけで第1のサブ画素111を駆動することができ、表示パネル100の配線を簡略化することができる。
第2の実施形態では、メイン表示領域ZA内の画素ブロック110と回路ブロック120とが厚さ方向に沿って対応的に設けられているので、メイン表示領域ZA内の第2の回路122とそれが駆動する第2のサブ画素112との距離を減少することができる。遷移表示領域TA内の第1の回路121及び第2の回路122の配列方式は、遷移表示領域TA内の第2のサブ画素112及び第1の表示領域AA1内の第1のサブ画素111の配列方式と同じであり、遷移表示領域TA内の第2の回路122が位置する回路ブロック120は、該第2の回路122によって駆動される第2のサブ画素112が位置する画素ブロック110とずれて設置され、複数の第1の回路121は、リレー方式で第1のサブ画素111に順次接続され、第1の回路121と第1のサブ画素111とを接続するための複数の信号線の長さを一致させる傾向があるだけでなく、該複数の信号線が互いに交差があることを避けることもできる。
したがって、本願の実施例は、第1の回路121と第2の回路122のサイズを縮小することにより、同じ面積内に設けられる画素回路120aの数量をサブ画素110aの数量よりも多くさせ、第1のサブ画素111を駆動するための画素回路120aを第2の表示領域AA2に配置することができる。また、第1の表示領域AA1の幅は、隣接する第1のサブ画素111の配列サイズ内に収容可能な第1の接続信号線133の数量に関連し、即ち、第1の表示領域AA1の同じ行内に設けられた第1のサブ画素111の数量2kは、隣接する第1のサブ画素111の行方向における配列サイズn、第1の接続信号線133の行方向における配列サイズmとの間に、n=km+dを満たす。
いくつかの実施例では、第1の回路121の回路構成は、2T1C回路、7T1C回路、7T2C回路、又は9T1C回路のいずれかである。本明細書において、「2T1C回路」とは、画素駆動回路に2つの薄膜トランジスタ(T)と1つのコンデンサ(C)を含む画素駆動回路を指し、他の「7T1C回路」、「7T2C回路」、「9T1C回路」などは順に類推する。
選択可能的に、第2の回路122の回路構造は、2T1C回路、7T1C回路、7T2C回路、または9T1C回路のうちのいずれか1つである。
選択可能的に、第1のサブ画素111のサイズは、同じ色の第2のサブ画素112のサイズより小さく、第1のサブ画素111が第1の表示領域AA1内に占める空間を小さくすることができ、第1の表示領域AA1における非発光領域の面積をより大きくし、第1の表示領域AA1の光透過率を向上させやすい。
いくつかの選択可能な実施例では、第1のサブ画素111と第1の回路121とは1対1で対応して設けられる。各第1のサブ画素111はいずれも対応する第1の回路121により駆動され、表示パネル100の表示効果を向上させることができる。
選択可能的に、表示パネル100の配線を容易にするように、隣接する2つ以上の同色の第1のサブ画素111は同一の第1の回路121に接続される。
選択可能的に、上記のように、第1のサブ画素111は、第1の発光構造111b、第1の電極111a及び第2の電極111cを含む。第2のサブ画素112は、第2の発光構造121b、第3の電極121a及び第4の電極121cを含む。本実施例では、第1の電極111a、第3の電極121aが陽極であり、第2の電極111c、第4の電極121cが陰極であることを例として説明する。
第1の発光構造111b、第2の発光構造121bは、それぞれOLED発光層を含んでもよく、第1の発光構造111b、第2の発光構造121bの設計ニーズに応じて、それぞれ正孔注入層、正孔輸送層、電子注入層又は電子輸送層のうちの少なくとも1種類を含んでもよい。
いくつかの実施例において、第1の電極111aは光透過性電極である。いくつかの実施例では、第1の電極111aは、酸化インジウムスズ(Indium Tin Oxide、ITO)層又は酸化インジウム亜鉛層を含む。いくつかの実施例において、第1の電極111aは反射電極であり、第1の透光導電層、第1の透光導電層に位置する反射層及び反射層に位置する第2の透光導電層を含む。ここで、第1の透光性導電層、第2の透光性導電層はITO、酸化インジウム亜鉛などであってもよく、反射層は金属層であってもよく、例えば銀材質で製造される。第3の電極121aは、第1の電極111aと同じ材質であるように配置されてもよい。
いくつかの実施例において、第2の電極111cはマグネシウム銀合金層を含む。第4の電極121cは、第2の電極111cと同じ材質であるように配置することができる。
いくつかの実施例では、各第1の発光構造111bの基板101における正投影は、1つの第1のパターンユニットからなるか、又は2つ以上の第1のパターンユニットをつなぎ合わせてなり、第1のパターンユニットは、円形、楕円形、ダンベル形、瓢箪形、矩形からなる群から選択される少なくとも1つを含む。
いくつかの実施例では、各第1の電極111aの基板101における正投影は、1つの第2のパターンユニットからなるか、又は2つ以上の第2のパターンユニットをつなぎ合わせてなり、第2のパターンユニットは、円形、楕円形、ダンベル形、瓢箪形、矩形からなる群から選択される少なくとも1つを含む。
いくつかの実施例において、各第2の発光構造121bの基板101における正投影は、1つの第3のパターンユニットからなるか、又は2つ以上の第3のパターンユニットをつなぎ合わせてなり、第3のパターンユニットは、円形、楕円形、ダンベル形、瓢箪形、矩形からなる群から選択される少なくとも1つを含む。
いくつかの実施例では、各第3の電極121aの基板101における正投影は、1つの第4のパターンユニットからなるか、又は2つ以上の第4のパターンユニットをつなぎ合わせてなり、第4のパターンユニットは、円形、楕円形、ダンベル形、瓢箪形、矩形からなる群から選択される少なくとも1つを含む。
例示的に、表示パネル100は、封止層と、封止層の上方に位置する偏光板及びカバープレートとをさらに含んでもよく、封止層の上方にカバープレートを直接設置してもよく偏光板を設置する必要がなく、又は少なくとも第1の表示領域AA1の封止層の上方にカバープレートを直接設置して偏光板を設置する必要がなく、偏光板が対応的な第1の表示領域AA1の下方に設置された感光アセンブリの光線収集量に影響を生じることを避け、もちろん、第1の表示領域AA1の封止層の上方に偏光板を設置してもよい。
本願の第2態様の実施例は、上記のいずれかの第1の態様の実施例の表示パネル100を含む表示装置をさらに提供する。本願の第2態様の実施例に係る表示装置は、上記第1の態様のいずれか1つの実施例の表示パネル100を含むため、本願の第2態様の実施例に係る表示装置は、上記第1の態様のいずれか1つの実施例の表示パネル100が有する有益な効果を有し、ここでは説明を省略する。
本願の実施例における表示装置は、携帯電話、パーソナルデジタルアシスタント(Personal Digital Assistant、PDAと略称する)、タブレットコンピュータ、電子書籍、テレビ、ドアアクセス、スマート固定電話、コンソールなどの表示機能を有する機器を含むが、これらに限定されない。
選択可能的に、引き続き図1を参照すると、異形領域は感光領域UDCをさらに含んでもよく、第2の表示領域AA2は少なくとも一部の感光領域UDCを囲んで設けられる。第1の表示領域AA1が感光領域UDCを含む場合に、感光領域UDC内の第1のサブ画素111に対応する画素回路120aが第2の表示領域AA2に位置し、感光領域UDCの光透過率を向上させることができ、感光アセンブリが感光領域UDC内でスクリーンの下方に集積することを実現することに便利である。同時に、感光領域UDCは画面を表示することができ、表示パネル100の表示面積を向上させ、表示装置のフルスクリーン設計を実現する。
Claims (20)
- 第1の表示領域と第2の表示領域とを有する表示パネルであって、
複数のサブ画素を含む複数の画素ブロックと、前記第2の表示領域に位置する複数の回路ブロックと、を含み、
各前記画素ブロックは、前記複数のサブ画素のうちのa個のサブ画素を含み、前記複数のサブ画素は、前記第1の表示領域に位置する第1のサブ画素と、前記第2の表示領域に位置する第2のサブ画素とを含み、
各前記回路ブロックは、b個の画素回路を含み、前記b個の画素回路は、第1の回路及び第2の回路を含み、少なくとも一部の前記第1の回路は、前記第1のサブ画素を駆動するために用いられ、前記第2の回路は、前記第2のサブ画素を駆動するために用いられ、
ここで、a及びbはいずれも0より大きい正の整数であり、且つaはbより小さく、前記第2の表示領域内において、前記表示パネルの厚さ方向に沿う各回路ブロックの正投影は、前記厚さ方向に沿う各前記画素ブロックの正投影内に位置している、
表示パネル。 - 前記第2の表示領域において、前記厚さ方向に沿う各前記回路ブロックの正射影と、前記厚さ方向に沿う各前記画素ブロックの正射影とが重なっている、
請求項1に記載の表示パネル。 - 前記画素ブロックは、p行q列に配列された複数の前記サブ画素を含み、pとqの積はaであり、
前記回路ブロックは、e行f列に配列された複数の前記画素回路を含み、eとfの積はbであり、p、q、e、fはいずれも1より大きい正の整数であり、且つe≧p、f≧qである、
請求項1に記載の表示パネル。 - pとqが等しく、eとfが等しく、且つeがpより大きい、
請求項3に記載の表示パネル。 - 前記第2の表示領域は、メイン表示領域と遷移表示領域とを含み、前記遷移表示領域は、前記メイン表示領域と前記第1の表示領域との間に位置し、少なくとも一部が前記遷移表示領域に位置する前記第1の回路は、前記第1のサブ画素を駆動するために用いられ、
前記メイン表示領域内の各前記回路ブロックは、それが駆動する各前記画素ブロックの正投影内に位置し、且つ前記メイン表示領域の各前記回路ブロックは、p行q列の前記第2の回路と、(e-p)行(f-q)列の前記第1の回路とを含む、
請求項3に記載の表示パネル。 - 前記メイン表示領域内において、前記回路ブロック内の複数の前記第2の回路の相対位置関係は、前記画素ブロック内の複数の前記第2のサブ画素の相対位置関係と同じである、
請求項5に記載の表示パネル。 - 前記遷移表示領域内の各前記回路ブロックは、それが駆動する各前記画素ブロックの正投影内に位置し、前記遷移表示領域の前記回路ブロックは、p行q列の前記第2の回路と、(e-p)行(f-q)列の前記第1の回路とを含む、
請求項5に記載の表示パネル。 - 前記遷移表示領域内において、前記回路ブロック内の複数の前記第2の回路の相対位置関係は、前記画素ブロック内の複数の前記第2のサブ画素の相対位置関係と同じである、
請求項7に記載の表示パネル。 - 前記第1の回路は、行方向に沿って並設された複数の行回路と、列方向に沿って並設された列回路とを含み、前記行回路及び/又は前記列回路の少なくとも一部は、前記第1のサブ画素を駆動するために用いられる、
請求項7に記載の表示パネル。 - 前記第1の表示領域は、規則領域と、前記規則領域の行方向の少なくとも一方側に位置する異形領域とを含み、少なくとも一部の前記異形領域内の前記第1のサブ画素は、少なくとも一部の前記規則領域の前記第1のサブ画素と同じ行に設けられ、少なくとも一部の前記行回路は、前記異形領域内の前記第1のサブ画素を駆動するために用いられる、
請求項9に記載の表示パネル。 - 前記第1のサブ画素を駆動する前記行回路に接続され且つ前記行回路に信号を伝送するための第1行の信号線と、前記第2の回路に接続され且つ前記第2の回路信号を伝送するための第2行のスキャン線とをさらに含む、
請求項9に記載の表示パネル。 - 前記異形領域内の前記第1のサブ画素の駆動信号を記憶し、且つ前記異形領域内の前記第1のサブ画素の駆動信号に基づいて前記第1行の信号線に駆動信号を伝送するためのラインバッファをさらに含む、
請求項11に記載の表示パネル。 - 前記第1の表示領域は、ベゼルの表示領域を含み、前記ベゼルの表示領域は、前記第2の表示領域を囲んで設けられ、且つ前記ベゼルの表示領域は、前記第2の表示領域の列方向の少なくとも一方側に位置する端部ベゼルの表示領域と、前記第2の表示領域の行方向の少なくとも一方側に位置する側部ベゼルの表示領域とを含み、
少なくとも一部の前記行回路は、前記端部ベゼルの表示領域内に位置する前記第1のサブ画素を駆動し、
及び/又は、少なくとも一部の前記列回路は、前記側部ベゼルの表示領域内に位置する前記第1のサブ画素を駆動する、
請求項7に記載の表示パネル。 - 前記遷移表示領域内の前記第1の回路は、いずれも前記第2の回路の前記第1のサブ画素に近い側に位置する、
請求項5に記載の表示パネル。 - 前記遷移表示領域内の前記第2のサブ画素を駆動するための前記第2の回路と、前記遷移表示領域内の前記第1のサブ画素を駆動するための前記第1の回路との位置関係は、前記遷移表示領域内の前記第2のサブ画素と前記第1の表示領域内の前記第1のサブ画素との位置関係と同じである、
請求項14に記載の表示パネル。 - 前記第1の回路と前記第1のサブ画素とを接続するための第1の接続信号線を含む信号線層をさらに含む、
請求項1に記載の表示パネル。 - 少なくとも一部の前記第1の接続信号線は、第2の方向に沿って延在して成形され、前記第1の接続信号線の第1の方向における配列サイズは、mであり、前記第2の方向に沿って前記第2の表示領域と隣接する前記第1のサブ画素の前記第1の方向における配列サイズは、nであり、前記第1の表示領域には、前記第2の方向に2k個の前記第1のサブ画素が配列され、m及びnは、n=km+dを満たし、kは、正の整数であり、dは、mより小さい正数である、
請求項16に記載の表示パネル。 - 前記第1の接続信号線は、異なる方向に沿って延在する第1のセグメント及び第2のセグメントを含み、第1のセグメント及び第2のセグメントは、異なるフィルム層に位置する、
請求項16に記載の表示パネル。 - 同一行の前記第1のサブ画素を駆動するための複数の前記第1の回路は、同一行に位置し、及び/又は、
同一行の前記第1の回路は、2行以上の前記第1のサブ画素を駆動する、
請求項1に記載の表示パネル。 - 請求項1~19のいずれか1項に記載の表示パネルを含む、
表示装置。
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