JP2024073602A - Mounting board and manufacturing method thereof - Google Patents
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Abstract
【課題】導電層の不所望な欠落が抑制された実装基板を提供する。【解決手段】実装基板では、基板１２と、第１導電層３１と、絶縁層と、第２導電層３３とがこの順で積層される。第１導電層は、第１シード層２２Ｓと第１めっき層２２Ｐとを有し、第１シード層及び第１めっき層はこの順で基板に積層されている。第２導電層は、第２シード層３３Ｓと第２めっき層３３Ｐとを有し、第２シード層及び第２めっき層はこの順で絶縁層に積層されている。そして、第１シード層は、第２シード層をエッチングするエッチング液に対して耐食性を有する材料を含む。【選択図】図２[Problem] To provide a mounting board in which undesired loss of a conductive layer is suppressed. [Solution] In the mounting board, a substrate 12, a first conductive layer 31, an insulating layer, and a second conductive layer 33 are laminated in this order. The first conductive layer has a first seed layer 22S and a first plating layer 22P, and the first seed layer and the first plating layer are laminated in this order on the substrate. The second conductive layer has a second seed layer 33S and a second plating layer 33P, and the second seed layer and the second plating layer are laminated in this order on the insulating layer. The first seed layer contains a material that is corrosion-resistant to an etching solution that etches the second seed layer. [Selected Figure] Figure 2
Description
本開示の実施形態は、実装基板及びその製造方法に関する。 Embodiments of the present disclosure relate to mounting substrates and manufacturing methods thereof.
第１面及び第２面を含む基板と、第１面から第２面へ貫通するように基板に設けられる複数の孔と、第１面から第２面へ至るように孔の内部に設けられる電極部と、を備える貫通電極基板が特許文献１に開示されている。 Patent Document 1 discloses a through-electrode substrate that includes a substrate having a first surface and a second surface, a plurality of holes provided in the substrate so as to penetrate from the first surface to the second surface, and an electrode portion provided inside the holes so as to reach from the first surface to the second surface.
このような貫通電極基板は、薄膜キャパシタ付きの実装基板を製造する際に利用することができる。この際、基板の第１面又は第２面に、第１導電層と、絶縁層と、第２導電層とをこの順で積層することで、薄膜キャパシタを構成可能であり、このようなキャパシタは電極部に接続されてもよい。 Such a through-hole electrode substrate can be used when manufacturing a mounting substrate with a thin-film capacitor. In this case, a thin-film capacitor can be formed by stacking a first conductive layer, an insulating layer, and a second conductive layer in this order on the first or second surface of the substrate, and such a capacitor may be connected to an electrode portion.
上述のような実装基板では、第１導電層及び第２導電層をそれぞれシード層と電解めっき層とで形成することができる。この際、第１導電層のシード層の形成材料と第２導電層のシード層の形成材料とを同一にしてもよい。 In the mounting substrate as described above, the first conductive layer and the second conductive layer can be formed of a seed layer and an electrolytic plating layer, respectively. In this case, the seed layer of the first conductive layer and the seed layer of the second conductive layer may be formed of the same material.
しかしながら、各シード層の形成材料を同一にすると、第２導電層のシード層をエッチングする際に、第１導電層のシード層がサイドエッチングされ得る。このようなサイドエッチングは、特にキャパシタが微細である場合に、相対的に大きい欠落を第１導電層に生じさせ得る。 However, if the seed layers are made of the same material, the seed layer of the first conductive layer may be side-etched when the seed layer of the second conductive layer is etched. Such side etching may cause relatively large defects in the first conductive layer, particularly when the capacitor is fine.
本開示の実施形態は、導電層の不所望な欠落が抑制された実装基板を提供することを目的とする。 The embodiment of the present disclosure aims to provide a mounting board in which undesired loss of the conductive layer is suppressed.
本開示の一実施形態は、基板と、第１導電層と、絶縁層と、第２導電層とがこの順で積層され、前記第１導電層は、第１シード層と第１めっき層とを有し、前記第１シード層及び前記第１めっき層はこの順で前記基板に積層されており、前記第２導電層は、第２シード層と第２めっき層とを有し、前記第２シード層及び前記第２めっき層はこの順で前記絶縁層に積層されており、前記第１シード層は、前記第２シード層をエッチングするエッチング液に対して耐食性を有する材料を含む、実装基板である。 One embodiment of the present disclosure is a mounting substrate in which a substrate, a first conductive layer, an insulating layer, and a second conductive layer are laminated in this order, the first conductive layer has a first seed layer and a first plating layer, the first seed layer and the first plating layer are laminated in this order on the substrate, the second conductive layer has a second seed layer and a second plating layer, the second seed layer and the second plating layer are laminated in this order on the insulating layer, and the first seed layer includes a material that is corrosion-resistant to an etching solution that etches the second seed layer.
本開示の一実施形態に係る実装基板において、前記第１シード層は、金属酸化物を含む下地金属層と、前記第１めっき層に含まれる金属材料と同一の材料を含む被覆金属層と、を有し、前記下地金属層及び前記被覆金属層はこの順で前記基板に積層され、前記下地金属層は、前記基板に密着していてもよい。 In a mounting substrate according to an embodiment of the present disclosure, the first seed layer has a base metal layer containing a metal oxide and a coating metal layer containing the same material as the metal material contained in the first plating layer, and the base metal layer and the coating metal layer are laminated in this order on the substrate, and the base metal layer may be in close contact with the substrate.
本開示の一実施形態に係る実装基板において、前記下地金属層に含まれる前記金属酸化物は、酸化亜鉛であり、前記被覆金属層及び前記第１めっき層に含まれる前記金属材料は、銅であってもよい。 In a mounting substrate according to an embodiment of the present disclosure, the metal oxide contained in the base metal layer may be zinc oxide, and the metal material contained in the coating metal layer and the first plating layer may be copper.
本開示の一実施形態に係る実装基板は、前記下地金属層と前記被覆金属層との間にパラジウムを備えていてもよい。 The mounting substrate according to one embodiment of the present disclosure may include palladium between the base metal layer and the coating metal layer.
本開示の一実施形態に係る実装基板において、前記第２シード層は、チタンを含んでいてもよい。 In a mounting substrate according to one embodiment of the present disclosure, the second seed layer may contain titanium.
本開示の一実施形態に係る実装基板において、前記基板は、ガラス基板であってもよい。 In one embodiment of the mounting substrate of the present disclosure, the substrate may be a glass substrate.
また、本開示の一実施形態は、第１シード層と第１めっき層とを有し、前記第１シード層及び前記第１めっき層がこの順で基板に積層される第１導電層と、絶縁層と、をこの順で前記基板に積層してパターニングした後、前記第１導電層、前記絶縁層及び前記基板を覆うように第２シード層を設ける工程と、前記第２シード層の一部が、前記第１導電層の側とは反対側の前記絶縁層の面上に残存するように前記第２シード層をエッチング液によりエッチングする工程と、エッチング後の前記第２シード層上に第２めっき層を形成し、前記第２シード層及び前記第２めっき層を有する第２導電層を形成する工程と、を備え、前記第１シード層を、前記第２シード層をエッチングする前記エッチング液に対して耐食性を有する材料から形成する、実装基板の製造方法である。 In addition, one embodiment of the present disclosure is a method for manufacturing a mounting substrate, comprising the steps of: laminating a first conductive layer having a first seed layer and a first plating layer, the first seed layer and the first plating layer being laminated on a substrate in this order, and an insulating layer on the substrate and patterning the first conductive layer, the insulating layer, and the substrate; etching the second seed layer with an etching solution so that a portion of the second seed layer remains on the surface of the insulating layer opposite to the first conductive layer; and forming a second plating layer on the second seed layer after etching to form a second conductive layer having the second seed layer and the second plating layer, wherein the first seed layer is formed from a material that is corrosion-resistant to the etching solution that etches the second seed layer.
本開示の一実施形態に係る製造方法は、金属酸化物を含む下地金属層と、前記第１めっき層に含まれる金属材料と同一の材料を含む被覆金属層とをこの順で前記基板に積層して、前記第１シード層を形成する工程をさらに備え、前記下地金属層を、ゾルゲル法又はディップコートにより形成し、前記被覆金属層を、無電解めっき処理により形成してもよい。 The manufacturing method according to one embodiment of the present disclosure further includes a step of forming the first seed layer by stacking, in this order, a base metal layer containing a metal oxide and a coating metal layer containing the same material as the metal material contained in the first plating layer on the substrate, and the base metal layer may be formed by a sol-gel method or dip coating, and the coating metal layer may be formed by an electroless plating process.
本開示の一実施形態に係る製造方法において、前記下地金属層に含まれる前記金属酸化物は、酸化亜鉛であり、前記被覆金属層及び前記第１めっき層に含まれる前記金属材料は、銅であってもよい。 In a manufacturing method according to an embodiment of the present disclosure, the metal oxide contained in the base metal layer may be zinc oxide, and the metal material contained in the coating metal layer and the first plating layer may be copper.
本開示の一実施形態に係る製造方法において、前記第１シード層は、前記下地金属層にパラジウムを設けた後に、前記被覆金属層を形成することで形成されてもよい。 In a manufacturing method according to an embodiment of the present disclosure, the first seed layer may be formed by providing palladium on the base metal layer and then forming the coating metal layer.
本開示の一実施形態に係る製造方法において、前記第２シード層は、チタンを含んでいてもよい。 In a manufacturing method according to an embodiment of the present disclosure, the second seed layer may contain titanium.
本開示の一実施形態に係る製造方法においては、前記基板として、ガラス基板を用いてもよい。 In the manufacturing method according to one embodiment of the present disclosure, a glass substrate may be used as the substrate.
本開示の一実施形態に係る製造方法において、前記基板は、前記第１導電層、前記絶縁層及び前記第２導電層が積層される主面と、前記主面に形成された孔とを有しており、前記第１導電層が、前記主面と前記孔とに跨がって位置するように、前記下地金属層がゾルゲル法又はディップコートにより形成され、前記被覆金属層が無電解めっき処理により形成されてもよい。 In a manufacturing method according to an embodiment of the present disclosure, the substrate has a main surface on which the first conductive layer, the insulating layer, and the second conductive layer are laminated, and a hole formed in the main surface, and the base metal layer may be formed by a sol-gel method or dip coating, and the coating metal layer may be formed by electroless plating so that the first conductive layer is positioned across the main surface and the hole.
本開示の実施形態によれば、導電層の不所望な欠落が抑制された実装基板を提供することが可能となる。 According to an embodiment of the present disclosure, it is possible to provide a mounting substrate in which undesired loss of the conductive layer is suppressed.
以下、本開示の実施形態に係る実装基板の構成及びその製造方法について、図面を参照しながら詳細に説明する。なお、以下に示す実施形態は本開示の実施形態の一例であって、本開示はこれらの実施形態に限定して解釈されるものではない。また、本明細書において、「基板」、「基材」、「シート」や「フィルム」等の用語は、呼称の違いのみに基づいて、互いから区別されるものではない。例えば、「基板」や「基材」は、シートやフィルムと呼ばれ得るような部材も含む概念である。更に、本明細書において用いる、形状や幾何学的条件並びにそれらの程度を特定する、例えば、「平行」や「直交」等の用語や長さや角度の値等については、厳密な意味に縛られることなく、同様の機能を期待し得る程度の範囲を含めて解釈することとする。また、本実施形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号または類似の符号を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なる場合や、構成の一部が図面から省略される場合がある。 The configuration of the mounting board according to the embodiment of the present disclosure and the manufacturing method thereof will be described in detail below with reference to the drawings. Note that the embodiment shown below is an example of the embodiment of the present disclosure, and the present disclosure is not to be interpreted as being limited to these embodiments. In this specification, the terms "substrate", "base material", "sheet", "film", etc. are not distinguished from each other based only on the difference in name. For example, "substrate" and "base material" are concepts that include members that can be called sheets and films. Furthermore, terms such as "parallel" and "orthogonal" and values of length and angle, etc., that specify shapes and geometric conditions and their degrees, used in this specification, are interpreted to include the range in which similar functions can be expected without being bound by strict meanings. In addition, in the drawings referred to in this embodiment, the same or similar symbols are assigned to the same parts or parts having similar functions, and repeated explanations thereof may be omitted. In addition, the dimensional ratios of the drawings may differ from the actual ratios for the convenience of explanation, and some of the configurations may be omitted from the drawings.
実装基板
以下、本開示の実施の形態について説明する。まず、本実施の形態に係る実装基板１０の構成について説明する。図１は、実装基板１０を示す断面図である。
Mounting Board Hereinafter, an embodiment of the present disclosure will be described. First, a configuration of a mounting board 10 according to the present embodiment will be described. FIG 1 is a cross-sectional view showing the mounting board 10.
実装基板１０は、基板１２、貫通電極２２、第１配線構造部３０及び第２配線構造部４０を備える。以下、実装基板１０の各構成要素について説明する。 The mounting substrate 10 includes a substrate 12, a through electrode 22, a first wiring structure portion 30, and a second wiring structure portion 40. Each component of the mounting substrate 10 will be described below.
（基板）
基板１２は、互いに対向して位置する一対の主面を有する板状の基材であって、第１面１３、及び、第１面１３の反対側に位置する第２面１４を含む。第１面１３及び第２面１４は、主面に対応する面である。また、基板１２には、第１面１３から第２面１４に至る複数の貫通孔２０が設けられている。
(substrate)
The substrate 12 is a plate-like base material having a pair of main surfaces facing each other, and includes a first surface 13 and a second surface 14 located on the opposite side of the first surface 13. The first surface 13 and the second surface 14 are surfaces corresponding to the main surfaces. The substrate 12 is also provided with a plurality of through holes 20 extending from the first surface 13 to the second surface 14.
基板１２は、一定の絶縁性を有する無機材料を含んでいる。例えば、基板１２は、ガラス基板、石英基板、サファイア基板、樹脂基板、シリコン基板、炭化シリコン基板、アルミナ(Al2O3)基板、窒化アルミ(AlN)基板、酸化ジリコニア(ZrO2)基板等、又は、これらの基板が積層されたものである。基板１２は、アルミニウム基板、ステンレス基板等、導電性を有する材料から構成された基板を部分的に含んでいてもよい。本実施の形態では、基板１２が、ガラス基板である。 The substrate 12 includes an inorganic material having a certain degree of insulating properties. For example, the substrate 12 is a glass substrate, a quartz substrate, a sapphire substrate, a resin substrate, a silicon substrate, a silicon carbide substrate, an alumina ( Al2O3 ) substrate, an aluminum nitride ( AlN ) substrate, a zirconia oxide ( ZrO2 ) substrate, or a laminate of these substrates. The substrate 12 may partially include a substrate made of a conductive material, such as an aluminum substrate or a stainless steel substrate. In this embodiment, the substrate 12 is a glass substrate.
基板１２で用いるガラスの例としては、無アルカリガラス等を挙げることができる。無アルカリガラスとは、ナトリウムやカリウム等のアルカリ成分を含まないガラスである。無アルカリガラスは、例えば、アルカリ成分の代わりにホウ酸を含む。また、無アルカリガラスは、例えば、酸化カルシウムや酸化バリウム等のアルカリ土類金属酸化物を含む。無アルカリガラスの例としては、旭硝子製のＥＮ－Ａ１や、コーニング製のイーグルＸＧ等を挙げることができる。基板１２がガラスを含む場合、基板１２の厚みは、例えば０．２５ｍｍ以上且つ０．４５ｍｍ以下である。基板１２がガラスを含むことにより、基板１２の絶縁性を高めることができる。これにより、後述するように第１配線構造部３０の一部によってキャパシタ１５が形成されている場合に、キャパシタ１５の耐電圧特性を高めることができる。 An example of the glass used in the substrate 12 is alkali-free glass. The alkali-free glass is glass that does not contain an alkali component such as sodium or potassium. The alkali-free glass contains, for example, boric acid instead of an alkali component. The alkali-free glass also contains an alkaline earth metal oxide such as calcium oxide or barium oxide. Examples of alkali-free glass include EN-A1 manufactured by Asahi Glass Co., Ltd. and Eagle XG manufactured by Corning Co., Ltd. When the substrate 12 contains glass, the thickness of the substrate 12 is, for example, 0.25 mm or more and 0.45 mm or less. By including glass in the substrate 12, the insulating properties of the substrate 12 can be improved. As a result, when the capacitor 15 is formed by a part of the first wiring structure portion 30 as described later, the voltage resistance characteristics of the capacitor 15 can be improved.
図１に示す例において、基板１２に形成された貫通孔２０は、基板１２の第１面１３及び第２面１４から基板１２の厚み方向の中央部に向かうにつれて幅が小さくなる形状を有している。より詳しくは、本例における貫通孔２０は平面視で円形状であり、その内周面すなわち側壁２１における第１面１３側の端部から基板１２の厚み方向の中央部に至る部分、及び、その内周面すなわち側壁２１における第２面１４側の端部から基板１２の厚み方向の中央部に至る部分のそれぞれが、中央部側に向けて先細りのテーパ状となっている。しかしながら、貫通孔２０の形状が特に限られることはない。例えば、貫通孔２０の側壁２１は、基板１２の第１面１３の法線方向に沿って第２面１４から第１面１３にかけて広がっていてもよい。また、側壁２１の一部が湾曲していてもよい。 In the example shown in FIG. 1, the through hole 20 formed in the substrate 12 has a shape in which the width decreases from the first surface 13 and the second surface 14 of the substrate 12 toward the center in the thickness direction of the substrate 12. More specifically, the through hole 20 in this example is circular in plan view, and the inner circumferential surface, i.e., the portion from the end of the side wall 21 on the first surface 13 side to the center in the thickness direction of the substrate 12, and the inner circumferential surface, i.e., the portion from the end of the side wall 21 on the second surface 14 side to the center in the thickness direction of the substrate 12, are tapered toward the center. However, the shape of the through hole 20 is not particularly limited. For example, the side wall 21 of the through hole 20 may extend from the second surface 14 to the first surface 13 along the normal direction of the first surface 13 of the substrate 12. Also, a part of the side wall 21 may be curved.
貫通孔２０の長さ、すなわち第１面１３の法線方向における貫通孔２０の寸法は、基板１２の厚みに等しい。貫通孔２０の幅、すなわち第１面１３の面内方向における貫通孔２０の寸法Ｓは、例えば４０μｍ以上且つ１５０μｍ以下である。また、貫通孔２０の幅に対する長さの比、すなわち貫通孔２０のアスペクト比は、例えば４以上且つ１０以下である。なお、ここで説明した貫通孔２０の幅とは、貫通孔２０の面内方向における最大幅を意味する。 The length of the through hole 20, i.e., the dimension of the through hole 20 in the normal direction of the first surface 13, is equal to the thickness of the substrate 12. The width of the through hole 20, i.e., the dimension S of the through hole 20 in the in-plane direction of the first surface 13, is, for example, 40 μm or more and 150 μm or less. In addition, the ratio of the length to the width of the through hole 20, i.e., the aspect ratio of the through hole 20, is, for example, 4 or more and 10 or less. Note that the width of the through hole 20 described here means the maximum width of the through hole 20 in the in-plane direction.
（貫通電極）
貫通電極２２は、貫通孔２０の内部に位置し、且つ導電性を有する部材である。本実施の形態において、貫通電極２２の厚みは、貫通孔２０の幅よりも小さく、このため、貫通孔２０の内部には、貫通電極２２が存在しない空間がある。すなわち、貫通電極２２は、いわゆるコンフォーマルビアである。貫通電極２２の厚みは、例えば１００ｎｍ以上且つ２０μｍ以下である。
(Through electrode)
The through electrode 22 is a conductive member located inside the through hole 20. In the present embodiment, the thickness of the through electrode 22 is smaller than the width of the through hole 20, and therefore, there is a space inside the through hole 20 where the through electrode 22 is not present. In other words, the through electrode 22 is a so-called conformal via. The thickness of the through electrode 22 is, for example, 100 nm or more and 20 μm or less.
図２は、貫通孔２０に設けられた貫通電極２２等を拡大して示す断面図である。貫通電極２２が導電性を有する限りにおいて、貫通電極２２の構成は特には限定されない。例えば、貫通電極２２は、導電性を有する単一の層から構成されてもよく、若しくは、導電性を有する複数の層を含んでいてもよい。本実施の形態では、図２に示すように、貫通電極２２が、貫通孔２０の側壁２１側から貫通孔２０の中心側へ順に並ぶ第１シード層２２Ｓ及び第１めっき層２２Ｐを有する。 Figure 2 is an enlarged cross-sectional view of the through electrode 22 provided in the through hole 20. As long as the through electrode 22 is conductive, the configuration of the through electrode 22 is not particularly limited. For example, the through electrode 22 may be composed of a single layer having conductivity, or may include multiple layers having conductivity. In this embodiment, as shown in Figure 2, the through electrode 22 has a first seed layer 22S and a first plating layer 22P arranged in order from the side wall 21 side of the through hole 20 to the center side of the through hole 20.
第１シード層２２Ｓは、電解めっき処理によって第１めっき層２２Ｐを形成する電解めっき工程の際に、めっき液中の金属イオンを析出させて第１めっき層２２Ｐを成長させるための土台となる、導電性を有する層である。本実施の形態における第１シード層２２Ｓは、金属酸化物を含む下地金属層２２１と、第１めっき層２２Ｐに含まれる金属材料と同一の材料を含む被覆金属層２２２と、を有し、下地金属層２２１及び被覆金属層２２２はこの順で貫通孔２０の側壁２１に積層され、下地金属層２２１は、側壁２１に密着している。 The first seed layer 22S is a conductive layer that serves as a base for growing the first plating layer 22P by precipitating metal ions in the plating solution during the electrolytic plating process in which the first plating layer 22P is formed by electrolytic plating. In this embodiment, the first seed layer 22S has a base metal layer 221 containing a metal oxide and a coating metal layer 222 containing the same material as the metal material contained in the first plating layer 22P, and the base metal layer 221 and the coating metal layer 222 are laminated in this order on the side wall 21 of the through hole 20, and the base metal layer 221 is in close contact with the side wall 21.
下地金属層２２１は、ゾルゲル法またはディップコートにより形成された密着層であり、被覆金属層２２２は、無電解めっき処理により形成された無電解めっき層である。金属酸化物を含む下地金属層２２１を側壁２１にゾルゲル法又はディップコートにより密着させ、且つ、下地金属層２２１上に無電解めっき処理により被覆金属層２２２を形成した場合においては、密着性が高く且つ膜厚を抑えながらも平坦となり、しかもピンホールの発生が抑制されるシード層を形成可能であることを、本件発明者は鋭意の研究により知見した。この知見に基づいて、本実施の形態では、第１シード層２２Ｓを、下地金属層２２１と被覆金属層２２２とを用いて形成している。 The base metal layer 221 is an adhesion layer formed by a sol-gel method or dip coating, and the covering metal layer 222 is an electroless plating layer formed by electroless plating. The inventors have found through extensive research that when the base metal layer 221 containing a metal oxide is adhered to the side wall 21 by a sol-gel method or dip coating, and the covering metal layer 222 is formed on the base metal layer 221 by electroless plating, it is possible to form a seed layer that is highly adhesive, has a low film thickness, is flat, and suppresses the occurrence of pinholes. Based on this finding, in this embodiment, the first seed layer 22S is formed using the base metal layer 221 and the covering metal layer 222.
下地金属層２２１に含まれる金属酸化物は、基板１２との関係で密着性が良好となるものである限り特に限定されるものではないが、本件発明者の鋭意の研究では、基板１２がガラス基板である場合において、金属酸化物を酸化亜鉛とすることで、下地金属層２２１が基板１２に対して強固に密着することが見出されている。 The metal oxide contained in the base metal layer 221 is not particularly limited as long as it provides good adhesion to the substrate 12. However, in the inventor's intensive research, it has been found that when the substrate 12 is a glass substrate, the base metal layer 221 can be firmly adhered to the substrate 12 by using zinc oxide as the metal oxide.
また、被覆金属層２２２は、下地金属層２２１との関係で密着性が良好で且つ無電解めっき後に平坦性を確保可能である限り特に限定されるものではないが、本件発明者の鋭意の研究では、基板１２がガラス基板であり、下地金属層２２１に含まれる金属酸化物が酸化亜鉛である場合においては、被覆金属層２２２に含まれる金属材料を銅とすることで、被覆金属層２２２が下地金属層２２１に対して強固に密着しつつ、膜厚を抑えながら平坦となり、且つピンホールの発生が抑制されることが見出されている。したがって、本実施の形態では、好適な貫通電極２２を形成するために、基板１２がガラス基板となっており、下地金属層２２１に含まれる金属酸化物が酸化亜鉛となっており、被覆金属層２２２に含まれる金属材料が銅となっている。 The coating metal layer 222 is not particularly limited as long as it has good adhesion to the base metal layer 221 and can ensure flatness after electroless plating. However, the inventor's intensive research has found that when the substrate 12 is a glass substrate and the metal oxide contained in the base metal layer 221 is zinc oxide, the metal material contained in the coating metal layer 222 is copper, so that the coating metal layer 222 adheres firmly to the base metal layer 221, is flat while suppressing the film thickness, and the occurrence of pinholes is suppressed. Therefore, in this embodiment, in order to form a suitable through electrode 22, the substrate 12 is a glass substrate, the metal oxide contained in the base metal layer 221 is zinc oxide, and the metal material contained in the coating metal layer 222 is copper.
なお、基板１２をガラス基板とし、下地金属層２２１に含まれる金属酸化物を酸化亜鉛とし、被覆金属層２２２に含まれる金属材料を銅とする場合においては、下地金属層２２１の厚みを０．０５μｍ以上且つ０．２μｍ以下の範囲で貫通孔２０の側壁２１に形成しつつ、被覆金属層２２２の厚みを０．２μｍ以上且つ１．０μｍ以下の範囲で形成することが好ましい。このような範囲で第１シード層２２Ｓを形成した際には、密着性が高く且つ膜厚を抑えながらも平坦となる有用な第１シード層２２Ｓを貫通孔２０内に形成可能であることを本件発明者は実験によって確認している。また、このような条件で第１シード層２２Ｓを形成した場合には、この第１シード層２２Ｓ上の第１めっき層２２Ｐについても、膜厚を抑えながらも平坦に形成することができる。 In addition, when the substrate 12 is a glass substrate, the metal oxide contained in the base metal layer 221 is zinc oxide, and the metal material contained in the coating metal layer 222 is copper, it is preferable to form the base metal layer 221 on the side wall 21 of the through hole 20 to a thickness in the range of 0.05 μm or more and 0.2 μm or less, while forming the coating metal layer 222 to a thickness in the range of 0.2 μm or more and 1.0 μm or less. When the first seed layer 22S is formed in such a range, the present inventor has confirmed through experiments that a useful first seed layer 22S that has high adhesion and is flat while keeping the film thickness low can be formed in the through hole 20. In addition, when the first seed layer 22S is formed under such conditions, the first plating layer 22P on this first seed layer 22S can also be formed flat while keeping the film thickness low.
また、第１シード層２２Ｓは、下地金属層２２１と被覆金属層２２２との間にパラジウムを備えていてもよい。このようなパラジウムは触媒として機能し、被覆金属層２２２の析出を促進させることができる。 The first seed layer 22S may also include palladium between the base metal layer 221 and the coating metal layer 222. Such palladium can function as a catalyst and promote the deposition of the coating metal layer 222.
一方、第１めっき層２２Ｐは、電解めっき処理によって形成される、導電性を有する層である。第１めっき層２２Ｐを構成する材料としては、銅、金、銀、白金、ロジウム、スズ、アルミニウム、ニッケル、クロム等の金属又はこれらを用いた合金等、あるいはこれらを積層したものを使用することができる。本実施の形態では、第１めっき層２２Ｐを構成する材料が被覆金属層２２２に含まれる材料と同一であるため、銅を含んでいる。 On the other hand, the first plating layer 22P is a conductive layer formed by electrolytic plating. The material constituting the first plating layer 22P can be metals such as copper, gold, silver, platinum, rhodium, tin, aluminum, nickel, chromium, etc., or alloys using these metals, or laminates of these metals. In this embodiment, the material constituting the first plating layer 22P is the same as the material contained in the coating metal layer 222, and therefore contains copper.
（第１配線構造部）
次に、第１配線構造部３０について説明する。第１配線構造部３０は、基板１２の第１面１３側に電気的な回路を構成するよう第１面１３側に設けられた導電層や絶縁層等の層を有するものである。本実施の形態では、第１配線構造部３０の一部によって、キャパシタ１５が構成されている。また、第１配線構造部３０の一部によって、インダクタ１６の一部が構成されている。本実施の形態において、第１配線構造部３０は、第１面第１導電層３１、第１面第１無機層３２、第１面第２導電層３３、第１面第１被覆有機層３４、第１面第３導電層３５及び第１面第２被覆有機層３６を有する。
(First Wiring Structure)
Next, the first wiring structure 30 will be described. The first wiring structure 30 has layers such as a conductive layer and an insulating layer provided on the first surface 13 side of the substrate 12 so as to form an electrical circuit on the first surface 13 side. In this embodiment, a capacitor 15 is formed by a part of the first wiring structure 30. Also, a part of the first wiring structure 30 forms a part of the inductor 16. In this embodiment, the first wiring structure 30 has a first surface first conductive layer 31, a first surface first inorganic layer 32, a first surface second conductive layer 33, a first surface first coating organic layer 34, a first surface third conductive layer 35, and a first surface second coating organic layer 36.
〔第１面第１導電層〕
第１面第１導電層３１は、基板１２の第１面１３上に位置する、導電性を有する層である。第１面第１導電層３１は、貫通電極２２に電気的に接続されていてもよく、本実施の形態では、貫通電極２２が、第１面第１導電層３１に電気的に接続されている。本例の第１面第１導電層３１は、貫通電極２２と同じ工程で形成されており、図２に示すように、第１シード層２２Ｓと第１めっき層２２Ｐとを有する。また、第１面１３上の第１シード層２２Ｓは、金属酸化物を含む下地金属層２２１と、第１めっき層２２Ｐに含まれる金属材料と同一の材料を含む被覆金属層２２２と、を有し、下地金属層２２１及び被覆金属層２２２はこの順で基板１２の第１面１３に積層され、下地金属層２２１は、第１面１３に密着している。
[First surface first conductive layer]
The first surface first conductive layer 31 is a layer having electrical conductivity located on the first surface 13 of the substrate 12. The first surface first conductive layer 31 may be electrically connected to the through electrode 22, and in this embodiment, the through electrode 22 is electrically connected to the first surface first conductive layer 31. The first surface first conductive layer 31 in this example is formed in the same process as the through electrode 22, and has a first seed layer 22S and a first plating layer 22P as shown in FIG. 2. In addition, the first seed layer 22S on the first surface 13 has a base metal layer 221 containing a metal oxide and a coating metal layer 222 containing the same material as the metal material contained in the first plating layer 22P, and the base metal layer 221 and the coating metal layer 222 are laminated in this order on the first surface 13 of the substrate 12, and the base metal layer 221 is in close contact with the first surface 13.
上述したように、下地金属層２２１は、ゾルゲル法またはディップコートにより形成された密着層であり、被覆金属層２２２は、無電解めっき処理により形成された無電解めっき層である。本実施の形態では、第１面１３上の第１シード層２２Ｓにおいても、貫通孔２０内の第１シード層２２Ｓと同様に、高い密着性を確保すべく、下地金属層２２１に含まれる金属酸化物が酸化亜鉛となっており、被覆金属層２２２に含まれる金属材料が銅となっている。 As described above, the base metal layer 221 is an adhesion layer formed by a sol-gel method or dip coating, and the coating metal layer 222 is an electroless plating layer formed by electroless plating. In this embodiment, in the first seed layer 22S on the first surface 13, similar to the first seed layer 22S in the through hole 20, in order to ensure high adhesion, the metal oxide contained in the base metal layer 221 is zinc oxide, and the metal material contained in the coating metal layer 222 is copper.
また、基板１２をガラス基板とし、下地金属層２２１に含まれる金属酸化物を酸化亜鉛とし、被覆金属層２２２に含まれる金属材料を銅とする場合には、第１面１３上において、下地金属層２２１の厚みを０．０５μｍ以上且つ０．２μｍ以下の範囲で基板１２の第１面１３に形成しつつ、被覆金属層２２２の厚みを０．２μｍ以上且つ１．０μｍ以下の範囲で形成することが好ましい。このような場合、密着性が高く且つ膜厚を抑えながらも平坦となる有用な第１シード層２２Ｓを第１面１３上に形成可能である。また、このような第１シード層２２Ｓ上の第１めっき層２２Ｐについても、膜厚を抑えながらも平坦に形成することができる。 In addition, when the substrate 12 is a glass substrate, the metal oxide contained in the base metal layer 221 is zinc oxide, and the metal material contained in the coating metal layer 222 is copper, it is preferable to form the base metal layer 221 on the first surface 13 of the substrate 12 to a thickness in the range of 0.05 μm or more and 0.2 μm or less, while forming the coating metal layer 222 to a thickness in the range of 0.2 μm or more and 1.0 μm or less. In such a case, it is possible to form a useful first seed layer 22S on the first surface 13, which has high adhesion and is flat while keeping the film thickness low. In addition, the first plating layer 22P on such a first seed layer 22S can also be formed flat while keeping the film thickness low.
また、第１面第１導電層３１を構成する第１シード層２２Ｓも、下地金属層２２１と被覆金属層２２２との間にパラジウムを備えていてもよい。一方、第１面第１導電層３１を構成する第１めっき層２２Ｐは、電解めっき処理によって形成される、導電性を有する層である。第１めっき層２２Ｐを構成する材料としては、銅、金、銀、白金、ロジウム、スズ、アルミニウム、ニッケル、クロム等の金属又はこれらを用いた合金等、あるいはこれらを積層したものを使用することができる。本実施の形態では、第１めっき層２２Ｐを構成する材料が被覆金属層２２２に含まれる材料と同一であるため、銅を含んでいる。 The first seed layer 22S constituting the first surface first conductive layer 31 may also include palladium between the base metal layer 221 and the coating metal layer 222. On the other hand, the first plating layer 22P constituting the first surface first conductive layer 31 is a layer having electrical conductivity formed by electrolytic plating. The material constituting the first plating layer 22P may be metals such as copper, gold, silver, platinum, rhodium, tin, aluminum, nickel, chromium, etc., or alloys using these metals, or laminates of these metals. In this embodiment, the material constituting the first plating layer 22P is the same as the material contained in the coating metal layer 222, and therefore contains copper.
〔第１面第１無機層〕
第１面第１無機層３２は、少なくとも部分的に第１面第１導電層３１上に位置し、無機材料を含み、且つ絶縁性を有する層である。第１面第１無機層３２の無機材料としては、ＳｉＮ等の珪素窒化物を用いることができる。その他にも、第１面第１無機層３２の無機材料の例として、酸化シリコン、酸化アルミ、五酸化タンタル等を挙げることができる。第１面第１無機層３２の無機材料の比誘電率は、例えば３以上且つ５０以下である。また、第１面第１無機層３２の厚みは、例えば５０ｎｍ以上且つ４００ｎｍ以下である。第１面第１無機層３２は、単一の層から構成されていてもよく、複数の層を含んでいてもよい。
[First surface first inorganic layer]
The first surface first inorganic layer 32 is at least partially located on the first surface first conductive layer 31, contains an inorganic material, and is an insulating layer. Silicon nitride such as SiN can be used as the inorganic material of the first surface first inorganic layer 32. Other examples of the inorganic material of the first surface first inorganic layer 32 include silicon oxide, aluminum oxide, and tantalum pentoxide. The relative dielectric constant of the inorganic material of the first surface first inorganic layer 32 is, for example, 3 or more and 50 or less. The thickness of the first surface first inorganic layer 32 is, for example, 50 nm or more and 400 nm or less. The first surface first inorganic layer 32 may be composed of a single layer or may include multiple layers.
〔第１面第２導電層〕
第１面第２導電層３３は、第１面第１無機層３２上に位置する、導電性を有する層である。上述の第１面第１導電層３１と、第１面第１導電層３１上に位置する上述の第１面第１無機層３２と、第１面第１無機層３２上に位置する第１面第２導電層３３とによって、キャパシタ１５が構成されている。図２に示すように、第１面第２導電層３３は、第２シード層３３Ｓと第２めっき層３３Ｐとを有し、第２シード層３３Ｓ及び第２めっき層３３Ｐはこの順で第１面第１無機層３２に積層されている。
[First surface second conductive layer]
The first-surface second conductive layer 33 is a layer having conductivity located on the first-surface first inorganic layer 32. The capacitor 15 is composed of the above-mentioned first-surface first conductive layer 31, the above-mentioned first-surface first inorganic layer 32 located on the first-surface first conductive layer 31, and the first-surface second conductive layer 33 located on the first-surface first inorganic layer 32. As shown in Fig. 2, the first-surface second conductive layer 33 has a second seed layer 33S and a second plating layer 33P, and the second seed layer 33S and the second plating layer 33P are laminated on the first-surface first inorganic layer 32 in this order.
第２シード層３３Ｓは、電解めっき処理によって第２めっき層３３Ｐを形成する電解めっき工程の際に、めっき液中の金属イオンを析出させて第２めっき層３３Ｐを成長させるための土台となる、導電性を有する層である。本実施の形態における第２シード層３３Ｓは、下地金属層３３１と、第２めっき層３３Ｐに含まれる金属材料と同一の材料を含む被覆金属層３３２と、を有し、下地金属層３３１及び被覆金属層３３２はこの順で第１面第１無機層３２に積層されている。下地金属層３３１及び被覆金属層３３２はともに、スパッタリングにより形成されたスパッタ層である。本実施の形態において、下地金属層３３１に含まれる金属材料は、チタンであり、被覆金属層３３２に含まれる金属材料は、銅である。 The second seed layer 33S is a conductive layer that serves as a base for growing the second plating layer 33P by precipitating metal ions in the plating solution during the electrolytic plating process in which the second plating layer 33P is formed by electrolytic plating. In this embodiment, the second seed layer 33S has a base metal layer 331 and a coating metal layer 332 that contains the same metal material as that contained in the second plating layer 33P, and the base metal layer 331 and the coating metal layer 332 are laminated in this order on the first inorganic layer 32 of the first surface. Both the base metal layer 331 and the coating metal layer 332 are sputtered layers formed by sputtering. In this embodiment, the metal material contained in the base metal layer 331 is titanium, and the metal material contained in the coating metal layer 332 is copper.
一方、第２めっき層３３Ｐは、電解めっき処理によって形成される、導電性を有する層である。第２めっき層３３Ｐを構成する材料としては、銅、金、銀、白金、ロジウム、スズ、アルミニウム、ニッケル、クロム等の金属又はこれらを用いた合金等、あるいはこれらを積層したものを使用することができる。本実施の形態では、第２めっき層３３Ｐを構成する材料が被覆金属層３３２に含まれる材料と同一であるため、銅を含んでいる。 On the other hand, the second plating layer 33P is a conductive layer formed by electrolytic plating. The material constituting the second plating layer 33P can be metals such as copper, gold, silver, platinum, rhodium, tin, aluminum, nickel, chromium, etc., or alloys using these metals, or laminates of these metals. In this embodiment, the material constituting the second plating layer 33P is the same as the material contained in the coating metal layer 332, and therefore contains copper.
第２めっき層３３Ｐは、チタンを含む下地金属層３３１をスパッタにより形成するとともに、下地金属層３３１上に銅を含む被覆金属層３３２をスパッタにより形成して、第２シード層３３Ｓを形成し、次いで第２シード層３３Ｓをエッチング液によりエッチングしてパターニングした後、電解めっき処理を行うことで形成され得る。このような工程では、第２シード層３３Ｓをエッチングする際に、第１シード層２２Ｓがサイドエッチングされる状況が生じ得る。そこで、本実施の形態では、上述した第１シード層２２Ｓが、第２シード層３３Ｓをエッチングするエッチング液に対して耐食性を有する材料を含んでいる。 The second plating layer 33P can be formed by forming a titanium-containing base metal layer 331 by sputtering, and forming a copper-containing coating metal layer 332 on the base metal layer 331 by sputtering to form a second seed layer 33S, and then etching and patterning the second seed layer 33S with an etching solution, followed by electrolytic plating. In such a process, when etching the second seed layer 33S, a situation may arise in which the first seed layer 22S is side-etched. Therefore, in this embodiment, the above-mentioned first seed layer 22S contains a material that is corrosion-resistant to the etching solution that etches the second seed layer 33S.
具体的には、第２シード層３３Ｓの下地金属層３３１がチタンを含むのに対して、第１シード層２２Ｓの下地金属層２２１は酸化亜鉛を含む。下地金属層３３１をエッチングする際には、エッチング液として、例えばメルテックス社製のＴＩ－３９９１が使用され得るが、このようなエッチング液に対して、酸化亜鉛は耐食性を有する。これにより、本実施の形態では、第２シード層３３Ｓの下地金属層３３１のエッチングの際に、第１シード層２２Ｓの下地金属層２２１に欠落が生じることが抑制され、下地金属層２２１において不所望な欠落が生じていない状態となっている。 Specifically, the base metal layer 331 of the second seed layer 33S contains titanium, while the base metal layer 221 of the first seed layer 22S contains zinc oxide. When etching the base metal layer 331, for example, TI-3991 manufactured by Meltex may be used as an etching solution, and zinc oxide is corrosion-resistant against such etching solutions. As a result, in this embodiment, when etching the base metal layer 331 of the second seed layer 33S, chipping of the base metal layer 221 of the first seed layer 22S is suppressed, and undesired chipping does not occur in the base metal layer 221.
〔第１面第１被覆有機層〕
次に、第１面第１被覆有機層３４は、第１面第１無機層３２上及び第１面第２導電層３３に位置し、有機材料を含み、且つ絶縁性を有する層である。第１面第１被覆有機層３４の有機材料としては、ポリイミド、エポキシ等を用いることができる。第１面第１被覆有機層３４の有機材料は、好ましくは０．００３以下、より好ましくは０．００２以下、更に好ましくは０．００１以下の誘電正接を有する。誘電正接の小さい有機材料を用いて第１面第１被覆有機層３４を構成することにより、キャパシタ１５やインダクタ１６を通るべき電気信号が第１面第１被覆有機層３４を通ってしまうことを抑制することができる。これにより、キャパシタ１５やインダクタ１６を備える実装基板１０の帯域を高周波側に広げることができる。
[First coated organic layer on first surface]
Next, the first surface first coating organic layer 34 is a layer located on the first surface first inorganic layer 32 and the first surface second conductive layer 33, containing an organic material, and having insulating properties. As the organic material of the first surface first coating organic layer 34, polyimide, epoxy, etc. can be used. The organic material of the first surface first coating organic layer 34 preferably has a dielectric tangent of 0.003 or less, more preferably 0.002 or less, and even more preferably 0.001 or less. By forming the first surface first coating organic layer 34 using an organic material with a small dielectric tangent, it is possible to suppress an electric signal that should pass through the capacitor 15 or the inductor 16 from passing through the first surface first coating organic layer 34. This makes it possible to expand the band of the mounting substrate 10 including the capacitor 15 or the inductor 16 to the high frequency side.
〔第１面第３導電層〕
第１面第３導電層３５は、第１面第１導電層３１上又は第１面第２導電層３３上に位置する、導電性を有する層である。図１に示す例において、第１面第３導電層３５は、キャパシタ１５の一方の電極である第１面第１導電層３１に接続された部分、及び、キャパシタ１５の他方の電極である第１面第２導電層３３に接続された部分を含む。
[First surface third conductive layer]
The first-surface third conductive layer 35 is a conductive layer located on the first-surface first conductive layer 31 or the first-surface second conductive layer 33. In the example shown in FIG. 1 , the first-surface third conductive layer 35 includes a portion connected to the first-surface first conductive layer 31, which is one electrode of the capacitor 15, and a portion connected to the first-surface second conductive layer 33, which is the other electrode of the capacitor 15.
第１面第３導電層３５は、貫通電極２２や第１面第１導電層３１と同様に、順に積層されたシード層及びめっき層を含んでいてもよい。第１面第３導電層３５を構成する材料は、貫通電極２２や第１面第１導電層３１を構成する材料と同様でもよい。 The first-surface third conductive layer 35 may include a seed layer and a plating layer stacked in order, similar to the through electrode 22 and the first-surface first conductive layer 31. The material constituting the first-surface third conductive layer 35 may be the same as the material constituting the through electrode 22 and the first-surface first conductive layer 31.
〔第１面第２被覆有機層〕
第１面第２被覆有機層３６は、第１面第１被覆有機層３４上及び第１面第３導電層３５上に位置し、有機材料を含み、且つ絶縁性を有する層である。第１面第２被覆有機層３６は、第１面第１被覆有機層３４と同様に、好ましくは０．００３以下、より好ましくは０．００２以下、更に好ましくは０．００１以下の誘電正接を有する有機材料を含む。第１面第２被覆有機層３６の有機材料としては、第１面第１被覆有機層３４と同様に、ポリイミド、エポキシ等を用いることができる。
[First surface second coated organic layer]
The first-surface second coating organic layer 36 is a layer that is located on the first-surface first coating organic layer 34 and the first-surface third conductive layer 35, contains an organic material, and has insulating properties. Like the first-surface first coating organic layer 34, the first-surface second coating organic layer 36 contains an organic material having a dielectric tangent of preferably 0.003 or less, more preferably 0.002 or less, and even more preferably 0.001 or less. Like the first-surface first coating organic layer 34, the organic material for the first-surface second coating organic layer 36 can be polyimide, epoxy, or the like.
（第２配線構造部）
次に、第２配線構造部４０について説明する。第２配線構造部４０は、基板１２の第２面１４側に電気的な回路を構成するよう第２面１４側に設けられた導電層や絶縁層等の層を有するものである。第２配線構造部４０の一部と、上述の第１配線構造部３０の一部及び貫通電極２２とによって、インダクタ１６が構成されている。本実施の形態において、第２配線構造部４０は、第２面第１導電層４１及び第２面第１被覆有機層４３を有する。
(Second Wiring Structure)
Next, the second wiring structure 40 will be described. The second wiring structure 40 has layers such as a conductive layer and an insulating layer provided on the second surface 14 side of the substrate 12 so as to form an electrical circuit on the second surface 14 side. An inductor 16 is formed by a part of the second wiring structure 40, a part of the first wiring structure 30 described above, and the through electrode 22. In this embodiment, the second wiring structure 40 has a second surface first conductive layer 41 and a second surface first coating organic layer 43.
〔第２面第１導電層〕
第２面第１導電層４１は、基板１２の第２面１４上に位置する、導電性を有する層である。第２面第１導電層４１は、貫通電極２２に接続されていてもよく、本実施の形態では、貫通電極２２が、第２面第１導電層４１に接続されている。第２面第１導電層４１は、貫通電極２２及び第１面第１導電層３１と同じ工程で形成されているため、第１シード層２２Ｓと第１めっき層２２Ｐとを有する。そして、第２面１４上の第１シード層２２Ｓも、金属酸化物を含む下地金属層２２１と、第１めっき層２２Ｐに含まれる金属材料と同一の材料を含む被覆金属層２２２と、を有し、下地金属層２２１及び被覆金属層２２２はこの順で第２面１４に積層され、下地金属層２２１は、第２面１４に密着している。
[Second surface first conductive layer]
The second surface first conductive layer 41 is a layer having conductivity located on the second surface 14 of the substrate 12. The second surface first conductive layer 41 may be connected to the through electrode 22, and in this embodiment, the through electrode 22 is connected to the second surface first conductive layer 41. The second surface first conductive layer 41 has a first seed layer 22S and a first plating layer 22P, since it is formed in the same process as the through electrode 22 and the first surface first conductive layer 31. The first seed layer 22S on the second surface 14 also has a base metal layer 221 containing a metal oxide and a coating metal layer 222 containing the same material as the metal material contained in the first plating layer 22P, and the base metal layer 221 and the coating metal layer 222 are laminated on the second surface 14 in this order, and the base metal layer 221 is in close contact with the second surface 14.
第２面１４上の第１シード層２２Ｓにおいても、下地金属層２２１は、ゾルゲル法またはディップコートにより形成された密着層であり、被覆金属層２２２は、無電解めっき処理により形成された無電解めっき層である。また、下地金属層２２１に含まれる金属酸化物は酸化亜鉛であり、被覆金属層２２２に含まれる金属材料は銅である。 In the first seed layer 22S on the second surface 14, the base metal layer 221 is an adhesion layer formed by a sol-gel method or dip coating, and the coating metal layer 222 is an electroless plating layer formed by electroless plating. The metal oxide contained in the base metal layer 221 is zinc oxide, and the metal material contained in the coating metal layer 222 is copper.
一方、第２面第１導電層４１を構成する第１めっき層２２Ｐは、電解めっき処理によって形成される、導電性を有する層である。第１めっき層２２Ｐを構成する材料としては、銅、金、銀、白金、ロジウム、スズ、アルミニウム、ニッケル、クロム等の金属又はこれらを用いた合金等、あるいはこれらを積層したものを使用することができる。本実施の形態では、第１めっき層２２Ｐを構成する材料が被覆金属層２２２に含まれる材料と同一であるため、銅を含んでいる。 On the other hand, the first plating layer 22P constituting the second surface first conductive layer 41 is a conductive layer formed by electrolytic plating. The material constituting the first plating layer 22P can be metals such as copper, gold, silver, platinum, rhodium, tin, aluminum, nickel, chromium, etc., or alloys using these metals, or laminates of these metals. In this embodiment, the material constituting the first plating layer 22P is the same as the material contained in the coating metal layer 222, and therefore contains copper.
図３は、実装基板１０の第１面第１導電層３１及び第２面第１導電層４１を第１面１３側から見た場合の平面図である。図３においては、第１面第１導電層３１上に積層される第１面第１無機層３２等の層が省略されている。また、図３においては、第２面１４側に位置する第２面第１導電層４１が点線で表されている。図１及び図３に示すように、第２面第１導電層４１と、第２面第１導電層４１に接続された貫通電極２２と、貫通電極２２に接続された第１面第１導電層３１とによって、インダクタ１６が構成される。ちなみに、図１は、図３のＡ－Ａ線に沿う断面図である。 Figure 3 is a plan view of the first surface first conductive layer 31 and the second surface first conductive layer 41 of the mounting substrate 10 when viewed from the first surface 13 side. In Figure 3, layers such as the first surface first inorganic layer 32 laminated on the first surface first conductive layer 31 are omitted. In addition, in Figure 3, the second surface first conductive layer 41 located on the second surface 14 side is represented by a dotted line. As shown in Figures 1 and 3, the inductor 16 is composed of the second surface first conductive layer 41, the through electrode 22 connected to the second surface first conductive layer 41, and the first surface first conductive layer 31 connected to the through electrode 22. Incidentally, Figure 1 is a cross-sectional view along line A-A in Figure 3.
〔第２面第１被覆有機層〕
第２面第１被覆有機層４３は、第２面第１導電層４１上に位置し、有機材料を含み、且つ絶縁性を有する層である。第２面第１被覆有機層４３は、第１面第１被覆有機層３４や第１面第２被覆有機層３６と同様に、好ましくは０．００３以下、より好ましくは０．００２以下、更に好ましくは０．００１以下の誘電正接を有する有機材料を含む。第２面第１被覆有機層４３の有機材料としては、第１面第１被覆有機層３４や第１面第２被覆有機層３６と同様に、ポリイミド、エポキシ等を用いることができる。
[Second surface first coated organic layer]
The second-surface first coating organic layer 43 is a layer located on the second-surface first conductive layer 41, containing an organic material, and having insulating properties. Like the first-surface first coating organic layer 34 and the first-surface second coating organic layer 36, the second-surface first coating organic layer 43 contains an organic material having a dielectric tangent of preferably 0.003 or less, more preferably 0.002 or less, and even more preferably 0.001 or less. Like the first-surface first coating organic layer 34 and the first-surface second coating organic layer 36, the organic material for the second-surface first coating organic layer 43 can be polyimide, epoxy, or the like.
実装基板の製造方法
以下、実装基板１０の製造方法の一例について、図４乃至図１７を参照して説明する。
Manufacturing Method of the Mounting Substrate An example of a manufacturing method of the mounting substrate 10 will be described below with reference to FIGS.
（貫通孔の形成工程）
まず、基板１２に貫通孔２０を形成する。この際、まず、貫通孔２０が形成される前の基板１２の第１面１３及び第２面１４の少なくともいずれかにレジスト層を設ける。その後、レジスト層のうち貫通孔２０に対応する位置に開口を設ける。次に、レジスト層の開口において基板１２を加工することにより、図４に示すように、基板１２に貫通孔２０を形成することができる。基板１２を加工する方法としては、反応性イオンエッチング法、深掘り反応性イオンエッチング法等のドライエッチング法や、ウェットエッチング法等を用いることができる。
(Through hole forming process)
First, the through hole 20 is formed in the substrate 12. At this time, a resist layer is first provided on at least one of the first surface 13 and the second surface 14 of the substrate 12 before the through hole 20 is formed. After that, an opening is provided in the resist layer at a position corresponding to the through hole 20. Next, the substrate 12 is processed at the opening in the resist layer, so that the through hole 20 can be formed in the substrate 12 as shown in Fig. 4. As a method for processing the substrate 12, a dry etching method such as a reactive ion etching method or a deep digging reactive ion etching method, a wet etching method, or the like can be used.
（貫通電極及び第１導電層の形成工程）
次に、貫通孔２０の側壁２１に貫通電極２２を形成する。本実施の形態においては、貫通電極２２と同時に、基板１２の第１面１３上に第１面第１導電層３１を形成し、基板１２の第２面１４上に第２面第１導電層４１を形成する。
(Process of forming through electrode and first conductive layer)
Next, the through electrode 22 is formed on the side wall 21 of the through hole 20. In the present embodiment, simultaneously with the through electrode 22, the first surface first conductive layer 31 is formed on the first surface 13 of the substrate 12, and the second surface first conductive layer 41 is formed on the second surface 14 of the substrate 12.
この際、まず、図５に示すように、第１面１３、第２面１４及び貫通孔２０の側壁２１上に、酸化亜鉛を含む下地金属層２２１を形成する。本実施の形態では、ゾルゲル法によって下地金属層２２１が形成される。次いで、図６に示すように、下地金属層２２１上に部分的にレジスト層３７を形成する。続いて、図７に示すように、下地金属層２２１上に銅を含む被覆金属層２２２を形成する。本実施の形態では、被覆金属層２２２が無電解めっき処理によって形成される。これにより、第１面１３、第２面１４及び貫通孔２０の側壁２１上に、第１シード層２２Ｓが形成される。 At this time, first, as shown in FIG. 5, a base metal layer 221 containing zinc oxide is formed on the first surface 13, the second surface 14, and the sidewall 21 of the through hole 20. In this embodiment, the base metal layer 221 is formed by a sol-gel method. Next, as shown in FIG. 6, a resist layer 37 is partially formed on the base metal layer 221. Next, as shown in FIG. 7, a coating metal layer 222 containing copper is formed on the base metal layer 221. In this embodiment, the coating metal layer 222 is formed by electroless plating. As a result, a first seed layer 22S is formed on the first surface 13, the second surface 14, and the sidewall 21 of the through hole 20.
なお、ゾルゲル法によって酸化亜鉛を含む下地金属層２２１を形成する場合、例えば、酢酸亜鉛二水和物、酢酸プラセオジム、ジエタノールアミンを含むエタノール溶液を用いたゾルゲル法により下地金属層２２１を形成することができる。 When forming the base metal layer 221 containing zinc oxide by the sol-gel method, the base metal layer 221 can be formed by the sol-gel method using, for example, an ethanol solution containing zinc acetate dihydrate, praseodymium acetate, and diethanolamine.
続いて、図８に示すように、第１シード層２２Ｓ上に銅を含む第１めっき層２２Ｐを形成する。第１めっき層２２Ｐは、電解めっきにより形成される。次いで、図９に示すように、レジスト層３７を除去する。また、下地金属層２２１のうちレジスト層３７によって覆われていた部分を、例えばウェットエッチングにより除去する。このようにして、基板１２に、所望のパターンの第１面第１導電層３１、第２面第１導電層４１及び貫通電極２２が形成される。これにより、第２面第１導電層４１と、第２面第１導電層４１に接続された貫通電極２２と、貫通電極２２に接続された第１面第１導電層３１とを備えるインダクタ１６を構成することができる。 Next, as shown in FIG. 8, a first plating layer 22P containing copper is formed on the first seed layer 22S. The first plating layer 22P is formed by electrolytic plating. Next, as shown in FIG. 9, the resist layer 37 is removed. In addition, the portion of the base metal layer 221 that was covered by the resist layer 37 is removed, for example, by wet etching. In this way, the first surface first conductive layer 31, the second surface first conductive layer 41, and the through electrode 22 of the desired pattern are formed on the substrate 12. This makes it possible to configure an inductor 16 that includes the second surface first conductive layer 41, the through electrode 22 connected to the second surface first conductive layer 41, and the first surface first conductive layer 31 connected to the through electrode 22.
なお、下地金属層２２１と被覆金属層２２２との間にパラジウムを設ける場合には、下地金属層２２１の表面にパラジウムを付着させる工程が実施される。この場合、パラジウムを含む触媒溶液の中に、下地金属層２２１が設けられた基板１２が浸漬される。なお、下地金属層２２１上に被覆金属層２２２を無電解めっき処理に形成する際に、被覆金属層２２２の析出が促進するのであれば、下地金属層２２１と被覆金属層２２２との間に付着させる物質は、パラジウムに限られることはない。 When palladium is provided between the base metal layer 221 and the coating metal layer 222, a process of adhering palladium to the surface of the base metal layer 221 is carried out. In this case, the substrate 12 on which the base metal layer 221 is provided is immersed in a catalyst solution containing palladium. When forming the coating metal layer 222 on the base metal layer 221 by electroless plating, the material to be adhered between the base metal layer 221 and the coating metal layer 222 is not limited to palladium, as long as the deposition of the coating metal layer 222 is promoted.
（第１面第１無機層の形成工程）
次に、図１０に示すように、第１面第１導電層３１上に第１面第１無機層３２をパターニングした状態で形成する。この際、まず、第１面第１導電層３１、第２面第１導電層４１等が設けられた基板１２の全域に、まず、第１面第１無機層３２を例えばプラズマＣＶＤ、スパッタリング等で形成し、その後、第１面第１無機層３２をエッチングによりパターニングしてもよい。
(Step of forming first inorganic layer on first surface)
10, the first-surface first inorganic layer 32 is formed in a patterned state on the first-surface first conductive layer 31. In this case, the first-surface first inorganic layer 32 may first be formed by, for example, plasma CVD, sputtering, or the like over the entire area of the substrate 12 on which the first-surface first conductive layer 31, the second-surface first conductive layer 41, etc. are provided, and then the first-surface first inorganic layer 32 may be patterned by etching.
（第１面第２導電層の形成工程）
次に、第１面第１無機層３２の一部分上に第１面第２導電層３３を形成する。この際、まず、図１１に示すように、第１面第１無機層３２等が設けられた基板１２の全域にチタンを含む下地金属層３３１を形成する。本実施の形態では、下地金属層３３１がスパッタリングにより形成される。次いで、図１２に示すように、下地金属層３３１によって覆われた基板１２の全域に銅を含む被覆金属層３３２を形成する。本実施の形態では、被覆金属層３３２もスパッタリングにより形成される。これにより、パターニングされる前の下地金属層３３１及び被覆金属層３３２を有する第２シード層３３Ｓが形成される。
(Step of forming first surface second conductive layer)
Next, the first-surface second conductive layer 33 is formed on a portion of the first-surface first inorganic layer 32. At this time, first, as shown in FIG. 11, a base metal layer 331 containing titanium is formed on the entire area of the substrate 12 on which the first-surface first inorganic layer 32 and the like are provided. In this embodiment, the base metal layer 331 is formed by sputtering. Next, as shown in FIG. 12, a coating metal layer 332 containing copper is formed on the entire area of the substrate 12 covered by the base metal layer 331. In this embodiment, the coating metal layer 332 is also formed by sputtering. As a result, a second seed layer 33S having the base metal layer 331 and the coating metal layer 332 before patterning is formed.
続いて、図１３に示すように、第２シード層３３Ｓにおいて第２めっき層３３Ｐが形成されることが予定される位置にレジスト層３８が形成される。次いで、図１４に示すように、第２シード層３３Ｓのうちのレジスト層３８によって覆われていない部分が除去される。この際、まず、被覆金属層３３２のうちのレジスト層３８によって覆われていない部分がエッチング液によりエッチングされる。その後、下地金属層３３１のうちのレジスト層３８によって覆われていない部分がエッチング液によりエッチングされる。銅を含む被覆金属層３３２をエッチングするエッチング液としては、例えばメルテックス社製のＣＵ－３９３０が使用され得る。また、チタンを含む下地金属層３３１をエッチングするエッチング液としては、例えばメルテックス社製のＴＩ－３９９１が使用され得る。 Next, as shown in FIG. 13, a resist layer 38 is formed in the second seed layer 33S at a position where the second plating layer 33P is to be formed. Next, as shown in FIG. 14, the portion of the second seed layer 33S that is not covered by the resist layer 38 is removed. At this time, first, the portion of the coating metal layer 332 that is not covered by the resist layer 38 is etched with an etching solution. Then, the portion of the base metal layer 331 that is not covered by the resist layer 38 is etched with an etching solution. For example, CU-3930 manufactured by Meltex Corporation can be used as an etching solution for etching the coating metal layer 332 containing copper. Also, for example, TI-3991 manufactured by Meltex Corporation can be used as an etching solution for etching the base metal layer 331 containing titanium.
上述のように被覆金属層３３２をエッチングした後の基板１２においては、第２シード層３３Ｓの下地金属層３３１が、第１シード層２２Ｓの下地金属層２２１の端部と直接的に結合した状態となる。そのため、第２シード層３３Ｓの下地金属層３３１をエッチングする際に使用するエッチング液に対し、第１シード層２２Ｓの下地金属層２２１が耐食性を有していない場合には、下地金属層２２１がサイドエッチングされる状況が生じ得る。しかしながら、本実施の形態では、上述したように下地金属層２２１が、第２シード層３３Ｓの下地金属層３３１をエッチングするエッチング液に対して耐食性を有する材料から形成されている。これにより、第２シード層３３Ｓの下地金属層３３１のエッチングの際に、第１シード層２２Ｓの下地金属層２２１に欠落が生じることが抑制される。 As described above, in the substrate 12 after etching the coating metal layer 332, the base metal layer 331 of the second seed layer 33S is directly bonded to the end of the base metal layer 221 of the first seed layer 22S. Therefore, if the base metal layer 221 of the first seed layer 22S does not have corrosion resistance to the etching solution used to etch the base metal layer 331 of the second seed layer 33S, the base metal layer 221 may be side-etched. However, in this embodiment, as described above, the base metal layer 221 is formed from a material that is corrosion-resistant to the etching solution that etches the base metal layer 331 of the second seed layer 33S. This prevents the base metal layer 221 of the first seed layer 22S from being chipped when the base metal layer 331 of the second seed layer 33S is etched.
次いで、図１５に示すように、レジスト層３８が除去される。その後、図１６に示すように、第２シード層３３Ｓ上に、電解めっき処理により第２めっき層３３Ｐが形成される。このようにして、第１面第２導電層３３が形成される。これにより、第１面第１導電層３１と、第１面第１導電層３１上の第１面第１無機層３２と、第１面第１無機層３２上の第１面第２導電層３３と、を備えるキャパシタ１５を構成することができる。 Next, as shown in FIG. 15, the resist layer 38 is removed. After that, as shown in FIG. 16, a second plating layer 33P is formed on the second seed layer 33S by electrolytic plating. In this manner, the first-surface second conductive layer 33 is formed. This makes it possible to form a capacitor 15 including the first-surface first conductive layer 31, the first-surface first inorganic layer 32 on the first-surface first conductive layer 31, and the first-surface second conductive layer 33 on the first-surface first inorganic layer 32.
その後は、図１７に示すように、第１面第２導電層３３の一部分上及び第１面第１無機層３２の一部分上に第１面第１被覆有機層３４を所望のパターンで形成する。次いで、第２面第１導電層４１の一部分上及び基板１２の第２面１４の一部分上に第２面第１被覆有機層４３を所望のパターンで形成する。以降は、第１面第３導電層３５及び第１面第２被覆有機層３６が順次形成され、実装基板１０が形成される。 After that, as shown in FIG. 17, the first-surface first coating organic layer 34 is formed in a desired pattern on a portion of the first-surface second conductive layer 33 and on a portion of the first-surface first inorganic layer 32. Next, the second-surface first coating organic layer 43 is formed in a desired pattern on a portion of the second-surface first conductive layer 41 and on a portion of the second surface 14 of the substrate 12. Thereafter, the first-surface third conductive layer 35 and the first-surface second coating organic layer 36 are formed in sequence to form the mounting substrate 10.
以上に説明した本実施の形態においては、基板１２と、第１面第１導電層３１と、絶縁層としての第１面第１無機層３２と、第１面第２導電層３３とがこの順で積層される。第１面第１導電層３１は、第１シード層２２Ｓと第１めっき層２２Ｐとを有し、第１シード層２２Ｓ及び第１めっき層２２Ｐはこの順で基板１２に積層されており、第１面第２導電層３３は、第２シード層３３Ｓと第２めっき層３３Ｐとを有し、第２シード層３３Ｓ及び第２めっき層３３Ｐはこの順で第１面第１無機層３２に積層されている。そして、第１シード層２２Ｓは、第２シード層３３Ｓをエッチングするエッチング液に対して耐食性を有する材料を含む。 In the present embodiment described above, the substrate 12, the first surface first conductive layer 31, the first surface first inorganic layer 32 as an insulating layer, and the first surface second conductive layer 33 are laminated in this order. The first surface first conductive layer 31 has a first seed layer 22S and a first plating layer 22P, and the first seed layer 22S and the first plating layer 22P are laminated in this order on the substrate 12, and the first surface second conductive layer 33 has a second seed layer 33S and a second plating layer 33P, and the second seed layer 33S and the second plating layer 33P are laminated in this order on the first surface first inorganic layer 32. The first seed layer 22S contains a material that is corrosion resistant to the etching solution that etches the second seed layer 33S.
これにより、第２シード層３３Ｓの一部が、第１面第１導電層３１の側とは反対側の第１面第１無機層３２の面上に残存するように第２シード層３３Ｓの下地金属層３３１をエッチング液によりエッチングする際に、第１シード層２２Ｓの下地金属層２２１に欠落が生じることが抑制される。そのため、本実施の形態によれば、導電層の不所望な欠落が抑制された実装基板１０を提供することが可能となる。なお、本実施の形態では、第１シード層２２Ｓ及び第２シード層３３Ｓが２つの層を有するが、これら各シード層は、単層であってもよい。また、本実施の形態では、貫通孔２０内に貫通電極２２が設けられるが、基板１２に凹上の孔を形成し、この孔内に電極部が設けられ、これが導電層に接続されてもよい。 This prevents the occurrence of chipping in the undercoat metal layer 221 of the first seed layer 22S when the undercoat metal layer 331 of the second seed layer 33S is etched with an etching solution so that a part of the second seed layer 33S remains on the surface of the first inorganic layer 32 of the first surface opposite to the side of the first conductive layer 31 of the first surface. Therefore, according to this embodiment, it is possible to provide a mounting substrate 10 in which undesired chipping of the conductive layer is suppressed. In this embodiment, the first seed layer 22S and the second seed layer 33S have two layers, but each of these seed layers may be a single layer. In this embodiment, the through electrode 22 is provided in the through hole 20, but a concave hole may be formed in the substrate 12, an electrode portion may be provided in this hole, and this may be connected to the conductive layer.
（酸化亜鉛を含む下地金属層の有用性に関する確認試験）
ところで、本実施の形態では、上述したように、第１シード層２２Ｓの下地金属層２２１が酸化亜鉛を含み、且つ、ゾルゲル法により形成される。この場合の有用性について、実験例１～３を例に挙げて以下に説明する。
(Confirmation test on the usefulness of the base metal layer containing zinc oxide)
In the present embodiment, as described above, the base metal layer 221 of the first seed layer 22S contains zinc oxide and is formed by a sol-gel method. The usefulness of this case will be described below with reference to Experimental Examples 1 to 3.
実験例１では、酸化亜鉛を含む第１シード層２２Ｓの下地金属層２２１をゾルゲル法によって形成し、銅を含む被覆金属層２２２を無電解めっき処理により形成した。このように形成された第１シード層２２Ｓ上に第１めっき層２２Ｐを電解めっき処理により形成し、貫通電極２２と第１面第１導電層３１とを形成した。この状態において、密着強度、微細配線再現性、ピンホールの発生状況、及び導通状態についての確認試験を行った。 In Experimental Example 1, the base metal layer 221 of the first seed layer 22S containing zinc oxide was formed by a sol-gel method, and the coating metal layer 222 containing copper was formed by electroless plating. The first plating layer 22P was formed on the first seed layer 22S thus formed by electrolytic plating, and the through electrode 22 and the first surface first conductive layer 31 were formed. In this state, confirmation tests were performed on the adhesion strength, fine wiring reproducibility, pinhole occurrence status, and electrical continuity state.
実験例２では、チタンを含む第１シード層２２Ｓの下地金属層２２１をスパッタリングにより形成した。その後、実施例１と同様の処理で、貫通電極及びこれに接続される導電層を形成した。そして、この状態において、実験例１と同様に、密着強度、微細配線再現性、ピンホールの発生状況、及び導通状態についての確認試験を行った。 In Experimental Example 2, the base metal layer 221 of the first seed layer 22S containing titanium was formed by sputtering. After that, a through electrode and a conductive layer connected thereto were formed by the same process as in Example 1. Then, in this state, confirmation tests were performed on the adhesion strength, fine wiring reproducibility, pinhole occurrence, and electrical continuity, as in Experimental Example 1.
実験例３では、第１シード層２２Ｓの下地金属層２２１に相当する層を設けずに、銅を含むシード層を無電解めっき処理により形成した後、電解めっきにより銅を含むめっき層を形成し、貫通電極及びこれに接続される導電層を形成した。そして、この状態において、実験例１と同様に、密着強度、微細配線再現性、ピンホールの発生状況、及び導通状態についての確認試験を行った。 In Experimental Example 3, a copper-containing seed layer was formed by electroless plating without providing a layer equivalent to the base metal layer 221 of the first seed layer 22S, and then a copper-containing plating layer was formed by electrolytic plating to form a through electrode and a conductive layer connected thereto. In this state, similar to Experimental Example 1, confirmation tests were performed on the adhesion strength, fine wiring reproducibility, pinhole occurrence, and electrical continuity.
各実験例では、基板１２がガラス基板である。また、第１面第１導電層３１が８μｍの線幅で形成されている。 In each experimental example, the substrate 12 is a glass substrate. Also, the first surface first conductive layer 31 is formed with a line width of 8 μm.
密着強度の確認試験では、第１面第１導電層３１を、インストロン型引張り試験機で、引っ張り試験を行い、各導電層が剥離された際の力を計測した。 In a test to confirm the adhesion strength, a tensile test was performed on the first conductive layer 31 on the first surface using an Instron tensile tester, and the force at which each conductive layer was peeled off was measured.
微細配線再現性の確認試験では、このように微細に形成された第１面第１導電層３１が剥がれているか否か及び外観不良があるか否かを顕微鏡で観察した。 In the test to confirm the reproducibility of fine wiring, the first surface first conductive layer 31, which was formed finely in this way, was observed under a microscope to see whether it had peeled off or whether there was any appearance defect.
ピンホールの発生状況の確認試験では、第１面第１導電層３１にピンホールが発生しているか否かを顕微鏡で観察した。 In the test to check for pinhole occurrence, the first conductive layer 31 on the first surface was observed under a microscope to see if pinholes had occurred.
導通状態の確認試験では、各実験例において、１００個の貫通電極を経由したオープンショートテストにより、導通状態を確認した。 In the test to confirm the continuity, in each experimental example, an open/short test was performed via 100 through electrodes to confirm the continuity.
各確認試験の結果は、以下の表１の通りである。 The results of each confirmation test are as shown in Table 1 below.
以上の確認試験では下地金属層２２１が酸化亜鉛を含み、且つ、ゾルゲル法により形成された場合に、特に有用であることが確認された。特に実験例１が、実験例２及び３に対して導通状態が良好であるのは、ゾルゲル法によって下地金属層２２１が形成されることで、貫通孔２０内の第１シード層２２Ｓの断線が効果的に抑制されていることが理由であるものと推認される。そのため、貫通電極２２を形成する場合には、酸化亜鉛を含む下地金属層２２１をゾルゲル法で形成することが特に有用であると言える。また、実験例１及び２では、剥離強度が６Ｎ／ｍであるが、この数値は剥離強度として十分に高い値である。 The above confirmation tests confirmed that it is particularly useful when the base metal layer 221 contains zinc oxide and is formed by the sol-gel method. In particular, it is presumed that the reason why the conductive state of Experimental Example 1 is better than that of Experimental Examples 2 and 3 is that the base metal layer 221 is formed by the sol-gel method, which effectively suppresses disconnection of the first seed layer 22S in the through hole 20. Therefore, when forming the through electrode 22, it can be said that it is particularly useful to form the base metal layer 221 containing zinc oxide by the sol-gel method. Also, in Experimental Examples 1 and 2, the peel strength is 6 N/m, which is a sufficiently high value for the peel strength.
素子搭載基板
図１８は、図１に示した実装基板１０と、実装基板１０に搭載され、貫通孔２０に設けられた貫通電極２２に電気的に接続された素子６１と、を備える素子搭載基板６０の一例を示す断面図である。素子６１は、ロジックＩＣやメモリＩＣ等のＬＳＩチップである。また、素子６１は、ＭＥＭＳ(Micro Electro Mechanical Systems)チップであってもよい。ＭＥＭＳチップとは、機械要素部品、センサ、アクチュエータ、電子回路等が１つの基板上に集積化された電子デバイスである。図１８に示すように、素子６１は、実装基板１０の第１面第３導電層３５等の導電層に電気的に接続された端子６２を有する。
18 is a cross-sectional view showing an example of an element mounting board 60 including the mounting board 10 shown in FIG. 1 and an element 61 mounted on the mounting board 10 and electrically connected to the through electrode 22 provided in the through hole 20. The element 61 is an LSI chip such as a logic IC or a memory IC. The element 61 may also be a MEMS (Micro Electro Mechanical Systems) chip. The MEMS chip is an electronic device in which mechanical components, sensors, actuators, electronic circuits, and the like are integrated on one substrate. As shown in FIG. 18, the element 61 has a terminal 62 electrically connected to a conductive layer such as the third conductive layer 35 on the first surface of the mounting board 10.
実装基板が搭載される製品の例
図１９は、本開示の実施形態に係る実装基板１０が搭載され得る製品の例を示す図である。本開示の実施形態に係る実装基板１０は、様々な製品において利用され得る。例えば、ノート型パーソナルコンピュータ１１０、タブレット端末１２０、携帯電話１３０、スマートフォン１４０、デジタルビデオカメラ１５０、デジタルカメラ１６０、デジタル時計１７０、サーバ１８０等に搭載される。
19 is a diagram showing an example of a product on which the mounting board 10 according to the embodiment of the present disclosure can be mounted. The mounting board 10 according to the embodiment of the present disclosure can be used in various products. For example, the mounting board 10 is mounted in a notebook personal computer 110, a tablet terminal 120, a mobile phone 130, a smartphone 140, a digital video camera 150, a digital camera 160, a digital clock 170, a server 180, and the like.
１０…実装基板
１２…基板
１３…第１面
１４…第２面
２０…貫通孔
２２…貫通電極
２２Ｓ…第１シード層
２２Ｐ…第１めっき層
２２１…下地金属層
２２２…被覆金属層
３１…第１面第１導電層
３２…第１面第１無機層
３３…第１面第２導電層
３３Ｓ…第２シード層
３３Ｐ…第２めっき層
３３１…下地金属層
３３２…被覆金属層
10... mounting substrate 12... substrate 13... first surface 14... second surface 20... through hole 22... through electrode 22S... first seed layer 22P... first plating layer 221... base metal layer 222... coating metal layer 31... first surface first conductive layer 32... first surface first inorganic layer 33... first surface second conductive layer 33S... second seed layer 33P... second plating layer 331... base metal layer 332... coating metal layer
Claims (1)
前記第１導電層は、第１シード層と第１めっき層とを有し、前記第１シード層及び前記第１めっき層はこの順で前記基板に積層されており、
前記第２導電層は、第２シード層と第２めっき層とを有し、前記第２シード層及び前記第２めっき層はこの順で前記絶縁層に積層されており、
前記第１シード層は、前記第２シード層をエッチングするエッチング液に対して耐食性を有する材料を含み、
前記第１めっき層は、前記絶縁層に接する、実装基板。 A substrate, a first conductive layer, an insulating layer, and a second conductive layer are laminated in this order;
the first conductive layer has a first seed layer and a first plating layer, the first seed layer and the first plating layer being laminated in this order on the substrate;
the second conductive layer has a second seed layer and a second plating layer, the second seed layer and the second plating layer being laminated in this order on the insulating layer;
the first seed layer includes a material that is corrosion resistant to an etching solution that etches the second seed layer;
The first plating layer is in contact with the insulating layer.
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