JP2024067299A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】ＩＧＢＴ領域とダイオード領域を含む半導体基板を備える半導体装置において、ＩＧＢＴ構造がターンオフしたときの耐量を向上させる技術を提供する。【解決手段】半導体装置１は、ＩＧＢＴ領域２０Ａに位置する複数のトレンチゲート５０と、ダイオード領域２０Ｂに位置する複数の第１ダミートレンチ６０と、ＩＧＢＴ領域とダイオード領域の境界部２０Ｃに位置する複数の第２ダミートレンチ７０と、を備えている。複数の第２ダミートレンチの各々は、ＩＧＢＴ領域とダイオード領域を結ぶ方向に沿って相互に間隔を置いて配置されている。複数の第２ダミートレンチの各々は、少なくともその一部に、複数のトレンチゲートと複数の第１ダミートレンチよりも深く形成された深部分７６を有する。【選択図】図２

Description

本明細書が開示する技術は、半導体装置とその製造方法に関する。
特許文献１には、ＩＧＢＴ（insulated gate bipolar transistor）領域とダイオード領域を含む半導体基板を備えた半導体装置が開示されている。この半導体装置では、半導体基板の上面を被覆するように上部電極が設けられており、半導体基板の下面を被覆するように下部電極が設けられている。ＩＧＢＴ領域内には、上部電極がエミッタ電極になるとともに下部電極がコレクタ電極となるように、ＩＧＢＴ構造が設けられている。ダイオード領域内には、上部電極がアノード電極になるとともに下部電極がカソード電極となるように、ダイオード構造が設けられている。ダイオード構造は、ＩＧＢＴ構造に対して逆並列に接続されており、フリーホイーリングダイオードとして動作することができる。
また、特許文献１の半導体装置では、ＩＧＢＴ領域に複数のトレンチゲートが設けられており、ダイオード領域に複数のダミートレンチが設けられている。さらに、特許文献１の半導体装置では、ＩＧＢＴ領域とダイオード領域の境界に複数のトレンチゲートと複数のダミートレンチよりも深くなるように形成された単一の境界トレンチが設けられている。境界トレンチは、ＩＧＢＴ領域からダイオード領域に向けてキャリアが流入するのを抑えるために設けられている。これにより、特許文献１の半導体装置では、ダイオード構造のリカバリー動作時の耐量が増加するとされている。
特開２０２１－１９０６５７号公報
この種の半導体装置では、ＩＧＢＴ構造がターンオフしたときの耐量を向上させる技術も必要である。本明細書は、ＩＧＢＴ構造がターンオフしたときの耐量を向上させる技術を提供する。
本明細書が開示する半導体装置は、ＩＧＢＴ領域（２０Ａ）とダイオード領域（２０Ｂ）を含む半導体基板（１０）と、前記半導体基板の下面（１０ｂ）に設けられている下部電極（４４）と、前記半導体基板の上面（１０ａ）に設けられている上部電極（４２）と、前記ＩＧＢＴ領域に位置する前記半導体基板の前記上面から深部に向けて延びている複数のトレンチゲート（５０）と、前記ダイオード領域に位置する前記半導体基板の前記上面から深部に向けて延びている複数の第１ダミートレンチ（６０）と、前記ＩＧＢＴ領域と前記ダイオード領域の境界部（２０Ｃ）に位置する前記半導体基板の前記上面から深部に向けて延びている複数の第２ダミートレンチ（７０）と、を備えてもよい。前記複数の第２ダミートレンチの各々は、前記ＩＧＢＴ領域と前記ダイオード領域を結ぶ方向に沿って相互に間隔を置いて配置されていてもよい。前記複数の第２ダミートレンチの各々は、少なくともその一部に、前記複数のトレンチゲートと前記複数の第１ダミートレンチよりも深く形成された深部分（７６）を有してもよい。この半導体装置によると、ＩＧＢＴ構造がターンオフしたときに、前記第２ダミートレンチの少なくとも一部が深く形成されているので前記第２ダミートレンチの底部で優先的にアバランシェが発生し、前記トレンチゲートの底部でのアバランシェの発生を抑制することができる。この結果、この半導体装置では、ＩＧＢＴ構造がターンオフしたときの耐量が向上する。
本明細書はまた、上記半導体装置を製造する方法を開示することができる。この製造方法は、前記半導体基板の前記上面から深部に向けて延びる複数のトレンチを形成するトレンチ形成工程であって、前記複数の第２ダミートレンチに対応する前記トレンチの少なくとも一部のトレンチ幅が、前記複数のトレンチゲートと前記複数の第１ダミートレンチに対応する前記トレンチのトレンチ幅よりも大きい、トレンチ形成工程、を備えてもよい。この製造方法によると、前記複数のトレンチゲートと前記複数の第１ダミートレンチと前記複数の第２ダミートレンチの各々に対応したトレンチを同時に形成することができる。
半導体装置のＩＧＢＴ領域とダイオード領域の平面レイアウトを模式的に示す図である。 半導体装置の１つの実施形態の特徴を示す要部断面図であり、図１のＩＩ－ＩＩ線に対応した要部断面図を模式的に示す図である。 半導体装置の１つの実施形態を具現化する１つの手法を説明するための図であり、上部電極を取り除いた状態の半導体装置の要部斜視図を模式的に示す図である。 半導体装置の１つの実施形態を具現化する１つの手法を説明するための図であり、上部電極を取り除いた状態の半導体装置の要部斜視図を模式的に示す図である。 半導体装置の１つの実施形態を具現化する１つの手法を説明するための図であり、上部電極を取り除いた状態の半導体装置の要部斜視図を模式的に示す図である。 半導体装置の他の１つの実施形態の特徴を示す要部断面図であり、図１のＩＩ－ＩＩ線に対応した要部断面図を模式的に示す図である。 半導体装置の他の１つの実施形態の特徴を示す要部断面図であり、図１のＩＩ－ＩＩ線に対応した要部断面図を模式的に示す図である。 半導体装置の他の１つの実施形態の特徴を示す要部断面図であり、図１のＩＩ－ＩＩ線に対応した要部断面図を模式的に示す図である。
以下、図面を参照し、各実施形態について説明する。各実施形態を通して共通する構成要素については共通の符号を付し、その説明を省略する。また、図示明瞭化を目的として、繰り返し配置されている構成要素については、そのうちの一部のみに符号を付すことがある。
図１に示すように、半導体装置１は、半導体基板１０を備えている。半導体基板１０は、特に限定されるものではないが、例えば炭化珪素（ＳｉＣ）基板であってもよい。なお、以下では、半導体基板１０の厚み方向をｚ方向といい、半導体基板１０の上面に平行な一方向をｘ方向といい、半導体基板１０の上面に平行かつｘ方向に直交する方向をｙ方向という。
図１に示すように、半導体基板１０は、特に限定されるものではないが、例えば２つの素子領域２０と、素子領域２０の周囲に配置されている終端領域３０と、を備えていてもよい。素子領域２０の各々は、ＩＧＢＴ領域２０Ａとダイオード領域２０Ｂに区画されている。ＩＧＢＴ領域２０Ａ内にはＩＧＢＴを構成するための構造が設けられており、ダイオード領域２０Ｂ内にはダイオードを構成するための構造が設けられている。素子領域２０の各々において、ＩＧＢＴ領域２０Ａとダイオード領域２０Ｂがｙ方向に沿って交互に配置されている。以下、ＩＧＢＴ領域２０Ａとダイオード領域２０Ｂを結ぶ方向であって、ＩＧＢＴ領域２０Ａとダイオード領域２０Ｂが交互に配置される方向をＩＧＢＴ・ダイオード方向ともいう。
図２に示すように、半導体装置１は、上部電極４２と、下部電極４４と、ＩＧＢＴ領域２０Ａに設けられている複数のトレンチゲート５０と、ダイオード領域２０Ｂに設けられている複数の第１ダミートレンチ６０と、境界部２０Ｃに設けられている複数の第２ダミートレンチ７０と、を備えている。上部電極４２は、半導体基板１０の上面１０ａを被覆するように設けられている。下部電極４４は、半導体基板１０の下面１０ｂを被覆するように設けられている。このように、半導体装置１は、縦型デバイスとして構成されている。上部電極４２は、ＩＧＢＴ構造のエミッタ電極として機能するとともにダイオード構造のアノード電極としても機能する。下部電極４４は、ＩＧＢＴ構造のコレクタ電極として機能するとともにダイオード構造のカソード電極としても機能する。
半導体装置１の半導体基板１０は、ｐ+型のコレクタ領域１１と、ｎ+型のカソード領域１２と、ｎ型領域１３と、ｐ型領域１４と、ｎ+型のエミッタ領域１５と、ｐ+型のコンタクト領域１６と、を備えている。
コレクタ領域１１は、半導体基板１０のＩＧＢＴ領域２０Ａに設けられており、半導体基板１０の下面１０ｂに露出する位置に配置されている。コレクタ領域１１は、下部電極４４にオーミック接触している。カソード領域１２は、半導体基板１０のダイオード領域２０Ｂに設けられており、半導体基板１０の下面１０ｂに露出する位置に配置されている。カソード領域１２は、下部電極４４にオーミック接触している。このように、半導体基板１０の下面１０ｂに露出する位置において、ＩＧＢＴ領域２０Ａの全体にコレクタ領域１１が設けられており、ダイオード領域２０Ｂの全体にカソード領域１２が設けられている。換言すると、半導体基板１０は、コレクタ領域１１が設けられている範囲がＩＧＢＴ領域２０Ａとして区画され、カソード領域１２が設けられている範囲がダイオード領域２０Ｂとして区画されている。
ｎ型領域１３は、ＩＧＢＴ領域２０Ａとダイオード領域２０Ｂに双方に設けられている。ｎ型領域１３は、ＩＧＢＴ領域２０Ａにおいて、コレクタ領域１１とｐ型領域１４の間に配置されており、ＩＧＢＴ構造のドリフト領域として機能する。ｎ型領域１３は、ダイオード領域２０Ｂにおいて、カソード領域１２とｐ型領域１４の間に設けられており、ダイオード構造の低濃度領域として機能する。
ｐ型領域１４は、ＩＧＢＴ領域２０Ａとダイオード領域２０Ｂに双方に設けられている。ｐ型領域１４は、ＩＧＢＴ領域２０Ａにおいて、ｎ型領域１３上に配置されており、ＩＧＢＴ構造のボディ領域として機能する。ｐ型領域１４は、ダイオード領域２０Ｂにおいて、ｎ型領域１３上に配置されており、ダイオード構造のアノード領域として機能する。
エミッタ領域１５は、ＩＧＢＴ領域２０Ａに設けられており、半導体基板１０の上面１０ａに露出する位置に分散して配置されている。エミッタ領域１５は、上部電極４２にオーミック接触している。エミッタ領域１５は、トレンチゲート５０の側面に接しており、ｐ型領域１４によってｎ型領域１３から隔てられている。ｎ型領域１３とエミッタ領域１５を隔てるｐ型領域１４であってトレンチゲート５０の側面に接する部分がチャネルとして機能する。
コンタクト領域１６は、ＩＧＢＴ領域２０Ａとダイオード領域２０Ｂに双方に設けられており、半導体基板１０の上面１０ａに露出する位置に分散して配置されている。コンタクト領域１６は、上部電極４２にオーミック接触している。ｐ型領域１４は、コンタクト領域１６を介して上部電極４２に電気的に接続されている。
複数のトレンチゲート５０は、ＩＧＢＴ領域２０Ａに位置する半導体基板１０の上層部に設けられている。複数のトレンチゲート５０の各々は、半導体基板１０を平面視したときに、ｘ方向に延びているとともにｙ方向に相互に間隔を置いて配列されている。このように、複数のトレンチゲート５０は、ストライプ状に配置されている。複数のトレンチゲート５０の各々は、半導体基板１０の上面１０ａからｐ型領域１４を貫通してｎ型領域１３に達するように形成されている。複数のトレンチゲート５０の各々は、ゲート絶縁膜５２と、ゲート絶縁膜５２によって半導体基板１０から絶縁されているゲート電極５４と、を備えている。複数のトレンチゲート５０の各々のゲート電極５４は、層間絶縁膜によって上部電極４２から絶縁されている。
複数の第１ダミートレンチ６０は、ダイオード領域２０Ｂに位置する半導体基板１０の上層部に設けられている。複数の第１ダミートレンチ６０の各々は、半導体基板１０を平面視したときに、ｘ方向に延びているとともにｙ方向に相互に間隔を置いて配列されている。このように、複数の第１ダミートレンチ６０は、ストライプ状に配置されている。複数の第１ダミートレンチ６０の各々は、半導体基板１０の上面１０ａからｐ型領域１４を貫通してｎ型領域１３に達するように形成されている。複数の第１ダミートレンチ６０の各々は、ダミー絶縁膜６２と、ダミー絶縁膜６２によって半導体基板１０から絶縁されているダミー電極６４と、を備えている。複数の第１ダミートレンチ６０の各々のダミー電極６４は、上部電極４２に電気的に接続されている。
複数の第２ダミートレンチ７０は、ＩＧＢＴ領域２０Ａとダイオード領域２０Ｂの境界部２０Ｃに位置する半導体基板１０の上層部に設けられている。ここで、境界部２０Ｃとは、ＩＧＢＴ領域２０Ａとダイオード領域２０Ｂの境界（即ち、コレクタ領域１１とカソード領域１２の境界）からＩＧＢＴ・ダイオード方向（この例ではｙ方向）に沿ってＩＧＢＴ領域２０Ａとダイオード領域２０Ｂの各々に向けて所定距離だけ広がった範囲として定義される。所定距離は、半導体基板１０の厚み方向に沿って測定されるｎ型領域１３の膜厚の１／２である。したがって、ＩＧＢＴ・ダイオード方向に沿って測定される境界部２０Ｃの幅は、ｎ型領域１３と膜厚と一致する。複数の第２ダミートレンチ７０は、この境界部２０Ｃ内の少なくとも一部の領域に配置されていればよい。この例では、複数の第２ダミートレンチ７０が、境界部２０ＣのうちＩＧＢＴ領域２０Ａとダイオード領域２０Ｂの双方に配置されている。
複数の第２ダミートレンチ７０の各々は、半導体基板１０を平面視したときに、ｘ方向に延びているとともにｙ方向に相互に間隔を置いて配列されている。このように、複数の第２ダミートレンチ７０は、ストライプ状に配置されている。複数の第２ダミートレンチ７０の各々は、半導体基板１０の上面１０ａからｐ型領域１４を貫通してｎ型領域１３に達するように形成されている。複数の第２ダミートレンチ７０の各々は、ダミー絶縁膜７２と、ダミー絶縁膜７２によって半導体基板１０から絶縁されているダミー電極７４と、を備えている。複数の第２ダミートレンチ７０の各々のダミー電極７４は、上部電極４２に電気的に接続されている。
複数の第２ダミートレンチ７０の各々の少なくとも一部は、複数のトレンチゲート５０と複数の第１ダミートレンチ６０よりも深く形成された深部分７６を有している。なお、後述するように、複数の第２ダミートレンチ７０の各々は、その全体が複数のトレンチゲート５０と複数の第１ダミートレンチ６０よりも深く構成されていてもよく、少なくとも一部が複数のトレンチゲート５０と複数の第１ダミートレンチ６０よりも深く構成されていてもよい。第２ダミートレンチ７０の全体が複数のトレンチゲート５０と複数の第１ダミートレンチ６０よりも深く構成されている例では、第２ダミートレンチ７０の全体が深部分７６で構成されているということができる。
複数の第２ダミートレンチ７０は、複数のトレンチゲート５０と複数の第１ダミートレンチ６０とは別工程で形成してもよい。しかしながら、複数の第２ダミートレンチ７０を複数のトレンチゲート５０と複数の第１ダミートレンチ６０と同一工程で形成することにより、製造コストを低減することができる。図３～図５を参照し、製造コストを低減するのに適した形態を有する複数の第２ダミートレンチ７０について説明する。
図３の例では、第２ダミートレンチ７０の全体のトレンチ幅７０Ｗが、トレンチゲート５０のトレンチ幅５０Ｗよりも大きい。なお、第１ダミートレンチ６０のトレンチ幅はトレンチゲート５０のトレンチ幅５０Ｗと同一である。このため、第２ダミートレンチ７０のトレンチ幅７０Ｗは、第１ダミートレンチ６０のトレンチ幅よりも大きい。ここで、トレンチ幅とは、トレンチの短手方向（この例ではｙ方向）の幅をいう。
半導体基板１０にトレンチを形成するとき、トレンチ幅が大きいトレンチではエッチングガスがトレンチ内に入り込み易くなり、エッチング速度が増加する。このため、単一のフォトマスクを用いた１回のエッチングでトレンチ幅が異なる複数のトレンチを形成すると、深さの異なるトレンチを作り分けることができる。したがって、図３に示す例の半導体装置１の製造方法は、半導体基板１０上にフォトマスクを成膜するステップと、ドライエッチングによりフォトマスクの開口から露出する半導体基板１０の上層部に複数のトレンチを形成するステップと、を含むトレンチ形成工程を備えている。フォトマスクは、複数の第２ダミートレンチ７０に対応するトレンチのトレンチ幅が複数のトレンチゲート５０と複数の第１ダミートレンチ６０に対応するトレンチのトレンチ幅よりも大きくなるようにパターニングされる。これにより、単一のフォトマスクを用いた１回のエッチングによって複数の第２ダミートレンチ７０に対応するトレンチの深さを複数のトレンチゲート５０と複数の第１ダミートレンチ６０に対応するトレンチの深さよりも大きくすることができる。
図３の例では、複数の第２ダミートレンチ７０の各々は、長手方向のいずれの位置におけるトレンチ幅も複数のトレンチゲート５０と複数の第１ダミートレンチ６０の各々のトレンチ幅よりも大きく形成されていた。これにより、複数の第２ダミートレンチ７０の各々は、その全体が複数のトレンチゲート５０と複数の第１ダミートレンチ６０よりも深くなるように構成されていた。この例に代えて、図４に示す例では、複数の第２ダミートレンチ７０の各々は、長手方向の一部の位置におけるトレンチ幅が複数のトレンチゲート５０と複数の第１ダミートレンチ６０の各々のトレンチ幅よりも大きく形成されている。これにより、複数の第２ダミートレンチ７０の各々は、その長手方向の一部の位置に対応した部分が複数のトレンチゲート５０と複数の第１ダミートレンチ６０よりも深くなるように構成されている。図４の例では、複数の第２ダミートレンチ７０の各々の一部に深部分７６が形成され、それら深部分７６が境界部２０Ｃ内に分散して配置されている。図４の例も、単一のフォトマスクを用いた１回のエッチングによって深部分７６に対応するトレンチの深さを複数のトレンチゲート５０と複数の第１ダミートレンチ６０に対応するトレンチの深さよりも大きくすることができる。
図５の例では、ＩＧＢＴ・ダイオード方向に隣り合う第２ダミートレンチ７０の間に複数の連結ダミートレンチ８０が設けられている。複数の連結ダミートレンチ８０の各々は、半導体基板１０を平面視したときに、ｙ方向に延びているとともにｘ方向に相互に間隔を置いて配列されている。また、複数の連結ダミートレンチ８０の各々は、半導体基板１０の上面からｐ型領域１４を貫通してｎ型領域１３に達するように形成されている。複数の連結ダミートレンチ８０の各々は、ダミー絶縁膜８２と、ダミー絶縁膜８２によって半導体基板１０から絶縁されているダミー電極８４と、を備えている。複数の連結ダミートレンチ８０の各々のダミー電極８４は、上部電極４２に電気的に接続されている。
複数の連結ダミートレンチ８０の各々は、その両端が隣り合う第２ダミートレンチ７０の各々に連結している。連結ダミートレンチ８０が第２ダミートレンチ７０に連結する部分に、深部分７６が形成され、それら深部分７６が境界部２０Ｃ内に分散して配置されている。図５の例も、単一のフォトマスクを用いた１回のエッチングによって複数のトレンチゲート５０と複数の第１ダミートレンチ６０と複数の第２ダミートレンチ７０と複数の連結ダミートレンチ８０の各々に対応するトレンチが同時に形成される。連結ダミートレンチ８０が第２ダミートレンチ７０に連結する部分では、トレンチの実効的なトレンチ幅が大きくなる。このため、図５の例も、単一のフォトマスクを用いた１回のエッチングによって深部分７６に対応するトレンチの深さを複数のトレンチゲート５０と複数の第１ダミートレンチ６０に対応するトレンチの深さよりも大きくすることができる。
次に、半導体装置１の動作について説明する。ＩＧＢＴ構造が動作するモードでは、下部電極４４が上部電極４２よりも高い電位となるように、下部電極４４と上部電極４２の間に電圧が印加される。このＩＧＢＴ構造が動作するモードでは、ゲート電極５４と上部電極４２の間の電圧が閾値電圧よりも高くなると、トレンチゲート５０の側面に接するｐ型領域１４にチャネルが形成され、そのチャネルを介してエミッタ領域１５からｎ型領域１３に電子キャリアが注入される。一方、コレクタ領域１１からｎ型領域１３に正孔キャリアが注入される。これにより、ＩＧＢＴ構造がオンとなる。ゲート電極５４と上部電極４２の間の電圧が閾値電圧よりも小さくなると、トレンチゲート５０の側面のチャネルが消失し、ＩＧＢＴ領域２０ＡのＩＧＢＴ構造がオフとなる。このように、ＩＧＢＴ構造が動作するモードでは、トレンチゲート５０のゲート電極５４の電位に応じてＩＧＢＴ構造のオンとオフが制御される。
ダイオード構造が動作するモードは、上部電極４２が下部電極４４よりも高い電位となるように、下部電極４４と上部電極４２の間に電圧が印加される。このダイオード構造が動作するモードでは、ゲート電極５４が上部電極４２の電位に設定されており、トレンチゲート５０の側面のチャネルは消失している。ダイオード構造が動作するモードでは、上部電極４２が下部電極４４よりも高い電位となっているので、ｐ型領域１４とｎ型領域１３とカソード領域１２で構成されるｐｎダイオードを介して還流電流が流れる。
上記したＩＧＢＴ構造が動作するモードにおいて、ＩＧＢＴ構造がターンオフすると、ｎ型領域１３に残留する正孔キャリアが誘導性負荷の高電圧によって高エネルギーとなり、正孔キャリアが上部電極４２に排出される過程でアバランシェを引き起こすことがある。半導体装置１では、第２ダミートレンチ７０の少なくとも一部が深く形成されているので、第２ダミートレンチ７０の底部で優先的にアバランシェが発生し、トレンチゲート５０の底部でのアバランシェの発生を抑制することができる。特に、半導体装置１では、複数の第２ダミートレンチが境界部２０ＣにおいてＩＧＢＴ・ダイオード方向に沿って間隔を置いて配置されている。このため、半導体装置１では、ＩＧＢＴ領域２０Ａとダイオード領域２０Ｂの境界近傍に残留する正孔キャリアが排出される経路に第２ダミートレンチ７０が確実に配置されている。これにより、半導体装置１では、境界部２０Ｃにおいてアバランシェを優先的に発生させることができ、トレンチゲート５０の底部でのアバランシェの発生を抑制することができる。この結果、アバランシェによるトレンチゲート５０の破壊が抑制されるので、半導体装置１では、ＩＧＢＴ構造がターンオフするときの耐量が向上する。
以下、他の実施形態の半導体装置について説明する。これら実施形態の半導体装置も上記した半導体装置１と同様の作用効果を有することができる。
図６の半導体装置２では、境界部２０ＣのうちＩＧＢＴ領域２０Ａに第２ダミートレンチ７０が偏在して配置されており、境界部２０Ｃのうちダイオード領域２０Ｂに第１ダミートレンチ６０が設けられている。
図７の半導体装置３では、境界部２０Ｃのうちダイオード領域２０Ｂに第２ダミートレンチ７０が偏在して配置されており、境界部２０ＣのうちＩＧＢＴ領域２０Ａにトレンチゲート５０が設けられている。
図６と図７の例に示すように、境界部２０Ｃには第２ダミートレンチ７０のみが設けられている必要はなく、境界部２０Ｃにはトレンチゲート５０と第１ダミートレンチ６０が必要に応じて設けられていてもよい。複数の第２ダミートレンチ７０が境界部２０Ｃ内の少なくとも一部に設けられていれば、上記した半導体装置１と同様の作用効果を有することができる。
また、複数の第２ダミートレンチ７０は、トレンチゲート５０と第１ダミートレンチ６０の間に配置されていてもよいし、トレンチゲート５０と第１ダミートレンチ６０の間に配置されていなくてもよい。例えば、図８に示すように、境界部２０Ｃに隣接するＩＧＢＴ領域２０Ａに第１ダミートレンチ６０が設けられていてもよい。
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。
（特徴１）
ＩＧＢＴ領域（２０Ａ）とダイオード領域（２０Ｂ）を含む半導体基板（１０）と、
前記半導体基板の下面（１０ｂ）に設けられている下部電極（４４）と、
前記半導体基板の上面（１０ａ）に設けられている上部電極（４２）と、
前記ＩＧＢＴ領域に位置する前記半導体基板の前記上面から深部に向けて延びている複数のトレンチゲート（５０）と、
前記ダイオード領域に位置する前記半導体基板の前記上面から深部に向けて延びている複数の第１ダミートレンチ（６０）と、
前記ＩＧＢＴ領域と前記ダイオード領域の境界部（２０Ｃ）に位置する前記半導体基板の前記上面から深部に向けて延びている複数の第２ダミートレンチ（７０）と、を備えており、
前記複数の第２ダミートレンチの各々は、前記ＩＧＢＴ領域と前記ダイオード領域を結ぶ方向に沿って相互に間隔を置いて配置されており、
前記複数の第２ダミートレンチの各々は、少なくともその一部に、前記複数のトレンチゲートと前記複数の第１ダミートレンチよりも深く形成された深部分（７６）を有する、半導体装置。
（特徴２）
前記複数の第２ダミートレンチは、前記複数のトレンチゲートと前記複数の第１ダミートレンチの間に設けられている、特徴１に記載の半導体装置。
（特徴３）
前記複数の第２ダミートレンチのうち一部の第２ダミートレンチは、前記境界部のうち前記ＩＧＢＴ領域に配置されており、
前記複数の第２ダミートレンチのうち他の第２ダミートレンチは、前記境界部のうち前記ダイオード領域に配置されている、特徴１又は２に記載の半導体装置。
（特徴４）
前記複数の第２ダミートレンチの各々は、その全体が前記複数のトレンチゲートと前記複数の第１ダミートレンチよりも深くなるように構成されている、特徴１～３のいずれか１つに記載の半導体装置。
（特徴５）
前記複数の第２ダミートレンチの各々は、その一部が前記複数のトレンチゲートと前記複数の第１ダミートレンチよりも深くなるように構成されている、特徴１～３のいずれか１つに記載の半導体装置。
（特徴６）
前記複数の第２ダミートレンチの各々の前記深部分は、前記複数のトレンチゲートと前記複数の第１ダミートレンチのトレンチ幅よりも広いトレンチ幅を有する、請求項１～５のいずれか１つに記載の半導体装置。
（特徴７）
隣り合う第２ダミートレンチの間を伸びている連結ダミートレンチ（８０）をさらに備えており、
前記複数の第２ダミートレンチの各々の前記深部分は、前記連結ダミートレンチと連結する部分に位置する、特徴５に記載の半導体装置。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１，２，３：半導体装置、 １０：半導体基板、 ２０Ａ：ＩＧＢＴ領域、 ２０Ｂ：ダイオード領域、 ２０Ｃ：境界部、 ５０：トレンチゲート、 ６０：第１ダミートレンチ、 ７０：第２ダミートレンチ、 ８０：連結ダミートレンチ

Claims (8)

  1. ＩＧＢＴ領域（２０Ａ）とダイオード領域（２０Ｂ）を含む半導体基板（１０）と、
    前記半導体基板の下面（１０ｂ）に設けられている下部電極（４４）と、
    前記半導体基板の上面（１０ａ）に設けられている上部電極（４２）と、
    前記ＩＧＢＴ領域に位置する前記半導体基板の前記上面から深部に向けて延びている複数のトレンチゲート（５０）と、
    前記ダイオード領域に位置する前記半導体基板の前記上面から深部に向けて延びている複数の第１ダミートレンチ（６０）と、
    前記ＩＧＢＴ領域と前記ダイオード領域の境界部（２０Ｃ）に位置する前記半導体基板の前記上面から深部に向けて延びている複数の第２ダミートレンチ（７０）と、を備えており、
    前記複数の第２ダミートレンチの各々は、前記ＩＧＢＴ領域と前記ダイオード領域を結ぶ方向に沿って相互に間隔を置いて配置されており、
    前記複数の第２ダミートレンチの各々は、少なくともその一部に、前記複数のトレンチゲートと前記複数の第１ダミートレンチよりも深く形成された深部分（７６）を有する、半導体装置。
  2. 前記複数の第２ダミートレンチは、前記複数のトレンチゲートと前記複数の第１ダミートレンチの間に設けられている、請求項１に記載の半導体装置。
  3. 前記複数の第２ダミートレンチのうち一部の第２ダミートレンチは、前記境界部のうち前記ＩＧＢＴ領域に配置されており、
    前記複数の第２ダミートレンチのうち他の第２ダミートレンチは、前記境界部のうち前記ダイオード領域に配置されている、請求項１に記載の半導体装置。
  4. 前記複数の第２ダミートレンチの各々は、その全体が前記複数のトレンチゲートと前記複数の第１ダミートレンチよりも深くなるように構成されている、請求項１に記載の半導体装置。
  5. 前記複数の第２ダミートレンチの各々は、その一部が前記複数のトレンチゲートと前記複数の第１ダミートレンチよりも深くなるように構成されている、請求項１に記載の半導体装置。
  6. 前記複数の第２ダミートレンチの各々の前記深部分は、前記複数のトレンチゲートと前記複数の第１ダミートレンチのトレンチ幅よりも広いトレンチ幅を有する、請求項１～５のいずれか一項に記載の半導体装置。
  7. 隣り合う第２ダミートレンチの間を伸びている連結ダミートレンチ（８０）をさらに備えており、
    前記複数の第２ダミートレンチの各々の前記深部分は、前記連結ダミートレンチと連結する部分に位置する、請求項５に記載の半導体装置。
  8. ＩＧＢＴ領域（２０Ａ）とダイオード領域（２０Ｂ）を含む半導体基板（１０）と、
    前記半導体基板の下面（１０ｂ）に設けられている下部電極（４４）と、
    前記半導体基板の上面（１０ａ）に設けられている上部電極（４２）と、
    前記ＩＧＢＴ領域に位置する前記半導体基板の前記上面から深部に向けて延びている複数のトレンチゲート（５０）と、
    前記ダイオード領域に位置する前記半導体基板の前記上面から深部に向けて延びている複数の第１ダミートレンチ（６０）と、
    前記ＩＧＢＴ領域と前記ダイオード領域の境界部（２０Ｃ）に位置する前記半導体基板の前記上面から深部に向けて延びている複数の第２ダミートレンチ（７０）と、を備えており、
    前記複数の第２ダミートレンチの各々は、前記ＩＧＢＴ領域と前記ダイオード領域を結ぶ方向に沿って相互に間隔を置いて配置されており、
    前記複数の第２ダミートレンチの各々は、少なくともその一部に、前記複数のトレンチゲートと前記複数の第１ダミートレンチよりも深く形成された深部分（７６）を有する、半導体装置の製造方法であって、
    前記半導体基板の前記上面から深部に向けて延びる複数のトレンチを形成するトレンチ形成工程であって、前記複数の第２ダミートレンチに対応する前記トレンチの少なくとも一部のトレンチ幅が、前記複数のトレンチゲートと前記複数の第１ダミートレンチに対応する前記トレンチのトレンチ幅よりも大きい、トレンチ形成工程、を備える、半導体装置の製造方法。
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