JP2024032982A

JP2024032982A - Imaging device and imaging apparatus

Info

Publication number: JP2024032982A
Application number: JP2024015301A
Authority: JP
Inventors: 佳之渡邉; Yoshiyuki Watanabe; 敦駒井; Atsushi Komai
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 2020-11-18
Filing date: 2024-02-03
Publication date: 2024-03-12
Also published as: JP7136168B2; JP2021016201A; JP2022164803A; JP7435673B2

Abstract

To enable expansion of a dynamic range and furthermore to improve an SN ratio upon high-sensitivity readout.SOLUTION: An device 4 comprises: a plurality of pixel blocks BL each of which has one photoelectric conversion unit PD, a first node Pa, and one transfer switch transferring charges from the one photoelectric conversion unit PD to a first node Pa, three or more second nodes Pb respectively corresponding to the first nodes Pa of the three or more pixel blocks BL; three or more first switch units SWA that electrically connect and disconnect the first nodes Pa of the three or more pixel blocks BL and the three or more second nodes Pb, respectively; and a plurality of second switch units SWB that connect the three or more second nodes Pb and each electrically connects and disconnects the two second nodes Pb.SELECTED DRAWING: Figure 2

Description

本発明は、固体撮像素子及びこれを用いた撮像装置に関するものである。 The present invention relates to a solid-state imaging device and an imaging device using the same.

下記特許文献１には、複数の画素であって少なくとも２つの画素がそれぞれ（ａ）フォトディテクタ、（ｂ）フローティング容量部をなす電荷電圧変換領域及び（ｃ）増幅器への入力部を含む複数の画素と、前記電荷電圧変換領域同士を選択的に接続する連結スイッチとを備えた固体撮像素子が開示されている。 Patent Document 1 below describes a plurality of pixels, each of which includes at least two pixels (a) a photodetector, (b) a charge-voltage conversion region forming a floating capacitance section, and (c) an input section to an amplifier. A solid-state imaging device is disclosed, which includes: and a connection switch that selectively connects the charge-voltage conversion regions.

特表２００８－５４６３１３号公報Special Publication No. 2008-546313

前記従来の固体撮像素子において、前記連結スイッチをオンして前記電荷電圧変換領域同士を接続することによって、接続された全体の電荷電圧変換領域での飽和電子数が拡大されるため、ダイナミックレンジを拡大させることができる。 In the conventional solid-state image sensor, by turning on the connection switch and connecting the charge-voltage conversion regions, the number of saturated electrons in the entire connected charge-voltage conversion regions is expanded, so the dynamic range can be increased. It can be expanded.

また、前記従来の固体撮像素子において、前記連結スイッチをオフして前記電荷電圧変換領域を他の電荷電圧変換領域から切り離すことによって、電荷電圧変換容量が小さくなってその電荷電圧変換係数が大きくなるため、高感度読出し時のＳＮ比が高くなる。 Further, in the conventional solid-state image sensor, by turning off the connection switch and separating the charge-voltage conversion region from other charge-voltage conversion regions, the charge-voltage conversion capacity becomes smaller and its charge-voltage conversion coefficient becomes larger. Therefore, the SN ratio during high-sensitivity reading increases.

しかし、前記従来の固体撮像素子では、前記連結スイッチをオフにしても、高感度読み出し時のＳＮ比をさほど高くすることはできなかった。 However, in the conventional solid-state image sensor, even if the connection switch is turned off, the SN ratio during high-sensitivity readout cannot be made very high.

本発明は、このような事情に鑑みてなされたもので、ダイナミックレンジを拡大させることができるとともに、高感度読出し時のＳＮ比を向上させることができる固体撮像素子、及び、これを用いた撮像装置を提供することを目的とする。 The present invention has been made in view of the above circumstances, and provides a solid-state imaging device that can expand the dynamic range and improve the SN ratio during high-sensitivity readout, and an imaging device using the same. The purpose is to provide equipment.

前記課題を解決するための手段として、以下の各態様を提示する。第１の態様による固体撮像素子は、１つの光電変換部、第１のノード、及び、前記１つの光電変換部に対応して設けられ前記光電変換部から前記第１のノードに電荷を転送する１つの転送スイッチを有する複数の画素ブロックと、３つ以上の前記画素ブロックの前記第１のノードにそれぞれ対応する３つ以上の第２のノードと、
前記３つ以上の前記画素ブロックの第１のノードと前記３つ以上の第２のノードとの間を、それぞれ電気的に接続及び切断する３つ以上の第１のスイッチ部と、前記３つ以上の第２のノードを接続し、各々が２つの前記第２のノード間を電気的に接続及び切断する複数の第２のスイッチ部と、を備えたものである。 The following aspects are presented as means for solving the above problems. The solid-state image sensor according to the first aspect is provided with one photoelectric conversion section, a first node, and corresponding to the one photoelectric conversion section, and transfers charges from the photoelectric conversion section to the first node. a plurality of pixel blocks having one transfer switch; three or more second nodes each corresponding to the first node of the three or more pixel blocks;
three or more first switch sections that respectively electrically connect and disconnect between the first nodes of the three or more pixel blocks and the three or more second nodes; The present invention includes a plurality of second switch sections that connect the above-mentioned second nodes, and each of which electrically connects and disconnects two of the second nodes.

前記画素ブロックは、前記光電変換部を１つのみ有していて１つの画素で構成されたものでもよいし、前記光電変換部を２つ以上有していて複数の画素で構成されたものでもよい。この点は、後述する各態様についても同様である。 The pixel block may have only one photoelectric conversion section and be composed of one pixel, or may have two or more photoelectric conversion sections and be composed of a plurality of pixels. good. This point also applies to each aspect described below.

第２の態様による固体撮像素子は、前記第１の態様において、前記複数の第２のスイッチ部は、前記３つ以上の第２のノードを数珠繋ぎ状に接続するものである。 In the solid-state imaging device according to a second aspect, in the first aspect, the plurality of second switch sections connect the three or more second nodes in a string.

第３の態様による固体撮像素子は、前記第１又は第２の態様において、所定動作モードにおいて、前記各第１のスイッチ部のうちのｐ個（ｐは１以上の整数）のオン状態の第１のスイッチ部及び前記各第２のスイッチ部のうちのｑ個（ｑはｐよりも大きい整数）のオン状態の第２のスイッチ部が、前記３つ以上の画素ブロックのうちの１つの画素ブロックの前記第１のノードに対して電気的に接続された状態となるように、前記各第１のスイッチ部及び前記各第２のスイッチ部を制御する制御部を備えたものである。 In the solid-state imaging device according to the third aspect, in the first or second aspect, in the predetermined operation mode, p (p is an integer of 1 or more) of the first switch units are in an on state. q (q is an integer larger than p) of the one switch section and each of the second switch sections that are in an on state are connected to one pixel of the three or more pixel blocks. The device includes a control unit that controls each of the first switch units and each of the second switch units so that they are electrically connected to the first node of the block.

第４の態様による固体撮像素子は、前記第３の態様において、前記ｐが１であるものである。 A solid-state imaging device according to a fourth aspect is the solid-state imaging device according to the third aspect, in which the p is 1.

第５の態様による固体撮像素子は、前記第１乃至第４のいずれかの態様において、前記制御部は、他の所定動作モードにおいて、前記３つ以上の画素ブロックのうちの１つの画素ブロックの前記第１のノードとこれに対応する前記第２のノードとの間を電気的に接続及び切断する前記第１のスイッチ部がオフするように、前記３つ以上の画素ブロックのうちの前記１つの画素ブロックの前記第１のスイッチ部を制御するものである。 In the solid-state imaging device according to a fifth aspect, in any one of the first to fourth aspects, the control unit controls one pixel block of the three or more pixel blocks in another predetermined operation mode. The one of the three or more pixel blocks is configured such that the first switch unit that electrically connects and disconnects the first node and the corresponding second node is turned off. The first switch section of each pixel block is controlled.

第６の態様による固体撮像素子は、前記第１乃至第５のいずれかの態様において、前記各画素ブロックは、前記光電変換部及び前記転送スイッチをそれぞれ複数有するものである。 In the solid-state imaging device according to a sixth aspect, in any one of the first to fifth aspects, each of the pixel blocks has a plurality of the photoelectric conversion units and a plurality of the transfer switches.

第７の態様による撮像装置は、前記第１乃至第６のいずれかの固体撮像素子を備えたものである。 An imaging device according to a seventh aspect includes any one of the first to sixth solid-state imaging devices.

第８の態様による撮像装置は、前記第７の態様において、ＩＳＯ感度の設定値に応じて前記所定動作モードと前記他の所定動作モードとを切り替える制御手段を備えたものである。 The imaging device according to an eighth aspect is the one according to the seventh aspect, further comprising a control means for switching between the predetermined operation mode and the other predetermined operation mode according to the set value of ISO sensitivity.

本発明によれば、ダイナミックレンジを拡大させることができるとともに、高感度読出し時のＳＮ比を向上させることができる固体撮像素子、及び、これを用いた撮像装置を提供することができる。 According to the present invention, it is possible to provide a solid-state imaging device that can expand the dynamic range and improve the SN ratio during high-sensitivity readout, and an imaging device using the same.

本発明の第１の実施の形態による電子カメラを模式的に示す概略ブロック図である。FIG. 1 is a schematic block diagram schematically showing an electronic camera according to a first embodiment of the present invention. 図１中の固体撮像素子の概略構成を示す回路図である。2 is a circuit diagram showing a schematic configuration of a solid-state image sensor in FIG. 1. FIG. 図１中の４つの画素ブロックの付近を拡大して示す回路図である。FIG. 2 is a circuit diagram showing an enlarged view of the vicinity of four pixel blocks in FIG. 1. FIG. 図２に示す固体撮像素子の所定の動作モードを示すタイミングチャートである。3 is a timing chart showing a predetermined operation mode of the solid-state image sensor shown in FIG. 2. FIG. 図２に示す固体撮像素子の他の動作モードを示すタイミングチャートである。3 is a timing chart showing another operation mode of the solid-state image sensor shown in FIG. 2. FIG. 図２に示す固体撮像素子の更に他の動作モードを示すタイミングチャートである。3 is a timing chart showing still another operation mode of the solid-state image sensor shown in FIG. 2. FIG. 図２に示す固体撮像素子の更に他の動作モードを示すタイミングチャートである。3 is a timing chart showing still another operation mode of the solid-state image sensor shown in FIG. 2. FIG. 図２に示す固体撮像素子の更に他の動作モードを示すタイミングチャートである。3 is a timing chart showing still another operation mode of the solid-state image sensor shown in FIG. 2. FIG. 本発明の第２の実施の形態による電子カメラの固体撮像素子の概略構成を示す回路図である。FIG. 2 is a circuit diagram showing a schematic configuration of a solid-state image sensor of an electronic camera according to a second embodiment of the present invention.

以下、本発明による固体撮像素子及び撮像装置について、図面を参照して説明する。 Hereinafter, a solid-state imaging device and an imaging device according to the present invention will be described with reference to the drawings.

［第１の実施の形態］
図１は、本発明の第１の実施の形態による電子カメラ１を模式的に示す概略ブロック図である。 [First embodiment]
FIG. 1 is a schematic block diagram schematically showing an electronic camera 1 according to a first embodiment of the present invention.

本実施の形態による電子カメラ１は、例えば一眼レフのデジタルカメラとして構成されるが、本発明による撮像装置は、これに限らず、コンパクトカメラなどの他の電子カメラや、携帯電話に搭載された電子カメラや、動画を撮像するビデオカメラ等の電子カメラなどの種々の撮像装置に適用することができる。 Although the electronic camera 1 according to the present embodiment is configured as, for example, a single-lens reflex digital camera, the imaging device according to the present invention is not limited to this, and can be installed in other electronic cameras such as compact cameras or mobile phones. It can be applied to various imaging devices such as electronic cameras and electronic cameras such as video cameras that capture moving images.

電子カメラ１には、撮影レンズ２が装着される。この撮影レンズ２は、レンズ制御部３によってフォーカスや絞りが駆動される。この撮影レンズ２の像空間には、固体撮像素子４の撮像面が配置される。 A photographing lens 2 is attached to the electronic camera 1. The focus and aperture of this photographic lens 2 are driven by a lens control section 3. In the image space of this photographic lens 2, an imaging surface of a solid-state image sensor 4 is arranged.

固体撮像素子４は、撮像制御部５の指令によって駆動され、デジタルの画像信号を出力する。通常の本撮影時（静止画撮影時）などでは、撮像制御部５は、例えば、全画素を同時にリセットするいわゆるグローバルリセット後に、図示しないメカニカルシャッタで露光した後に、所定の読み出し動作を行うように固体撮像素子４を制御する。また、電子ビューファインダーモード時や動画撮影時などでは、撮像制御部５は、例えばいわゆるローリング電子シャッタを行いつつ所定の読み出し動作を行うように固体撮像素子４を制御する。これらのとき、撮像制御部５は、後述するように、ＩＳＯ感度の設定値に応じて、後述する各動作モードの読み出し動作を行うように、固体撮像素子４を制御する。デジタル信号処理部６は、固体撮像素子４から出力されるデジタルの画像信号に対して、デジタル増幅、色補間処理、ホワイトバランス処理などの画像処理等を行う。デジタル信号処理部６による処理後の画像信号は、メモリ７に一旦蓄積される。メモリ７は、バス８に接続されている。バス８には、レンズ制御部３、撮像制御部５、ＣＰＵ９、液晶表示パネル等の表示部１０、記録部１１、画像圧縮部１２及び画像処理部１３なども接続される。ＣＰＵ９には、レリーズ釦などの操作部１４が接続される。操作部１４によって、ＩＳＯ感度を設定することができるようになっている。記録部１１には記録媒体１１ａが着脱自在に装着される。 The solid-state imaging device 4 is driven by a command from the imaging control section 5 and outputs a digital image signal. During normal actual shooting (still image shooting), the imaging control unit 5 performs a predetermined readout operation, for example, after a so-called global reset in which all pixels are reset at the same time, and after exposure using a mechanical shutter (not shown). The solid-state image sensor 4 is controlled. Further, in the electronic viewfinder mode or when shooting a moving image, the imaging control unit 5 controls the solid-state imaging device 4 to perform a predetermined readout operation, for example, while performing a so-called rolling electronic shutter. At these times, the imaging control unit 5 controls the solid-state imaging device 4 to perform a readout operation in each operation mode, which will be described later, according to the ISO sensitivity setting value, as described later. The digital signal processing unit 6 performs image processing such as digital amplification, color interpolation processing, white balance processing, etc. on the digital image signal output from the solid-state image sensor 4. The image signal processed by the digital signal processing section 6 is temporarily stored in the memory 7. Memory 7 is connected to bus 8 . Also connected to the bus 8 are a lens control section 3, an imaging control section 5, a CPU 9, a display section 10 such as a liquid crystal display panel, a recording section 11, an image compression section 12, an image processing section 13, and the like. An operation unit 14 such as a release button is connected to the CPU 9. The operating section 14 allows the ISO sensitivity to be set. A recording medium 11a is detachably attached to the recording section 11.

電子カメラ１内のＣＰＵ９は、操作部１４の操作により電子ビューファインダーモードや動画撮影や通常の本撮影（静止画撮影）などが指示されると、それに合わせて撮像制御部５を駆動する。このとき、レンズ制御部３によって、フォーカスや絞りが適宜調整される。固体撮像素子４は、撮像制御部５の指令によって駆動され、デジタルの画像信号を出力する。固体撮像素子４からのデジタルの画像信号は、デジタル信号処理部６で処理された後に、メモリ７に蓄積される。ＣＰＵ９は、電子ビューファインダーモード時にはその画像信号を表示部１０に画像表示させ、動画撮影時にはその画像信号を記録媒体１１ａに記録する。通常の本撮影時（静止画撮影時）などの場合は、ＣＰＵ９は、固体撮像素子４からのデジタルの画像信号がデジタル信号処理部６で処理されてメモリ７に蓄積された後に、操作部１４の指令に基づき、必要に応じて画像処理部１３や画像圧縮部１２にて所望の処理を行い、記録部１１に処理後の信号を出力させ記録媒体１１ａに記録する。 When the electronic viewfinder mode, video shooting, normal main shooting (still image shooting), etc. are instructed by operation of the operating section 14, the CPU 9 in the electronic camera 1 drives the image capturing control section 5 in accordance with the instruction. At this time, the lens control section 3 adjusts the focus and aperture as appropriate. The solid-state imaging device 4 is driven by a command from the imaging control section 5 and outputs a digital image signal. The digital image signal from the solid-state image sensor 4 is stored in the memory 7 after being processed by the digital signal processing section 6 . The CPU 9 causes the image signal to be displayed on the display unit 10 when in the electronic viewfinder mode, and records the image signal on the recording medium 11a when shooting a moving image. During normal actual shooting (still image shooting), the CPU 9 processes the digital image signal from the solid-state image sensor 4 in the digital signal processing section 6 and stores it in the memory 7, and then sends it to the operating section 14. Based on the command, desired processing is performed in the image processing section 13 and the image compression section 12 as necessary, and the processed signal is outputted to the recording section 11 and recorded on the recording medium 11a.

図２は、図１中の固体撮像素子４の概略構成を示す回路図である。図３は、図２中の列方向に順次並んだ４つの画素ブロックＢＬの付近を拡大して示す回路図である。本実施の形態では、固体撮像素子４は、ＣＭＯＳ型の固体撮像素子として構成されているが、これに限らず、例えば、他のＸＹアドレス型固体撮像素子として構成してもよい。 FIG. 2 is a circuit diagram showing a schematic configuration of the solid-state image sensor 4 in FIG. 1. FIG. 3 is an enlarged circuit diagram showing the vicinity of four pixel blocks BL sequentially arranged in the column direction in FIG. In this embodiment, the solid-state image sensor 4 is configured as a CMOS type solid-state image sensor, but is not limited to this, and may be configured as another XY address type solid-state image sensor, for example.

固体撮像素子４は、図２及び図３に示すように、Ｎ行Ｍ列に２次元マトリクス状に配置されそれぞれ２つの画素ＰＸ（ＰＸＡ，ＰＸＢ）を有する画素ブロックＢＬと、後述する第１のノードＰａとこれに対応する第２のノードＰｂとの間を電気的に接続及び切断する第１のスイッチ部としての第１のトランジスタＳＷＡと、２つの第２のノードＰｂ間を電気的に接続及び切断する第２のスイッチ部としての第２のトランジスタＳＷＢと、垂直走査回路２１と、画素ブロックＢＬの行毎に設けられた制御線２２～２７と、画素ＰＸの列毎に（画素ブロックＢＬの列毎に）設けられ対応する列の画素ＰＸ（画素ブロックＢＬ）からの信号を受け取る複数の（Ｍ本の）垂直信号線２８と、各垂直信号線２８に設けられた定電流源２９と、各垂直信号線２８に対応して設けられたカラムアンプ３０、ＣＤＳ回路（相関２重サンプリング回路）３１及びＡ／Ｄ変換器３２と、水平読み出し回路３３とを有している。 As shown in FIGS. 2 and 3, the solid-state image sensor 4 includes a pixel block BL arranged in a two-dimensional matrix in N rows and M columns and each having two pixels PX (PXA, PXB), and a first pixel block BL to be described later. A first transistor SWA serving as a first switch unit that electrically connects and disconnects the node Pa and the corresponding second node Pb and electrically connects the two second nodes Pb. and a second transistor SWB as a second switch section to disconnect, a vertical scanning circuit 21, control lines 22 to 27 provided for each row of pixel block BL, and control lines 22 to 27 provided for each row of pixel block BL (pixel block BL A plurality of (M) vertical signal lines 28 are provided for each column (for each column) and receive signals from the pixels PX (pixel block BL) in the corresponding column, and a constant current source 29 is provided for each vertical signal line 28. , a column amplifier 30, a CDS circuit (correlated double sampling circuit) 31, an A/D converter 32, and a horizontal readout circuit 33, which are provided corresponding to each vertical signal line 28.

なお、カラムアンプ３０として、アナログ増幅器を用いてもよいし、いわゆるスイッチトキャパシタアンプを用いてもよい。また、カラムアンプ３０は、必ずしも設けなくてもよい。 Note that as the column amplifier 30, an analog amplifier or a so-called switched capacitor amplifier may be used. Further, the column amplifier 30 does not necessarily need to be provided.

図面表記の便宜上、図２ではＭ＝２として示しているが、列数Ｍは実際にはより多くの任意の数にされる。また、行数Ｎも限定されない。画素ブロックＢＬを行毎に区別する場合、ｊ行目の画素ブロックＢＬは符号ＢＬ（ｊ）で示す。この点は、他の要素や後述する制御信号についても同様である。図２及び図３には、４行に渡るｎ－１行目乃至ｎ＋２行目の画素ブロックＢＬ（ｎ－１）～ＢＬ（ｎ＋２）が示されている。 For convenience of drawing notation, M=2 is shown in FIG. 2, but the number of columns M is actually set to a larger arbitrary number. Furthermore, the number of lines N is also not limited. When pixel blocks BL are distinguished by row, the j-th pixel block BL is indicated by the symbol BL(j). This point also applies to other elements and control signals described later. In FIGS. 2 and 3, pixel blocks BL(n-1) to BL(n+2) of the n-1th row to the n+2th row spanning four rows are shown.

なお、図面では、画素ブロックＢＬのうち図２及び図３中下側の画素の符号をＰＸＡとし、図２及び図３中上側の画素の符号をＰＸＢとして、両者を区別しているが、両者を区別しないで説明するときには両者に符号ＰＸを付して説明する場合がある。また、図面では、画素ＰＸＡのフォトダイオードの符号をＰＤＡとし、画素ＰＸＢのフォトダイオードの符号をＰＤＢとして、両者を区別しているが、両者を区別しないで説明するときには両者に符号ＰＤを付して説明する場合がある。同様に、画素ＰＸＡの転送トランジスタの符号をＴＸＡとし、画素ＰＸＢの転送トランジスタの符号をＴＸＢとして、両者を区別しているが、両者を区別しないで説明するときには両者に符号ＴＸを付して説明する場合がある。なお、本実施の形態では、画素ＰＸのフォトダイオードＰＤは、２Ｎ行Ｍ列に２次元マトリクス状に配置されている。 In addition, in the drawings, the code of the lower pixel in FIGS. 2 and 3 in the pixel block BL is PXA, and the code of the upper pixel in FIGS. 2 and 3 is PXB to distinguish between the two, but the two are When the explanation is made without distinguishing them, the reference numeral PX may be attached to both of them. In addition, in the drawings, the photodiode of pixel PXA is denoted by PDA, and the photodiode of pixel PXB is denoted by PDB to distinguish between the two, but when explaining the two without distinguishing them, the symbol PD is attached to both. May be explained. Similarly, the code of the transfer transistor of pixel PXA is TXA, and the code of the transfer transistor of pixel PXB is TXB to distinguish between the two, but when explaining the two without distinguishing them, the code TX will be added to both. There are cases. Note that in this embodiment, the photodiodes PD of the pixel PX are arranged in a two-dimensional matrix of 2N rows and M columns.

本実施の形態では、各画素ＰＸは、入射光に応じた信号電荷を生成し蓄積する光電変換部としてのフォトダイオードＰＤと、フォトダイオードＰＤから第１のノードＰａに電荷を転送する転送スイッチとしての転送トランジスタＴＸとを有している。 In this embodiment, each pixel PX includes a photodiode PD as a photoelectric conversion unit that generates and accumulates signal charges according to incident light, and a transfer switch that transfers charges from the photodiode PD to the first node Pa. transfer transistor TX.

本実施の形態では、複数の画素ＰＸは、フォトダイオードＰＤが列方向に順次並んだ２個の画素ＰＸ（ＰＸＡ，ＰＸＢ）毎に画素ブロックＢＬをなしている。図２及び図３に示すように、各画素ブロックＢＬ毎に、当該画素ブロックＢＬに属する２個の画素ＰＸ（ＰＸＡ，ＰＸＢ）が、１組の第１のノードＰａ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬを共有している。第１のノードＰａには基準電位との間に容量（電荷電圧変換容量）が形成され、その容量によって、第１のノードＰａに転送されてきた電荷が電圧に変換される。増幅トランジスタＡＭＰは、第１のノードＰａの電位に応じた信号を出力する増幅部を構成している。リセットトランジスタＲＳＴは、第１のノードＰａの電位をリセットするリセットスイッチを構成している。選択トランジスタＳＥＬは、当該画素ブロックＢＬを選択するための選択部を構成している。フォトダイオードＰＤ及び転送トランジスタＴＸは、２個の画素ＰＸ（ＰＸＡ，ＰＸＢ）で共有されることなく、画素ＰＸ毎に設けられている。図２及び図３では、ｎは画素ブロックＢＬの行を示している。例えば、１行目の画素ＰＸ（ＰＸＡ）と２行目の画素ＰＸ（ＰＸＢ）とにより１行目の画素ブロックＢＬが構成され、３行目の画素ＰＸ（ＰＸＡ）と４行目の画素ＰＸ（ＰＸＢ）とにより２行目の画素ブロックＢＬが構成されている。 In this embodiment, the plurality of pixels PX form a pixel block BL for each two pixels PX (PXA, PXB) in which photodiodes PD are sequentially lined up in the column direction. As shown in FIGS. 2 and 3, for each pixel block BL, two pixels PX (PXA, PXB) belonging to the pixel block BL are connected to a set of first nodes Pa, an amplification transistor AMP, and a reset transistor. RST and selection transistor SEL are shared. A capacitor (charge-voltage conversion capacitor) is formed between the first node Pa and the reference potential, and the charge transferred to the first node Pa is converted into a voltage by the capacitor. The amplification transistor AMP constitutes an amplification section that outputs a signal according to the potential of the first node Pa. The reset transistor RST constitutes a reset switch that resets the potential of the first node Pa. The selection transistor SEL constitutes a selection section for selecting the pixel block BL. The photodiode PD and the transfer transistor TX are provided for each pixel PX without being shared by the two pixels PX (PXA, PXB). In FIGS. 2 and 3, n indicates the row of the pixel block BL. For example, the first row pixel block BL is configured by the first row pixel PX (PXA) and the second row pixel PX (PXB), and the third row pixel PX (PXA) and the fourth row pixel PX (PXB) constitutes the second row pixel block BL.

例えば、画素ブロックＢＬ（ｎ）の転送トランジスタＴＸＡ（ｎ）は、フォトダイオードＰＤＡ（ｎ）から第１のノードＰａ（ｎ）に電荷を転送し、転送トランジスタＴＸＢ（ｎ）はフォトダイオードＰＤＢ（ｎ）から第１のノードＰａ（ｎ）に電荷を転送する。第１のノードＰａ（ｎ）には基準電位との間に容量（電荷電圧変換容量）が形成され、その容量によって、第１のノードＰａ（ｎ）に転送されてきた電荷が電圧に変換される。増幅トランジスタＡＭＰ（ｎ）は、第１のノードＰａ（ｎ）の電位に応じた信号を出力する。リセットトランジスタＲＳＴ（ｎ）は、第１のノードＰａ（ｎ）の電位をリセットする。これらの点は、他の画素ブロックＢＬの行についても同様である。 For example, the transfer transistor TXA(n) of the pixel block BL(n) transfers charge from the photodiode PDA(n) to the first node Pa(n), and the transfer transistor TXB(n) transfers the charge from the photodiode PDB(n) to the first node Pa(n). ) to the first node Pa(n). A capacitor (charge-voltage conversion capacitor) is formed between the first node Pa(n) and the reference potential, and the charge transferred to the first node Pa(n) is converted into voltage by the capacitor. Ru. The amplification transistor AMP(n) outputs a signal according to the potential of the first node Pa(n). Reset transistor RST(n) resets the potential of first node Pa(n). These points also apply to the rows of other pixel blocks BL.

なお、本発明では、例えば、フォトダイオードＰＤが列方向に順次並んだ３個以上の画素ＰＸ毎に画素ブロックＢＬを構成するようにしてもよい。 Note that, in the present invention, for example, the pixel block BL may be configured for each of three or more pixels PX in which photodiodes PD are sequentially lined up in the column direction.

図面には示していないが、本実施の形態では、各々の画素ＰＸのフォトダイオードＰＤの光入射側には、それぞれが異なる色成分の光を透過させる複数種類のカラーフィルタが、所定の色配列（例えば、ベイヤー配列）で配置されている。画素ＰＸは、カラーフィルタでの色分解によって各色に対応する電気信号を出力する。 Although not shown in the drawings, in this embodiment, on the light incident side of the photodiode PD of each pixel PX, a plurality of types of color filters each transmitting light of different color components are arranged in a predetermined color arrangement. (for example, Bayer array). The pixel PX outputs electrical signals corresponding to each color by color separation using a color filter.

第１のトランジスタＳＷＡ（ｎ）は、第１のノードＰａ（ｎ）とこれに対応する第２のノードＰｂ（ｎ）との間を電気的に接続及び切断する第１のスイッチ部を構成している。このような第１のスイッチ部は、複数のトランジスタ等のスイッチを組み合わせて構成することも可能であるが、構造を簡単にするため、本実施の形態のように単一の第１のトランジスタＳＷＡ（ｎ）で構成することが好ましい。これらの点は、他の第１のトランジスタＳＷＡについても同様である。 The first transistor SWA(n) constitutes a first switch unit that electrically connects and disconnects the first node Pa(n) and the corresponding second node Pb(n). ing. Although such a first switch section can be configured by combining switches such as a plurality of transistors, in order to simplify the structure, a single first transistor SWA is used as in this embodiment. (n) is preferable. These points also apply to the other first transistors SWA.

各第２のトランジスタＳＷＢは、各画素ブロックＢＬのうちの列方向に互いに隣り合う各２つの画素ブロックＢＬについて、一方の画素ブロックＢＬの第１のノードＰａに対応する第２のノードＰｂと他方の画素ブロックＢＬの第１のノードＰａに対応する第２のノードＰｂとの間を電気的に接続及び切断するように設けられた第２のスイッチ部を構成している。これによって、本実施の形態では、３つ以上の画素ブロックＢＬの第１のノードＰａが、複数の前記第２のスイッチ部により数珠繋ぎ状に接続されている。前述したような第２のスイッチ部は、複数のトランジスタ等のスイッチを組み合わせて構成することも可能であるが、構造を簡単にするため、本実施の形態のように単一の第２のトランジスタＳＷＢで構成することが好ましい。 Each second transistor SWB is connected to a second node Pb corresponding to the first node Pa of one pixel block BL and a second node Pb corresponding to the first node Pa of one pixel block BL for each two pixel blocks BL adjacent to each other in the column direction of each pixel block BL. A second switch section is provided to electrically connect and disconnect the first node Pa of the pixel block BL with the corresponding second node Pb. Accordingly, in this embodiment, the first nodes Pa of three or more pixel blocks BL are connected in a daisy-chain manner by the plurality of second switch sections. Although the second switch section described above can be configured by combining switches such as a plurality of transistors, in order to simplify the structure, it is possible to configure the second switch section by combining switches such as a plurality of transistors. It is preferable to use SWB.

例えば、第２のトランジスタＳＷＢ（ｎ）は、ｎ行目の画素ブロックＢＬ（ｎ）の第１のノードＰａ（ｎ）に対応する第２のノードＰｂ（ｎ）とｎ－１行目の画素ブロックＢＬ（ｎ－１）の第１のノードＰａ（ｎ－１）に対応する第２のノードＰｂ（ｎ－１）との間を電気的に接続及び切断するように、設けられている。この点は、他の第２のトランジスタＳＷＢについても同様である。 For example, the second transistor SWB(n) connects the second node Pb(n) corresponding to the first node Pa(n) of the pixel block BL(n) of the nth row and the pixel of the n-1st row. It is provided to electrically connect and disconnect the first node Pa (n-1) of block BL (n-1) from the corresponding second node Pb (n-1). This point also applies to the other second transistor SWB.

画素ブロックＢＬ（ｎ）の増幅トランジスタＡＭＰ（ｎ）のゲート電極、リセットトランジスタＲＳＴ（ｎ）のソース領域、転送トランジスタＴＸＡ（ｎ），ＴＸＢ（ｎ）のドレイン拡散領域、及び、第１のトランジスタＳＷＡ（ｎ）のソース拡散領域の間が、配線７１（ｎ）によって互いに電気的に接続されて導通している。第１のノードＰａ（ｎ）は、配線７１（ｎ）及びこれに対して電気的に接続されて導通している箇所全体に相当している。これらの点は、他の画素ブロックＢＬの行についても同様である。 The gate electrode of the amplification transistor AMP(n) of the pixel block BL(n), the source region of the reset transistor RST(n), the drain diffusion region of the transfer transistors TXA(n) and TXB(n), and the first transistor SWA The source diffusion regions (n) are electrically connected to each other by a wiring 71(n) and are electrically conductive. The first node Pa(n) corresponds to the wiring 71(n) and the entire portion that is electrically connected to and conductive to the wiring 71(n). These points also apply to the rows of other pixel blocks BL.

第１のトランジスタＳＷＡ（ｎ）のドレイン拡散領域、第２のトランジスタＳＷＢ（ｎ）のドレイン拡散領域及び第２のトランジスタＳＷＢ（ｎ＋１）のソース拡散領域の間が、配線７２（ｎ）によって互いに電気的に接続されて導通している。第２のノードＰｂ（ｎ）は、配線７２（ｎ）及びこれに対して電気的に接続されて導通している箇所全体に相当している。これらの点は、他の第１のトランジスタＳＷＡ及び他の第２のトランジスタＳＷＢについても同様である。 The wiring 72(n) connects the drain diffusion region of the first transistor SWA(n), the drain diffusion region of the second transistor SWB(n), and the source diffusion region of the second transistor SWB(n+1) to each other. are connected and conductive. The second node Pb(n) corresponds to the wiring 72(n) and the entire portion electrically connected to and conducting thereto. These points also apply to the other first transistors SWA and the other second transistors SWB.

図２及び図３において、ＶＤＤは電源電位である。なお、本実施の形態では、トランジスタＴＸＡ，ＴＸＢ，ＡＭＰ，ＲＳＴ，ＳＥＬ，ＳＷＡ，ＳＷＢは、全てｎＭＯＳトランジスタである。 In FIGS. 2 and 3, VDD is a power supply potential. Note that in this embodiment, transistors TXA, TXB, AMP, RST, SEL, SWA, and SWB are all nMOS transistors.

転送トランジスタＴＸＡのゲートは行毎に制御線２６に共通に接続され、そこには、制御信号φＴＸＡが垂直走査回路２１から供給される。転送トランジスタＴＸＢのゲートは行毎に制御線２５に共通に接続され、そこには、制御信号φＴＸＢが垂直走査回路２１から供給される。リセットトランジスタＲＳＴのゲートは行毎に制御線２４に共通に接続され、そこには、制御信号φＲＳＴが垂直走査回路２１から供給される。選択トランジスタＳＥＬのゲートは行毎に制御線２３に共通に接続され、そこには、制御信号φＳＥＬが垂直走査回路２１から供給される。第１のトランジスタＳＷＡのゲートは行毎に制御線２２に共通に接続され、そこには、制御信号φＳＷＡが垂直走査回路２１から供給される。第２のトランジスタＳＷＢのゲートは行毎に制御線２７に共通に接続され、そこには、制御信号φＳＷＢが垂直走査回路２１から供給される。例えば、転送トランジスタＴＸＡ（ｎ）のゲートには制御信号φＴＸＡ（ｎ）が供給され、転送トランジスタＴＸＢ（ｎ）のゲートには制御信号φＴＸＢ（ｎ）が供給され、リセットトランジスタＲＳＴ（ｎ）のゲートには制御信号φＲＳＴ（ｎ）が供給され、選択トランジスタＳＥＬ（ｎ）のゲートには制御信号φＳＥＬ（ｎ）が供給され、第１のトランジスタＳＷＡ（ｎ）のゲートには制御信号φＳＷＡ（ｎ）が供給され、第２のトランジスタＳＷＢ（ｎ）のゲートには制御信号φＳＷＢ（ｎ）が供給される。 The gates of the transfer transistors TXA are commonly connected to a control line 26 for each row, and a control signal φTXA is supplied thereto from the vertical scanning circuit 21. The gates of the transfer transistors TXB are commonly connected to a control line 25 for each row, and a control signal φTXB is supplied thereto from the vertical scanning circuit 21. The gates of the reset transistors RST are commonly connected to a control line 24 for each row, and a control signal φRST is supplied thereto from the vertical scanning circuit 21. The gates of the selection transistors SEL are commonly connected to a control line 23 for each row, and a control signal φSEL is supplied thereto from the vertical scanning circuit 21. The gates of the first transistors SWA are commonly connected to the control line 22 for each row, and a control signal φSWA is supplied thereto from the vertical scanning circuit 21. The gates of the second transistors SWB are commonly connected to the control line 27 for each row, and a control signal φSWB is supplied thereto from the vertical scanning circuit 21. For example, the gate of the transfer transistor TXA(n) is supplied with the control signal φTXA(n), the gate of the transfer transistor TXB(n) is supplied with the control signal φTXB(n), and the gate of the reset transistor RST(n) is supplied with the control signal φTXA(n). A control signal φRST(n) is supplied to the gate of the selection transistor SEL(n), a control signal φSEL(n) is supplied to the gate of the first transistor SWA(n), and a control signal φSWA(n) is supplied to the gate of the first transistor SWA(n). is supplied, and a control signal φSWB(n) is supplied to the gate of the second transistor SWB(n).

各トランジスタＴＸＡ，ＴＸＢ，ＲＳＴ，ＳＥＬ，ＳＷＡ，ＳＷＢは、対応する制御信号φＴＸＡ，φＴＸＢ，φＲＳＴ，φＳＥＬ，φＳＷＡ，φＳＷＢがハイレベル（Ｈ）のときにオンし、ローレベル（Ｌ）のときにオフする。 Each transistor TXA, TXB, RST, SEL, SWA, SWB is turned on when the corresponding control signal φTXA, φTXB, φRST, φSEL, φSWA, φSWB is at high level (H), and is turned on when it is at low level (L). Turn off.

垂直走査回路２１は、図１中の撮像制御部５による制御下で、画素ブロックＢＬの行毎に、制御信号φＴＸＡ，φＴＸＢ，φＲＳＴ，φＳＥＬ，φＳＷＡ，φＳＷＢをそれぞれ出力し、画素ブロックＢＬ、第１のトランジスタＳＷＡ、第２のトランジスタＳＷＢを制御し、静止画読み出し動作や動画読み出し動作などを実現する。この制御において、例えばＩＳＯ感度の設定値に応じて、後述する各動作モードの読み出し動作が行われる。この制御によって、各垂直信号線２８には、それに対応する列の画素ＰＸの信号（アナログ信号）が供給される。 The vertical scanning circuit 21 outputs control signals φTXA, φTXB, φRST, φSEL, φSWA, and φSWB for each row of the pixel block BL under the control of the imaging control unit 5 in FIG. The first transistor SWA and the second transistor SWB are controlled to realize a still image readout operation, a moving image readout operation, and the like. In this control, a read operation in each operation mode, which will be described later, is performed depending on the set value of the ISO sensitivity, for example. Through this control, each vertical signal line 28 is supplied with the signal (analog signal) of the pixel PX in the corresponding column.

本実施の形態では、垂直走査回路２１は、後述する各動作モードを、図１中の撮像制御部５からの指令（制御信号）に応じて切り替えて行う制御部を構成している。 In this embodiment, the vertical scanning circuit 21 constitutes a control section that switches between various operation modes, which will be described later, in response to commands (control signals) from the imaging control section 5 in FIG. 1.

垂直信号線２８に読み出された信号は、各列毎に、カラムアンプ３０で増幅され更にＣＤＳ回路３１にて光信号（画素ＰＸで光電変換された光情報を含む信号）と暗信号（光信号から差し引くべきノイズ成分を含む差分用信号）との差分を得る処理が施された後に、Ａ／Ｄ変換器３２にてデジタル信号に変換され、そのデジタル信号はＡ／Ｄ変換器３２に保持される。各Ａ／Ｄ変換器３２に保持されたデジタルの画像信号は、水平読み出し回路３３によって水平走査され、必要に応じて所定の信号形式に変換されて、外部（図１中のデジタル信号処理部６）へ出力される。 The signals read out to the vertical signal line 28 are amplified by a column amplifier 30 for each column, and further processed by a CDS circuit 31 into an optical signal (a signal containing optical information photoelectrically converted by the pixel PX) and a dark signal (an optical signal). After processing is performed to obtain the difference between the signal and the difference signal (including the noise component to be subtracted from the signal), the signal is converted into a digital signal by the A/D converter 32, and the digital signal is held in the A/D converter 32. be done. The digital image signal held in each A/D converter 32 is horizontally scanned by a horizontal readout circuit 33, converted into a predetermined signal format as necessary, and externally (digital signal processing unit 6 in FIG. ) is output to.

なお、ＣＤＳ回路３１は、図１中の撮像制御部５による制御下でタイミング発生回路（図示せず）から暗信号サンプリング信号φＤＡＲＫＣを受け、φＤＡＲＫＣがハイレベル（Ｈ）の場合にカラムアンプ３０の出力信号を暗信号としてサンプリングするとともに、図１中の撮像制御部５による制御下で前記タイミング発生回路から光信号サンプリング信号φＳＩＧＣを受け、φＳＩＧＣがＨの場合にカラムアンプ３０の出力信号を光信号としてサンプリングする。そして、ＣＤＳ回路３１は、前記タイミング発生回路からのクロックやパルスに基づいて、サンプリングした暗信号と光信号との差分に応じた信号を出力する。このようなＣＤＳ回路３１の構成としては、公知の構成を採用することができる。 Note that the CDS circuit 31 receives a dark signal sampling signal φDARKC from a timing generation circuit (not shown) under the control of the imaging control unit 5 in FIG. The output signal is sampled as a dark signal, and an optical signal sampling signal φSIGC is received from the timing generation circuit under the control of the imaging control unit 5 in FIG. 1, and when φSIGC is H, the output signal of the column amplifier 30 is converted into an optical signal. Sample as. Then, the CDS circuit 31 outputs a signal corresponding to the difference between the sampled dark signal and the optical signal based on the clock and pulse from the timing generation circuit. As the configuration of such a CDS circuit 31, a known configuration can be adopted.

図２及び図３おいて、ＣＣ（ｎ）は、第１のトランジスタＳＷＡ（ｎ）がオフしている場合の、第１のノードＰａ（ｎ）と基準電位との間の容量である。容量ＣＣ（ｎ）の容量値をＣｆｄ１とする。ＣＤ（ｎ）は、第１のトランジスタＳＷＡ（ｎ）及び第２のトランジスタＳＷＢ（ｎ），ＳＷＢ（ｎ＋１）がオフしている場合の、第２のノードＰｂ（ｎ）と基準電位との間の容量である。容量ＣＤ（ｎ）の容量値をＣｆｄ２とする。これらの点は、他の第１のトランジスタＳＷＡ及び他の第２のトランジスタＳＷＢについても同様である。 In FIGS. 2 and 3, CC(n) is the capacitance between the first node Pa(n) and the reference potential when the first transistor SWA(n) is off. Let the capacitance value of capacitor CC(n) be Cfd1. CD(n) is between the second node Pb(n) and the reference potential when the first transistor SWA(n) and the second transistors SWB(n) and SWB(n+1) are off. capacity. Let the capacitance value of capacitance CD(n) be Cfd2. These points also apply to the other first transistors SWA and the other second transistors SWB.

容量ＣＤ（ｎ）は、配線７２（ｎ）の配線容量と、第１のトランジスタＳＷＡ（ｎ）のドレイン拡散領域の容量と、第２のトランジスタＳＷＢ（ｎ）のドレイン拡散領域の容量と、第２のトランジスタＳＷＢ（ｎ＋１）のソース拡散領域の容量とから構成される。トランジスタのソース拡散領域やドレイン拡散領域の容量は、加わる電圧が変化すると空乏層の寸法が変化するので、ＣＤ（ｎ）に加わる電圧が変化するとＣＤ（ｎ）の容量値ｃｆｄ２は変化する。しかし、第１のトランジスタＳＷＡ（ｎ）のドレイン拡散領域の容量と、第２のトランジスタＳＷＢ（ｎ）のドレイン拡散領域の容量と、第２のトランジスタＳＷＢ（ｎ＋１）のソース拡散領域の容量は、配線７２（ｎ）の配線容量に対して小さいので、ＣＤ（ｎ）に加わる電圧が変化したときのＣＤ（ｎ）の容量値ｃｆｄ２の変化量は無視可能である。したがって、ＣＤ（ｎ）の容量値ｃｆｄ２の電圧依存性は無視可能である。 The capacitance CD(n) is the wiring capacitance of the wiring 72(n), the capacitance of the drain diffusion region of the first transistor SWA(n), the capacitance of the drain diffusion region of the second transistor SWB(n), and the capacitance of the drain diffusion region of the second transistor SWB(n). 2 and the capacitance of the source diffusion region of transistor SWB(n+1). Regarding the capacitance of the source diffusion region and drain diffusion region of a transistor, the size of the depletion layer changes when the applied voltage changes, so when the voltage applied to CD(n) changes, the capacitance value cfd2 of CD(n) changes. However, the capacitance of the drain diffusion region of the first transistor SWA(n), the capacitance of the drain diffusion region of the second transistor SWB(n), and the capacitance of the source diffusion region of the second transistor SWB(n+1) are as follows. Since the wiring capacitance is small compared to the wiring capacitance of the wiring 72(n), the amount of change in the capacitance value cfd2 of CD(n) when the voltage applied to CD(n) changes can be ignored. Therefore, the voltage dependence of the capacitance value cfd2 of CD(n) can be ignored.

容量ＣＣ（ｎ）は、転送トランジスタＴＸＡ（ｎ），ＴＸＢ（ｎ）のドレイン拡散領域の容量と、リセットトランジスタＲＳＴ（ｎ）のソース拡散領域の容量と、第１のトランジスタＳＷＡ（ｎ）のソース拡散領域の容量と、増幅トランジスタＡＭＰ（ｎ）のゲート電極の容量と、配線７１（ｎ）の配線容量とから構成され、それらの容量値の合計が容量ＣＣ（ｎ）の容量値Ｃｆｄ１となる。したがって、トランジスタのソース拡散領域の容量やゲート電極の容量は、加わる電圧が変化すると空乏層の寸法が変化することから、容量ＣＣ（ｎ）の容量値Ｃｆｄ１には電圧依存性がある。この点は、他の画素ブロックＢＬの行についても同様である。なお、第２のトランジスタＳＷＢ（ｎ）のソース拡散領域の容量は容量ＣＣ（ｎ）の構成要素とならないので、その分、容量ＣＣ（ｎ）の容量値Ｃｆｄ１は小さくなる。 The capacitance CC(n) is the capacitance of the drain diffusion region of the transfer transistors TXA(n) and TXB(n), the capacitance of the source diffusion region of the reset transistor RST(n), and the source of the first transistor SWA(n). It is composed of the capacitance of the diffusion region, the capacitance of the gate electrode of the amplification transistor AMP(n), and the wiring capacitance of the wiring 71(n), and the sum of these capacitance values is the capacitance value Cfd1 of the capacitor CC(n). . Therefore, since the dimensions of the depletion layer of the capacitance of the source diffusion region and the capacitance of the gate electrode of the transistor change when the applied voltage changes, the capacitance value Cfd1 of the capacitance CC(n) has voltage dependence. This point also applies to the rows of other pixel blocks BL. Note that since the capacitance of the source diffusion region of the second transistor SWB(n) does not become a component of the capacitance CC(n), the capacitance value Cfd1 of the capacitance CC(n) becomes smaller accordingly.

ここで、第１のトランジスタＳＷＡのオン時のチャネル容量の値及び第２のトランジスタＳＷＢのオン時のチャネル容量の値を、両方ともＣｓｗとする。通常、容量値Ｃｓｗは、容量値Ｃｆｄ１，Ｃｆｄ２に対して小さい値である。 Here, the value of the channel capacitance when the first transistor SWA is on and the value of the channel capacitance when the second transistor SWB is on are both Csw. Usually, the capacitance value Csw is a smaller value than the capacitance values Cfd1 and Cfd2.

今、画素ブロックＢＬ（ｎ）に着目して、第１のトランジスタＳＷＡ（ｎ）がオフする（すなわち、各第１のトランジスタＳＷＡ及び各第２のトランジスタＳＷＢのうちのオン状態のトランジスタが第１のノードＰａ（ｎ）に対して電気的に接続された状態とならない）と、第１のノードＰａ（ｎ）と基準電位との間の容量（電荷電圧変換容量）は、容量ＣＣ（ｎ）となる。よって、第１のノードＰａ（ｎ）の電荷電圧変換容量の容量値は、Ｃｆｄ１となる。この状態は、後述する第１の動作モードを示す図４中の期間Ｔ２の状態に相当している。 Now, focusing on the pixel block BL(n), the first transistor SWA(n) is turned off (that is, the on-state transistor of each first transistor SWA and each second transistor SWB is The capacitance (charge-voltage conversion capacitance) between the first node Pa(n) and the reference potential is the capacitance CC(n). becomes. Therefore, the capacitance value of the charge-voltage conversion capacitor of the first node Pa(n) is Cfd1. This state corresponds to the state of period T2 in FIG. 4, which shows a first operation mode to be described later.

また、画素ブロックＢＬ（ｎ）に着目して、第１のトランジスタＳＷＡ（ｎ）がオンすると、各第１のトランジスタＳＷＡ及び各第２のトランジスタＳＷＢのうち、第１のトランジスタＳＷＡ（ｎ）以外のオン状態のトランジスタが第１のノードＰａ（ｎ）に対して電気的に接続された状態とならなければ（ここでは、具体的には、第２のトランジスタＳＷＢ（ｎ），ＳＷＢ（ｎ＋１）がオフであれば）、第１のノードＰａ（ｎ）と基準電位との間の容量（電荷電圧変換容量）は、容量ＣＣ（ｎ）に対して、容量ＣＤ（ｎ）及び第１のトランジスタＳＷＡ（ｎ）のオン時のチャネル容量を付加したものとなる。よって、第１のノードＰａ（ｎ）の電荷電圧変換容量の容量値は、Ｃｆｄ１＋Ｃｆｄ２＋Ｃｓｗ≒Ｃｆｄ１＋Ｃｆｄ２となる。この状態は、後述する第２の動作モードを示す図５中の期間Ｔ２の状態に相当している。 Also, focusing on the pixel block BL(n), when the first transistor SWA(n) is turned on, among the first transistors SWA and the second transistors SWB, the transistors other than the first transistor SWA(n) Unless the transistors in the on state are electrically connected to the first node Pa(n) (here, specifically, the second transistors SWB(n), SWB(n+1) is off), the capacitance (charge-voltage conversion capacitance) between the first node Pa(n) and the reference potential is the capacitance CC(n), the capacitance CD(n) and the first transistor This is the addition of the channel capacity when SWA(n) is on. Therefore, the capacitance value of the charge-voltage conversion capacitor of the first node Pa(n) is Cfd1+Cfd2+Csw≈Cfd1+Cfd2. This state corresponds to the state of period T2 in FIG. 5, which shows a second operation mode, which will be described later.

さらに、画素ブロックＢＬ（ｎ）に着目して、第１のトランジスタＳＷＡ（ｎ）及び第２のトランジスタＳＷＢ（ｎ＋１）がオンすると、各第１のトランジスタＳＷＡ及び各第２のトランジスタＳＷＢのうち、トランジスタＳＷＡ（ｎ），ＳＷＢ（ｎ＋１）以外のオン状態のトランジスタが第１のノードＰａ（ｎ）に対して電気的に接続された状態とならなければ（ここでは、具体的には、トランジスタＳＷＢ（ｎ），ＳＷＡ（ｎ＋１），ＳＷＢ（ｎ＋２）がオフであれば）、第１のノードＰａ（ｎ）の電荷電圧変換容量は、容量ＣＣ（ｎ）に対して、容量ＣＤ（ｎ）、容量ＣＤ（ｎ＋１）及びトランジスタＳＷＡ（ｎ），ＳＷＢ（ｎ＋１）のオン時のチャネル容量を付加したものとなる。よって、第１のノードＰａ（ｎ）の電荷電圧変換容量の容量値は、Ｃｆｄ１＋２×Ｃｆｄ２＋２×Ｃｓｗ≒Ｃｆｄ１＋２×Ｃｆｄ２となる。この状態は、後述する第３の動作モードを示す図６中の期間Ｔ２の状態に相当している。 Furthermore, focusing on the pixel block BL(n), when the first transistor SWA(n) and the second transistor SWB(n+1) are turned on, among each of the first transistors SWA and each of the second transistors SWB, Unless the on-state transistors other than the transistors SWA(n) and SWB(n+1) become electrically connected to the first node Pa(n) (here, specifically, the transistor SWB (n), SWA(n+1), and SWB(n+2) are off), the charge-voltage conversion capacitance of the first node Pa(n) is the capacitance CD(n), This is the addition of the capacitance CD(n+1) and the channel capacitance of the transistors SWA(n) and SWB(n+1) when they are on. Therefore, the capacitance value of the charge-voltage conversion capacitor of the first node Pa(n) is Cfd1+2×Cfd2+2×Csw≈Cfd1+2×Cfd2. This state corresponds to the state of period T2 in FIG. 6, which shows a third operation mode to be described later.

さらにまた、画素ブロックＢＬ（ｎ）に着目して、第１のトランジスタＳＷＡ（ｎ），ＳＷＡ（ｎ＋１）及び第２のトランジスタＳＷＢ（ｎ＋１）がオンすると、各第１のトランジスタＳＷＡ及び各第２のトランジスタＳＷＢのうち、トランジスタＳＷＡ（ｎ），ＳＷＡ（ｎ＋１），ＳＷＢ（ｎ＋１）以外のオン状態のトランジスタが第１のノードＰａ（ｎ）に対して電気的に接続された状態とならなければ（ここでは、具体的には、トランジスタＳＷＢ（ｎ），ＳＷＢ（ｎ＋２）がオフであれば）、第１のノードＰａ（ｎ）の電荷電圧変換容量は、容量ＣＣ（ｎ）に対して、容量ＣＤ（ｎ）、容量ＣＤ（ｎ＋１）、容量ＣＣ（ｎ＋１）及びトランジスタＳＷＡ（ｎ），ＳＷＡ（ｎ＋１），ＳＷＢ（ｎ＋１）のオン時のチャネル容量を付加したものとなる。よって、第１のノードＰａ（ｎ）の電荷電圧変換容量の容量値は、２×Ｃｆｄ１＋２×Ｃｆｄ２＋３×Ｃｓｗ≒２×Ｃｆｄ１＋２×Ｃｆｄ２となる。この状態は、後述する第４の動作モードを示す図７中の期間Ｔ２の状態に相当している。 Furthermore, focusing on the pixel block BL(n), when the first transistors SWA(n), SWA(n+1) and the second transistor SWB(n+1) are turned on, each first transistor SWA and each second transistor SWA(n+1) turn on. Among the transistors SWB, the transistors in the on state other than the transistors SWA(n), SWA(n+1), and SWB(n+1) must be electrically connected to the first node Pa(n). (Here, specifically, if transistors SWB(n) and SWB(n+2) are off), the charge-voltage conversion capacitance of the first node Pa(n) is relative to the capacitance CC(n). This is the addition of capacitance CD(n), capacitance CD(n+1), capacitance CC(n+1), and channel capacitances of transistors SWA(n), SWA(n+1), and SWB(n+1) when they are on. Therefore, the capacitance value of the charge-voltage conversion capacitor of the first node Pa(n) is 2×Cfd1+2×Cfd2+3×Csw≈2×Cfd1+2×Cfd2. This state corresponds to the state of period T2 in FIG. 7, which shows a fourth operation mode to be described later.

また、画素ブロックＢＬ（ｎ）に着目して、第１のトランジスタＳＷＡ（ｎ）及び第２のトランジスタＳＷＢ（ｎ＋１），ＳＷＢ（ｎ＋２）がオンすると、各第１のトランジスタＳＷＡ及び各第２のトランジスタＳＷＢのうち、トランジスタＳＷＡ（ｎ），ＳＷＢ（ｎ＋１），ＳＷＢ（ｎ＋２）以外のオン状態のトランジスタが第１のノードＰａ（ｎ）に対して電気的に接続された状態とならなければ（ここでは、具体的には、トランジスタＳＷＡ（ｎ＋１），ＳＷＡ（ｎ＋２），ＳＷＢ（ｎ），ＳＷＢ（ｎ＋３）がオフであれば）、第１のノードＰａ（ｎ）の電荷電圧変換容量は、容量ＣＣ（ｎ）に対して、容量ＣＤ（ｎ）、容量ＣＤ（ｎ＋１）、容量ＣＤ（ｎ＋２）及びトランジスタＳＷＡ（ｎ），ＳＷＢ（ｎ＋１），ＳＷＢ（ｎ＋２）のオン時のチャネル容量を付加したものとなる。よって、第１のノードＰａ（ｎ）の電荷電圧変換容量の容量値は、Ｃｆｄ１＋３×Ｃｆｄ２＋３×Ｃｓｗ≒Ｃｆｄ１＋３×Ｃｆｄ２となる。この状態は、後述する第５の動作モードを示す図８中の期間Ｔ２の状態に相当している。 Also, focusing on the pixel block BL(n), when the first transistor SWA(n) and the second transistors SWB(n+1) and SWB(n+2) are turned on, each first transistor SWA and each second transistor If the on-state transistors other than the transistors SWA(n), SWB(n+1), and SWB(n+2) among the transistors SWB are not electrically connected to the first node Pa(n), ( Specifically, if the transistors SWA(n+1), SWA(n+2), SWB(n), and SWB(n+3) are off), the charge-voltage conversion capacity of the first node Pa(n) is Add the on-state channel capacitances of capacitance CD(n), capacitance CD(n+1), capacitance CD(n+2), and transistors SWA(n), SWB(n+1), and SWB(n+2) to capacitance CC(n). It becomes what it is. Therefore, the capacitance value of the charge-voltage conversion capacitor of the first node Pa(n) is Cfd1+3×Cfd2+3×Csw≈Cfd1+3×Cfd2. This state corresponds to the state of period T2 in FIG. 8, which shows the fifth operation mode, which will be described later.

このように、各第１のトランジスタＳＷＡ及び各第２のトランジスタＳＷＢのうち第１のノードＰａ（ｎ）に対して電気的に接続されるオン状態のトランジスタがなければ、第１のノードＰａ（ｎ）の電荷電圧変換容量の容量値が最小の容量値Ｃｆｄ１となり、その電荷電圧変換容量による電荷電圧変換係数が大きくなるため、最高のＳＮ比での読出しが可能となる。 In this way, if there is no on-state transistor electrically connected to the first node Pa(n) among each first transistor SWA and each second transistor SWB, the first node Pa( The capacitance value of the charge-voltage conversion capacitor n) becomes the minimum capacitance value Cfd1, and the charge-voltage conversion coefficient due to the charge-voltage conversion capacitor becomes large, so that reading with the highest SN ratio becomes possible.

一方、各第１のトランジスタＳＷＡ及び各第２のトランジスタＳＷＢのうち第１のノードＰａ（ｎ）に対して電気的に接続されるオン状態のトランジスタの数を１つ以上の所望の数に増やしていけば、第１のノードＰａ（ｎ）の電荷電圧変換容量の容量値を所望の値に大きくすることができ、大きな信号電荷量を扱うことができるため、飽和電子数を拡大することができる。これにより、ダイナミックレンジを拡大することができる。 On the other hand, the number of on-state transistors electrically connected to the first node Pa(n) among each first transistor SWA and each second transistor SWB is increased to one or more desired number. By doing so, the capacitance value of the charge-voltage conversion capacitor of the first node Pa(n) can be increased to a desired value, and a large amount of signal charge can be handled, so the number of saturated electrons can be expanded. can. Thereby, the dynamic range can be expanded.

以上、画素ブロックＢＬ（ｎ）の第１のノードＰａ（ｎ）について説明したが、他の画素ブロックＢＬの第１のノードＰａについても同様である。 The first node Pa(n) of the pixel block BL(n) has been described above, but the same applies to the first nodes Pa of the other pixel blocks BL.

図４は、図２に示す固体撮像素子４の第１の動作モードを示すタイミングチャートである。この第１の動作モードは、各画素ブロックＢＬを行毎に順次選択していき、各第１のトランジスタＳＷＡ及び各第２のトランジスタＳＷＢのうち選択された画素ブロックＢＬの第１のノードＰａに対して電気的に接続されるオン状態のトランジスタがない状態（当該第１のノードＰａの電荷電圧変換容量が最小である状態）で、選択された画素ブロックＢＬの転送トランジスタＴＸＡ，ＴＸＢを順次選択的にオンさせて、選択された画素ブロックＢＬの各フォトダイオードＰＤＡ，ＰＤＢの信号を行毎に順次読み出す動作の例である。図４に示す例では、全画素ＰＸＡ，ＰＸＢの信号を読み出すが、これに限らず、例えば、画素行を間引いて読み出す間引き読み出し等を行ってもよい。この点は、後述する図５乃至図８にそれぞれ示す各例についても同様である。 FIG. 4 is a timing chart showing the first operation mode of the solid-state image sensor 4 shown in FIG. In this first operation mode, each pixel block BL is sequentially selected row by row, and the first node Pa of the pixel block BL selected from each first transistor SWA and each second transistor SWB is connected to the first node Pa of the selected pixel block BL. Transfer transistors TXA and TXB of the selected pixel block BL are sequentially selected in a state in which there is no transistor in an on-state electrically connected to the pixel block BL (a state in which the charge-voltage conversion capacity of the first node Pa is the minimum). This is an example of an operation in which the signals of the photodiodes PDA and PDB of the selected pixel block BL are sequentially read out row by row. In the example shown in FIG. 4, the signals of all the pixels PXA and PXB are read out, but the invention is not limited to this, and for example, thinning readout in which pixel rows are thinned out and read out may be performed. This point also applies to each example shown in FIGS. 5 to 8, which will be described later.

図４は、期間Ｔ１においてｎ－１行目の画素ブロックＢＬ（ｎ－１）が選択され、期間Ｔ２においてｎ行目の画素ブロックＢＬ（ｎ）が選択され、期間Ｔ３においてｎ＋１行目の画素ブロックＢＬ（ｎ＋１）が選択されていく状況を示している。いずれの行の画素ブロックＢＬが選択された場合の動作も同様であるので、ここでは、ｎ行目の画素ブロックＢＬ（ｎ）が選択された場合の動作についてのみ説明する。 In FIG. 4, the pixel block BL(n-1) in the n-1st row is selected in the period T1, the pixel block BL(n) in the n-th row is selected in the period T2, and the pixel block BL(n) in the n+1th row is selected in the period T3. This shows a situation in which block BL(n+1) is being selected. Since the operation is the same when the pixel block BL in any row is selected, only the operation when the n-th pixel block BL(n) is selected will be described here.

期間Ｔ２の開始前に既に、所定の露光期間において、フォトダイオードＰＤＡ（ｎ），ＰＤＢ（ｎ）の露光が終了している。この露光は、通常の本撮影時（静止画撮影時）などでは、全画素を同時にリセットするいわゆるグローバルリセット後にメカニカルシャッタ（図示せず）により行われ、電子ビューファインダーモード時や動画撮影時などでは、いわゆるローリング電子シャッタ動作により行われる。期間Ｔ２の開始直前には、全てのトランジスタＳＥＬ，ＲＳＴ，ＴＸＡ，ＴＸＢ，ＳＷＡ，ＳＷＢはオフしている。 Before the start of period T2, exposure of photodiodes PDA(n) and PDB(n) has already been completed in a predetermined exposure period. During normal shooting (still image shooting), this exposure is performed by a mechanical shutter (not shown) after a so-called global reset that resets all pixels at the same time, and during electronic viewfinder mode or video shooting, etc. This is performed by a so-called rolling electronic shutter operation. Immediately before the start of period T2, all transistors SEL, RST, TXA, TXB, SWA, and SWB are off.

期間Ｔ２において、ｎ行目のφＳＥＬ（ｎ）がＨにされ、ｎ行目の画素ブロックＢＬ（ｎ）の選択トランジスタＳＥＬ（ｎ）がオンにされ、ｎ行目の画素ブロックＢＬ（ｎ）が選択される。 In period T2, the n-th row φSEL(n) is set to H, the selection transistor SEL(n) of the n-th pixel block BL(n) is turned on, and the n-th pixel block BL(n) is turned on. selected.

また、期間Ｔ２において、φＳＷＡ（ｎ）がＬにされ、第１のトランジスタＳＷＡ（ｎ）がオフにされる。これにより、期間Ｔ２において、各トランジスタＳＷＡ，ＳＷＢのうち選択された画素ブロックＢＬ（ｎ）の第１のノードＰａ（ｎ）に対して電気的に接続されるオン状態のトランジスタがない状態となる。したがって、前述したように、第１のノードＰａ（ｎ）の電荷電圧変換容量の容量値は、Ｃｆｄ１となり、最小となる。 Further, in period T2, φSWA(n) is set to L, and the first transistor SWA(n) is turned off. As a result, in the period T2, there is no transistor in the on state that is electrically connected to the first node Pa(n) of the selected pixel block BL(n) among the transistors SWA and SWB. . Therefore, as described above, the capacitance value of the charge-voltage conversion capacitor of the first node Pa(n) is Cfd1, which is the minimum.

期間Ｔ２の開始直後から一定期間だけ、φＲＳＴ（ｎ）がＨにされてｎ行目のリセットトランジスタＲＳＴ（ｎ）が一旦オンにされ、第１のノードＰａ（ｎ）の電位が一旦電源電位ＶＤＤにリセットされる。 Immediately after the start of period T2, φRST(n) is set to H and the n-th reset transistor RST(n) is turned on for a certain period of time, and the potential of the first node Pa(n) is temporarily set to the power supply potential VDD. will be reset to

期間Ｔ２中のその後の時点ｔ１から一定期間だけ、暗信号サンプリング信号φＤＡＲＫＣがＨにされて、第１のノードＰａ（ｎ）に現れる電位がｎ行目の増幅トランジスタＡＭＰ（ｎ）で増幅された後に選択トランジスタＳＥＬ（ｎ）及び垂直信号線２８を経由し更にカラムアンプ３０で増幅された信号が、暗信号として、ＣＤＳ回路３１によりサンプリングされる。 The dark signal sampling signal φDARKC is set to H for a certain period from the subsequent time point t1 during the period T2, and the potential appearing at the first node Pa(n) is amplified by the n-th amplification transistor AMP(n). A signal that is subsequently amplified by the column amplifier 30 via the selection transistor SEL(n) and the vertical signal line 28 is sampled by the CDS circuit 31 as a dark signal.

期間Ｔ２中のその後の時点ｔ２から一定期間だけ、φＴＸＡ（ｎ）がＨにされてｎ行目の転送トランジスタＴＸＡ（ｎ）がオンにされる。これにより、ｎ行目の画素ブロックＢＬ（ｎ）のフォトダイオードＰＤＡ（ｎ）に蓄積されていた信号電荷が、第１のノードＰａ（ｎ）の電荷電圧変換容量に転送される。第１のノードＰａ（ｎ）の電位は、ノイズ成分を除くと、この信号電荷の量と第１のノードＰａ（ｎ）の電荷電圧変換容量の容量値の逆数とに比例した値となる。 φTXA(n) is set to H for a predetermined period from a subsequent time point t2 during period T2, and the n-th row transfer transistor TXA(n) is turned on. As a result, the signal charge accumulated in the photodiode PDA(n) of the n-th pixel block BL(n) is transferred to the charge-voltage conversion capacitor of the first node Pa(n). The potential of the first node Pa(n), excluding noise components, has a value proportional to the amount of signal charge and the reciprocal of the capacitance value of the charge-voltage conversion capacitor of the first node Pa(n).

期間Ｔ２中のその後の時点ｔ３において、光信号サンプリング信号φＳＩＧＣがＨにされて、第１のノードＰａ（ｎ）に現れる電位がｎ行目の増幅トランジスタＡＭＰ（ｎ）で増幅された後に選択トランジスタＳＥＬ（ｎ）及び垂直信号線２８を経由し更にカラムアンプ３０で増幅された信号が、光信号として、ＣＤＳ回路３１によりサンプリングされる。 At a subsequent time point t3 during period T2, the optical signal sampling signal φSIGC is set to H, and the potential appearing at the first node Pa(n) is amplified by the n-th amplification transistor AMP(n), and then the selection transistor A signal that is further amplified by the column amplifier 30 via SEL(n) and the vertical signal line 28 is sampled by the CDS circuit 31 as an optical signal.

その後にφＳＩＧＣがＬになった時点の後に、ＣＤＳ回路３１は、時点ｔ１からの一定期間でサンプリングした暗信号と時点ｔ３からの一定時間でサンプリングした光信号との差分に応じた信号を出力する。Ａ／Ｄ変換器３２は、この差分に応じた信号をデジタル信号に変換して保持する。各Ａ／Ｄ変換器３２に保持されたデジタルの画像信号は、水平読み出し回路３３によって水平走査され、デジタル信号画像信号として外部（図１中のデジタル信号処理部６）へ出力される。 After that, after φSIGC becomes L, the CDS circuit 31 outputs a signal corresponding to the difference between the dark signal sampled in a certain period from time t1 and the optical signal sampled in a certain period from time t3. . The A/D converter 32 converts a signal corresponding to this difference into a digital signal and holds the digital signal. The digital image signals held in each A/D converter 32 are horizontally scanned by a horizontal readout circuit 33 and output to the outside (digital signal processing unit 6 in FIG. 1) as a digital image signal.

そして、期間Ｔ２中の時点ｔ４から一定期間だけ、φＲＳＴ（ｎ）がＨにされてｎ行目のリセットトランジスタＲＳＴ（ｎ）が一旦オンにされ、第１のノードＰａ（ｎ）の電位が一旦電源電位ＶＤＤにリセットされる。 Then, for a certain period from time t4 during period T2, φRST(n) is set to H, the n-th reset transistor RST(n) is turned on, and the potential of the first node Pa(n) is temporarily reduced. It is reset to the power supply potential VDD.

期間Ｔ２中のその後の時点ｔ５から一定期間だけ、暗信号サンプリング信号φＤＡＲＫＣがＨにされて、第１のノードＰａ（ｎ）に現れる電位がｎ行目の増幅トランジスタＡＭＰ（ｎ）で増幅された後に選択トランジスタＳＥＬ（ｎ）及び垂直信号線２８を経由し更にカラムアンプ３０で増幅された信号が、暗信号として、ＣＤＳ回路３１によりサンプリングされる。 The dark signal sampling signal φDARKC is set to H for a certain period from the subsequent time point t5 during the period T2, and the potential appearing at the first node Pa(n) is amplified by the n-th amplification transistor AMP(n). A signal that is subsequently amplified by the column amplifier 30 via the selection transistor SEL(n) and the vertical signal line 28 is sampled by the CDS circuit 31 as a dark signal.

期間Ｔ２中のその後の時点ｔ６から一定期間だけ、φＴＸＢ（ｎ）がＨにされてｎ行目の転送トランジスタＴＸＢ（ｎ）がオンにされる。これにより、ｎ行目の画素ブロックＢＬ（ｎ）のフォトダイオードＰＤＢ（ｎ）に蓄積されていた信号電荷が、第１のノードＰａ（ｎ）の電荷電圧変換容量に転送される。第１のノードＰａ（ｎ）の電位は、ノイズ成分を除くと、この信号電荷の量と第１のノードＰａ（ｎ）の電荷電圧変換容量の容量値の逆数とに比例した値となる。 φTXB(n) is set to H for a certain period of time starting from a subsequent time point t6 during period T2, and the n-th row transfer transistor TXB(n) is turned on. As a result, the signal charge accumulated in the photodiode PDB(n) of the n-th pixel block BL(n) is transferred to the charge-voltage conversion capacitor of the first node Pa(n). The potential of the first node Pa(n), excluding noise components, has a value proportional to the amount of signal charge and the reciprocal of the capacitance value of the charge-voltage conversion capacitor of the first node Pa(n).

期間Ｔ２中のその後の時点ｔ７において、光信号サンプリング信号φＳＩＧＣがＨにされて、第１のノードＰａ（ｎ）に現れる電位がｎ行目の増幅トランジスタＡＭＰ（ｎ）で増幅された後に選択トランジスタＳＥＬ（ｎ）及び垂直信号線２８を経由し更にカラムアンプ３０で増幅された信号が、光信号として、ＣＤＳ回路３１によりサンプリングされる。 At a subsequent time point t7 during the period T2, the optical signal sampling signal φSIGC is set to H, and the potential appearing at the first node Pa(n) is amplified by the n-th amplification transistor AMP(n), and then the selection transistor A signal that is further amplified by the column amplifier 30 via SEL(n) and the vertical signal line 28 is sampled by the CDS circuit 31 as an optical signal.

その後にφＳＩＧＣがＬになった時点の後に、ＣＤＳ回路３１は、時点ｔ５からの一定期間でサンプリングした暗信号と時点ｔ７からの一定時間でサンプリングした光信号との差分に応じた信号を出力する。Ａ／Ｄ変換器３２は、この差分に応じた信号をデジタル信号に変換して保持する。各Ａ／Ｄ変換器３２に保持されたデジタルの画像信号は、水平読み出し回路３３によって水平走査され、デジタル信号画像信号として外部（図１中のデジタル信号処理部６）へ出力される。 After that, after φSIGC becomes L, the CDS circuit 31 outputs a signal corresponding to the difference between the dark signal sampled for a certain period from time t5 and the optical signal sampled for a certain period from time t7. . The A/D converter 32 converts a signal corresponding to this difference into a digital signal and holds the digital signal. The digital image signals held in each A/D converter 32 are horizontally scanned by a horizontal readout circuit 33 and output to the outside (digital signal processing unit 6 in FIG. 1) as a digital image signal.

このように、前記第１の動作モードでは、各トランジスタＳＷＡ，ＳＷＢのうち選択された画素ブロックＢＬの第１のノードＰａに対して電気的に接続されるオン状態のトランジスタがないので、選択された画素ブロックＢＬの第１のノードＰａの電荷電圧変換容量の容量値が最小となり、その電荷電圧変換容量による電荷電圧変換係数が大きくなるため、最高のＳＮ比での読出しが可能となる。例えば、ＩＳＯ感度の設定値が最も高い場合に、撮像制御部５によって、前記第１の動作モードを行うように指令される。 In this way, in the first operation mode, there is no transistor in the on state that is electrically connected to the first node Pa of the selected pixel block BL among the transistors SWA and SWB. The capacitance value of the charge-voltage conversion capacitor of the first node Pa of the pixel block BL becomes the minimum, and the charge-voltage conversion coefficient due to the charge-voltage conversion capacitor becomes large, so that readout with the highest SN ratio is possible. For example, when the ISO sensitivity setting value is the highest, the imaging control unit 5 issues a command to perform the first operation mode.

図５は、図２に示す固体撮像素子４の第２の動作モードを示すタイミングチャートである。この第２の動作モードは、各画素ブロックＢＬを行毎に順次選択していき、各第１のトランジスタＳＷＡ及び各第２のトランジスタＳＷＢのうちの１つのオン状態のトランジスタＳＷＡが、選択された画素ブロックＢＬの第１のノードＰａに対して電気的に接続された状態で、選択された画素ブロックＢＬの転送トランジスタＴＸＡ，ＴＸＢを順次選択的にオンさせて、選択された画素ブロックＢＬの各フォトダイオードＰＤＡ，ＰＤＢの信号を行毎に順次読み出す動作の例である。 FIG. 5 is a timing chart showing the second operation mode of the solid-state image sensor 4 shown in FIG. In this second operation mode, each pixel block BL is sequentially selected row by row, and one transistor SWA in an on state among each first transistor SWA and each second transistor SWB is selected. While being electrically connected to the first node Pa of the pixel block BL, the transfer transistors TXA and TXB of the selected pixel block BL are sequentially and selectively turned on, and each of the selected pixel blocks BL is This is an example of an operation in which signals of photodiodes PDA and PDB are sequentially read out row by row.

図５も、図４と同様に、期間Ｔ１においてｎ－１行目の画素ブロックＢＬ（ｎ－１）が選択され、期間Ｔ２においてｎ行目の画素ブロックＢＬ（ｎ）が選択され、期間Ｔ３においてｎ＋１行目の画素ブロックＢＬ（ｎ＋１）が選択されていく状況を示している。図５に示す第２の動作モードが図４に示す前記第１の動作モードと異なる所は、以下に説明する点である。 Similarly to FIG. 4, in FIG. 5, the n-1st pixel block BL(n-1) is selected in the period T1, the n-th pixel block BL(n) is selected in the period T2, and the pixel block BL(n) in the nth row is selected in the period T3. This shows a situation in which the pixel block BL(n+1) in the (n+1)th row is selected. The second operation mode shown in FIG. 5 differs from the first operation mode shown in FIG. 4 in the following points.

図５に示す第２の動作モードでは、ｎ行目の画素ブロックＢＬ（ｎ）が選択される期間Ｔ２において、φＳＷＡ（ｎ）がＨにされるとともにφＳＷＢ（ｎ），φＳＷＢ（ｎ＋１）がＬにされ、第１のトランジスタＳＷＡ（ｎ）がオンにされるとともに第２のトランジスタＳＷＢ（ｎ），φＳＷＢ（ｎ＋１）がオフにされる。これにより、期間Ｔ２において、各トランジスタＳＷＡ，ＳＷＢのうちの１つのオン状態の第１のトランジスタＳＷ（ここでは、第１のトランジスタＳＷＡ（ｎ））が、選択された画素ブロックＢＬ（ｎ）の第１のノードＰａ（ｎ）に対して電気的に接続された状態となる。したがって、前述したように、第１のノードＰａ（ｎ）の電荷電圧変換容量の容量値は、Ｃｆｄ１＋Ｃｆｄ２＋Ｃｓｗ≒Ｃｆｄ１＋Ｃｆｄ２となり、図４に示す前記第１の動作モードに比べていわば１段階大きくなる。 In the second operation mode shown in FIG. 5, during period T2 when the n-th pixel block BL(n) is selected, φSWA(n) is set to H, and φSWB(n) and φSWB(n+1) are set to L. , the first transistor SWA(n) is turned on, and the second transistors SWB(n) and φSWB(n+1) are turned off. As a result, in the period T2, the first transistor SW (here, the first transistor SWA(n)) in the on state of one of the transistors SWA and SWB is activated in the selected pixel block BL(n). It becomes electrically connected to the first node Pa(n). Therefore, as described above, the capacitance value of the charge-voltage conversion capacitor of the first node Pa(n) is Cfd1+Cfd2+Csw≈Cfd1+Cfd2, which is one step larger than in the first operation mode shown in FIG. 4.

ここでは、ｎ行目の画素ブロックＢＬ（ｎ）が選択される期間Ｔ２について説明したが、他の画素ブロックＢＬが選択される期間についても同様である。 Here, the period T2 in which the n-th pixel block BL(n) is selected has been described, but the same applies to the periods in which the other pixel blocks BL are selected.

このように、前記第２の動作モードでは、各トランジスタＳＷＡ，ＳＷＢのうちの１つのオン状態の第１のトランジスタＳＷＡが、選択された画素ブロックＢＬの第１のノードＰａに対して電気的に接続されるので、選択された画素ブロックＢＬの第１のノードＰａの電荷電圧変換容量の容量値がいわば１段階大きくなり、第１のノードＰａの電荷電圧変換容量での飽和電子数を１段階拡大することができる。これにより、ダイナミックレンジを１段階拡大することができる。例えば、ＩＳＯ感度の設定値が最も高い値から１段階小さい値である場合に、撮像制御部５によって、前記第２の動作モードを行うように指令される。 In this way, in the second operation mode, the first transistor SWA of the transistors SWA and SWB, which is in the on state, is electrically connected to the first node Pa of the selected pixel block BL. As a result, the capacitance value of the charge-voltage conversion capacitor of the first node Pa of the selected pixel block BL increases by one step, and the saturated number of electrons in the charge-voltage conversion capacitor of the first node Pa increases by one step. Can be expanded. This allows the dynamic range to be expanded by one step. For example, when the ISO sensitivity setting value is one step smaller than the highest value, the imaging control unit 5 issues a command to perform the second operation mode.

図６は、図２に示す固体撮像素子４の第３の動作モードを示すタイミングチャートである。この第３の動作モードは、各画素ブロックＢＬを行毎に順次選択していき、各第１のトランジスタＳＷＡ及び各第２のトランジスタＳＷＢのうちの１つのオン状態の第１のトランジスタＳＷＡ及び１つのオン状態の第２のトランジスタＳＷＢが、選択された画素ブロックＢＬの第１のノードＰａに対して電気的に接続された状態で、選択された画素ブロックＢＬの転送トランジスタＴＸＡ，ＴＸＢを順次選択的にオンさせて、選択された画素ブロックＢＬの各フォトダイオードＰＤＡ，ＰＤＢの信号を行毎に順次読み出す動作の例である。 FIG. 6 is a timing chart showing the third operation mode of the solid-state image sensor 4 shown in FIG. In this third operation mode, each pixel block BL is sequentially selected row by row, and one of the first transistors SWA and one of the second transistors SWB is in an on state. Transfer transistors TXA and TXB of the selected pixel block BL are sequentially selected in a state in which the two on-state second transistors SWB are electrically connected to the first node Pa of the selected pixel block BL. This is an example of an operation in which the signals of the photodiodes PDA and PDB of the selected pixel block BL are sequentially read out row by row.

図６も、図４と同様に、期間Ｔ１においてｎ－１行目の画素ブロックＢＬ（ｎ－１）が選択され、期間Ｔ２においてｎ行目の画素ブロックＢＬ（ｎ）が選択され、期間Ｔ３においてｎ＋１行目の画素ブロックＢＬ（ｎ＋１）が選択されていく状況を示している。図６に示す第３の動作モードが図４に示す前記第１の動作モードと異なる所は、以下に説明する点である。 Similarly to FIG. 4, in FIG. 6, the n-1st pixel block BL(n-1) is selected in the period T1, the n-th pixel block BL(n) is selected in the period T2, and the pixel block BL(n) is selected in the period T3. This shows a situation in which the pixel block BL(n+1) on the n+1th row is selected. The third operation mode shown in FIG. 6 differs from the first operation mode shown in FIG. 4 in the following points.

図６に示す第３の動作モードでは、ｎ行目の画素ブロックＢＬ（ｎ）が選択される期間Ｔ２において、φＳＷＡ（ｎ）及びφＳＷＢ（ｎ＋１）がＨにされるとともにφＳＷＡ（ｎ＋１），φＳＷＢ（ｎ），φＳＷＢ（ｎ＋２）がＬにされ、第１のトランジスタＳＷＡ（ｎ）及び第２のトランジスタＳＷＢ（ｎ＋１）がオンにされるとともに第１のトランジスタＳＷＡ（ｎ＋１）及び第２のトランジスタＳＷＢ（ｎ），ＳＷＢ（ｎ＋２）がオフにされる。これにより、期間Ｔ２において、各トランジスタＳＷＡ，ＳＷＢのうちの１つのオン状態の第１のトランジスタＳＷＡ（ここでは、第１のトランジスタＳＷＡ（ｎ））及び１つのオン状態の第２のトランジスタＳＷＢ（ここでは、第２のトランジスタＳＷＢ（ｎ＋１））が、選択された画素ブロックＢＬ（ｎ）の第１のノードＰａ（ｎ）に対して電気的に接続された状態となる。したがって、前述したように、第１のノードＰａ（ｎ）の電荷電圧変換容量の容量値は、Ｃｆｄ１＋２×Ｃｆｄ２＋Ｃｓｗ≒Ｃｆｄ１＋２×Ｃｆｄ２となり、図４に示す前記第１の動作モードに比べていわば２段階大きくなる。 In the third operation mode shown in FIG. 6, during period T2 when the n-th pixel block BL(n) is selected, φSWA(n) and φSWB(n+1) are set to H, and φSWA(n+1), φSWB (n), φSWB(n+2) are set to L, the first transistor SWA(n) and the second transistor SWB(n+1) are turned on, and the first transistor SWA(n+1) and the second transistor SWB (n), SWB(n+2) is turned off. As a result, in the period T2, one of the transistors SWA and SWB is the first transistor SWA (here, the first transistor SWA(n)) in the on state and one second transistor SWB (in the on state) is in the on state. Here, the second transistor SWB(n+1)) is electrically connected to the first node Pa(n) of the selected pixel block BL(n). Therefore, as described above, the capacitance value of the charge-voltage conversion capacitor of the first node Pa(n) is Cfd1+2×Cfd2+Csw≒Cfd1+2×Cfd2, which is two stages compared to the first operation mode shown in FIG. growing.

ここでは、ｎ行目の画素ブロックＢＬ（ｎ）が選択される期間Ｔ２について説明したが、他の画素ブロックＢＬが選択される期間についても同様である。 Although the period T2 in which the n-th pixel block BL(n) is selected has been described here, the same applies to the periods in which other pixel blocks BL are selected.

このように、前記第３の動作モードでは、各トランジスタＳＷＡ，ＳＷＢのうちの１つのオン状態の第１のトランジスタＳＷＡ及び１つのオン状態の第２のトランジスタＳＷＢが、選択された画素ブロックＢＬの第１のノードＰａに対して電気的に接続されるので、選択された画素ブロックＢＬの第１のノードＰａの電荷電圧変換容量の容量値がいわば２段階大きくなり、第１のノードＰａの電荷電圧変換容量での飽和電子数を２段階拡大することができる。これにより、ダイナミックレンジを２段階拡大することができる。例えば、ＩＳＯ感度の設定値が最も高い値から２段階小さい値である場合に、撮像制御部５によって、前記第３の動作モードを行うように指令される。 In this manner, in the third operation mode, one first transistor SWA in an on state and one second transistor SWB in an on state out of each transistor SWA, SWB are connected to each other in the selected pixel block BL. Since it is electrically connected to the first node Pa, the capacitance value of the charge-voltage conversion capacitor of the first node Pa of the selected pixel block BL increases by two steps, so that the charge of the first node Pa increases. The number of saturated electrons in the voltage conversion capacitor can be increased by two steps. Thereby, the dynamic range can be expanded by two steps. For example, when the set value of the ISO sensitivity is two steps lower than the highest value, the imaging control unit 5 issues a command to perform the third operation mode.

図７は、図２に示す固体撮像素子４の第４の動作モードを示すタイミングチャートである。この第４の動作モードは、各画素ブロックＢＬを行毎に順次選択していき、各第１のトランジスタＳＷＡ及び各第２のトランジスタＳＷＢのうちの２つのオン状態の第１のトランジスタＳＷＡ及び１つのオン状態の第２のトランジスタＳＷＢが、選択された画素ブロックＢＬの第１のノードＰａに対して電気的に接続された状態で、選択された画素ブロックＢＬの転送トランジスタＴＸＡ，ＴＸＢを順次選択的にオンさせて、選択された画素ブロックＢＬの各フォトダイオードＰＤＡ，ＰＤＢの信号を行毎に順次読み出す動作の例である。 FIG. 7 is a timing chart showing the fourth operation mode of the solid-state image sensor 4 shown in FIG. In this fourth operation mode, each pixel block BL is sequentially selected row by row, and two of the first transistors SWA and the second transistors SWB are in the ON state. Transfer transistors TXA and TXB of the selected pixel block BL are sequentially selected in a state in which the two on-state second transistors SWB are electrically connected to the first node Pa of the selected pixel block BL. This is an example of an operation in which the signals of the photodiodes PDA and PDB of the selected pixel block BL are sequentially read out row by row.

図７も、図４と同様に、期間Ｔ１においてｎ－１行目の画素ブロックＢＬ（ｎ－１）が選択され、期間Ｔ２においてｎ行目の画素ブロックＢＬ（ｎ）が選択され、期間Ｔ３においてｎ＋１行目の画素ブロックＢＬ（ｎ＋１）が選択されていく状況を示している。図７に示す第４の動作モードが図４に示す前記第１の動作モードと異なる所は、以下に説明する点である。 7, similarly to FIG. 4, the n-1st pixel block BL(n-1) is selected in the period T1, the n-th pixel block BL(n) is selected in the period T2, and the pixel block BL(n) in the nth row is selected in the period T3. This shows a situation in which the pixel block BL(n+1) on the n+1th row is selected. The fourth operation mode shown in FIG. 7 differs from the first operation mode shown in FIG. 4 in the following points.

図７に示す第４の動作モードでは、ｎ行目の画素ブロックＢＬ（ｎ）が選択される期間Ｔ２において、φＳＷＡ（ｎ），φＳＷＡ（ｎ＋１）及びφＳＷＢ（ｎ＋１）がＨにされるとともにφＳＷＢ（ｎ），φＳＷＢ（ｎ＋２）がＬにされ、第１のトランジスタＳＷＡ（ｎ），ＳＷＡ（ｎ＋１）及び第２のトランジスタＳＷＢ（ｎ＋１）がオンにされるとともに第２のトランジスタＳＷＢ（ｎ），ＳＷＢ（ｎ＋２）がオフにされる。これにより、期間Ｔ２において、各トランジスタＳＷＡ，ＳＷＢのうちの２つのオン状態の第１のトランジスタＳＷＡ（ここでは、第１のトランジスタＳＷＡ（ｎ），ＳＷＡ（ｎ＋１））及び１つのオン状態の第２のトランジスタＳＷＢ（ここでは、第２のトランジスタＳＷＢ（ｎ＋１））が、選択された画素ブロックＢＬ（ｎ）の第１のノードＰａ（ｎ）に対して電気的に接続された状態となる。したがって、前述したように、第１のノードＰａ（ｎ）の電荷電圧変換容量の容量値は、２×Ｃｆｄ１＋２×Ｃｆｄ２＋３×Ｃｓｗ≒２×Ｃｆｄ１＋２×Ｃｆｄ２となり、図４に示す前記第１の動作モードに比べていわば３段階大きくなる。 In the fourth operation mode shown in FIG. 7, during period T2 when the n-th pixel block BL(n) is selected, φSWA(n), φSWA(n+1) and φSWB(n+1) are set to H, and φSWB (n), φSWB(n+2) are set to L, the first transistors SWA(n), SWA(n+1) and the second transistor SWB(n+1) are turned on, and the second transistors SWB(n), SWB(n+2) is turned off. As a result, in the period T2, two of the transistors SWA and SWB are in the on state, the first transistor SWA (here, the first transistor SWA(n), SWA(n+1)), and one of the transistors SWA and SWB is in the on state. The second transistor SWB (here, the second transistor SWB(n+1)) is electrically connected to the first node Pa(n) of the selected pixel block BL(n). Therefore, as described above, the capacitance value of the charge-voltage conversion capacitor of the first node Pa(n) is 2×Cfd1+2×Cfd2+3×Csw≈2×Cfd1+2×Cfd2, and the first operation mode shown in FIG. Compared to , it is three steps larger.

このように、前記第４の動作モードでは、各トランジスタＳＷＡ，ＳＷＢのうちの２つのオン状態の第１のトランジスタＳＷＡ及び１つのオン状態の第２のトランジスタＳＷＢが、選択された画素ブロックＢＬの第１のノードＰａに対して電気的に接続されるので、選択された画素ブロックＢＬの第１のノードＰａの電荷電圧変換容量の容量値がいわば３段階大きくなり、第１のノードＰａの電荷電圧変換容量での飽和電子数を３段階拡大することができる。これにより、ダイナミックレンジを３段階拡大することができる。例えば、ＩＳＯ感度の設定値が最も高い値から３段階小さい値である場合に、撮像制御部５によって、前記第４の動作モードを行うように指令される。 In this way, in the fourth operation mode, two of the transistors SWA and SWB, the first transistor SWA in the on state and one second transistor SWB in the on state, are connected to the selected pixel block BL. Since it is electrically connected to the first node Pa, the capacitance value of the charge-voltage conversion capacitor of the first node Pa of the selected pixel block BL increases by three steps, so that the charge of the first node Pa increases. The number of saturated electrons in the voltage conversion capacitor can be increased by three stages. Thereby, the dynamic range can be expanded by three steps. For example, when the set value of the ISO sensitivity is three steps lower than the highest value, the imaging control section 5 issues a command to perform the fourth operation mode.

図８は、図２に示す固体撮像素子４の第５の動作モードを示すタイミングチャートである。この第５の動作モードは、各画素ブロックＢＬを行毎に順次選択していき、各第１のトランジスタＳＷＡ及び各第２のトランジスタＳＷＢのうちの１つのオン状態の第１のトランジスタＳＷＡ及び２つのオン状態の第２のトランジスタＳＷＢが、選択された画素ブロックＢＬの第１のノードＰａに対して電気的に接続された状態で、選択された画素ブロックＢＬの転送トランジスタＴＸＡ，ＴＸＢを順次選択的にオンさせて、選択された画素ブロックＢＬの各フォトダイオードＰＤＡ，ＰＤＢの信号を行毎に順次読み出す動作の例である。 FIG. 8 is a timing chart showing the fifth operation mode of the solid-state image sensor 4 shown in FIG. In this fifth operation mode, each pixel block BL is sequentially selected row by row, and one of the first transistors SWA and the second transistors SWB is in an on state. Transfer transistors TXA and TXB of the selected pixel block BL are sequentially selected in a state in which the two on-state second transistors SWB are electrically connected to the first node Pa of the selected pixel block BL. This is an example of an operation in which the signals of the photodiodes PDA and PDB of the selected pixel block BL are sequentially read out row by row.

図８も、図４と同様に、期間Ｔ１においてｎ－１行目の画素ブロックＢＬ（ｎ－１）が選択され、期間Ｔ２においてｎ行目の画素ブロックＢＬ（ｎ）が選択され、期間Ｔ３においてｎ＋１行目の画素ブロックＢＬ（ｎ＋１）が選択されていく状況を示している。図８に示す第５の動作モードが図４に示す前記第１の動作モードと異なる所は、以下に説明する点である。 Similarly to FIG. 4, in FIG. 8, the n-1st pixel block BL(n-1) is selected in the period T1, the n-th pixel block BL(n) is selected in the period T2, and the pixel block BL(n) in the nth row is selected in the period T3. This shows a situation in which the pixel block BL(n+1) on the n+1th row is selected. The fifth operation mode shown in FIG. 8 differs from the first operation mode shown in FIG. 4 in the following points.

図８に示す第５の動作モードでは、ｎ行目の画素ブロックＢＬ（ｎ）が選択される期間Ｔ２において、φＳＷＡ（ｎ）及びφＳＷＢ（ｎ＋１），φＳＷＢ（ｎ＋２）がＨにされるとともにφＳＷＡ（ｎ＋１），φＳＷＡ（ｎ＋２），φＳＷＢ（ｎ），φＳＷＢ（ｎ＋３）がＬにされ、第１のトランジスタＳＷＡ（ｎ）及び第２のトランジスタＳＷＢ（ｎ＋１），ＳＷＢ（ｎ＋２）がオンにされるとともに第１のトランジスタＳＷＡ（ｎ＋１），ＳＷＡ（ｎ＋２）及び第２のトランジスタＳＷＢ（ｎ），ＳＷＢ（ｎ＋３）がオフにされる。これにより、期間Ｔ２において、各トランジスタＳＷＡ，ＳＷＢのうちの１つのオン状態の第１のトランジスタＳＷＡ（ここでは、第１のトランジスタＳＷＡ（ｎ））及び２つのオン状態の第２のトランジスタＳＷＢ（ここでは、第２のトランジスタＳＷＢ（ｎ＋１），ＳＷＢ（ｎ＋２））が、選択された画素ブロックＢＬ（ｎ）の第１のノードＰａ（ｎ）に対して電気的に接続された状態となる。したがって、前述したように、第１のノードＰａ（ｎ）の電荷電圧変換容量の容量値は、Ｃｆｄ１＋３×Ｃｆｄ２＋３×Ｃｓｗ≒Ｃｆｄ１＋３×Ｃｆｄ２となり、図４に示す前記第１の動作モードに比べていわば３段階大きくなる。 In the fifth operation mode shown in FIG. 8, during period T2 when the n-th pixel block BL(n) is selected, φSWA(n), φSWB(n+1), and φSWB(n+2) are set to H, and φSWA (n+1), φSWA(n+2), φSWB(n), φSWB(n+3) are set to L, and the first transistor SWA(n) and the second transistor SWB(n+1), SWB(n+2) are turned on. At the same time, the first transistors SWA(n+1), SWA(n+2) and the second transistors SWB(n), SWB(n+3) are turned off. As a result, in the period T2, one of the transistors SWA and SWB is the first transistor SWA (in this case, the first transistor SWA(n)) in the on state and the two second transistors SWB (in the on state) are in the on state. Here, the second transistors SWB(n+1), SWB(n+2)) are electrically connected to the first node Pa(n) of the selected pixel block BL(n). Therefore, as described above, the capacitance value of the charge-voltage conversion capacitor of the first node Pa(n) is Cfd1+3×Cfd2+3×Csw≈Cfd1+3×Cfd2, which is different from that in the first operation mode shown in FIG. Increases in size by 3 levels.

このように、前記第５の動作モードでは、各トランジスタＳＷＡ，ＳＷＢのうちの１つのオン状態の第１のトランジスタＳＷＡ及び２つのオン状態の第２のトランジスタＳＷＢが、選択された画素ブロックＢＬの第１のノードＰａに対して電気的に接続されるので、選択された画素ブロックＢＬの第１のノードＰａの電荷電圧変換容量の容量値がいわば３段階大きくなり、第１のノードＰａの電荷電圧変換容量での飽和電子数を３段階拡大することができる。これにより、ダイナミックレンジを３段階拡大することができる。例えば、ＩＳＯ感度の設定値が最も高い値から３段階小さい値である場合に、撮像制御部５によって、前記第５の動作モードを行うように指令される。 In this manner, in the fifth operation mode, one of the transistors SWA and SWB, the first transistor SWA in the on state and the two second transistors SWB in the on state, are connected to the selected pixel block BL. Since it is electrically connected to the first node Pa, the capacitance value of the charge-voltage conversion capacitor of the first node Pa of the selected pixel block BL increases by three steps, so that the charge of the first node Pa increases. The number of saturated electrons in the voltage conversion capacitor can be increased by three stages. Thereby, the dynamic range can be expanded by three steps. For example, when the ISO sensitivity setting value is three steps lower than the highest value, the imaging control unit 5 issues a command to perform the fifth operation mode.

ここで、図７に示す第４の動作モードと前記図８に示す第５の動作モードとを比較する。前述したように、前記第４の動作モードでは、各トランジスタＳＷＡ，ＳＷＢのうちの２つのオン状態の第１のトランジスタＳＷＡ及び１つのオン状態の第２のトランジスタＳＷＢが、選択された画素ブロックＢＬの第１のノードＰａに対して電気的に接続され、その第１のノードＰａの電荷電圧変換容量の容量値は、２×Ｃｆｄ１＋２×Ｃｆｄ２＋３×Ｃｓｗ≒２×Ｃｆｄ１＋２×Ｃｆｄ２となる。一方、前記第５の動作モードでは、各トランジスタＳＷＡ，ＳＷＢのうちの１つのオン状態の第１のトランジスタＳＷＡ及び２つのオン状態の第２のトランジスタＳＷＢが、選択された画素ブロックＢＬの第１のノードＰａに対して電気的に接続され、その第１のノードＰａの電荷電圧変換容量の容量値は、Ｃｆｄ１＋３×Ｃｆｄ２＋３×Ｃｓｗ≒Ｃｆｄ１＋３×Ｃｆｄ２となる。 Here, the fourth operation mode shown in FIG. 7 and the fifth operation mode shown in FIG. 8 will be compared. As described above, in the fourth operation mode, two of the transistors SWA and SWB, the first transistor SWA in the on state and one second transistor SWB in the on state, operate in the selected pixel block BL. The capacitance value of the charge-voltage conversion capacitor of the first node Pa is 2×Cfd1+2×Cfd2+3×Csw≈2×Cfd1+2×Cfd2. On the other hand, in the fifth operation mode, one first transistor SWA in an on state and two second transistors SWB in an on state among the transistors SWA and SWB are connected to the first transistor SWA of the selected pixel block BL. The capacitance value of the charge-voltage conversion capacitor of the first node Pa is Cfd1+3×Cfd2+3×Csw≈Cfd1+3×Cfd2.

したがって、容量ＣＣの容量値Ｃｆｄ１と容量ＣＤの容量値Ｃｆｄ２とが同一であれば、前記第４の動作モード及び前記第５の動作モードのいずれにおいても、選択された画素ブロックＢＬの第１のノードＰａの容量値は同一となり、ダイナミックレンジを同程度拡大することができる。 Therefore, if the capacitance value Cfd1 of the capacitor CC and the capacitance value Cfd2 of the capacitor CD are the same, in both the fourth operation mode and the fifth operation mode, the first The capacitance values of the nodes Pa are the same, and the dynamic range can be expanded to the same extent.

ところが、前述したように、容量値Ｃｆｄ１には電圧依存性がある一方で、容量値Ｃｆｄ２の電圧依存性は無視可能である。したがって、前記第５の動作モードにおいて選択された画素ブロックＢＬの第１のノードＰａの電荷電圧変換容量の容量値の電圧依存性は、１個の容量ＣＣの容量値Ｃｆｄ１の電圧依存性の分だけ、前記第４の動作モードにおいて選択された画素ブロックＢＬの第１のノードＰａの電荷電圧変換容量の容量値の電圧依存性よりも小さくなる。 However, as described above, while the capacitance value Cfd1 has voltage dependence, the voltage dependence of the capacitance value Cfd2 can be ignored. Therefore, the voltage dependence of the capacitance value of the charge-voltage conversion capacitor of the first node Pa of the pixel block BL selected in the fifth operation mode is equal to the voltage dependence of the capacitance value Cfd1 of one capacitor CC. is smaller than the voltage dependence of the capacitance value of the charge-voltage conversion capacitor of the first node Pa of the pixel block BL selected in the fourth operation mode.

したがって、前記第５の動作モードによれば、前記第４の動作モードに比べて、ダイナミックレンジ拡大時の容量の電圧依存性の影響を低減することができ、ひいては、光電変換の線形性を高めることができる。 Therefore, according to the fifth operation mode, compared to the fourth operation mode, it is possible to reduce the influence of the voltage dependence of the capacitance when expanding the dynamic range, and in turn, improve the linearity of photoelectric conversion. be able to.

前記第５の動作モードは、各第１のトランジスタＳＷＡのうちのｐ個（ｐは１以上の整数）のオン状態の第１のトランジスタＳＷＡ及び各第２のトランジスタＳＷＢのうちのｑ個（ｑはｐよりも大きい整数）のオン状態の第２のトランジスタＳＷＢが、選択された１つの画素ブロックＢＬの第１のノードＰａに対して電気的に接続された状態となるように、各第１のトランジスタＳＷＡ及び各第２のトランジスタＳＷＢが制御される動作モードの一例であり、ｐ＝１かつｑ＝２とした例である。先の説明から理解することができるように、この動作モードでは、ｐ＋ｑの値が３以上の任意の所定値であるとき、ｑ≦ｐとした動作モード（その動作モードの一例としてｐ＝２かつｑ＝１としたものが前記第４の動作モードである。）に比べて、ダイナミックレンジ拡大時の容量の電圧依存性の影響を低減することができる。前記ｐは１以上の整数であればよいが、ｐ＋ｑの値が同一であれば、前記ｐが小さいほど容量の電圧依存性の影響を低減することができるので、好ましい。特に、ｐ＝１にすると、容量の電圧依存性の影響を最小限に抑えることができるので、最も好ましい。 In the fifth operation mode, p (p is an integer of 1 or more) of the first transistors SWA are in an on state, and q (q is an integer larger than p), the second transistor SWB in the on state is electrically connected to the first node Pa of the selected one pixel block BL. This is an example of an operation mode in which the transistor SWA and each second transistor SWB are controlled, and is an example in which p=1 and q=2. As can be understood from the previous explanation, in this operation mode, when the value of p+q is an arbitrary predetermined value of 3 or more, an operation mode where q≦p (an example of the operation mode is p=2 and The fourth operation mode is one in which q=1.) The influence of the voltage dependence of the capacitance upon expanding the dynamic range can be reduced. The p may be an integer of 1 or more, but it is preferable that the values of p+q are the same because the smaller the p, the more the influence of the voltage dependence of the capacitance can be reduced. In particular, it is most preferable to set p=1 because the influence of voltage dependence of capacitance can be minimized.

本実施の形態では、列方向に順次隣り合う全ての２つの第２のノードＰｂ間に第２のトランジスタＳＷＢを設けているが、本発明では、必ずしもこれに限らない。例えば、列方向に並ぶｒ個（ｒは２以上の整数）置きの第２のノードＰｂと当該第２のノードＰｂに対し図中下側に隣り合う第２のノードＰｂとの間には、第２のトランジスタＳＷＢを設けずにその間を常に開放しておいてもよい。この場合、ｒの数が小さいほど、ダイナミックレンジの拡大の度合いが低下するが、高感度読出し時のＳＮ比を向上させることができる。また、例えば、列方向に並ぶｓ個（ｓは４以上の整数）置きの第２のノードＰｂと当該第２のノードＰｂに対し図中下側に隣り合う第２のノードＰｂとの間には、第２のトランジスタＳＷＢを設けずにその間を電気的に短絡させておいてもよい。 In this embodiment, the second transistor SWB is provided between all two second nodes Pb sequentially adjacent in the column direction, but the present invention is not necessarily limited to this. For example, between r second nodes Pb arranged in the column direction (r is an integer of 2 or more) and a second node Pb adjacent to the second node Pb on the lower side in the figure, The gap between them may be always open without providing the second transistor SWB. In this case, the smaller the number r, the lower the degree of expansion of the dynamic range, but the SN ratio during high-sensitivity reading can be improved. Also, for example, between every s second nodes Pb (s is an integer of 4 or more) arranged in the column direction and a second node Pb adjacent to the second node Pb on the lower side in the figure, may be electrically short-circuited without providing the second transistor SWB.

なお、例えば配線７２の幅等を調整することによって、容量ＣＤの容量値を、容量ＣＣの容量値に対して±２０％の範囲内の値にしてもよいし、容量ＣＣの容量値に対して±１０％の範囲内の値にしてもよい。この点は、後述する第２の実施の形態についても同様である。 Note that, for example, by adjusting the width of the wiring 72, etc., the capacitance value of the capacitor CD may be set to a value within ±20% of the capacitance value of the capacitor CC, or The value may be within the range of ±10%. This point also applies to the second embodiment described below.

なお、図４乃至図８を参照して説明した各動作例は、各画素ＰＸのフォトダイオードＰＤの信号電荷を、他の画素ＰＸのフォトダイオードＰＤの信号電荷と混合することなく読み出す動作の例であった。しかし、本発明では、各画素ＰＸのフォトダイオードＰＤの信号電荷を、同色の他の画素ＰＸのフォトダイオードＰＤの信号電荷と混合して読み出してもよい。 Note that each operation example described with reference to FIGS. 4 to 8 is an example of an operation of reading out the signal charge of the photodiode PD of each pixel PX without mixing it with the signal charge of the photodiode PD of other pixels PX. Met. However, in the present invention, the signal charge of the photodiode PD of each pixel PX may be mixed with the signal charge of the photodiode PD of another pixel PX of the same color and read out.

例えば、第１のトランジスタＳＷＡ（ｎ－１），ＳＷＡ（ｎ），ＳＷＡ（ｎ＋１）及び第２のトランジスタＳＷＢ（ｎ），ＳＷＢ（ｎ＋１）をオンにして第１のノードＰａ（ｎ－１），Ｐａ（ｎ），Ｐａ（ｎ＋１）を互いに連結し、ＴＸＡ（ｎ－１），ＴＸＡ（ｎ），ＴＸＡ（ｎ＋１）を同時にオンにすると、ベイヤー配列等を前提とした場合における同色の３つの画素ＰＸＡ（ｎ－１），ＰＸＡ（ｎ），ＰＸＡ（ｎ－１）のフォトダイオードＰＤＡ（ｎ－１），ＰＤＡ（ｎ），ＰＤＡ（ｎ－１）の信号電荷が互いに連結された第１のノードＰａ（ｎ－１），Ｐａ（ｎ），Ｐａ（ｎ＋１）で平均化され、同色３画素混合読出しの機能を実現することができる。このとき、第２のトランジスタＳＷＢ（ｎ－２），ＳＷＢ（ｎ＋２）をオフにし、第１のノードＰａ（ｎ－１），Ｐａ（ｎ），Ｐａ（ｎ＋１）に対して電気的に接続されるオン状態の第１又は第２のトランジスタの数を最小限にすることによって、連結された第１のノードＰａ（ｎ－１），Ｐａ（ｎ），Ｐａ（ｎ＋１）における電荷電圧変換容量値が最小となり、最高のＳＮ比で同色３画素混合読出しを行うことができる。一方、第１のトランジスタＳＷＡ（ｎ－１），ＳＷＡ（ｎ），ＳＷＡ（ｎ＋１）及び第２のトランジスタＳＷＢ（ｎ），ＳＷＢ（ｎ＋１）の他に、各第１のトランジスタＳＷＡ及び各第２のトランジスタＳＷＢのうちの１個以上のオン状態のトランジスタが第１のノードＰａ（ｎ－１），Ｐａ（ｎ），Ｐａ（ｎ＋１）に対して電気的に接続されるようにすれば、その数に応じて、連結された第１のノードＰａ（ｎ－１），Ｐａ（ｎ），Ｐａ（ｎ＋１）における電荷電圧変換容量値が大きくなり、同色３画素混合読出しのダイナミックレンジを拡大することができる。 For example, by turning on the first transistors SWA(n-1), SWA(n), SWA(n+1) and the second transistors SWB(n), SWB(n+1), the first node Pa(n-1) , Pa(n), Pa(n+1) are connected to each other and TXA(n-1), TXA(n), TXA(n+1) are turned on at the same time. The signal charges of the photodiodes PDA(n-1), PDA(n), and PDA(n-1) of the pixels PXA(n-1), PXA(n), and PXA(n-1) are connected to each other in the first are averaged at nodes Pa(n-1), Pa(n), and Pa(n+1), and the function of mixed readout of three pixels of the same color can be realized. At this time, the second transistors SWB(n-2) and SWB(n+2) are turned off and are electrically connected to the first nodes Pa(n-1), Pa(n), and Pa(n+1). By minimizing the number of first or second transistors in the on-state, the charge-voltage conversion capacitance value at the connected first nodes Pa(n-1), Pa(n), Pa(n+1) is is minimized, and mixed readout of three pixels of the same color can be performed at the highest SN ratio. On the other hand, in addition to the first transistors SWA(n-1), SWA(n), SWA(n+1) and the second transistors SWB(n), SWB(n+1), each first transistor SWA and each second transistor If one or more of the transistors SWB in the on state are electrically connected to the first nodes Pa(n-1), Pa(n), Pa(n+1), the According to the number of pixels, the charge-voltage conversion capacitance value at the connected first nodes Pa(n-1), Pa(n), Pa(n+1) increases, thereby expanding the dynamic range of mixed readout of three pixels of the same color. Can be done.

［第２の実施の形態］
図９は、本発明の第２の実施の形態による電子カメラの固体撮像素子８４の概略構成を示す回路図であり、図２に対応している。図９において、図２中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。 [Second embodiment]
FIG. 9 is a circuit diagram showing a schematic configuration of a solid-state image sensor 84 of an electronic camera according to a second embodiment of the present invention, and corresponds to FIG. 2. In FIG. 9, elements that are the same as or correspond to those in FIG. 2 are given the same reference numerals, and redundant explanation thereof will be omitted.

本実施の形態が前記第１の実施の形態と異なる所は、本実施の形態では、前記第１の実施の形態において、各画素ブロックＢＬにおいて、フォトダイオードＰＤＢ及び転送トランジスタＴＸＢが取り除かれ、各画素ブロックＢＬが画素ＰＸＡになっている点である。ただし、本実施の形態では、フォトダイオードＰＤＡの列方向の密度は、前記第１の実施の形態におけるフォトダイオードＰＤＡの列方向の密度の２倍にされ、前記第１の実施の形態におけるフォトダイオードＰＤＡ，ＰＤＢ全体の列方向の密度と同一になっている。本実施の形態では、ｎは、画素ブロックＢＬの行を示すと同時に、画素ＰＸＡの行を示すことになる。 This embodiment differs from the first embodiment in that in the first embodiment, the photodiode PDB and the transfer transistor TXB are removed from each pixel block BL, and each The point is that the pixel block BL is the pixel PXA. However, in this embodiment, the density of the photodiodes PDAs in the column direction is twice the density of the photodiodes PDAs in the column direction in the first embodiment. The density in the column direction of the entire PDA and PDB is the same. In this embodiment, n indicates the row of the pixel block BL as well as the row of the pixel PXA.

換言すれば、前記第１の実施の形態では、各画素ブロックＢＬは２個の画素ＰＸ（ＰＸＡ，ＰＸＢ）で構成されているのに対し、本実施の形態では、各画素ブロックＢＬは１個の画素ＰＸ（ＰＸＡ）で構成されている。そして、前記第１の実施の形態では、画素ブロックＢＬに属する２個の画素ＰＸ（ＰＸＡ，ＰＸＢ）が、１組の第１のノードＰａ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬを共有しているに対し、本実施の形態では、各画素ＰＸ（本実施の形態では、ＰＸＡのみ）が、それぞれ１組の第１のノードＰａ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬを有している。 In other words, in the first embodiment, each pixel block BL is composed of two pixels PX (PXA, PXB), whereas in this embodiment, each pixel block BL is composed of one pixel PX (PXA, PXB). It is composed of pixels PX (PXA). In the first embodiment, the two pixels PX (PXA, PXB) belonging to the pixel block BL share a set of the first node Pa, the amplification transistor AMP, the reset transistor RST, and the selection transistor SEL. In contrast, in this embodiment, each pixel PX (in this embodiment, only PXA) has one set of first node Pa, amplification transistor AMP, reset transistor RST, and selection transistor SEL. are doing.

基本的に、前記第１の実施の形態の説明は、画素ブロックＢＬを画素ＰＸＡに置き換えることで、本実施の形態の説明として適合する。よって、ここでは、本実施の形態の詳細な説明は省略する。 Basically, the description of the first embodiment is applicable to the present embodiment by replacing the pixel block BL with the pixel PXA. Therefore, detailed description of this embodiment will be omitted here.

本実施の形態によっても、前記第１の実施の形態と同様の利点が得られる。 This embodiment also provides the same advantages as the first embodiment.

以上、本発明の各実施の形態及び変形例について説明したが、本発明はこれらに限定されるものではない。 Although the embodiments and modifications of the present invention have been described above, the present invention is not limited to these.

４固体撮像素子
ＢＬ画素ブロック
ＰＸ画素
ＰＤフォトダイオード
ＴＸＡ，ＴＸＢ転送トランジスタ
Ｐａ第１のノード
Ｐｂ第２のノード
ＡＭＰ増幅トランジスタ
ＳＷＡ第１のトランジスタ
ＳＷＢ第２のトランジスタ 4 Solid-state image sensor BL Pixel block PX Pixel PD Photodiode TXA, TXB Transfer transistor Pa First node Pb Second node AMP Amplification transistor SWA First transistor SWB Second transistor

Claims

光を電荷に変換する第１光電変換部と、前記第１光電変換部で変換された電荷が転送される第１拡散部と、前記第１拡散部に電気的に接続される第１トランジスタとを有する第１画素ブロックと、
列方向において前記第１画素ブロックの隣に配置される画素ブロックであって、光を電荷に変換する第２光電変換部と、前記第２光電変換部で変換された電荷が転送される第２拡散部と、前記第２拡散部に電気的に接続される第２トランジスタとを有する第２画素ブロックと、
前記第１トランジスタと前記第２トランジスタとに電気的に接続される第１接続部と、
前記第１トランジスタと前記第２トランジスタとのうち少なくとも前記第１トランジスタにより前記第１拡散部と前記第２拡散部との間を電気的に切断した状態で、前記第１光電変換部で変換された電荷が前記第１拡散部に転送されるように制御する制御部と
を備える撮像素子。 a first photoelectric conversion section that converts light into charges; a first diffusion section to which charges converted by the first photoelectric conversion section are transferred; and a first transistor electrically connected to the first diffusion section. a first pixel block having
A pixel block arranged next to the first pixel block in the column direction, comprising a second photoelectric conversion section that converts light into charges, and a second photoelectric conversion section to which the charges converted by the second photoelectric conversion section are transferred. a second pixel block including a diffusion portion and a second transistor electrically connected to the second diffusion portion;
a first connection portion electrically connected to the first transistor and the second transistor;
Conversion is performed in the first photoelectric conversion section in a state where the first diffusion section and the second diffusion section are electrically disconnected by at least the first transistor of the first transistor and the second transistor. and a control section that controls the charge so that the charged charge is transferred to the first diffusion section.