JP2024014429A - 電力増幅回路 - Google Patents

Abstract

【課題】簡易な回路構成によって、入力電力が大きくなる場合に増幅素子の破壊を防止できる電力増幅回路を提供する。【解決手段】電力増幅回路１０は、ベースにバイアス電流ＩＢ１が供給され、入力信号ＲＦｉｎを増幅して電流Ｉ１を出力するトランジスタ１０１と、エミッタがトランジスタ１０１のベースに接続され、エミッタから、トランジスタ１０１のベースにバイアス電流ＩＢ１を供給する、トランジスタ１０２と、トランジスタ１０２のベースに接続されるトランジスタ１０３１と、トランジスタ１０３１を流れる電流Ｉ２に基づいて比較電圧Ｖｃｏｍｐを生成する比較電圧生成回路１０３と、トランジスタ１０２のベースに接続され、比較電圧と基準電圧とが供給され、比較電圧と基準電圧とに基づいて、電流Ｉ２の増加に伴ってトランジスタ１０２のベースに供給される電流Ｉ３ａを減少させる比較回路１０４とを有する。【選択図】図１

Description

本発明は、電力増幅回路に関する。

増幅器に供給される電源電圧を高くしたり、増幅素子に流れる電流を増加させたりすることによって、増幅器の高出力化が図られる傾向がある。しかし、高出力化に伴い増幅素子は電圧や電流によって破壊しやすくなる。そこで、高出力を可能としつつも増幅素子の破壊を防止する必要がある。特許文献１には、増幅素子の破壊を防止するために、電力増幅回路に配置した抵抗の電圧降下に基づいて、増幅素子の過電流状態を検出し、検出電位が基準の閾値を超える場合に、バイアス電流入力用のカレントミラー回路の動作を遮断する構成が示される。

国際公開第２０２０／０８０３３２号

ところで、電力増幅回路の出力電力を制御する方法として、電力増幅回路の利得を一定にして入力電力を制御する方法や、入力電力を一定にして電力増幅回路の利得を制御する方法がある。出力電力を制御するために入力電力を制御する方法を採用する場合、増幅素子が飽和状態で動作することがある。飽和状態で動作する増幅素子に対して、高出力化のために高い入力を加える場合、特に増幅素子が破壊されやすくなる。よって、増幅素子が飽和状態で動作する場合には、増幅器に入力される電力を抑制する必要がある。この点、特許文献１に示される構成を用いることも考えられるが、特許文献１に記載の構成は、多くの回路素子を有しており、構成が複雑となってしまう。

本発明はこのような事情に鑑みてなされたものであり、簡易な回路構成によって、入力電力が大きくなる場合に増幅素子の破壊を防止できる電力増幅回路を提供することを目的とする。

本発明の一側面に係る電力増幅回路は、ベース又はゲートにバイアス電流又は電圧が供給され、入力信号を増幅して第１電流を出力する第１トランジスタと、エミッタ又はソースが第１トランジスタのベース又はゲートに接続され、エミッタ又はソースから、第１トランジスタのベース又はゲートにバイアス電流又は電圧を供給する、第２トランジスタと、第２トランジスタのベース又はゲートに接続される第３トランジスタを有し、第３トランジスタを流れる第２電流に基づいて比較電圧を生成する比較電圧生成回路と、第２トランジスタのベース又はゲートに接続され、比較電圧と基準電圧とが供給され、比較電圧と基準電圧とに基づいて、第２電流の増加に伴って第２トランジスタのベース又はゲートに供給される第３電流を減少させる比較回路と、を備える。

本発明の他の一側面に係る電力増幅回路は、ベース又はゲートに第１バイアス電流又は電圧が供給され、第１信号を増幅して第１電流を出力する第１トランジスタと、エミッタ又はソースが第１トランジスタのベース又はゲートに接続され、エミッタ又はソースから、第１トランジスタのベース又はゲートに第１バイアス電流又は電圧を供給する、第２トランジスタと、第２トランジスタのベース又はゲートに接続される第３トランジスタを有し、第３トランジスタを流れる第２電流に基づいて比較電圧を生成する、比較電圧生成回路と、ベース又はゲートに第２バイアス電流又は電圧が供給され、コレクタ又はドレインが第１トランジスタのベース又はゲートに接続され、入力信号を増幅して第１信号を出力する第４トランジスタと、エミッタ又はソースが第３トランジスタのベース又はゲートに接続され、エミッタ又はソースから、第３トランジスタのベース又はゲートに第２バイアス電流又は電圧を供給する第５トランジスタと、第２トランジスタのベース又はゲートと第５トランジスタのベース又はゲートとに接続され、比較電圧と基準電圧とが供給され、比較電圧と基準電圧とに基づいて、第５トランジスタのベース又はゲートに供給される第３電流を減少させる比較回路と、を備える。

本発明によれば、簡易な回路構成によって、入力電力が大きくなる場合に増幅素子の破壊を防止できる電力増幅回路を提供することが可能となる。

第１実施形態に係る電力増幅回路の回路図である。 第２実施形態に係る電力増幅回路の回路図である。 第２実施形態に係る電力増幅回路の動作を説明する図である。 第２実施形態に係る電力増幅回路の動作を説明する図である。 第２実施形態に係る電力増幅回路の動作を説明する図である。 比較電圧生成回路の他の例を説明する図である。 比較電圧生成回路の他の例を説明する図である。 第２実施形態に係る電力増幅回路の詳細な回路図である。 第２実施形態に係る電力増幅回路の他の詳細な回路図である。

第１実施形態について説明する。図１には第１実施形態に係る電力増幅回路の模式的な回路図が示される。電力増幅回路１０は、トランジスタ１０１，１０２、比較電圧生成回路１０３、比較回路１０４、キャパシタ１０５、抵抗素子１０６、及びインダクタ１０７を備える。トランジスタ１０１は、入力信号ＲＦｉｎを増幅してコレクタから出力信号ＲＦｏｕｔを出力する。入力信号ＲＦｉｎは、電流と電圧を含む。出力信号ＲＦｏｕｔは、電流を含む。

トランジスタ１０１（第１トランジスタ）は、ベースが入力に接続され、コレクタが出力に接続され、エミッタが接地に接続される。ベースに入力信号ＲＦｉｎが入力される。また、トランジスタ１０１は、後述のトランジスタ１０２からバイアス電流又は電圧がベースに供給される。ここでは、トランジスタ１０１のベースにバイアス電流ＩＢ１が供給される例が示される。また、トランジスタ１０１は、コレクタに電源電圧Ｖが供給される。トランジスタ１０１のコレクタには電流Ｉ１（第１電流）が流れる。

また、トランジスタ１０１のベースには、入力信号ＲＦｉｎの直流信号を遮断するためのキャパシタ１０５が接続される。トランジスタ１０１のコレクタには、電源への交流信号の流入を抑制するインダクタ１０７が接続される。

トランジスタ１０２（第２トランジスタ）は、エミッタがトランジスタ１０１のベースに接続され、コレクタが電源に接続され、ベースが後述の比較電圧生成回路１０３を通じて、バイアス制御端子Ｂ１に接続される。トランジスタ１０２は、バイアス制御端子Ｂ１から供給されるバイアス制御信号ＢＣ１に応じて、バイアス電流又は電圧をトランジスタ１０１に供給する。ここでは、トランジスタ１０２のベースにバイアス電流として電流Ｉ３ａ（第３電流）が供給される例が示される。また、トランジスタ１０１のベースとトランジスタ１０２のエミッタとの間には、抵抗素子１０６が設けられる。

トランジスタ１０１，１０２は、例えばヘテロ接合バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のバイポーラトランジスタにより構成される。なお、トランジスタ１０１，１０２は、ＨＢＴの代わりにＭＯＳＦＥＴ（Ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の電界効果トランジスタにより構成されてもよい。この場合、以下に述べるコレクタ、ベース、エミッタを、それぞれ、ドレイン、ゲート、ソースに読み替えればよい。また、以降の実施形態で説明するトランジスタについても同様である。

比較電圧生成回路１０３は、トランジスタ１０２のベースとバイアス制御端子Ｂ１との間に設けられる。比較電圧生成回路１０３は、トランジスタ１０３１（第３トランジスタ），１０３２、接続点１０３３、及び抵抗素子１０３４を有する。

トランジスタ１０３１，１０３２はダイオード接続されたトランジスタである。トランジスタ１０３１はエミッタが接地に接続される。トランジスタ１０３１のコレクタはトランジスタ１０３２のエミッタに接続される。トランジスタ１０３２のコレクタは、接続点１０３３を通じてトランジスタ１０２のベースに接続される。また、トランジスタ１０３２のコレクタは接続点１０３３を通じて抵抗素子１０３４に接続される。

トランジスタ１０３１，１０３２は、例えば、トランジスタ１０１と同じ半導体チップ上に形成されるトランジスタである。この場合、トランジスタ１０１の温度状態とトランジスタ１０３１，１０３２の温度状態は同等の状態となる。また、トランジスタ１０１の温度特性とトランジスタ１０３１，１０３２の温度特性とが共通するように、トランジスタ１０１，１０３１，１０３２が半導体チップに形成されてもよい。

トランジスタ１０３１，１０３２は、それぞれに共通して流れる電流Ｉ２（第２電流）に基づいて、接続点１０３３において比較電圧Ｖｃｏｍｐを生成する。接続点１０３３における比較電圧は、トランジスタ１０３１，１０３２それぞれの動作電圧をＶｂｅとすると、２Ｖｂｅとなる。

比較回路１０４は、バイアス制御端子Ｂ１及び比較電圧生成回路１０３に接続される。比較回路１０４は、比較電圧生成回路１０３を通じてトランジスタ１０２のベースに接続される。比較回路１０４には、基準電圧Ｖｒｅｆを発生させる基準電圧源１０４１から基準電圧Ｖｒｅｆが供給される。比較回路１０４は、比較電圧Ｖｃｏｍｐと基準電圧Ｖｒｅｆとに基づいて、電流Ｉ４（第４電流）をバイアス制御端子Ｂ１側から引き抜く。比較回路１０４は、例えば、非反転入力端子と反転入力端子を有する差動アンプとして表される。図１では、比較回路１０４は、非反転入力端子がバイアス制御端子Ｂ１及び比較電圧生成回路１０３に接続され、反転入力端子が基準電圧源１０４１に接続される。また、比較回路１０４は、出力がバイアス制御端子Ｂ１及び比較電圧生成回路１０３に接続される。

比較回路１０４は、比較電圧Ｖｃｏｍｐと基準電圧Ｖｒｅｆとに基づいて、電流Ｉ２の増加に伴って電流Ｉ３ａを減少させるように電流Ｉ４を発生させる。

電力増幅回路１０の動作について説明する。

電力増幅回路１０では、入力信号ＲＦｉｎ及びバイアス電流ＩＢ１に応じてトランジスタ１０１のコレクタに電流Ｉ１が流れる。トランジスタ１０１は、電力増幅を行うと発熱し、その発熱量は電流Ｉ１の増加に応じて増加する。すなわち、トランジスタ１０１の出力電力が増加すると、トランジスタ１０１の発熱量が増加する。

トランジスタ１０１が発熱するとトランジスタ１０１の温度が上昇する。また、トランジスタ１０１の温度上昇に伴って、例えば同じチップ上に設けられ、熱的に近く配置されているトランジスタ１０３１，１０３２の温度も上昇する。

トランジスタ１０３１，１０３２の温度上昇に伴って、トランジスタ１０３１，１０３２の動作点が変化する。具体的には、トランジスタ１０３１，１０３２は、電流Ｉ２が流れるための閾値電圧が減少するように動作点が変化する。閾値電圧の減少は、ある電圧値においてトランジスタ１０３１，トランジスタ１０３２を流れる電流Ｉ２の増加をもたらす。また、トランジスタ１０３１，トランジスタ１０３２が接続点１０３３において発生する比較電圧Ｖｃｏｍｐの減少をもたらす。

比較電圧Ｖｃｏｍｐが減少すると、非反転入力端子における電圧と反転入力端子における基準電圧Ｖｒｅｆとの差分が増加する。比較回路１０４は、この差分電圧に基づいて電流Ｉ４をバイアス制御端子Ｂ１から引き込む。

その結果、トランジスタ１０２のベースに供給される電流Ｉ３ａが電流Ｉ４に応じて減少する。電流Ｉ３ａが減少すると、トランジスタ１０２がトランジスタ１０１に供給するバイアス電流ＩＢ１が減少する。バイアス電流ＩＢ１が減少することによって、電流Ｉ１は減少する。これにより、電流Ｉ１の増加が抑制される。電流Ｉ１の増加が抑制されることによって、トランジスタ１０１が過電流によって破壊されることを防止できる。

第２実施形態について説明する。第２実施形態では第１実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。

図２には、第２実施形態に係る電力増幅回路２０の模式的な回路図が示される。電力増幅回路２０は、トランジスタ１０１，１０２、比較電圧生成回路１０３、比較回路１０４Ａ、キャパシタ１０５、抵抗素子１０６、インダクタ１０７、及びトランジスタ２０１，２０２、比較電圧生成回路２０３、キャパシタ２０５、抵抗素子２０６、及びインダクタ２０７を備える。

電力増幅回路２０では、トランジスタ１０１のベースは、キャパシタ１０５を通じて、トランジスタ２０１のコレクタに接続される。電力増幅回路２０では、トランジスタ２０１に入力信号ＲＦｉｎが入力され、トランジスタ２０１は、入力信号ＲＦｉｎを増幅してコレクタから信号ＲＦ１を出力する。信号ＲＦ１はトランジスタ１０１に入力され、トランジスタ１０１は、信号ＲＦ１を増幅して、出力信号ＲＦｏｕｔを出力する。

また、電力増幅回路２０では、比較回路１０４Ａが後述のトランジスタ２０２に接続されている点で、第１実施形態に係る電力増幅回路１０と異なる。

トランジスタ２０１（第４トランジスタ）は、ベースが入力端子に接続され、コレクタが出力端子、トランジスタ１０１に接続され、エミッタが接地に接続される。トランジスタ２０１は、後述のトランジスタ２０２からバイアス電流又は電圧がベースに供給される。ここでは、トランジスタ２０１のベースにバイアス電流ＩＢ２が供給される例が示される。また、トランジスタ２０１は、コレクタに電源電圧Ｖが供給される。

また、トランジスタ２０１のベースには、入力信号ＲＦｉｎの直流信号をカットするためのキャパシタ２０５が接続される。トランジスタ２０１のコレクタには、電源への交流信号の流入を抑制するインダクタ２０７が接続される。

トランジスタ２０２（第５トランジスタ）は、エミッタがトランジスタ２０１のベースに接続され、コレクタが電源に接続され、ベースが後述の比較電圧生成回路２０３を通じて、バイアス制御端子Ｂ２に接続される。トランジスタ２０２は、バイアス制御端子Ｂ２から供給されるバイアス制御信号ＢＣ２に応じて、バイアス電流又は電圧をトランジスタ２０１に供給する。ここでは、トランジスタ２０２のベースにバイアス電流として電流Ｉ３ｂ（第３電流）が供給される例が示される。また、トランジスタ２０１のベースとトランジスタ２０２のエミッタとの間には、抵抗素子２０６が設けられる。

比較電圧生成回路２０３は、トランジスタ２０２のベースとバイアス制御端子Ｂ２との間に設けられる。比較電圧生成回路２０３は、トランジスタ２０３１，２０３２、接続点２０３３、及び抵抗素子２０３４を有する。比較電圧生成回路２０３は、比較電圧生成回路１０３と同様の機能を有する。また、トランジスタ２０３１，２０３２、接続点２０３３、及び抵抗素子２０３４は、トランジスタ１０３１、１０３２、接続点１０３３、及び抵抗素子１０３４と同様の接続関係を有し、同様の性質を有する素子である。

比較回路１０４Ａは、バイアス制御端子Ｂ１、比較電圧生成回路１０３、バイアス制御端子Ｂ２、及び比較電圧生成回路２０３に接続される。比較回路１０４Ａは、比較電圧生成回路２０３を通じてトランジスタ２０２のベースに接続される。比較回路１０４Ａには、基準電圧Ｖｒｅｆを発生させる基準電圧源１０４１から基準電圧Ｖｒｅｆが供給される。比較回路１０４Ａは、比較電圧Ｖｃｏｍｐと基準電圧Ｖｒｅｆとに基づいて、電流Ｉ４（第４電流）をバイアス制御端子Ｂ２側から引き抜く。比較回路１０４は、例えば、非反転入力端子と反転入力端子を有する差動アンプとして表される。図 ２では、比較回路１０４Ａは、非反転入力端子がバイアス制御端子Ｂ１及び比較電圧生成回路１０３に接続され、反転入力端子が基準電圧源１０４１に接続される。また、比較回路１０４Ａは、出力がバイアス制御端子Ｂ２及び比較電圧生成回路２０３に接続される。

比較回路１０４Ａは、比較電圧生成回路１０３が発生させる比較電圧Ｖｃｏｍｐと基準電圧Ｖｒｅｆとに基づいて、比較電圧Ｖｃｏｍｐの低下に伴って電流Ｉ３ｂを減少させるように電流Ｉ４を発生させる。

電力増幅回路２０の動作について説明する。

電力増幅回路２０では、入力信号ＲＦｉｎに応じた出力信号ＲＦ１及びバイアス電流ＩＢ１に応じてトランジスタ１０１のコレクタに電流Ｉ１が流れ、トランジスタ１０１の発熱量が増加する点は電力増幅回路１０と同様である。また、トランジスタ１０１の温度が上昇し、トランジスタ１０３１，１０３２の動作点が変化する点も同様である。結果として、ある電圧値においてトランジスタ１０３１，トランジスタ１０３２を流れる電流Ｉ２の増加、または、トランジスタ１０３１，トランジスタ１０３２が接続点１０３３において発生する比較電圧Ｖｃｏｍｐの減少がもたらされる。

比較電圧Ｖｃｏｍｐが減少すると、比較回路１０４Ａの非反転入力端子における電圧と、反転入力端子における基準電圧Ｖｒｅｆとの差分が増加する。比較回路１０４Ａは、この差分電圧に基づいて電流Ｉ４をバイアス制御端子Ｂ２から引き込む。

結果として、トランジスタ２０２のベースに供給される電流Ｉ３ｂが電流Ｉ４に応じて減少する。電流Ｉ３ｂが減少すると、トランジスタ２０２がトランジスタ２０１に供給するバイアス電流ＩＢ２が減少する。バイアス電流ＩＢ２が減少することによって、トランジスタ２０１が出力する信号ＲＦ１の電力は減少する。トランジスタ１０１に入力される信号ＲＦ１の電力が減少するので、電流Ｉ１の増加が抑制される。電流Ｉ１の増加が抑制されることによって、トランジスタ１０１が過電流によって破壊されることを防止できる。

図３から図５を参照して、電力増幅回路２０における出力電力の抑制について説明する。図３は、トランジスタ２０１に入力される信号の電力を１０ｄＢｍとした場合の、トランジスタ１０１のコレクタ－エミッタ間電圧Ｖｃｅとコレクタ－エミッタ間電流Ｉｃｅ（電流Ｉ１）との関係をプロットしたグラフである。電力増幅回路２０の動作は実線で示される曲線Ｃ１によって表される。また、参照例として、比較電圧生成回路１０３，比較回路１０４を有しない電力増幅回路における動作が破線で表される曲線Ｃ２として示される。

図３で特に注目すべきは、コレクタ－エミッタ間電圧Ｖｃｅがおよそ３Ｖから１０Ｖ、かつコレクタ－エミッタ間電流Ｉｃｅが１．０Ａから３．０Ａである範囲における曲線Ｃ１と曲線Ｃ２の差異である。上記範囲は、トランジスタ１０１における損失（コレクタ－エミッタ間電圧Ｖｃｅとコレクタ－エミッタ間電流Ｉｃｅとの積）が大きくなりやすい動作範囲である。この範囲において、曲線Ｃ１は曲線Ｃ２よりもより原点の側に近く、トランジスタ１０１における損失が抑制されていることが示される。トランジスタ１０１における損失は、すなわちトランジスタ１０１における発熱であり、電力増幅回路２０は、トランジスタ１０１の発熱を抑制できていることが示される。トランジスタ１０１の発熱抑制は、比較回路１０４Ａが、トランジスタ２０１に供給されるバイアス電流を低下させた結果として生じたものである。

次に、図４を参照して、電力増幅回路に入力される信号の電力Ｐｉｎ［ｄＢｍ］を変化させた場合の、トランジスタ１０１のコレクタ－エミッタ間電流Ｉｃｅ［Ａ］及びトランジスタ１０１からの出力電力Ｐｏｕｔ［ｄＢｍ］について説明する。

図４（ａ）では、電力増幅回路２０のコレクタ－エミッタ間電流Ｉｃｅである電流Ｉｃ１が実線で示され、参照例の電力増幅回路におけるコレクタ－エミッタ間電流Ｉｃｅである電流Ｉｃ２が破線で示される。

図４（ｂ）では、電力増幅回路２０のトランジスタ１０１からの出力電力Ｐ１が実線で示され、参照例の電力増幅回路における出力段のトランジスタからの出力電力Ｐ２が破線で示される。

図４（ａ）にて示されるように、電力増幅回路２０では、入力電力が大きくなった場合に、トランジスタ１０１を流れる電流Ｉｃが抑制されていることが示される。特に、入力信号の電力Ｐｉｎが８～１０ｄＢｍの高入力電力の領域で、電流Ｉｃ１が電流Ｉｃ２より小さくなっている。

図４（ｂ）にて示されるように、トランジスタ１０１を流れる電流が抑制されている結果として、出力電力Ｐ１が抑制される。特に、入力信号の電力Ｐｉｎが８～１０ｄＢｍの高入力電力の領域で、出力電力Ｐ１が出力電力Ｐ２より小さくなっている。

図５は、電源電圧Ｖ（Ｖｃｃ）をＶｃｃ＝３．０，４．０，５．０のそれぞれとした場合における、電力増幅回路２０での、トランジスタ１０１のコレクタ－エミッタ間電流Ｉｃ３，Ｉｃ４，Ｉｃ５と、出力電力Ｐ３，Ｐ４，Ｐ５［ｄＢｍ］の入力信号の電力Ｐｉｎ［ｄＢｍ］に対する変化を示したグラフである。図５（ａ），（ｂ）に示されているように、特にトランジスタ１０１が高出力となる電源電圧の値（例えばＶｃｃ＝５．０Ｖ）の場合に、コレクタ－エミッタ間電流が抑制され、結果として、出力電力Ｐ５が抑制される。一方、低出力電力（例えばＶｃｃ＝３．０Ｖ又は４．０Ｖ）の場合には、コレクタ－エミッタ間電流Ｉｃ３，Ｉｃ４は抑制されておらず、結果として、出力電力Ｐ３，Ｐ４も抑制されず、十分な電力増幅が行われる。このように、電力増幅回路２０は、高出力の場合にトランジスタ１０１への過入力を抑制することで、低出力や中出力の場合は出力を確保しつつ、トランジスタ１０１の破壊を抑制することができる。

図６，７を参照して、電力増幅回路１０又は電力増幅回路２０における、比較電圧生成回路１０３の他の構成の一例について説明する。図６には、電力増幅回路１０において、比較電圧生成回路１０３の構成を変化させた電力増幅回路１０Ａの回路図が示される。比較電圧生成回路１０３Ａはトランジスタ１０３１，１０３２に代えて、トランジスタ１０３５（第３トランジスタ）を有する。比較電圧生成回路１０３Ａによっても、接続点１０３３に比較電圧Ｖｃｏｍｐを発生させ、比較回路１０４による制御を行うことができる。

図７には、電力増幅回路１０において比較電圧生成回路１０３の構成を変化させた電力増幅回路１０Ｂの回路図が示される。比較電圧生成回路１０３Ｂはトランジスタ１０３１，１０３２に加えて、トランジスタ１０３７、抵抗素子１０３８、及びキャパシタ１０３９を有する。比較電圧生成回路１０３Ｂによっても、接続点１０３３に比較電圧Ｖｃｏｍｐを発生させ、比較回路１０４による制御を行うことができる。図６，図７で示した比較電圧生成回路１０３Ａ、１０３Ｂは、電力増幅回路２０においても同様に適用することが可能である。

図８を参照して、電力増幅回路２０の詳細な回路図について説明する。図８に示されるように、電力増幅回路２０は、バイアス制御回路３０１，バイアス制御回路３０２を有する。バイアス制御回路３０１は、トランジスタ３０１１，３０１２，３０１３，３０１４、及び電流源３０１５を有する。バイアス制御回路３０１では、トランジスタ３０１１とトランジスタ３０１３との組、及びトランジスタ３０１２とトランジスタ３０１４との組がカレントミラー接続される。バイアス制御回路３０１は、電流源３０１５からの電流に応じて、バイアス制御信号ＢＣ１をトランジスタ１０２に供給する。バイアス制御回路３０２は、トランジスタ３０２１，３０２２，３０２３，３０２４、及び電流源３０２５を有する。バイアス制御回路３０２は、電流源３０２５からの電流に応じて、バイアス制御信号ＢＣ２をトランジスタ２０２に供給する。

比較回路１０４Ａは、基準電圧源１０４１の他に、抵抗素子１０４２、キャパシタ１０４３、トランジスタ１０４４，１０４５，１０４６，１０４７、抵抗素子１０４８，１０４９、電流源１０４１０、トランジスタ１０４１１、キャパシタ１０４１２、及びトランジスタ１０４１３，１０４１４を有する。

比較回路１０４Ａでは、基準電圧源１０４１に接続されるトランジスタ１０４５と、トランジスタ１０４４とによって定まる電圧と、Ｖｃｏｍｐに応じて、トランジスタ１０４６，１０４７，抵抗素子１０４９とによって定まる電圧との差分に応じた電圧が、トランジスタ１０４１４のゲートに供給される。トランジスタ１０４１４は、基準電圧Vｒｅｆと比較電圧Ｖｃｏｍｐとの差分が大きいほど、より多くの電圧がゲートに供給され、より多く電流Ｉ４を引き込むよう動作する。

図９を参照して、電力増幅回路２０の他の例である、電力増幅回路２０Ａの詳細な回路図について説明する。図９に示されるように、電力増幅回路２０Ａでは、比較回路１０４Ａに代えて、比較回路９０４を有する。比較回路９０４は、基準電圧源９０４１、抵抗素子９０４２，９０４３、トランジスタ９０４４，９０４５，電流源９０４６、トランジスタ９０４７，９０４８、９０４９、及びキャパシタ９０４１０を有する。比較回路９０４では、基準電圧源９０４１に接続されるトランジスタ９０４４と、トランジスタ９０４７とによって定まる電圧と、Ｖｃｏｍｐに応じてトランジスタ９０４５，９０４８によって定まる電圧との差分に応じた電圧が、トランジスタ９０４９のゲートに供給される。トランジスタ９０４９は、基準電圧Vｒｅｆと比較電圧Ｖｃｏｍｐとの差分が大きいほど、より多くの電圧がゲートに供給され、より多く電流Ｉ４を引き込むよう動作する。

以上、本発明の例示的な実施形態について説明した。第１実施形態に係る電力増幅回路１０は、ベースにバイアス電流ＩＢ１が供給され、入力信号ＲＦｉｎを増幅して電流Ｉ１を出力するトランジスタ１０１と、エミッタがトランジスタ１０１のベースに接続され、エミッタから、トランジスタ１０１のベースにバイアス電流ＩＢ１を供給する、トランジスタ１０２と、トランジスタ１０２のベースに接続されるトランジスタ１０３１を有する。電力増幅回路１０は、トランジスタ１０３１を流れる電流Ｉ２に基づいて比較電圧Ｖｃｏｍｐを生成する比較電圧生成回路１０３と、トランジスタ１０２のベースに接続され、比較電圧Ｖｃｏｍｐと基準電圧Ｖｒｅｆとが供給され、比較電圧Ｖｃｏｍｐと基準電圧Ｖｒｅｆとに基づいて、電流Ｉ２の増加に伴ってトランジスタ１０２のベースに供給される電流Ｉ３ａを減少させる比較回路１０４とを有する。

トランジスタ１０１への入力が増加し、電流Ｉ１が増加した場合、トランジスタ１０１は発熱する。トランジスタ１０１の発熱が、トランジスタ１０３１に伝わることで、トランジスタ１０３１の動作点が変化する。例えば、トランジスタ１０３１の温度が上昇した場合、トランジスタ１０３１の動作点は、電流Ｉ２が増加する又は比較電圧Ｖｃｏｍｐが減少するように変化する。比較回路１０４は、比較電圧生成回路１０３によって検出される上記変化に基づいて、トランジスタ１０２のベースに供給される電流Ｉ３ａを減少させる。これにより、トランジスタ１０２がトランジスタ１０１に供給するバイアス電流ＩＢ１が減少する。従って、トランジスタ１０１を流れる電流Ｉ１の増加が抑制され、トランジスタ１０１の破壊を抑制できる。

また、電力増幅回路１０では、比較回路１０４は、比較電圧Ｖｃｏｍｐと基準電圧Ｖｒｅｆとの差分である差分電圧に基づく電流Ｉ４を発生させ、電流Ｉ３ａから電流Ｉ４を除くことで、電流Ｉ３ａを減少させてもよい。また、電力増幅回路１０では、比較電圧生成回路１０３は、トランジスタ１０１の温度上昇に伴って、比較電圧を低下させてもよい。これらの態様によっても、トランジスタ１０１を流れる電流Ｉ１の増加が抑制され、トランジスタ１０１の破壊を抑制できる。

また、第２実施形態に係る電力増幅回路２０では、ベースにバイアス電流ＩＢ１が供給され、入力信号ＲＦｉｎに応じた出力信号ＲＦ１を増幅して電流Ｉ１を出力するトランジスタ１０１と、エミッタがトランジスタ１０１のベースに接続され、エミッタから、トランジスタ１０１のベースにバイアス電流ＩＢ１を供給する、トランジスタ１０２と、トランジスタ１０２のベースに接続されるトランジスタ１０３１を有する。また、電力増幅回路２０は、トランジスタ１０３１を流れる電流Ｉ２に基づいて比較電圧Ｖｃｏｍｐを生成する比較電圧生成回路１０３を有する。

電力増幅回路２０は、ベースにバイアス電流ＩＢ２が供給され、コレクタがトランジスタ１０１のベースに接続され、入力信号ＲＦｉｎを増幅して信号ＲＦ１を出力するトランジスタ２０１と、エミッタがトランジスタ２０１のベースに接続され、エミッタから、トランジスタ２０１のベースにバイアス電流ＩＢ２を供給するトランジスタ２０２とを有する。

電力増幅回路２０は、トランジスタ１０２のベースとトランジスタ２０２のベースとに接続され、比較電圧Ｖｃｏｍｐと基準電圧Ｖｒｅｆとが供給され、比較電圧Ｖｃｏｍｐと基準電圧Ｖｒｅｆとに基づいて、トランジスタ２０２のベースに供給される電流Ｉ３ｂを減少させる比較回路１０４Ａと、を有する。

電力増幅回路２０において、トランジスタ１０１への入力が増加し、電流Ｉ１が増加した場合、トランジスタ１０１は発熱する。トランジスタ１０１の発熱が、トランジスタ１０３１に伝わることで、トランジスタ１０３１の動作点が変化する。例えば、トランジスタ１０３１の温度が上昇した場合、トランジスタ１０３１の動作点は、電流Ｉ２が増加する又は比較電圧Ｖｃｏｍｐが減少するように変化する。比較回路１０４Ａは、比較電圧生成回路１０３によって検出される上記変化に基づいて、トランジスタ２０２のベースに供給される電流Ｉ３ｂを減少させる。これにより、トランジスタ２０２がトランジスタ２０１に供給するバイアス電流ＩＢ２が減少する。よって、トランジスタ２０１が出力する信号ＲＦ１の電力が低下する。従って、トランジスタ１０１の入力電力が抑制され、トランジスタ１０１を流れる電流Ｉ１の増加が抑制されるので、トランジスタ１０１の破壊を抑制できる。

また、電力増幅回路２０では、比較回路１０４Ａは、比較電圧Ｖｃｏｍｐと基準電圧Ｖｒｅｆとの差分である差分電圧に基づく電流Ｉ４を発生させ、電流Ｉ３ｂから電流Ｉ４を除くことで、電流Ｉ３ｂを減少させてもよい。また、電力増幅回路２０では、比較電圧生成回路１０３は、トランジスタ１０１の温度上昇に伴って、比較電圧を低下させてもよい。これらの態様によっても、トランジスタ１０１を流れる電流Ｉ１の増加が抑制され、トランジスタ１０１の破壊を抑制できる。

なお、以上説明した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るとともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素及びその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態は例示であり、異なる実施形態で示した構成の部分的な置換又は組み合わせが可能であることは言うまでもなく、これらも本発明の特徴を含む限り本発明の範囲に包含される。

＜１＞
ベース又はゲートにバイアス電流又は電圧が供給され、入力信号を増幅して第１電流を出力する第１トランジスタと、
エミッタ又はソースが前記第１トランジスタのベース又はゲートに接続され、前記エミッタ又はソースから、前記第１トランジスタのベース又はゲートに前記バイアス電流又は電圧を供給する、第２トランジスタと、
前記第２トランジスタのベース又はゲートに接続される第３トランジスタを有し、前記第３トランジスタを流れる第２電流に基づいて比較電圧を生成する比較電圧生成回路と、
前記第２トランジスタのベース又はゲートに接続され、前記比較電圧と基準電圧とが供給され、前記比較電圧と前記基準電圧とに基づいて、前記第２電流の増加に伴って前記第２トランジスタのベース又はゲートに供給される第３電流を減少させる比較回路と、
を備える、電力増幅回路。
＜２＞
＜１＞に記載の電力増幅回路であって、
前記第２トランジスタのベース又はゲートに接続され、前記第３電流を発生するバイアス源、をさらに備え、
前記比較回路は、前記比較電圧と前記基準電圧との差分である差分電圧に基づいて第４電流を発生させ、前記第３電流から前記第４電流を除くことで、前記第３電流を減少させる、
電力増幅回路。
＜３＞
＜１＞又は＜２＞に記載の電力増幅回路であって、
前記比較電圧生成回路は、前記第１トランジスタの温度上昇に伴って、前記比較電圧を低下させる、
電力増幅回路。
＜４＞
＜１＞から＜３＞のいずれかに記載の電力増幅回路であって、
前記比較電圧生成回路は、
コレクタ又はドレインが前記第２トランジスタのベース又はゲートに接続され、エミッタ又はソースが前記第３トランジスタのコレクタ又はドレインに接続される第４トランジスタと、
前記第４トランジスタのコレクタ又はドレインと、前記比較回路との間に設けられる抵抗素子と、をさらに有する、
電力増幅回路。
＜５＞
＜４＞に記載の電力増幅回路であって、
前記抵抗素子は第１抵抗素子であり、
前記比較電圧生成回路は、
ベース又はゲートが前記第３トランジスタのベース又はゲートに接続され、コレクタ又はドレインが前記第２トランジスタのエミッタ又はソースに接続される第５トランジスタと、
前記第５トランジスタのコレクタ又はドレインとベース又はゲートとの間に設けられる第２抵抗素子と、をさらに備える、
電力増幅回路。
＜６＞
＜１＞から＜３＞のいずれかに記載の電力増幅回路であって、
前記比較電圧生成回路は、前記第３トランジスタのコレクタ又はドレインとベース又はゲートとの間に設けられる容量素子、をさらに有する、
電力増幅回路。
＜７＞
＜１＞から＜６＞のいずれかに記載の電力増幅回路であって、
バイアス制御信号を前記第２トランジスタに供給する、バイアス制御回路、をさらに備える、
電力増幅回路。
＜８＞
＜１＞から＜７＞のいずれかに記載の電力増幅回路であって、
前記比較回路は、
前記基準電圧がベース又はゲートに供給される第６トランジスタと、
コレクタ又はドレインを前記第４電流が流れる第７トランジスタと、
を有する、
電力増幅回路。
＜９＞
ベース又はゲートに第１バイアス電流又は電圧が供給され、第１信号を増幅して第１電流を出力する第１トランジスタと、
エミッタ又はソースが前記第１トランジスタのベース又はゲートに接続され、前記エミッタ又はソースから、前記第１トランジスタのベース又はゲートに前記第１バイアス電流又は電圧を供給する、第２トランジスタと、
前記第２トランジスタのベース又はゲートに接続される第３トランジスタを有し、前記第３トランジスタを流れる第２電流に基づいて比較電圧を生成する、比較電圧生成回路と、
ベース又はゲートに第２バイアス電流又は電圧が供給され、コレクタ又はドレインが前記第１トランジスタのベース又はゲートに接続され、入力信号を増幅して前記第１信号を出力する第４トランジスタと、
エミッタ又はソースが前記第４トランジスタのベース又はゲートに接続され、前記エミッタ又はソースから、前記第４トランジスタのベース又はゲートに前記第２バイアス電流又は電圧を供給する第５トランジスタと、
前記第２トランジスタのベース又はゲートと前記第５トランジスタの前記ベース又はゲートとに接続され、前記比較電圧と基準電圧とが供給され、前記比較電圧と前記基準電圧とに基づいて、前記第５トランジスタのベース又はゲートに供給される第３電流を減少させる比較回路と、
を備える、電力増幅回路。
＜１０＞
＜９＞に記載の電力増幅回路であって、
前記第５トランジスタのベース又はゲートに接続され、前記第３電流を発生するバイアス源、をさらに備え、
前記比較回路は、前記比較電圧と前記基準電圧との差分である差分電圧に基づいて第４電流を発生させ、前記第３電流から前記第４電流を除くことで、前記第３電流を減少させる、
電力増幅回路。
＜１１＞
＜９＞又は＜１０＞に記載の電力増幅回路であって、
前記比較電圧生成回路は、前記第１トランジスタの温度上昇に伴って、前記比較電圧を低下させる、
電力増幅回路。
＜１２＞
＜９＞から＜１１＞のいずれかに記載の電力増幅回路であって、
前記比較電圧生成回路は、
コレクタ又はドレインが前記第２トランジスタのベース又はゲートに接続され、エミッタ又はソースが前記第３トランジスタのコレクタ又はドレインに接続される第６トランジスタと、
前記第６トランジスタのコレクタ又はドレインと、前記比較回路との間に設けられる抵抗素子と、をさらに有する、
電力増幅回路。
＜１３＞
＜１２＞に記載の電力増幅回路であって、
前記抵抗素子は第１抵抗素子であり、
前記比較電圧生成回路は、
ベース又はゲートが前記第３トランジスタのベース又はゲートに接続され、コレクタ又はドレインが前記第２トランジスタのエミッタ又はソースに接続される第７トランジスタと、
前記第７トランジスタのコレクタ又はドレインとベース又はゲートとの間に設けられる第２抵抗素子と、をさらに備える、
電力増幅回路。
＜１４＞
＜９＞から＜１１＞のいずれかに記載の電力増幅回路であって、
前記比較電圧生成回路は、前記第３トランジスタのコレクタ又はドレインとベース又はゲートとの間に設けられる容量素子、をさらに有する、
電力増幅回路。
＜１５＞
＜９＞から＜１４＞のいずれかに記載の電力増幅回路であって、
バイアス制御信号を前記第２トランジスタに供給する、バイアス制御回路、をさらに備える、
電力増幅回路。
＜１６＞
＜９＞から＜１５＞のいずれかに記載の電力増幅回路であって、
前記比較回路は、
前記基準電圧がベース又はゲートに供給される第８トランジスタと、
コレクタ又はドレインを前記第４電流が流れる第９トランジスタと、
を有する、
電力増幅回路。

１０，１０Ａ，１０Ｂ，２０，２０Ａ…電力増幅回路、１０１，１０２…トランジスタ、１０３，１０３Ａ、２０３…比較電圧生成回路、１０４，１０４Ａ…比較回路、２０１…トランジスタ、２０２…トランジスタ

Claims (16)

1. ベース又はゲートにバイアス電流又は電圧が供給され、入力信号を増幅して第１電流を出力する第１トランジスタと、
   エミッタ又はソースが前記第１トランジスタのベース又はゲートに接続され、前記エミッタ又はソースから、前記第１トランジスタのベース又はゲートに前記バイアス電流又は電圧を供給する、第２トランジスタと、
   前記第２トランジスタのベース又はゲートに接続される第３トランジスタを有し、前記第３トランジスタを流れる第２電流に基づいて比較電圧を生成する比較電圧生成回路と、
   前記第２トランジスタのベース又はゲートに接続され、前記比較電圧と基準電圧とが供給され、前記比較電圧と前記基準電圧とに基づいて、前記第２電流の増加に伴って前記第２トランジスタのベース又はゲートに供給される第３電流を減少させる比較回路と、
   を備える、電力増幅回路。
2. 請求項１に記載の電力増幅回路であって、
   前記第２トランジスタのベース又はゲートに接続され、前記第３電流を発生するバイアス源、をさらに備え、
   前記比較回路は、前記比較電圧と前記基準電圧との差分である差分電圧に基づいて第４電流を発生させ、前記第３電流から前記第４電流を除くことで、前記第３電流を減少させる、
   電力増幅回路。
3. 請求項１又は２に記載の電力増幅回路であって、
   前記比較電圧生成回路は、前記第１トランジスタの温度上昇に伴って、前記比較電圧を低下させる、
   電力増幅回路。
4. 請求項１又は２に記載の電力増幅回路であって、
   前記比較電圧生成回路は、
   コレクタ又はドレインが前記第２トランジスタのベース又はゲートに接続され、エミッタ又はソースが前記第３トランジスタのコレクタ又はドレインに接続される第４トランジスタと、
   前記第４トランジスタのコレクタ又はドレインと、前記比較回路との間に設けられる抵抗素子と、をさらに有する、
   電力増幅回路。
5. 請求項４に記載の電力増幅回路であって、
   前記抵抗素子は第１抵抗素子であり、
   前記比較電圧生成回路は、
   ベース又はゲートが前記第３トランジスタのベース又はゲートに接続され、コレクタ又はドレインが前記第２トランジスタのエミッタ又はソースに接続される第５トランジスタと、
   前記第５トランジスタのコレクタ又はドレインとベース又はゲートとの間に設けられる第２抵抗素子と、をさらに備える、
   電力増幅回路。
6. 請求項１又は２に記載の電力増幅回路であって、
   前記比較電圧生成回路は、前記第３トランジスタのコレクタ又はドレインとベース又はゲートとの間に設けられる容量素子、をさらに有する、
   電力増幅回路。
7. 請求項１に記載の電力増幅回路であって、
   バイアス制御信号を前記第２トランジスタに供給する、バイアス制御回路、をさらに備える、
   電力増幅回路。
8. 請求項２に記載の電力増幅回路であって、
   前記比較回路は、
   前記基準電圧がベース又はゲートに供給される第６トランジスタと、
   コレクタ又はドレインを前記第４電流が流れる第７トランジスタと、
   を有する、
   電力増幅回路。
9. ベース又はゲートに第１バイアス電流又は電圧が供給され、第１信号を増幅して第１電流を出力する第１トランジスタと、
   エミッタ又はソースが前記第１トランジスタのベース又はゲートに接続され、前記エミッタ又はソースから、前記第１トランジスタのベース又はゲートに前記第１バイアス電流又は電圧を供給する、第２トランジスタと、
   前記第２トランジスタのベース又はゲートに接続される第３トランジスタを有し、前記第３トランジスタを流れる第２電流に基づいて比較電圧を生成する、比較電圧生成回路と、
   ベース又はゲートに第２バイアス電流又は電圧が供給され、コレクタ又はドレインが前記第１トランジスタのベース又はゲートに接続され、入力信号を増幅して前記第１信号を出力する第４トランジスタと、
   エミッタ又はソースが前記第４トランジスタのベース又はゲートに接続され、前記エミッタ又はソースから、前記第４トランジスタのベース又はゲートに前記第２バイアス電流又は電圧を供給する第５トランジスタと、
   前記第２トランジスタのベース又はゲートと前記第５トランジスタの前記ベース又はゲートとに接続され、前記比較電圧と基準電圧とが供給され、前記比較電圧と前記基準電圧とに基づいて、前記第５トランジスタのベース又はゲートに供給される第３電流を減少させる比較回路と、
   を備える、電力増幅回路。
10. 請求項９に記載の電力増幅回路であって、
    前記第５トランジスタのベース又はゲートに接続され、前記第３電流を発生するバイアス源、をさらに備え、
    前記比較回路は、前記比較電圧と前記基準電圧との差分である差分電圧に基づいて第４電流を発生させ、前記第３電流から前記第４電流を除くことで、前記第３電流を減少させる、
    電力増幅回路。
11. 請求項９又は１０に記載の電力増幅回路であって、
    前記比較電圧生成回路は、前記第１トランジスタの温度上昇に伴って、前記比較電圧を低下させる、
    電力増幅回路。
12. 請求項９又は１０に記載の電力増幅回路であって、
    前記比較電圧生成回路は、
    コレクタ又はドレインが前記第２トランジスタのベース又はゲートに接続され、エミッタ又はソースが前記第３トランジスタのコレクタ又はドレインに接続される第６トランジスタと、
    前記第６トランジスタのコレクタ又はドレインと、前記比較回路との間に設けられる抵抗素子と、をさらに有する、
    電力増幅回路。
13. 請求項１２に記載の電力増幅回路であって、
    前記抵抗素子は第１抵抗素子であり、
    前記比較電圧生成回路は、
    ベース又はゲートが前記第３トランジスタのベース又はゲートに接続され、コレクタ又はドレインが前記第２トランジスタのエミッタ又はソースに接続される第７トランジスタと、
    前記第７トランジスタのコレクタ又はドレインとベース又はゲートとの間に設けられる第２抵抗素子と、をさらに備える、
    電力増幅回路。
14. 請求項９又は１０に記載の電力増幅回路であって、
    前記比較電圧生成回路は、前記第３トランジスタのコレクタ又はドレインとベース又はゲートとの間に設けられる容量素子、をさらに有する、
    電力増幅回路。
15. 請求項９に記載の電力増幅回路であって、
    バイアス制御信号を前記第２トランジスタに供給する、バイアス制御回路、をさらに備える、
    電力増幅回路。
16. 請求項１０に記載の電力増幅回路であって、
    前記比較回路は、
    前記基準電圧がベース又はゲートに供給される第８トランジスタと、
    コレクタ又はドレインを前記第４電流が流れる第９トランジスタと、
    を有する、
    電力増幅回路。

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