JP2023541730A - Packaging structure and its manufacturing method - Google Patents
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Abstract
本発明は、パッケージング構造及びその製造方法を開示する。パッケージング構造の製造方法は、分離可能な支持層を取得し、分離可能な支持層の第１所定位置に電気めっきすることにより、第１所定位置に導電回路を形成し、導電回路の分離可能な支持層から離れた側に第１ソルダレジスト層を製造し、一部の導電回路を露出させ、チップと露出した一部の導電回路を電気接続し、かつチップをプラスチックパッケージングし、絶縁層を形成し、分離可能な支持層を除去し、かつ導電回路の第１ソルダレジスト層から離れた側の第２所定位置に第２ソルダレジスト層を製造することを含む。上記方法によれば、本発明に係るパッケージング構造の製造方法は、パッケージング構造の製造ステップ及び体積を減少し、パッケージング構造の生産効率を向上させることができる。The present invention discloses a packaging structure and method of manufacturing the same. A method for manufacturing a packaging structure includes obtaining a separable support layer and electroplating the separable support layer at a first predetermined position to form a conductive circuit at the first predetermined position, the conductive circuit being separable. A first solder resist layer is manufactured on the side away from the supporting layer, exposing some of the conductive circuits, electrically connecting the chip and some of the exposed conductive circuits, and packaging the chip in plastic, and forming an insulating layer. forming a separable support layer, and fabricating a second solder resist layer in a second predetermined location on a side of the conductive circuit remote from the first solder resist layer. According to the above method, the method for manufacturing a packaging structure according to the present invention can reduce the manufacturing steps and volume of the packaging structure, and improve the production efficiency of the packaging structure.
Description
本発明は、パッケージング構造の技術分野に属し、特にパッケージング構造及びその製造方法に関する。 The present invention belongs to the technical field of packaging structures, and particularly relates to a packaging structure and a method for manufacturing the same.
パッケージングは、半導体製造過程における重要な工程であり、ベアチップを取り囲んでパッケージング構造を製造し、ベアチップに対して電気相互接続、機械支持、放熱及び環境保護を提供することは、集積回路素子が電気機能を実現する前提条件の１つである。通常、ベアチップパッケージングは、パッケージング基板から切り離すことができない。パッケージング基板は、ベアチップのキャリアであり、プラスチックパッケージング層がベアチップをパッケージング基板にパッケージングすることにより、全体のパッケージング構造を構成する。 Packaging is an important step in the semiconductor manufacturing process, and manufacturing packaging structures surrounding the bare chip and providing electrical interconnections, mechanical support, heat dissipation and environmental protection for the bare chip is essential for integrated circuit devices. This is one of the prerequisites for realizing electrical functions. Bare chip packaging typically cannot be separated from the packaging substrate. The packaging substrate is a carrier for the bare chip, and the plastic packaging layer configures the entire packaging structure by packaging the bare chip onto the packaging substrate.
パッケージング構造の製造技術では、科学技術の高速発展に伴って、各業界のパッケージング構造に対する要求が、ますます高まっている。高密度パッケージング、複数のデバイスを採用することが継続的に増加するので、パッケージング構造の製造フローがますます長くなり、パッケージング構造がますます複雑になり、パッケージング構造の製造過程及び要求が比較的高く、従来の単独のパッケージング基板を含むパッケージング構造の生産効率が比較的低い。 In the manufacturing technology of packaging structures, with the rapid development of science and technology, the requirements for packaging structures in various industries are increasing. As the adoption of high-density packaging and multiple devices continues to increase, the manufacturing flow of packaging structures becomes longer and longer, packaging structures become more and more complex, and the manufacturing process of packaging structures and requirements is relatively high, and the production efficiency of packaging structures including conventional single packaging substrates is relatively low.
本発明は、パッケージング構造の製造を簡素化し、パッケージング構造の体積を減少し、生産効率を向上させるパッケージング構造の製造方法を提供する。 The present invention provides a method for manufacturing a packaging structure that simplifies the manufacturing of the packaging structure, reduces the volume of the packaging structure, and improves production efficiency.
上記の技術的問題を解決するために、本発明は、パッケージング構造の製造方法であって、分離可能な支持層を取得し、分離可能な支持層の第１所定位置に電気めっきすることにより、第１所定位置に導電回路を形成し、導電回路の分離可能な支持層から離れた側に第１ソルダレジスト層を製造し、一部の導電回路を露出させ、チップと露出した一部の導電回路を電気接続し、かつチップをプラスチックパッケージングし、絶縁層を形成し、分離可能な支持層を除去し、かつ導電回路の第１ソルダレジスト層から離れた側の第２所定位置に第２ソルダレジスト層を製造することを含む。 In order to solve the above technical problems, the present invention provides a method for manufacturing a packaging structure, comprising: obtaining a separable support layer; and electroplating a first predetermined position of the separable support layer. , forming a conductive circuit in a first predetermined position, and fabricating a first solder resist layer on the side of the conductive circuit remote from the separable support layer, exposing a portion of the conductive circuit, and connecting the chip and the exposed portion. electrically connecting the conductive circuits and plastic packaging the chip, forming an insulating layer, removing the separable support layer, and placing a second solder resist layer in a second position on a side of the conductive circuits remote from the first soldermask layer. 2. This includes manufacturing two solder resist layers.
分離可能な支持層は、積層され、かつ貼り合わせて設置される剥離可能な銅層及びキャリア層を含み、分離可能な支持層の第１所定位置に電気めっきすることにより、第１所定位置に導電回路を形成するステップは、分離可能な支持層の剥離可能な銅層の第１所定位置に電気めっきすることにより、第１所定位置に導電回路を形成することを含み、分離可能な支持層を除去するステップは、キャリア層を除去し、及び剥離可能な銅層をエッチングして除去することにより、導電回路の第１ソルダレジスト層から離れた側を露出させることを含む。 The separable support layer includes a peelable copper layer and a carrier layer that are laminated and placed together, and the separable support layer is attached to the first predetermined location by electroplating the first predetermined location of the separable support layer. forming the conductive circuit in the first predetermined location by electroplating the peelable copper layer of the separable support layer in the first predetermined location; The step of removing includes removing the carrier layer and etching away the strippable copper layer to expose the side of the conductive circuit remote from the first solder resist layer.
分離可能な支持層の第１所定位置に電気めっきすることにより、第１所定位置に導電回路を形成するステップは、剥離可能な銅層のキャリア層から離れた側にフォトレジストを製造し、剥離可能な銅層のフォトレジストが設けられた側に対して順に露光、現像処理を行うことにより、第１所定位置に溝パターンを製造し、第１所定位置の溝パターンに対してパターン電気めっきすることにより、第１所定位置に導電回路を形成し、フォトレジストを除去することを含む。 forming a conductive circuit in the first predetermined locations of the releasable support layer by electroplating the first predetermined location of the releasable support layer includes fabricating a photoresist on the side of the releasable copper layer remote from the carrier layer; fabricating a groove pattern in a first predetermined position by sequentially exposing and developing the photoresist side of the possible copper layer; and pattern electroplating the groove pattern in the first predetermined position. forming a conductive circuit in a first predetermined location and removing the photoresist.
導電回路の分離可能な支持層から離れた側に第１ソルダレジスト層を製造し、かつ一部の導電回路を露出させるステップは、貼り付け、浸漬被覆、スプレーコーティング、スピンコーティングの方式によりソルダレジストフィルム全体を導電回路の分離可能な支持層から離れた側に製造し、ソルダレジストフィルムに対してウィンドウを開く処理を行い、第１ソルダレジスト層を形成する。 The step of manufacturing a first solder resist layer on the side remote from the separable support layer of the conductive circuit and exposing a part of the conductive circuit includes applying the solder resist layer by pasting, dip coating, spray coating, or spin coating. The entire film is fabricated on the side remote from the separable support layer of the conductive circuit and subjected to a window opening process to the soldermask film to form a first soldermask layer.
一部の導電回路を露出させるステップの後に、さらに、露出した一部の導電回路に表面処理層を製造することを含む。 After exposing the portion of the conductive circuit, the method further includes fabricating a surface treatment layer on the exposed portion of the conductive circuit.
チップと露出した一部の導電回路を電気接続し、かつチップをプラスチックパッケージングし、絶縁層を形成するステップは、リフローはんだ付けによりチップにおけるボンディングパットバンプと露出した一部の導電回路を溶接させ、プラスチックパッケージング材料によりチップをプラスチックパッケージングすることにより、チップの周囲に絶縁層を形成することを含む。 The step of electrically connecting the chip and some of the exposed conductive circuits, packaging the chip with plastic, and forming an insulating layer involves welding the bonding pad bumps on the chip and some of the exposed conductive circuits by reflow soldering. , including forming an insulating layer around the chip by plastic packaging the chip with a plastic packaging material.
分離可能な支持層を除去し、かつ導電回路の第１ソルダレジスト層から離れた第２所定位置に第２ソルダレジスト層を製造するステップは、分離可能な支持層を除去し、導電回路の第１ソルダレジスト層から離れた側を露出させ、貼り付け、浸漬被覆、スプレーコーティング、スピンコーティングの方式によりソルダレジストフィルム全体を導電回路の第１ソルダレジスト層から離れた側に製造し、ソルダレジストフィルムにおける第２所定位置以外の位置に対してウィンドウを開く処理を行うことにより、第２ソルダレジスト層を形成することを含む。 The step of removing the separable support layer and producing a second soldermask layer in a second location spaced from the first soldermask layer of the conductive circuitry includes removing the separable support layer and forming a second soldermask layer in a second position spaced apart from the first soldermask layer of the conductive circuitry. The side remote from the first solder resist layer is exposed, and the entire solder resist film is manufactured on the side remote from the first solder resist layer of the conductive circuit by pasting, dip coating, spray coating, or spin coating, and the solder resist film is The method includes forming a second solder resist layer by opening a window at a position other than the second predetermined position.
分離可能な支持層を除去するステップの後に、導電回路の第１ソルダレジスト層から離れた側の第２所定位置に第２ソルダレジスト層を製造するステップの前に、積層法により導電回路の第１ソルダレジスト層から離れた側に少なくとも１層の下部回路層を製造することを含み、導電回路の第１ソルダレジスト層から離れた側の第２所定位置に第２ソルダレジスト層を製造するステップは、少なくとも１層の下部回路層の第１ソルダレジスト層から離れた側の第２所定位置に第２ソルダレジスト層を製造することを含む。 After the step of removing the separable support layer and before the step of manufacturing a second soldermask layer in a second predetermined position on the side of the conductive circuit remote from the first soldermask layer, the second soldermask layer of the conductive circuit is removed by a lamination process. manufacturing a second solder resist layer at a second predetermined location on a side of the conductive circuit remote from the first solder resist layer, comprising: manufacturing at least one bottom circuit layer on a side remote from the first solder resist layer; The method includes fabricating a second solder resist layer at a second predetermined location on a side of the at least one lower circuit layer remote from the first solder resist layer.
パッケージング構造の製造方法は、さらに、積層法により絶縁層の導電回路から離れた側に少なくとも１層の上部回路層を製造し、少なくとも１層の上部回路層の絶縁層から離れた側に第３ソルダレジスト層を製造することを含む。 The method for manufacturing the packaging structure further includes manufacturing at least one upper circuit layer on the side of the insulating layer remote from the conductive circuit by a lamination method, and manufacturing a second upper circuit layer on the side of the at least one upper circuit layer remote from the insulating layer. 3, including manufacturing three solder resist layers.
上記の技術的問題を解決するために、本発明は、パッケージング構造を提出し、パッケージング構造は、上記のいずれか一項に記載のパッケージング構造の製造方法により製造される。 In order to solve the above technical problem, the present invention proposes a packaging structure, which is manufactured by the method for manufacturing a packaging structure according to any one of the above.
本発明は、以下の有益な効果を有する。既存技術と比較して、本発明は、分離可能な支持層を、導電回路を製造する一時的なキャリアとして、その上に任意の線幅の導電回路を製造した後、第１ソルダレジスト層により一部の導電回路を被覆し、かつ露出した一部の導電回路とチップとが接続した後、さらに、絶縁層を介してプラスチックパッケージングチップをカバーし、それにより、第１ソルダレジスト層及び絶縁層を使用し、導電回路の分離可能な支持層に接触する側以外の他側を保護し、分離可能な支持層を除去する時に導電回路が受ける可能性がある影響を低減し、導電回路の精細レベル及び信頼性を向上させてパッケージング構造の品質及び信頼性を向上させる。かつ、本出願は、第１ソルダレジスト層により導電回路を直接カバーすることにより、絶縁層をプラスチックパッケージングして、誘電体層を省略し、チッププラスチックパッケージング及びパッケージング構造の相互接続回路の製造を同期して完了し、パッケージング構造の生産ステップを削減し、パッケージング構造の生産効率を向上させ、かつ絶縁層により誘電体層を置換することにより、最終製品であるパッケージング構造の厚さは、より薄く、パッケージング体積は、より小さく、構造はより軽く、かつ誘電体伝送損失もより小さくなる。これに基づいて、チップを含むパッケージング構造は、さらに、コア板として、その両側に積層回路を加工することにより、より高い配線密度を有するパッケージング構造製品が得られる。 The present invention has the following beneficial effects. Compared with the existing technology, the present invention uses a separable support layer as a temporary carrier for manufacturing the conductive circuit, and after manufacturing the conductive circuit of arbitrary line width on it, the first solder resist layer is applied. After covering some of the conductive circuits and connecting some of the exposed conductive circuits to the chip, the plastic packaging chip is further covered with an insulating layer, thereby forming a first solder resist layer and an insulating layer. The layer is used to protect the other side of the conductive circuit other than the side that contacts the separable support layer, to reduce the effects that the conductive circuit may undergo when the separable support layer is removed, and to protect the conductive circuit from the side that contacts the separable support layer. Improving the quality and reliability of packaging structures by increasing the level of detail and reliability. In addition, the present application directly covers the conductive circuit with the first solder resist layer, plastic packaging the insulation layer, omitting the dielectric layer, and improving the interconnection circuit of the chip plastic packaging and packaging structure. By completing the manufacturing synchronously, reducing the production steps of the packaging structure, improving the production efficiency of the packaging structure, and replacing the dielectric layer by the insulating layer, the thickness of the final product packaging structure can be reduced. The material is thinner, the packaging volume is smaller, the structure is lighter, and the dielectric transmission losses are lower. Based on this, the packaging structure including the chip can be further processed with laminated circuits on both sides thereof as a core plate, thereby obtaining a packaging structure product with higher wiring density.
以下、本発明の実施例における図面を参照しながら、本発明の実施例における技術的解決策を明瞭、完全に説明する。明らかに、説明する実施例は、本発明の一部の実施例であり、すべての実施例ではない。本発明における実施例に基づいて、当業者が創意工夫をしない前提で得られたすべての実施例は、いずれも本発明の保護範囲に含まれる。 Hereinafter, the technical solutions in the embodiments of the present invention will be clearly and completely explained with reference to the drawings in the embodiments of the present invention. Obviously, the described embodiments are some but not all embodiments of the invention. All embodiments obtained without inventiveness by those skilled in the art based on the embodiments of the present invention are included in the protection scope of the present invention.
図１に示すように、図１は、本発明に係るパッケージング構造の製造方法の一実施例のフロー模式図である。 As shown in FIG. 1, FIG. 1 is a schematic flow diagram of an embodiment of a method for manufacturing a packaging structure according to the present invention.
ステップＳ１１では、分離可能な支持層を取得する。 In step S11, a separable support layer is obtained.
分離可能な支持層を取得する。本実施例において、分離可能な支持層は、熱安定性がよく、平坦度が高く、かつ機械強度が高く、脆弱でない支持材料により製造される分離可能な支持層を含むことができる。 Obtain a separable support layer. In this embodiment, the separable support layer can include a separable support layer made of a non-brittle support material that has good thermal stability, high flatness, and high mechanical strength.
分離可能な支持層は、離型材質や、剥離可能な銅箔、粘着性材質によりその分離可能特性を実現することができる。 The separable support layer can achieve its separability properties by using a release material, a peelable copper foil, or an adhesive material.
ステップＳ１２では、分離可能な支持層の第１所定位置に電気めっきすることにより、第１所定位置に導電回路を形成する。 In step S12, a conductive circuit is formed at the first predetermined location by electroplating the separable support layer at the first predetermined location.
分離可能な支持層の第１所定位置に電気めっきすることにより、第１所定位置に必要である導電回路を形成する。第１所定位置は、導電回路を製造する必要がある位置であり、具体的な線形は、実際の情況に基づいて設置することができる。 Electroplating the first predetermined locations of the separable support layer forms the required conductive circuitry in the first predetermined locations. The first predetermined location is the location where the conductive circuit needs to be manufactured, and the specific alignment can be installed based on the actual situation.
１つの具体的な応用場面では、分離可能な支持層の第１所定位置に無電解銅めっきし、次に、無電解銅めっきした第１所定位置に電気めっきすることにより、第１所定位置に導電回路を形成することができる。別の具体的な応用場面では、露光現像の方式により、分離可能な支持層の第１所定位置に溝パターンを製造し、さらに、溝パターンに基づいて電気めっきすることにより第１所定位置に導電回路を形成することができる。別の具体的な応用場面では、分離可能な支持層の第１所定位置以外の別の位置に耐食フィルムを貼り付け、さらに、分離可能な支持層における第１所定位置が位置する側全体に電気めっきすることにより、第１所定位置に導電回路などを形成することもできる。本実施例は、導電回路の形成方式を限定しない。 In one specific application, the first predetermined location is coated by electroless copper plating on the first predetermined location of the separable support layer and then electroplating the electroless copper plated first predetermined location. A conductive circuit can be formed. In another specific application scene, a groove pattern is manufactured at a first predetermined position of the separable support layer by a method of exposure and development, and the first predetermined position is electrically conductive by electroplating based on the groove pattern. A circuit can be formed. In another specific application scenario, a corrosion-resistant film is applied to a position other than the first predetermined position of the separable support layer, and the corrosion-resistant film is applied to the entire side of the separable support layer where the first predetermined position is located. A conductive circuit or the like can also be formed at the first predetermined position by plating. This embodiment does not limit the method of forming the conductive circuit.
このステップは、分離可能な支持層に直接電気めっきするので、分離可能な支持層を強度支持体として、導電回路が得られるので、このステップの導電回路は、製造の必要に基づいて任意の線幅の導電回路が得られる。 This step electroplates directly on the separable support layer, so with the separable support layer as a strength support, a conductive circuit is obtained, so the conductive circuit in this step can be any wire based on the manufacturing needs. A wide conductive circuit is obtained.
ステップＳ１３では、導電回路の分離可能な支持層から離れた側に第１ソルダレジスト層を製造し、かつ一部の導電回路を露出させる。 In step S13, a first solder resist layer is manufactured on the side of the conductive circuit away from the separable support layer, and a part of the conductive circuit is exposed.
導電回路の分離可能な支持層から離れた側に第１ソルダレジスト層を製造し、かつ一部の導電回路を露出させる。 A first solder resist layer is produced on the side of the conductive circuit remote from the separable support layer and exposes a portion of the conductive circuit.
１つの具体的な応用場面では、導電回路の分離可能な支持層から離れた側全体に第１ソルダレジスト層を被覆し、次に、一部の露出する必要がある導電回路の対応位置に対してウィンドウを開き、それにより、一部の導電回路を露出させ、かつ一部の第１ソルダレジスト層が保留して残された導電回路を被覆することができる。 In one specific application scenario, a first solder resist layer is applied over the entire side of the conductive circuit away from the separable support layer, and then for corresponding locations of the conductive circuit where some parts need to be exposed. to open the window, thereby exposing some of the conductive circuitry and allowing some of the first solder resist layer to remain and cover the remaining conductive circuitry.
別の具体的な応用場面では、第１ソルダレジスト層における一部の露出する必要がある導電回路の対応位置に対してウィンドウを開いた後、さらに、それを導電回路の分離可能な支持層から離れた側に貼り付け、それにより一部の導電回路を露出させ、かつ第１ソルダレジスト層により残された導電回路を被覆することができる。 In another specific application scenario, after opening a window for the corresponding position of the conductive circuit that needs to be partially exposed in the first solder resist layer, it is further removed from the separable support layer of the conductive circuit. It can be applied on the far side, thereby exposing some of the conductive circuitry, and covering the remaining conductive circuitry with the first solder resist layer.
ステップＳ１４では、チップと露出した一部の導電回路を電気接続し、かつチップをプラスチックパッケージングし、絶縁層を形成する。 In step S14, the chip and some of the exposed conductive circuits are electrically connected, the chip is packaged in plastic, and an insulating layer is formed.
本実施例において、露出した一部の導電回路は、チップに電気接続する必要があり、それによりチップと導電回路とを接続する。 In this embodiment, some of the exposed conductive circuitry needs to be electrically connected to the chip, thereby connecting the chip and the conductive circuitry.
チップと露出した一部の導電回路とを電気接続した後、さらに、チップをプラスチックパッケージングして絶縁層を形成し、絶縁層によりチップをカバーしてプラスチックパッケージングする。 After electrically connecting the chip and some of the exposed conductive circuits, the chip is further packaged in plastic to form an insulating layer, and the chip is covered with the insulating layer and packaged in plastic.
このステップのプラスチックパッケージングにより、チッププラスチックパッケージング及びパッケージング構造の相互接続回路の作成が同時に完了し、パッケージング構造の生産チェーンを短縮し、パッケージング構造の生産効率を向上させる。従来のパッケージング構造の製造・パッケージング及びチップパッケージングは、生産チェーンにおける２つの工程であるので、パッケージング構造は、運転及びチップパッケージングに直面する時に一定の機械的な支持能力を有する必要があり、従って、必ず一定の厚さを有する必要があり、従来のパッケージング構造は、誘電体層によりその支持能力が保証されるが、パッケージング構造の厚さが厚くなると、製造フローが長くなる。本実施例は、チッププラスチックパッケージング及びパッケージング構造の相互接続回路の作成が同時に完了するので、パッケージング構造の製造過程における支持能力への要求を回避し、板部材の厚さを薄くし、製造フローを簡素化し、生産効率を向上させる。 With this step of plastic packaging, the creation of chip plastic packaging and the interconnection circuit of the packaging structure is completed at the same time, shortening the production chain of the packaging structure and improving the production efficiency of the packaging structure. Traditional packaging structure manufacturing/packaging and chip packaging are two steps in the production chain, so the packaging structure needs to have a certain mechanical support capacity when facing operation and chip packaging. Therefore, it is necessary to have a certain thickness, and traditional packaging structures have a dielectric layer that guarantees their supporting capacity, but the thicker the packaging structure is, the longer the manufacturing flow becomes. Become. In this embodiment, the creation of the chip plastic packaging and the interconnection circuit of the packaging structure is completed at the same time, thereby avoiding the requirement for supporting capacity in the manufacturing process of the packaging structure, reducing the thickness of the plate member, Simplify manufacturing flow and improve production efficiency.
ステップＳ１５では、分離可能な支持層を除去し、かつ導電回路の第１ソルダレジスト層から離れた側の第２所定位置に第２ソルダレジスト層を製造する。 In step S15, the separable support layer is removed and a second solder resist layer is manufactured at a second predetermined position on the side of the conductive circuit remote from the first solder resist layer.
絶縁層によりチップをカバーしてプラスチックパッケージングした後、分離可能な支持層を除去し、かつ導電回路の第１ソルダレジスト層から離れた側、即ち、元の分離可能な支持層が位置する側の第２所定位置に第２ソルダレジスト層を製造する。 After covering the chip with an insulating layer and plastic packaging, the separable support layer is removed and the side of the conductive circuit away from the first solder resist layer, i.e. the side where the original separable support layer is located. A second solder resist layer is fabricated at a second predetermined location.
分離可能な支持層を除去する時に、分離可能な支持層のタイプに基づいて対応する除去方式を採用することができる。１つの具体的な応用場面では、分離可能な支持層が剥離可能な銅箔である時、エッチングの方式により剥離可能な銅箔を除去することができる。この時の導電回路の剥離可能な銅箔と接触する側を除いて、第１ソルダレジスト層及び絶縁層によりカバーされるので、剥離可能な銅箔をエッチングするとき、導電回路の側面は、エッチング液に侵食されず、導電回路の線幅に影響しない。従って、本実施例に係るパッケージング構造における導電回路は、任意の線幅であってもよく、超精細回路を含む。 When removing the separable support layer, a corresponding removal method can be adopted based on the type of the separable support layer. In one specific application scenario, when the separable support layer is a peelable copper foil, the peelable copper foil can be removed by an etching method. At this time, except for the side of the conductive circuit that contacts the peelable copper foil, it is covered by the first solder resist layer and the insulating layer, so when etching the peelable copper foil, the side of the conductive circuit is etched. It is not eroded by liquid and does not affect the line width of conductive circuits. Therefore, the conductive circuit in the packaging structure according to this embodiment may have any line width and includes an ultra-fine circuit.
別の具体的な応用場面では、分離可能な支持層が粘着性支持層である場合、引き裂く方式で粘着性支持層を除去することができる。このときの導電回路は、粘着性支持層と接触する側を除いて、第１ソルダレジスト層及び絶縁層によりカバーされるので、粘着性支持層を引き裂く時、導電回路の側面は、引き裂かれず、導電回路の線幅に影響しない。従って、本実施例に係るパッケージング構造における導電回路は、任意の線幅であってもよく、超精細回路を含む。 In another specific application scene, when the separable support layer is an adhesive support layer, the adhesive support layer can be removed by tearing. At this time, the conductive circuit is covered by the first solder resist layer and the insulating layer except for the side that contacts the adhesive support layer, so when the adhesive support layer is torn off, the side surfaces of the conductive circuit are not torn. Does not affect the line width of conductive circuits. Therefore, the conductive circuit in the packaging structure according to this embodiment may have any line width and includes an ultra-fine circuit.
１つの具体的な応用場面では、導電回路の第１ソルダレジスト層から離れた側全体に第２ソルダレジスト層を被覆することができ、次に、第２所定位置以外のすべての位置に対してウィンドウを開くことにより、一部の導電回路を露出させ、かつ第２ソルダレジスト層により第２所定位置の導電回路を被覆する。 In one specific application scenario, the entire side of the conductive circuit remote from the first solder resist layer may be coated with a second solder resist layer, and then a second solder resist layer may be applied to all but the second predetermined locations. Opening the window exposes some of the conductive circuitry and covers the conductive circuitry in a second predetermined position with a second solder resist layer.
別の具体的な応用場面では、第２ソルダレジスト層における第２所定位置以外のすべての位置の対応位置に対してウィンドウを開いた後、さらに、導電回路の第１ソルダレジスト層から離れた側に貼り付けることにより、一部の導電回路を露出させ、かつ第２ソルダレジスト層により第２所定位置の導電回路を被覆することができる。 In another specific application scene, after opening a window for all positions other than the second predetermined position in the second solder resist layer, further By pasting on the solder resist layer, a part of the conductive circuit can be exposed, and the conductive circuit at the second predetermined position can be covered with the second solder resist layer.
導電回路の第１ソルダレジスト層から離れた側における第２所定位置以外のすべての位置は、リボール又は溶接のための位置であってよく、第２所定位置以外のすべての位置に露出した導電回路と印制回路板基板、他の素子又は他の装置とを電気接続することにより、パッケージング構造と他の装置を電気接続することができる。 All positions other than the second predetermined position on the side of the conductive circuit remote from the first solder resist layer may be positions for reballing or welding, and the conductive circuit exposed at all positions other than the second predetermined position. The packaging structure and other devices may be electrically connected by electrically connecting the package structure and the printed circuit board substrate, other elements, or other devices.
導電回路の第１ソルダレジスト層から離れた側の第２所定位置に第２ソルダレジスト層を製造することにより、最終的なパッケージング構造が得られる。本実施例に係るパッケージング構造は、ファンアウトパッケージング構造又は他のパッケージング構造を含むことができる。 The final packaging structure is obtained by fabricating a second solder resist layer in a second predetermined position on the side of the conductive circuit remote from the first solder resist layer. The packaging structure according to this embodiment may include a fan-out packaging structure or other packaging structure.
上記方法によれば、本実施例に係るパッケージング構造の製造方法は、分離可能な支持層を、導電回路を製造する一時的なキャリアとして、その上に任意の線幅の導電回路を製造した後、第１ソルダレジスト層により一部の導電回路を被覆し、かつ露出した一部の導電回路とチップとが接続した後、さらに、絶縁層を介してプラスチックパッケージングチップをカバーし、それにより、第１ソルダレジスト層及び絶縁層を使用し、導電回路の分離可能な支持層に接触する側以外の他側を保護し、分離可能な支持層を除去する時に導電回路が受ける可能性がある影響を低減し、導電回路の精細レベル及び信頼性を向上させてパッケージング構造の品質及び信頼性を向上させる。かつ、本実施例は、第１ソルダレジスト層により導電回路を直接カバーすることにより、絶縁層をプラスチックパッケージングして、チッププラスチックパッケージング及びパッケージング構造の相互接続回路の製造を同時に完了し、パッケージング構造の生産ステップを削減し、パッケージング構造の生産効率を向上させ、かつ絶縁層により誘電体層を置換することにより、最終製品であるパッケージング構造の厚さは、より薄く、パッケージング体積は、より小さく、構造はより軽く、かつ誘電体伝送損失もより小さくなる。これに基づいて、チップを含むパッケージング構造は、さらに、コア板として、その両側に積層回路を加工することにより、より高い配線密度を有するパッケージング構造製品が得られる。 According to the above method, the method for manufacturing a packaging structure according to this embodiment uses a separable support layer as a temporary carrier for manufacturing a conductive circuit, and manufactures a conductive circuit with an arbitrary line width thereon. After that, some of the conductive circuits are covered with a first solder resist layer, and the exposed part of the conductive circuits and the chip are connected, and then the plastic packaging chip is further covered with an insulating layer, thereby , the first solder resist layer and the insulating layer are used to protect the other side of the conductive circuit other than the side that contacts the separable support layer, and to protect the conductive circuit from possible damage when the separable support layer is removed. and improve the quality and reliability of packaging structures by reducing the impact and improving the level of detail and reliability of conductive circuits. In addition, this embodiment directly covers the conductive circuit with the first solder resist layer, thereby completing the plastic packaging of the insulating layer and simultaneously completing the manufacturing of the chip plastic packaging and the interconnection circuit of the packaging structure, By reducing the production steps of the packaging structure, improving the production efficiency of the packaging structure, and replacing the dielectric layer with an insulating layer, the thickness of the final product packaging structure can be made thinner and the packaging structure The volume is smaller, the structure is lighter, and the dielectric transmission losses are smaller. Based on this, the packaging structure including the chip can be further processed with laminated circuits on both sides thereof as a core plate, thereby obtaining a packaging structure product with higher wiring density.
さらに、図２に示すように、図２は、本発明に係るパッケージング構造の製造方法の別の実施例のフロー模式図である。 Further, as shown in FIG. 2, FIG. 2 is a schematic flow diagram of another embodiment of the method for manufacturing a packaging structure according to the present invention.
ステップＳ２１では、分離可能な支持層を取得する。 In step S21, a separable support layer is obtained.
分離可能な支持層を取得する。分離可能な支持層は、積層されかつ貼り合わせて設置される剥離可能な銅層及びキャリア層を含む。キャリア層は、さらに、銅箔層と誘電体層を含む。キャリア層は、パッケージング構造を製造する過程における強度支持体とされ、銅箔層は、剥離可能な銅層を剥離しやすく、剥離可能な銅層は、導電回路を製造するためのシード層とされる。 Obtain a separable support layer. The separable support layer includes a peelable copper layer and a carrier layer that are laminated and placed together. The carrier layer further includes a copper foil layer and a dielectric layer. The carrier layer serves as a strength support in the process of manufacturing the packaging structure, the copper foil layer facilitates peeling off the peelable copper layer, and the peelable copper layer serves as a seed layer for manufacturing conductive circuits. be done.
剥離可能な銅層の厚さ範囲は、１．０～３．０ミクロンであり、具体的には１．０ミクロン、１．５ミクロン、２．０ミクロン、３．０ミクロンなどであってもよく、具体的には、実際の必要に基づいて設置することができるが、ここでは限定しない。キャリア層の厚さ範囲は、０．２～２．０ミリメートルであり、具体的には、０．２ミリメートル、０．５ミリメートル、０．８ミリメートル、１．０ミリメートル、１．６ミリメートル、１．９ミリメートル、２．０ミリメートルなどであってもよく、具体的には実際の必要に基づいて設置することができるが、ここでは限定しない。 The thickness range of the peelable copper layer is 1.0 to 3.0 microns, specifically 1.0 micron, 1.5 micron, 2.0 micron, 3.0 micron, etc. Well, the specific can be installed based on actual needs, but is not limited here. The thickness range of the carrier layer is 0.2 to 2.0 mm, specifically 0.2 mm, 0.5 mm, 0.8 mm, 1.0 mm, 1.6 mm, 1 It may be .9 mm, 2.0 mm, etc., and can be specifically installed based on actual needs, but is not limited here.
１つの具体的な応用場面では、剥離可能な銅層の対向する両面は、共に滑らかな表面であってよく、剥離しやすい。 In one specific application, both opposing sides of the peelable copper layer may have smooth surfaces, making them easy to peel.
剥離可能な銅層及びキャリア層を分離可能な支持層としてパッケージング構造を製造する時に、パッケージング構造を製造する生産ラインは、再構成する必要がなく、通常のパッケージング構造製造過程で行うことができ、生産資源を節約することができる。 When manufacturing the packaging structure using the peelable copper layer and the carrier layer as the separable support layer, the production line for manufacturing the packaging structure does not need to be reconfigured and can be carried out in the normal packaging structure manufacturing process. can save production resources.
図３ａに示すように、図３ａは、ステップＳ２１により取得した分離可能な支持層の一実施例の構成模式図である。 As shown in FIG. 3a, FIG. 3a is a schematic diagram of an embodiment of the separable support layer obtained in step S21.
本実施例に係る分離可能な支持層１０は、積層され、かつ貼り合わせて設置される剥離可能な銅層１１及びキャリア層１２を含む。キャリア層１２は、さらに、銅箔層（図示せず）と誘電体層（図示せず）を含むことができ、銅箔層によりキャリア層１２の強度を保障し、熱膨張による分離可能な支持層１０への影響を低減し、それにより分離可能な支持層１０に製造される導電回路の精度を向上させる。 The separable support layer 10 according to this embodiment includes a peelable copper layer 11 and a carrier layer 12 that are laminated and bonded together. The carrier layer 12 may further include a copper foil layer (not shown) and a dielectric layer (not shown), the copper foil layer ensuring the strength of the carrier layer 12 and providing separable support due to thermal expansion. The effect on the layer 10 is reduced, thereby increasing the accuracy of the conductive circuits fabricated on the separable support layer 10.
ステップＳ２２では、分離可能な支持層の剥離可能な銅層の第１所定位置に電気めっきすることにより、第１所定位置に導電回路を形成する。 In step S22, a conductive circuit is formed at the first predetermined location by electroplating the peelable copper layer of the separable support layer at the first predetermined location.
分離可能な支持層を取得した後、分離可能な支持層の剥離可能な銅層の第１所定位置に電気めっきすることにより、第１所定位置に導電回路を形成する。 After obtaining the separable support layer, a conductive circuit is formed at the first predetermined location by electroplating the peelable copper layer of the separable support layer at the first predetermined location.
１つの具体的な応用場面では、まず、剥離可能な銅層のキャリア層から離れた側にフォトレジストを製造し、さらに、剥離可能な銅層のフォトレジストが設けられた側に対して順に露光、現像処理を行うことにより、第１所定位置に溝パターンを製造し、それにより第１所定位置の溝パターンに対してパターン電気めっきすることにより、第１所定位置に導電回路を形成し、第１所定位置に導電回路を製造した後、フォトレジストを除去する。 In one specific application scenario, a photoresist is first produced on the side of the strippable copper layer away from the carrier layer, and then the side of the strippable copper layer that is provided with the photoresist is exposed in turn. producing a groove pattern at the first predetermined position by performing a development process, thereby forming a conductive circuit at the first predetermined position by pattern electroplating the groove pattern at the first predetermined position; 1. After fabricating the conductive circuit in place, the photoresist is removed.
本実施例に係るフォトレジストの材質タイプは、フォトレジスト型又は光誘導型材質を含むことができ、ドライフィルムを貼り付け、ウェットフィルムを浸漬被覆し、スプレーコーティングし又はスピンコーティングする方式などでフォトレジストを剥離可能な銅層のキャリア層から離れた側に製造することができる。 The material type of the photoresist according to this embodiment can include photoresist type or light-induced material, and the photoresist can be photoresist-type by pasting dry film, dip coating wet film, spray coating, spin coating, etc. A resist can be fabricated on the side of the strippable copper layer remote from the carrier layer.
さらに、露光現像する時に、本実施例は、フォトレジストの材質タイプに基づいて異なるマスキングスキームを採用することができ、順に露光やフォトエッチング、現像により第１所定位置に溝パターンを作成し、それにより第１所定位置の溝パターンをパターン電気めっきすることにより、第１所定位置に導電回路を形成することができる。 Furthermore, when exposing and developing, this embodiment can adopt different masking schemes based on the material type of the photoresist, and sequentially create a groove pattern at the first predetermined position by exposure, photoetching, and development, and By pattern electroplating the groove pattern at the first predetermined location, a conductive circuit can be formed at the first predetermined location.
本実施例に係る導電回路の線幅は、任意の線幅であってもよく、超精細線幅１～２０ミクロンを含む。導電回路の材質は、銅、銀、金、ニッケル、錫、パラジウム、コバルト、ルテニウム、モリブデンのうちの１種又は複数種を含む。 The line width of the conductive circuit according to this embodiment may be any line width, including an ultra-fine line width of 1 to 20 microns. The material of the conductive circuit includes one or more of copper, silver, gold, nickel, tin, palladium, cobalt, ruthenium, and molybdenum.
図３ｂに示すように、図３ｂは、ステップＳ２２により導電回路を形成した後の一実施例の構成模式図である。 As shown in FIG. 3b, FIG. 3b is a schematic configuration diagram of an embodiment after forming a conductive circuit in step S22.
このステップは、剥離可能な銅層１１のキャリア層１２から離れた側の第１所定位置に導電回路１３を設置する。 This step places a conductive circuit 13 at a first predetermined position on the side of the peelable copper layer 11 remote from the carrier layer 12 .
導電回路１３と剥離可能な銅層１１のキャリア層１２から離れた側とは貼り合わせて設置される。 The conductive circuit 13 and the side of the peelable copper layer 11 remote from the carrier layer 12 are attached to each other.
ステップＳ２３では、貼り付け、浸漬被覆、スプレーコーティング、スピンコーティングの方式によりソルダレジストフィルム全体を導電回路の分離可能な支持層から離れた側に製造し、ソルダレジストフィルムに対してウィンドウを開く処理を行い、第１ソルダレジスト層を形成する。 In step S23, the entire solder resist film is manufactured on the side away from the separable support layer of the conductive circuit by pasting, dip coating, spray coating or spin coating, and the solder resist film is subjected to a window opening process. to form a first solder resist layer.
剥離可能な銅層の一側に導電回路を製造した後、貼り付け、浸漬被覆、スプレーコーティング、スピンコーティングの方式によりソルダレジストフィルムを導電回路の分離可能な支持層から離れた側に製造し、それによりソルダレジストフィルムに対してウィンドウを開く処理を行い、一部の導電回路を露出させ、かつ第１ソルダレジスト層を形成する。このステップで露出した一部の導電回路は、チップに電気接続するための部位である。本実施例において、この露出した一部の導電回路は、後続のチップ実装に用いられる。 After manufacturing a conductive circuit on one side of the peelable copper layer, manufacturing a solder resist film on the side of the conductive circuit away from the separable support layer by pasting, dip coating, spray coating, or spin coating; Thereby, a window is opened in the solder resist film, a part of the conductive circuit is exposed, and a first solder resist layer is formed. Some of the conductive circuits exposed in this step are sites for electrical connection to the chip. In this embodiment, this exposed portion of the conductive circuit is used for subsequent chip mounting.
ソルダレジストフィルムに対してウィンドウを開く前に、ソルダレジストフィルムは、導電回路全体を被覆し、かつ導電回路と分離可能な支持層の剥離可能な銅層との間のすべてのクリアランスを埋める。次に、ソルダレジストフィルムに対してウィンドウを開く処理を行うことにより、ソルダレジストフィルムに少なくとも１つの孔を形成して、第１ソルダレジスト層が得られ、少なくとも１つの孔を介して一部の導電回路を露出させる。露出されない導電回路は、依然として第１ソルダレジスト層により被覆されて保護する。 Before opening the window to the solder resist film, the solder resist film covers the entire conductive circuit and fills all the clearances between the conductive circuit and the peelable copper layer of the separable support layer. Next, by performing a window opening process on the solder resist film, at least one hole is formed in the solder resist film to obtain a first solder resist layer, and a part of the solder resist layer is formed through the at least one hole. Exposing conductive circuits. The unexposed conductive circuits are still covered and protected by the first solder resist layer.
本実施例に係るソルダレジストフィルムは、ソルダレジストドライフィルム又はソルダレジストウェットフィルムのうちのいずれかの一種であってもよく、それにより、異なるソルダレジストフィルムにより異なる材質タイプの第１ソルダレジスト層を製造する。第１ソルダレジスト層の厚さ範囲は、５～５０ミクロンであり、具体的には５ミクロン、１０ミクロン、２０ミクロン、３０ミクロン、４５ミクロン、５０ミクロンなどであってもよく、具体的には、実際の必要に基づいて設置することができる。 The solder resist film according to this embodiment may be either a solder resist dry film or a solder resist wet film, so that different solder resist films can form the first solder resist layers of different material types. Manufacture. The thickness range of the first solder resist layer is 5 to 50 microns, and specifically may be 5 microns, 10 microns, 20 microns, 30 microns, 45 microns, 50 microns, etc. , can be installed based on actual needs.
ソルダレジストフィルムに対してウィンドウを開く処理を行う時に、ソルダレジストフィルムの材質タイプの違いに基づいて、それぞれ、露光現像や、レーザーアブレーション、プラズマエッチングなどの方式によりソルダレジストフィルムに対してウィンドウを開き、一部の導電回路を露出させる。例えば、第１ソルダレジスト層がソルダレジストドライフィルムから製造される時、レーザーアブレーションの方式によりソルダレジストフィルムに対してウィンドウを開くことができる。第１ソルダレジスト層がソルダレジストウェットフィルムから製造される時に、プラズマエッチングの方式によりソルダレジストフィルムに対してウィンドウ生成などを行うことができるが、ここでは特に制限されていない。 When opening a window on a solder resist film, depending on the material type of the solder resist film, the window is opened on the solder resist film using methods such as exposure development, laser ablation, plasma etching, etc. , exposing some conductive circuits. For example, when the first solder resist layer is manufactured from a dry solder resist film, a window can be opened in the solder resist film by laser ablation. When the first solder resist layer is manufactured from a wet solder resist film, a window may be formed on the solder resist film using a plasma etching method, but there is no particular limitation here.
１つの具体的な応用場面では、ソルダレジストフィルムに対してウィンドウを開く時に、後で装着しようとするチップのボンディングパットバンプのサイズに応じてウィンドウを開くことができ、それにより、少なくとも１つの孔のサイズがボンディングパットバンプのサイズにマッチングし、それにより、ボンディングパットバンプが孔を貫通して導電回路に接続することができる。 In one specific application scenario, when opening a window for a solder resist film, the window can be opened according to the size of the bonding pad bumps of the chip to be attached later, so that at least one hole is The size of the bonding pad bump matches the size of the bonding pad bump so that the bonding pad bump can pass through the hole and connect to the conductive circuit.
１つの具体的な応用場面では、ソルダレジストフィルムに対してウィンドウを開くことにより、一部の導電回路を露出させ、第１ソルダレジスト層が得られた後、露出した一部の導電回路に表面処理層を製造し、それによりチップ実装品質を向上させる。具体的には、本実施例に係る表面処理層は、銀層、ニッケル層、パラジウム層、金層、錫層、有機金属化合物層のうちの１種又は複数種を含み、具体的には、チップタイプ及び実装の必要に基づいて選択することができる。 In one specific application scenario, some of the conductive circuits are exposed by opening a window on the soldermask film, and after the first soldermask layer is obtained, some of the exposed conductive circuits are covered with a surface. Manufacture processing layers, thereby improving chip packaging quality. Specifically, the surface treatment layer according to this example includes one or more of a silver layer, a nickel layer, a palladium layer, a gold layer, a tin layer, and an organometallic compound layer, and specifically, The selection can be based on chip type and implementation needs.
図３ｃに示すように、図３ｃは、ステップＳ２３によりソルダレジストフィルムに対してウィンドウを開いた後の一実施例の構成模式図である。 As shown in FIG. 3c, FIG. 3c is a schematic diagram of the configuration of an embodiment after opening a window on the solder resist film in step S23.
本実施例に係る第１ソルダレジスト層１４は、導電回路１３と剥離可能な銅層１１との間のすべてのクリアランスを埋める。第１ソルダレジスト層１４には、少なくとも１つの孔１４１が形成されており、導電回路１３は、少なくとも１つの孔１４１を介して一部の導電回路を露出させ、それにより、後続の他の素子に電気接続することに用いられる。 The first solder resist layer 14 according to this embodiment fills all the clearances between the conductive circuit 13 and the peelable copper layer 11. At least one hole 141 is formed in the first solder resist layer 14, and the conductive circuit 13 exposes a part of the conductive circuit through the at least one hole 141, thereby allowing other subsequent elements to be connected. Used to make electrical connections.
さらに、第１ソルダレジスト層１４の形成過程において、キャリア層１２は、いずれもキャリアとしてその製造を支持する。 Furthermore, in the process of forming the first solder resist layer 14, the carrier layer 12 serves as a carrier to support its manufacture.
ステップＳ２４では、リフローはんだ付けによりチップにおけるボンディングパットバンプと露出した一部の導電回路とを溶接し、プラスチックパッケージング材料によりチップをプラスチックパッケージングすることにより、チップの周囲に絶縁層を形成する。 In step S24, the bonding pad bumps on the chip and some of the exposed conductive circuits are welded by reflow soldering, and the chip is plastic-packaged using a plastic packaging material, thereby forming an insulating layer around the chip.
一部の導電回路を露出した後、リフローはんだ付けの方式によりチップにおけるボンディングパットバンプと露出した一部の導電回路とを溶接することにより、チップと導電回路との間の電気接続を実現する。電気接続した後、さらに、プラスチックパッケージング材料によりチップをプラスチックパッケージングすることにより、チップの周囲に絶縁層を形成する。このとき、チップが導電回路に既に電気接続されるので、チップの周囲に絶縁層を形成する時に、それと同時にチップと構造全体をプラスチックパッケージングすることができる。本実施例は、最終的に形成される絶縁層の厚さがチップの導電回路から離れた側から第１ソルダレジスト層の導電回路から離れた側までの間の高度差以上であり、それによりチップ全体をプラスチックパッケージングしやすい。 After exposing a portion of the conductive circuit, the bonding pad bumps on the chip and the exposed portion of the conductive circuit are welded using reflow soldering, thereby realizing electrical connection between the chip and the conductive circuit. After making the electrical connections, the chip is further plastic packaged with a plastic packaging material to form an insulating layer around the chip. At this time, since the chip is already electrically connected to the conductive circuit, the chip and the entire structure can be packaged in plastic at the same time as the insulating layer is formed around the chip. In this example, the thickness of the insulating layer that is finally formed is greater than or equal to the height difference between the side of the chip away from the conductive circuit and the side of the first solder resist layer away from the conductive circuit, and thereby Easy to package the entire chip in plastic.
１つの具体的な応用場面では、まず、実装機によりチップと導電回路との間の実装を完了し、次に、リフローはんだ付けによりチップのボンディングパットバンプはそれぞれ対応して第１ソルダレジスト層における孔を貫通して、露出した導電回路に溶接される。溶接した後、チップのボンディングパットバンプは第１ソルダレジスト層に埋め込まれる。 In one specific application scene, first, a mounting machine completes the mounting between the chip and the conductive circuit, and then, by reflow soldering, the bonding pad bumps of the chip are respectively bonded in the first solder resist layer. It passes through the hole and is welded to the exposed conductive circuit. After welding, the bonding pad bumps of the chip are embedded in the first solder resist layer.
本実施例に係るチップは、フリップチップ又は他のチップを含む。本実施例に係るプラスチックパッケージング材料は、エポキシプラスチックパッケージング材料又は他の絶縁されるプラスチックパッケージング材料を含むことができ、プラスチックパッケージング材料は、液体状態や、粉末、顆粒、シートのプラスチックパッケージング材料であってよい。本実施例に係るプラスチックパッケージング方法は、圧縮成形や真空フィルム貼付けなどの方法を含むことができ、プラスチックパッケージング材料のタイプに基づいて選択することができるが、ここでは限定しない。 The chip according to this embodiment includes a flip chip or other chip. The plastic packaging material according to this embodiment may include epoxy plastic packaging material or other insulated plastic packaging material, and the plastic packaging material may be in a liquid state, powder, granules, or sheet plastic packaging. The material may be a The plastic packaging method according to this embodiment can include methods such as compression molding and vacuum film pasting, and can be selected based on the type of plastic packaging material, but is not limited here.
本実施例に係る絶縁層の材質は、有機樹脂とシリカ充填剤を含むことができ、シリカの絶縁層に対する重量比の範囲は１～９５％であり、具体的には、１％、２０％、５０％、６２％、７５％、８０％、９０％、９５％などであってもよく、具体的には、実際の情況に基づいて設置できるが、ここでは限定されない。 The material of the insulating layer according to this embodiment can include an organic resin and a silica filler, and the weight ratio of silica to the insulating layer ranges from 1 to 95%, specifically, 1% and 20%. , 50%, 62%, 75%, 80%, 90%, 95%, etc., and can be specifically set based on the actual situation, but is not limited here.
他の実施例において、チップのボンディングパットバンプと導電回路との間の溶接は、ウェーブはんだ付けにより完了することができるが、具体的な溶接方式は、これに限定されない。 In other embodiments, the welding between the bonding pad bump of the chip and the conductive circuit may be completed by wave soldering, but the specific welding method is not limited thereto.
図３ｄに示すように、図３ｄは、ステップＳ２４によりプラスチックパッケージングした後の一実施例の構成模式図である。 As shown in FIG. 3d, FIG. 3d is a schematic diagram of the structure of the embodiment after plastic packaging in step S24.
本実施例に係るチップ１５には、複数のボンディングパットバンプ１５１が設けられ、それぞれのボンディングパットバンプ１５１は、いずれも第１ソルダレジスト層１４における孔を貫通して導電回路１３に電気接続され、チップ１５の周囲には絶縁層１６が設けられ、絶縁層１６がチップ１５をカバーし、かつチップ１５、第１ソルダレジスト層１４及びボンディングパットバンプ１５１間のクリアランスを埋め、板部材全体のパッケージング・プラスチックパッケージングを完了する。 The chip 15 according to this embodiment is provided with a plurality of bonding pad bumps 151, and each of the bonding pad bumps 151 is electrically connected to the conductive circuit 13 through a hole in the first solder resist layer 14. An insulating layer 16 is provided around the chip 15, and the insulating layer 16 covers the chip 15 and fills the clearance between the chip 15, the first solder resist layer 14, and the bonding pad bumps 151, thereby packaging the entire plate member.・Complete plastic packaging.
ステップＳ２５では、分離可能な支持層を除去し、導電回路の第１ソルダレジスト層から離れた側を露出させ、貼り付け、浸漬被覆、スプレーコーティング、スピンコーティングの方式によりソルダレジストフィルム全体を導電回路の第１ソルダレジスト層から離れた側に製造し、ソルダレジストフィルムにおける第２所定位置以外の位置に対してウィンドウを開く処理を行うことにより、第２ソルダレジスト層を形成する。 In step S25, the separable supporting layer is removed to expose the side of the conductive circuit away from the first solder resist layer, and the entire solder resist film is coated with the conductive circuit by pasting, dip coating, spray coating, or spin coating. The second solder resist layer is formed by manufacturing the solder resist film on the side away from the first solder resist layer and opening a window at a position other than the second predetermined position in the solder resist film.
プラスチックパッケージングが完了した後、まず、導電回路の絶縁層から離れたキャリア層を除去する。具体的には、分離機により分離可能な支持層のキャリア層を剥離することができる。次に、エッチングにより残される剥離可能な銅層を除去して、導電回路の第１ソルダレジスト層から離れた側を露出させる。このとき、導電回路は、剥離可能な銅層と接触する側を除いて、第１ソルダレジスト層によりカバーされるので、エッチングする時、エッチング液は、導電回路の側面をエッチングして導電回路の線幅に影響を与えない。つまり、エッチングする時に、導電回路にサイドエッチングの問題を全く引き起こさないので、本実施例は、超精細の導電回路を含む、任意の線幅の導電回路を製造することができる。 After the plastic packaging is completed, first the carrier layer away from the insulating layer of the conductive circuit is removed. Specifically, the carrier layer of the separable support layer can be peeled off using a separator. The strippable copper layer left by etching is then removed to expose the side of the conductive circuit remote from the first solder resist layer. At this time, the conductive circuit is covered by the first solder resist layer except for the side in contact with the peelable copper layer, so when etching, the etching solution etches the side surface of the conductive circuit and removes the conductive circuit. Does not affect line width. In other words, since the conductive circuit does not have any side etching problem during etching, the present embodiment can manufacture conductive circuits with arbitrary line widths, including ultra-fine conductive circuits.
分離可能な支持層全体を除去した後、導電回路の第１ソルダレジスト層から離れた側は、露出され、かつ導電回路の第１ソルダレジスト層から離れた側の第２所定位置に第２ソルダレジスト層を製造する。 After removing the entire separable support layer, the side of the conductive circuit remote from the first solder resist layer is exposed and coated with a second solder in a second position on the side of the conductive circuit remote from the first solder resist layer. Manufacture the resist layer.
１つの具体的な応用場面では、まず、導電回路の第１ソルダレジスト層から離れた側全体にソルダレジストフィルムを製造し、さらにソルダレジストフィルムに対してウィンドウを開くことにより、導電回路の第１ソルダレジスト層から離れた側の第２所定位置以外のすべての位置を露出させ、第２ソルダレジスト層を得る。 In one specific application scenario, the first solder resist layer of the conductive circuit is first manufactured by manufacturing a solder resist film over the entire side of the conductive circuit away from the first solder resist layer, and then opening a window to the solder resist film. All positions other than the second predetermined position on the side away from the solder resist layer are exposed to obtain a second solder resist layer.
別の具体的な応用場面では、ソルダレジストフィルムにおける第２所定位置以外のすべての位置の対応位置に対してウィンドウを開いた後、さらに、それを、導電回路の第１ソルダレジスト層から離れた側に貼り付けることができ、それにより一部の導電回路を露出させ、かつ第２ソルダレジスト層により第２所定位置の導電回路を被覆する。 In another specific application scene, after opening a window for the corresponding positions of all positions other than the second predetermined position in the solder resist film, it is further moved away from the first solder resist layer of the conductive circuit. The second solder resist layer can be attached to the side, thereby exposing some conductive circuits, and covering the conductive circuits in a second predetermined position with a second solder resist layer.
ウィンドウを開いた後、導電回路の第１ソルダレジスト層から離れた側が第２ソルダレジスト層により被覆されない位置は、リボールし、或いは他の設備に電気接続するための位置である。 After opening the window, the locations where the side of the conductive circuit remote from the first solder resist layer is not covered by the second solder resist layer are locations for reballing or for electrical connection to other equipment.
このステップにおける第２ソルダレジスト層の材質、製造方法、ウィンドウ生成方法などは、いずれも第１ソルダレジスト層と同じであるので、上記を参照し、ここでは重複して説明しない。 The material, manufacturing method, window generation method, etc. of the second solder resist layer in this step are all the same as those of the first solder resist layer, so please refer to the above and the description will not be repeated here.
１つの具体的な応用場面では、ソルダレジストフィルムに対してウィンドウを開いた後、さらに、導電回路のソルダレジストフィルムにより被覆されない位置に表面処理層を製造することができ、それにより導電回路の後続の実装、溶接又は電気接続の品質を向上させる。このステップにおいて表面処理層の材質及び製造方法は、ステップＳ２３における表面処理層の材質及び製造方法と同じでるので、上記を参照し、ここでは重複して説明しない。 In one specific application scenario, after opening the window for the solder resist film, a surface treatment layer can additionally be produced in the locations of the conductive circuit not covered by the solder resist film, so that the subsequent conductive circuit Improving the quality of mounting, welding or electrical connections. The material and manufacturing method of the surface treatment layer in this step are the same as the material and manufacturing method of the surface treatment layer in step S23, so please refer to the above and will not be repeatedly described here.
上記ステップによれば、本実施例に係るパッケージング構造の製造方法は、剥離可能な銅層を、導電回路を製造する一時的なキャリアとして、剥離可能な銅層の安定性及び機械強度を利用し、導電回路の精度及び信頼性を向上させ、その上に任意の線幅の導電回路を製造した後、第１ソルダレジスト層により一部の導電回路を被覆し、かつ露出した一部の導電回路とチップとが接続された後に、さらに、絶縁層によりプラスチックパッケージングチップをカバーすることにより、第１ソルダレジスト層及び絶縁層を使用し、導電回路の分離可能な支持層に接触する側以外の他側を保護し、分離可能な支持層を除去する時に導電回路が受ける可能性がある影響を低減し、導電回路の精細レベル及び信頼性を向上させてパッケージング構造の品質及び信頼性を向上させる。かつ、本実施例は、第１ソルダレジスト層により導電回路を直接カバーすることにより、絶縁層をプラスチックパッケージングして、チッププラスチックパッケージング及びパッケージング構造のプラスチックパッケージングが同期して行われ、生産ステップを短縮し、誘電体層を省略し、かつ最終製品であるパッケージング構造の厚さはより薄く、パッケージング体積はより小さく、構造はより軽く、かつパッケージング構造がファンアウトパッケージング構造である時、板部材がより薄いので、チップファンアウトの回路が短くなり、その誘電体伝送損失もより小さくなる。かつ本実施例に係るパッケージング構造の製造方法は、パッケージング構造の生産サプライチェーンを短縮し、コストが比較的低く、生産効率が相対的に高く、通常のパッケージング構造製造過程・設備と完全に互換性があり、適応性が広く、普及の可能性が強い。 According to the above steps, the packaging structure manufacturing method according to the present embodiment utilizes the peelable copper layer as a temporary carrier for manufacturing a conductive circuit, and utilizes the stability and mechanical strength of the peelable copper layer. After improving the precision and reliability of the conductive circuit and manufacturing a conductive circuit with an arbitrary line width thereon, part of the conductive circuit is covered with a first solder resist layer, and the exposed part of the conductive circuit is covered with a first solder resist layer. After the circuit and the chip are connected, further cover the plastic packaging chip with an insulating layer, using the first solder resist layer and the insulating layer, except the side that contacts the separable support layer of the conductive circuit. Protects the other side, reduces the effects that the conductive circuitry may have when removing the separable support layer, and improves the level of detail and reliability of the conductive circuitry, improving the quality and reliability of the packaging structure. Improve. In addition, in this embodiment, by directly covering the conductive circuit with the first solder resist layer, the insulating layer is plastic packaged, and the chip plastic packaging and the plastic packaging of the packaging structure are performed synchronously. The production steps are shortened, the dielectric layer is omitted, and the final product packaging structure is thinner, the packaging volume is smaller, the structure is lighter, and the packaging structure is a fan-out packaging structure. When , the plate member is thinner, so the chip fan-out circuit becomes shorter and its dielectric transmission loss becomes smaller. Moreover, the packaging structure manufacturing method according to this embodiment shortens the packaging structure production supply chain, has relatively low cost, relatively high production efficiency, and is completely compatible with the usual packaging structure manufacturing process and equipment. compatible, widely adaptable, and has strong potential for adoption.
他の実施例において、分離可能な支持層を除去した後、積層法により導電回路の第１ソルダレジスト層から離れた側に少なくとも１層の下部回路層を製造し、それにより少なくとも１層の下部回路層の第１ソルダレジスト層から離れた側の第２所定位置に第２ソルダレジスト層を製造する。本実施例は、第２所定位置に第２ソルダレジスト層を製造する具体的なステップが上記実施例と同じであるので、上記を参照し、ここでは重複して説明しない。 In another embodiment, after removing the separable support layer, at least one bottom circuit layer is manufactured on the side of the conductive circuit remote from the first solder resist layer by a lamination process, whereby at least one bottom circuit layer A second solder resist layer is fabricated at a second predetermined location on a side of the circuit layer remote from the first solder resist layer. In this embodiment, the specific steps of manufacturing the second solder resist layer at the second predetermined position are the same as those in the above embodiment, so the description will not be repeated here with reference to the above.
１つの具体的な応用場面では、導電回路の第１ソルダレジスト層から離れた側に下部絶縁層と銅層を圧合し、次に、フィルム貼付け、露光、現像、エッチング、フィルム除去の方法により第１層下部導電回路を製造し、次に、以上のステップを繰り返して、層ごとに製造し、最終的に少なくとも１層の下部回路層を得る。すべての下部回路層を製造した後、さらに、最外側の下部回路層の関連位置に第２ソルダレジスト層及び表面処理層を製造し、リボールし、或いは他の素子又は設備に電気接続するための位置を露出させる。別の具体的な応用場面では、すべての絶縁層と銅層とを交互に重ねて一回で圧合して少なくとも１層の下部回路層を形成する。 In one specific application scenario, the lower insulating layer and the copper layer are pressed together on the side remote from the first solder resist layer of the conductive circuit, and then the method of film application, exposure, development, etching, and film removal is applied. A first layer lower conductive circuit is manufactured, and then the above steps are repeated to manufacture layer by layer, finally obtaining at least one lower circuit layer. After manufacturing all the lower circuit layers, a second solder resist layer and a surface treatment layer are further manufactured at relevant locations on the outermost lower circuit layer for reballing or electrical connection to other components or equipment. Expose position. In another specific application, all the insulating layers and copper layers are alternately stacked and pressed together in one go to form at least one lower circuit layer.
下部回路層の具体的な数は、実際の必要に基づいて決めることができ、例えば、３層、８層、１０層などであるが、ここでは限定しない。１つの具体的な応用場面では、少なくとも１層の下部回路層の数量範囲は、１～２０層であってもよい。 The specific number of lower circuit layers can be determined based on actual needs, such as 3 layers, 8 layers, 10 layers, etc., but is not limited here. In one specific application, the quantity range of at least one lower circuit layer may be from 1 to 20 layers.
他の実施例において、チップをプラスチックパッケージングした後、積層法により絶縁層の導電回路から離れた側に少なくとも１層の上部回路層を製造し、かつ少なくとも１層の上部回路層の絶縁層から離れた側に第３ソルダレジスト層を製造することができる。 In another embodiment, after the chip is packaged in plastic, at least one upper circuit layer is manufactured on the side of the insulating layer remote from the conductive circuitry by a lamination process, and at least one upper circuit layer is formed on the side of the insulating layer remote from the conductive circuitry. A third solder resist layer can be produced on the remote side.
１つの具体的な応用場面では、絶縁層の導電回路から離れた側に、圧合、無電解銅めっきし、チタン／銅スパッタリング、或いは電気めっきの方式により１層の銅層を製造し、次に、フィルム貼付け、露光、現像、エッチング、フィルム除去の方法により、該銅層に第１層上部回路層を製造し、次に、第１層上部回路層の上方に、層ごとに上部回路層を製造する。別の具体的な応用場面では、すべての上部絶縁層と上部銅層とを交互に絶縁層に放置して一回で圧合して少なくとも１層の上部回路層を形成する。 In one specific application, one copper layer is produced on the side of the insulating layer facing away from the conductive circuits by pressure bonding, electroless copper plating, titanium/copper sputtering, or electroplating; A first upper circuit layer is manufactured on the copper layer by the method of film attachment, exposure, development, etching and film removal, and then the upper circuit layer is layer by layer above the first upper circuit layer. Manufacture. In another specific application scenario, all the upper insulating layers and the upper copper layer are alternately left on the insulating layer and pressed together in one go to form at least one upper circuit layer.
上部回路層の具体的な数量は、実際の必要に基づいて決めることができ、例えば、３層、８層、１０層等であってもよいが、ここでは限定しない。１つの具体的な応用場面では、少なくとも１層の上部回路層の数量範囲は、１～２０層であってもよい。 The specific number of upper circuit layers can be determined based on actual needs, and may be, for example, 3 layers, 8 layers, 10 layers, etc., but is not limited here. In one specific application, the quantity range of at least one upper circuit layer may be from 1 to 20 layers.
パッケージング構造は、少なくとも１層の下部回路層と少なくとも１層の上部回路層及び関連構成を製造する必要がある時、まず、少なくとも１層の下部回路層及びその関連構成を製造し、さらに、少なくとも１層の上部回路層及びその関連構成を製造することができる。まず、少なくとも１層の上部回路層及その関連構成を製造し、さらに、少なくとも１層の下部回路層及びその関連構成を製造することもできる。同時に製造することもできる。まず、少なくとも１層の上部回路層及びその関連構成を製造し、さらに、少なくとも１層の下部回路層及びその関連構成を製造する時に、剥離可能な銅層のキャリア層が分離する時に絶縁層に亀裂が発生するリスクを減少することができる。まず、少なくとも１層の下部回路層及びその関連構成を製造し、さらに少なくとも１層の上部回路層及びその関連構成を製造する時に、より精細な下部回路層を製造することができる。 When the packaging structure needs to fabricate at least one bottom circuit layer and at least one top circuit layer and related structures, the packaging structure first fabricates the at least one bottom circuit layer and its related structures; At least one upper circuit layer and its associated structures can be manufactured. First, at least one upper circuit layer and associated structures may be manufactured, and at least one lower circuit layer and associated structures may also be manufactured. They can also be manufactured at the same time. first manufacturing at least one upper circuit layer and its associated structures, and further manufacturing at least one lower circuit layer and its associated structures, the carrier layer of the strippable copper layer being separated from the insulating layer; The risk of cracks occurring can be reduced. First, when at least one lower circuit layer and its associated structures are manufactured, and then at least one upper circuit layer and its associated structures are manufactured, a finer lower circuit layer can be manufactured.
他の実施例において、少なくとも１層の下部回路層及び／又は少なくとも１層の上部回路層間に金属化貫通孔及び／又は金属化めくら孔を製造することにより、各回路層間の連通を実現する。 In other embodiments, communication between each circuit layer is achieved by fabricating metallized through holes and/or metallized blind holes between at least one bottom circuit layer and/or at least one top circuit layer.
１つの具体的な応用場面では、少なくとも１層の下部回路層を製造する時、まず、導電回路のチップから離れた側に下部絶縁層及び銅層を圧合し、次に、レーザー又はｐｌａｓｍａの方法により下部絶縁層及び銅層にめくら孔及び／又は貫通孔を製造し、さらに、無電解銅めっき及び／又は電気めっきにより、めくら孔及び／又は貫通孔の金属化を実現することにより、下部回路層の層間の相互接続を実現する。次に、フィルム貼付け、露光、現像、エッチング、フィルム除去の方法により銅層に第１層下部回路層を製造し、次に、以上のステップを繰り返し、層ごとに製造して、最終的に少なくとも１層の下部回路層を得る。別の具体的な応用場面では、少なくとも１層の下部回路層を製造する時に、導電回路の第１ソルダレジスト層から離れた側にＡＢＦ材料を真空に貼り付け、下部絶縁層を得る。次に、レーザー又はｐｌａｓｍａの方法により、下部絶縁層にめくら孔及び／又は貫通孔を製造し、さらに、無電解銅めっきや、チタン／銅スパッタリング、電気めっきの方法によりめくら孔及び／又は貫通孔の金属化を実現し、及び下部絶縁層に１層の銅層を形成し、次に、フィルム貼付け、露光、現像、パターン電気めっき、フィルム除去、快速エッチングの方法により該銅層に第１層下部導電回路を製造する。次に、以上のステップを繰り返し、層ごとに製造して、最終的に少なくとも１層の下部回路層を得る。別の具体的な応用場面では、少なくとも１層の下部回路層を製造する時に、導電回路の第１ソルダレジスト層から離れた側に感光性材料を真空に貼り付け、次に、露光の方法によりめくら孔を製造し、次に、感光性材料を固化して下部絶縁層を得る。さらに、無電解銅めっきや、チタン／銅スパッタリング、電気めっきの方法によりめくら孔の金属化を実現し、下部絶縁層に１層の銅層を形成し、次に、フィルム貼付け、露光、現像、パターン電気めっき、フィルム除去、快速エッチングの方法により該銅層に第１層下部導電回路を製造し、次に、以上のステップを繰り返し、層ごとに製造して、最終的に少なくとも１層の下部回路層を得る。別の具体的な応用場面では、上記の３種の方法を総合的に使用して、層ごとに製造して、少なくとも１層の下部回路層を得る。 In one specific application scenario, when manufacturing at least one bottom circuit layer, the bottom insulating layer and the copper layer are first pressed together on the side of the conductive circuit away from the chip, and then a laser or plasma By manufacturing blind holes and/or through holes in the lower insulating layer and the copper layer by a method, and further realizing metallization of the blind holes and/or through holes by electroless copper plating and/or electroplating, Realize interconnections between circuit layers. Next, the first lower circuit layer is manufactured on the copper layer by the method of film attachment, exposure, development, etching, and film removal, and then the above steps are repeated to manufacture layer by layer, and finally at least One lower circuit layer is obtained. In another specific application scenario, when manufacturing at least one bottom circuit layer, the ABF material is vacuum applied to the side of the conductive circuit remote from the first solder resist layer to obtain a bottom insulation layer. Next, blind holes and/or through holes are manufactured in the lower insulating layer by a laser or plasma method, and further blind holes and/or through holes are manufactured by electroless copper plating, titanium/copper sputtering, or electroplating. , and form one copper layer on the lower insulating layer, and then apply the first layer to the copper layer by the methods of film attachment, exposure, development, pattern electroplating, film removal, and rapid etching. Manufacture the lower conductive circuit. The above steps are then repeated and fabricated layer by layer to finally obtain at least one lower circuit layer. In another specific application scenario, when manufacturing at least one bottom circuit layer, a photosensitive material is pasted on the side of the conductive circuit away from the first solder resist layer in a vacuum, and then by a method of exposure. A blind hole is produced and then the photosensitive material is solidified to obtain a lower insulating layer. Furthermore, metallization of the blind holes was realized by electroless copper plating, titanium/copper sputtering, and electroplating methods, and a single copper layer was formed on the lower insulating layer, and then film attachment, exposure, development, A first layer bottom conductive circuit is fabricated on the copper layer by the method of pattern electroplating, film removal and rapid etching, and then the above steps are repeated to fabricate layer by layer, finally at least one layer bottom conductive circuit is fabricated on the copper layer. Get the circuit layer. In another specific application scenario, the above three methods are used collectively to produce layer by layer to obtain at least one lower circuit layer.
１つの具体的な応用場面では、少なくとも１層の上部回路層を製造する時に、まず、レーザー又はｐｌａｓｍａの方法により絶縁層にめくら孔及び／又は貫通孔を製造し、さらに、無電解銅めっき又はチタン／銅スパッタリングの方法により、めくら孔及び／又は貫通孔の金属化を実現し、及び絶縁層のチップから離れた側に１層の銅層を形成し、次に、銅メッキすることによりめくら孔及び／又は貫通孔を充填し、かつ絶縁層の銅層を厚くし、或いは銅メッキすることにより絶縁層の銅層及びめくら孔及び／又は貫通孔壁の金属化層を厚くし、かつ樹脂により孔を詰めてめくら孔及び／又は貫通孔を埋める。さらに、フィルム貼付け、露光、現像、エッチング、フィルム除去の方法により製造して、第１層上部回路層を得る。次に、さらに、第１層上部回路層の上方に、残りの上部回路層を層ごとに製造する。残りの上部回路層を層ごとに製造する方法は、前述の残りの下部回路層を層ごとに製造する方法と同様であるので、上記を参照し、ここでは重複して説明しない。 In one specific application scenario, when producing at least one upper circuit layer, blind holes and/or through holes are first produced in the insulating layer by laser or plasma methods, and then electroless copper plating or The metallization of the blind holes and/or through holes is achieved by the method of titanium/copper sputtering, and the blind holes are formed by forming one copper layer on the side facing away from the chip of the insulating layer and then copper plating. The holes and/or through holes are filled, the copper layer of the insulating layer is made thicker, or the copper layer of the insulating layer is thickened by copper plating, and the metallized layer of the blind hole and/or the through hole wall is made thicker, and the resin Fill the blind holes and/or through holes by filling the holes. Further, the first upper circuit layer is obtained by manufacturing by a method of film attachment, exposure, development, etching, and film removal. Next, the remaining upper circuit layers are further fabricated layer by layer above the first upper circuit layer. The method for fabricating the remaining upper circuit layers layer by layer is similar to the method for fabricating the remaining lower circuit layers layer by layer described above, so reference is made to the above and will not be described again here.
すべての上部回路層を製造した後、最上部の回路層のチップから離れた側に第３ソルダレジスト層を製造する。１つの具体的な応用場面では、最上部の回路層のチップから離れた側全体に第３ソルダレジスト層を製造し、次に、すべての第３ソルダレジスト層に対してウィンドウを開き、リボールし、他の素子又は設備に電気接続し、或いは錫ペースト又ははんだ付用フラックスをプリントするための一部の最上部の回路層を露出させる。 After all the top circuit layers have been fabricated, a third solder resist layer is fabricated on the side of the top circuit layer facing away from the chip. One specific application is to fabricate a third soldermask layer on the entire away-from-chip side of the top circuit layer, then open a window for all third soldermask layers and reball. , exposing some top circuit layers for electrical connection to other components or equipment, or for printing tin paste or soldering flux.
第３ソルダレジスト層の材質、製造方法は、上記実施例の第２ソルダレジスト層、第１ソルダレジスト層と同じであるので、上記を参照し、ここでは重複して説明しない。 The material and manufacturing method of the third solder resist layer are the same as those of the second solder resist layer and the first solder resist layer of the above embodiments, so the explanation will not be repeated here with reference to the above.
上記実施例は、層ごとに回路層を製造する過程に金属化めくら孔及び／又は貫通孔を製造して層間の相互接続を行い、他の実施例において、チップをプラスチックパッケージングする前に、導電回路又は剥離可能な銅箔を基礎にして、その上にドライフィルム貼付け、露光、現像、銅柱に対するメッキ、フィルム除去の方式により導電銅柱を得て、さらにチップと導電銅柱をプラスチックパッケージングし、かつ絶縁層を所定の厚さに研磨し、導電銅柱の上部を露出させ、他の回路層を接続し、各回路層間の層間の相互接続を実現する。 The above embodiments include fabricating metallized blind holes and/or through holes during the process of manufacturing circuit layers layer by layer to provide interconnections between layers, and in other embodiments, prior to packaging the chip in plastic. Based on a conductive circuit or a peelable copper foil, a conductive copper pillar is obtained by pasting a dry film on it, exposing it to light, developing it, plating the copper pillar, and removing the film, and then packaging the chip and the conductive copper pillar in a plastic package. and polishing the insulating layer to a predetermined thickness to expose the tops of the conductive copper pillars, connect other circuit layers, and realize interlayer interconnections between each circuit layer.
他の実施例において、第１ソルダレジスト層を製造する時に、チップのボンディングパットバンプに基づいてウィンドウを開く以外に、それと同時に金属化めくら孔の位置に基づいてウィンドウを開くことができ、第１ソルダレジスト層におけるプリセットされた孔が得られ、プリセットされた孔を介して一部の導電回路を露出させる。それにより、絶縁層を製造した後、第１ソルダレジスト層のプリセットされた孔の位置に基づいて絶縁層をボーリングして、絶縁層に貫通孔を作り、それによりそれを金属化して、電気回路及び上部回路層の接続を実現し、それにより絶縁層の上下各回路層を接続する。 In another embodiment, when manufacturing the first solder resist layer, in addition to opening the window based on the bonding pad bumps of the chip, the window can also be opened based on the position of the metallized blind hole at the same time; Preset holes in the solder resist layer are obtained, exposing some conductive circuits through the preset holes. Thereby, after manufacturing the insulating layer, the insulating layer is bored based on the preset hole positions of the first solder resist layer to create through holes in the insulating layer, thereby metallizing it and forming an electrical circuit. and connects the upper circuit layer, thereby connecting each circuit layer above and below the insulating layer.
他の実施例において、パッケージング構造は、上部回路層及び／又は下部回路層を製造した後、板部材全体に貫通孔を製造し、次に、該貫通孔に対して無電解銅めっき及び／及び銅メッキすることにより金属化して、各回路層の層間の相互接続を実現することができる。本実施例は、該貫通孔が樹脂により孔を詰める必要であるか否かを限定し、具体的には、該貫通孔が後続きにデバイスを挿入して取り付けるために使用される場合、樹脂により孔を詰める必要がない。素子を取り付ける必要がなく、あるいは貫通孔の一端が金属化されて素子を実装する必要がある場合、樹脂により孔を詰める必要がある。 In other embodiments, the packaging structure includes fabricating the upper circuit layer and/or the lower circuit layer, fabricating through holes throughout the plate member, and then electroless copper plating and/or electroless copper plating on the through holes. and copper plating to provide interconnections between the layers of each circuit layer. This example limits whether the through-hole needs to be filled with resin, and specifically, if the through-hole is used to subsequently insert and attach a device, the resin There is no need to fill the holes. If there is no need to attach an element, or if one end of the through-hole is metallized and an element needs to be mounted, it is necessary to fill the hole with resin.
図４に示すように、図４は、本発明に係るパッケージング構造の一実施例の構成模式図である。 As shown in FIG. 4, FIG. 4 is a schematic diagram of an embodiment of a packaging structure according to the present invention.
本実施例に係るパッケージング構造１００は、導電回路１３、第１ソルダレジスト層１４、チップ１５、絶縁層１６及び第２ソルダレジスト層１７を含む。第１ソルダレジスト層１４と導電回路１３の片側とは、貼り合わせて設置され、かつ導電回路１３間のクリアランスを埋め、かつ第１ソルダレジスト層１４には少なくとも１つの孔１４１が設けられ、少なくとも１つの孔１４１が一部の導電回路１３を露出させることに用いられる。チップ１５は、第１ソルダレジスト層１４の導電回路１３から離れた側に設けられ、かつチップ１５は、少なくとも１つの孔１４１を貫通して導電回路１３に電気接続される。絶縁層１６は、チップ１５にカバーし、かつチップ１５と第１ソルダレジスト層１４との間のクリアランスを埋め、それによりチップ１５をプラスチックパッケージングし、第２ソルダレジスト層１７は、導電回路１３の第１ソルダレジスト層１４から離れた側に設置される。 The packaging structure 100 according to this embodiment includes a conductive circuit 13, a first solder resist layer 14, a chip 15, an insulating layer 16, and a second solder resist layer 17. The first solder resist layer 14 and one side of the conductive circuit 13 are attached to each other and fill the clearance between the conductive circuits 13, and the first solder resist layer 14 is provided with at least one hole 141, and at least One hole 141 is used to expose part of the conductive circuit 13. The chip 15 is provided on the side of the first solder resist layer 14 remote from the conductive circuit 13 , and the chip 15 is electrically connected to the conductive circuit 13 through at least one hole 141 . An insulating layer 16 covers the chip 15 and fills the clearance between the chip 15 and the first solder resist layer 14, thereby plastic packaging the chip 15, and a second solder resist layer 17 covers the conductive circuitry 13. is placed on the side away from the first solder resist layer 14.
つまり、導電回路１３の第２ソルダレジスト層１７に近接する側と第２ソルダレジスト層１７の導電回路１３に近接する側とは、同一平面である。第１ソルダレジスト層１４は、導電回路１３の第２ソルダレジスト層１７から離れた側に位置し、かつ導電回路１３をカバーし、第１ソルダレジスト層１４の第２ソルダレジスト層１７に近接する側と導電回路１３の第２ソルダレジスト層１７に近接する側とは同一平面である。 That is, the side of the conductive circuit 13 that is close to the second solder resist layer 17 and the side of the second solder resist layer 17 that is close to the conductive circuit 13 are on the same plane. The first solder resist layer 14 is located on the side of the conductive circuit 13 remote from the second solder resist layer 17, covers the conductive circuit 13, and is close to the second solder resist layer 17 of the first solder resist layer 14. The side and the side of the conductive circuit 13 adjacent to the second solder resist layer 17 are on the same plane.
絶縁層１６は、チップ１５の導電回路１３から離れた側に位置し、かつチップ１５及び第１ソルダレジスト層１４をカバーし、絶縁層１６の第１ソルダレジスト層１４に近接する側と第１ソルダレジスト層１４の絶縁層１６に近接する側とは同一平面である。 The insulating layer 16 is located on the side of the chip 15 away from the conductive circuit 13 and covers the chip 15 and the first solder resist layer 14 , and covers the side of the insulating layer 16 close to the first solder resist layer 14 and the first solder resist layer 14 . The side of the solder resist layer 14 that is close to the insulating layer 16 is on the same plane.
上記構成によれば、本実施例に係るパッケージング構造は、絶縁層によりプラスチックパッケージングチップをカバーすることができ、それにより、第１ソルダレジスト層と絶縁層を利用して導電回路の第２ソルダレジスト層に接触する他の側以外の他の側を保護し、それにより導電回路が受ける可能性がある影響を低減し、それにより導電回路の精細レベル及び信頼性を向上させ、パッケージング構造の品質及び信頼性を向上させる。かつ、本実施例は、第１ソルダレジスト層により導電回路を直接カバーすることにより、絶縁層をプラスチックパッケージングして、誘電体層を省略し、最終製品であるパッケージング構造の厚さは、より薄く、パッケージング体積は、より小さく、構造はより軽く、かつパッケージング構造がファンアウトパッケージング構造である時、板部材がより薄いので、チップファンアウトの回路はより短く、その誘電体伝送損失もより小さくなる。 According to the above configuration, the packaging structure according to the present embodiment can cover the plastic packaging chip with the insulating layer, and thereby utilize the first solder resist layer and the insulating layer to form the second conductive circuit. Protects the other side other than the other side that contacts the solder resist layer, thereby reducing the effects that the conductive circuit may undergo, thereby improving the level of definition and reliability of the conductive circuit, and improving the packaging structure. improve the quality and reliability of In addition, in this embodiment, by directly covering the conductive circuit with the first solder resist layer, the insulating layer is packaged in plastic and the dielectric layer is omitted, so that the thickness of the final product packaging structure is as follows: thinner, the packaging volume is smaller, the structure is lighter, and when the packaging structure is a fan-out packaging structure, the board member is thinner, so the circuit of the chip fan-out is shorter, and its dielectric transmission Losses are also smaller.
他の実施例において、絶縁層１６は、チップ１５の導電回路１３から離れた側に位置し、チップ１５をカバーすることができ、この時、絶縁層１６の導電回路１３に近接する側と第１ソルダレジスト層１４の第２ソルダレジスト層１７に近接する側とは同一平面である。 In other embodiments, the insulating layer 16 may be located on the side of the chip 15 remote from the conductive circuit 13 and cover the chip 15, with the side of the insulating layer 16 proximate to the conductive circuit 13 and the The side of the first solder resist layer 14 that is close to the second solder resist layer 17 is on the same plane.
他の実施例において、チップ１５は、チップ本体１５２及び少なくとも１つのボンディングパットバンプ１５１を含む。チップ本体１５２は、それぞれ、少なくとも１つのボンディングパットバンプ１５１に電気接続される。少なくとも１つのボンディングパットバンプ１５１は、それぞれ対応して第１ソルダレジスト層１４における少なくとも１つの孔１４１を貫通して導電回路１３に溶接され、それによりチップ本体１５２と導電回路１３を接続する。 In other embodiments, the chip 15 includes a chip body 152 and at least one bonding pad bump 151. The chip bodies 152 are electrically connected to at least one bonding pad bump 151, respectively. At least one bonding pad bump 151 is respectively welded to the conductive circuit 13 through the at least one hole 141 in the first solder resist layer 14, thereby connecting the chip body 152 and the conductive circuit 13.
チップ１５は、フリップチップ又は他のチップを含むことができる。 Chip 15 may include a flip chip or other chip.
他の実施例において、絶縁層１６は、チップ１５をカバーし、かつチップ１５、ボンディングパットバンプ１５１及び第１ソルダレジスト層１４の間のクリアランスを埋めることにより、チップ１５及び導電回路１３の間のプラスチックパッケージングを完了して、板部材全体をパッケージングする。 In another embodiment, the insulating layer 16 covers the chip 15 and fills the clearance between the chip 15, the bonding pad bumps 151, and the first solder resist layer 14, thereby forming a gap between the chip 15 and the conductive circuit 13. Complete the plastic packaging and package the entire plate member.
他の実施例において、導電回路１３の片側と少なくとも１つの孔１４１とが対応する位置に表面処理層（図示せず）が貼り合わせて設置され、かつ表面処理層が導電回路１３とボンディングパットバンプ１５１との間に設けられ、それにより、チップ１５がボンディングパットバンプ１５１を介して露出した導電回路１３に実装される品質を向上させる。 In another embodiment, a surface treatment layer (not shown) is attached and installed at a position where one side of the conductive circuit 13 and the at least one hole 141 correspond, and the surface treatment layer is attached to the conductive circuit 13 and the bonding pad bump. 151, thereby improving the quality with which the chip 15 is mounted on the conductive circuit 13 exposed through the bonding pad bump 151.
表面処理層は、銀層、ニッケル層、パラジウム層、金層、錫層、有機金属化合物層のうちの１種又は複数種を含み、具体的には、実際の必要に基づいて選択することができる。 The surface treatment layer includes one or more of a silver layer, a nickel layer, a palladium layer, a gold layer, a tin layer, and an organometallic compound layer, and can be specifically selected based on actual needs. can.
他の実施例において、導電回路１３の回路幅範囲は、１～２０ミクロンであり、即ち、導電回路１３は、超精細導電回路であってもよく、例えば、１ミクロン、５ミクロン、８ミクロン、１０ミクロン、１３ミクロン、１６ミクロン、２０ミクロンなどであり、具体的には、実際の必要に基づいて選択することができる。 In other embodiments, the circuit width range of the conductive circuit 13 is from 1 to 20 microns, that is, the conductive circuit 13 may be an ultra-fine conductive circuit, such as 1 micron, 5 micron, 8 micron, 10 microns, 13 microns, 16 microns, 20 microns, etc., and can be specifically selected based on actual needs.
他の実施例において、導電回路１３は、銅回路、銀回路、金回路、ニッケル回路、錫回路、パラジウム回路、コバルト回路、ルテニウム回路、モリブデン回路のうちの１種又は複数種を含むことができ、具体的には、実際の必要に基づいて選択することができる。 In other embodiments, conductive circuit 13 may include one or more of a copper circuit, a silver circuit, a gold circuit, a nickel circuit, a tin circuit, a palladium circuit, a cobalt circuit, a ruthenium circuit, a molybdenum circuit. , specifically can be selected based on actual needs.
導電回路１３は、チップ１５のピンをファンアウトすることに用いられ、チップ１５のボンディングパットバンプ１５１に溶接してチップ１５を接続することにも用いられる。 The conductive circuit 13 is used to fan out the pins of the chip 15, and is also used to connect the chip 15 by welding to the bonding pad bumps 151 of the chip 15.
他の実施例において、導電回路１３の回路幅範囲は、任意の幅範囲であってもよい。 In other embodiments, the circuit width range of conductive circuit 13 may be any width range.
他の実施例において、第１ソルダレジスト層１４の厚さ範囲は、５～５０ミクロンである。具体的には、５ミクロン、１０ミクロン、１３ミクロン、２０ミクロン、２４ミクロン、２６ミクロン、２８ミクロン、３０ミクロン、３５ミクロン、３６ミクロン、３９ミクロン、４２ミクロン、４６ミクロン、５０ミクロンなどであってもよい。第１ソルダレジスト層１４は、厚さが導電回路１３の厚さよりも厚く、導電回路１３全体をカバーして保護し、かつ導電回路１３間のクリアランスを埋める。 In other embodiments, the thickness of the first solder resist layer 14 ranges from 5 to 50 microns. Specifically, 5 microns, 10 microns, 13 microns, 20 microns, 24 microns, 26 microns, 28 microns, 30 microns, 35 microns, 36 microns, 39 microns, 42 microns, 46 microns, 50 microns, etc. Good too. The first solder resist layer 14 is thicker than the conductive circuits 13, covers and protects the entire conductive circuits 13, and fills the clearances between the conductive circuits 13.
他の実施例において、第２ソルダレジスト層１７には、少なくとも１つの貫通溝１７１が形成され、少なくとも１つの貫通溝１７１は、導電回路１３の第１ソルダレジスト層１４から離れた側の一部の表面を露出させる。この一部の表面は、導電回路１３にリボールすることに用いられ、それにより、パッケージング構造１００とプリント回路基板、他の素子又は他の設備を溶接することに用いられる。 In another embodiment, at least one through groove 171 is formed in the second solder resist layer 17 , and the at least one through groove 171 is a part of the conductive circuit 13 on the side remote from the first solder resist layer 14 . expose the surface of This portion of the surface is used to reball conductive circuitry 13 and thereby weld packaging structure 100 to printed circuit boards, other components, or other equipment.
第２ソルダレジスト層１７は、パッケージング構造１００の運転、保存及び使用過程において導電回路１３に対して酸化防止、耐食、傷防止、電気絶縁及び水蒸気隔離の作用を発揮し、かつパッケージング構造１００とプリント回路基板、他の素子又は他の設備を溶接する時にソルダレジストの作用を果たす。 The second solder resist layer 17 has the functions of preventing oxidation, corrosion resistance, scratch prevention, electrical insulation, and water vapor isolation for the conductive circuit 13 during the operation, storage, and use of the packaging structure 100. It acts as a solder mask when welding printed circuit boards, other devices, or other equipment.
他の実施例において、絶縁層１６は、有機樹脂層及びシリカ層を含むことができ、シリカ層の絶縁層１６に対する割合範囲は、１～９５％であり、具体的には、１％、２０％、５０％、６２％、７５％、８０％、９０％、９５％等であってもよく、具体的には、実際の情況に基づいて設置できるが、ここでは限定されない。 In other embodiments, the insulating layer 16 may include an organic resin layer and a silica layer, and the ratio of the silica layer to the insulating layer 16 ranges from 1% to 95%, specifically, 1%, 20%. %, 50%, 62%, 75%, 80%, 90%, 95%, etc., and specifically, it can be set based on the actual situation, but is not limited here.
絶縁層１６の厚さは、チップ１５の導電回路１３から離れた側から第１ソルダレジスト層１４の導電回路１３から離れた側までの高度差以上であり、それによりチップ１５をプラスチックパッケージングする。 The thickness of the insulating layer 16 is greater than or equal to the height difference from the side of the chip 15 remote from the conductive circuit 13 to the side of the first solder resist layer 14 remote from the conductive circuit 13, thereby packaging the chip 15 in plastic. .
図５に示すように、図５は、本発明に係るパッケージング構造の別の実施例の構成模式図である。本実施例に係るパッケージング構造における導電回路、第１ソルダレジスト層、チップ、溶接バンプ及び絶縁層間の接続関係、位置構成及び厚さ範囲、構成などは、いずれも上記実施例と同じであるので、上記を参照し、ここでは重複して説明しない。 As shown in FIG. 5, FIG. 5 is a schematic diagram of another embodiment of the packaging structure according to the present invention. The connection relationship, positional configuration, thickness range, configuration, etc. between the conductive circuit, the first solder resist layer, the chip, the welding bump, and the insulating layer in the packaging structure according to this example are all the same as in the above example. , see above and will not be repeated here.
本実施例において、パッケージング構造２００は、少なくとも１層の下部回路層２２０及び／又は少なくとも１層の上部回路層２１９を含む。 In this embodiment, the packaging structure 200 includes at least one lower circuit layer 220 and/or at least one upper circuit layer 219.
少なくとも１層の下部回路層２２０は、導電回路２１３と第２ソルダレジスト層２１７との間に積層して設置される。具体的には、各層の下部回路層２２０は、いずれも、下部導電回路２２０１、下部絶縁層２２０３及び少なくとも１つの連通孔２２０２を含む。少なくとも１つの連通孔２２０２のチップに近接する側は、導電層に接続され、連通孔２２０２のチップから離れた側は、下部導電回路２２０１に接続され、下部絶縁層２２０３は、導電層と下部導電回路２２０１との間のクリアランスを埋める。ここでの導電層は、他の下部導電回路２２０１又は導電回路２１３を含む。連通孔２２０２は、金属化孔又は金属柱であってもよく、具体的には貫通孔又はめくら孔を含むことができる。 At least one lower circuit layer 220 is stacked and installed between the conductive circuit 213 and the second solder resist layer 217 . Specifically, each lower circuit layer 220 includes a lower conductive circuit 2201, a lower insulating layer 2203, and at least one communication hole 2202. The side of at least one communication hole 2202 that is close to the chip is connected to the conductive layer, the side of the communication hole 2202 that is away from the chip is connected to the lower conductive circuit 2201, and the lower insulating layer 2203 is connected to the conductive layer and the lower conductive circuit. The clearance between the circuit 2201 and the circuit 2201 is filled. The conductive layer here includes another lower conductive circuit 2201 or conductive circuit 213. The communicating hole 2202 may be a metallized hole or a metal column, and specifically may include a through hole or a blind hole.
少なくとも１層の下部回路層２２０のチップから離れた側の第２所定位置全体には、第２ソルダレジスト層２１７が貼り合わせて設置される。具体的には、少なくとも１層の下部回路層２２０のチップから最も離れた下部導電回路２２０１のチップから離れた側の第２所定位置には第２ソルダレジスト層２１７が貼り合わせて設置される。該下部導電回路２２０１が第２ソルダレジスト層２１７により被覆されない位置は、パッケージング構造２００とプリント回路基板、他の素子又は他の設備を溶接することに用いられる。 A second solder resist layer 217 is attached and installed on the entire second predetermined position of at least one lower circuit layer 220 on the side away from the chip. Specifically, the second solder resist layer 217 is attached and installed at a second predetermined position on the side of the lower conductive circuit 2201 that is farthest from the chip in at least one lower circuit layer 220 and is farthest from the chip. The locations where the lower conductive circuit 2201 is not covered by the second solder resist layer 217 are used for welding the packaging structure 200 to a printed circuit board, other elements, or other equipment.
少なくとも１層の上部回路層２１９は、絶縁層のチップから離れた側に設けられる。具体的には、絶縁層のチップから離れた側に、第１層上部回路層２２６が貼り合わせて設置され、少なくとも１層の上部回路層２１９は、第１層上部回路層２２６のチップから離れた側に設けられる。 At least one upper circuit layer 219 is provided on the side of the insulating layer remote from the chip. Specifically, the first upper circuit layer 226 is attached and installed on the side of the insulating layer that is away from the chip, and at least one upper circuit layer 219 is placed on the side of the first upper circuit layer 226 that is away from the chip. installed on the opposite side.
各層の上部回路層２１９は、上部導電回路、上部絶縁層及び少なくとも１つの連通孔を含む。その具体的な設置方式は、下部回路層２２０と同様であるので、上記を参照し、ここでは重複して説明しない。 The upper circuit layer 219 of each layer includes an upper conductive circuit, an upper insulating layer, and at least one communication hole. The specific installation method thereof is the same as that of the lower circuit layer 220, so please refer to the above and will not be repeatedly described here.
少なくとも１層の上部回路層２１９のチップから離れた側の第３所定位置全体には、第３ソルダレジスト層２１８が貼り合わせて設置される。具体的には、少なくとも１層の上部回路層２１９のチップから最も離れた上部導電回路のチップから離れた側の第３所定位置には第３ソルダレジスト層２１８が貼り合わせて設置される。該上部導電回路が第３ソルダレジスト層２１８により被覆されない位置は、受動部品、各種のチップ及びモジュールを溶接することに用いられる。 A third solder resist layer 218 is bonded and installed on the entire third predetermined position of at least one upper circuit layer 219 on the side away from the chip. Specifically, a third solder resist layer 218 is bonded and installed at a third predetermined position on the side of the upper conductive circuit that is farthest from the chip in at least one upper circuit layer 219 and is farthest from the chip. The positions where the upper conductive circuit is not covered by the third solder resist layer 218 are used for welding passive components, various chips, and modules.
他の実施例において、パッケージング構造２００は、さらに、金属化貫通孔２２２及び／又は金属化めくら孔２２３を含む。金属化貫通孔２２２は、パッケージング構造２００全体を貫通し、すべての回路層又は一部の回路層を連通することができ、金属化めくら孔２２３は、パッケージング構造２００の内部に設置され、一部の回路を連通する。 In other embodiments, packaging structure 200 further includes metallized through holes 222 and/or metalized blind holes 223. The metallized through hole 222 can penetrate the entire packaging structure 200 and communicate all or some circuit layers, and the metallized blind hole 223 is installed inside the packaging structure 200, Connect some circuits.
金属化めくら孔２２３は、実際の必要に基づいて任意の回路層を連通することができる。 Metallized blind holes 223 can communicate any circuit layer based on actual needs.
本実施例に係る金属化めくら孔２２３は、金属めくら孔２２３１及び導電銅柱２２４１を含む。金属めくら孔２２３１及び導電銅柱２２４１は、下部回路層２２０と上部回路層２１９を連通することができる。他の実施例において、金属めくら孔２２３１と導電銅柱２２４１は、少なくとも１層の下部回路層２２０の間又は少なくとも１層の上部回路層２１９の間に位置する。 The metallized blind hole 223 according to this embodiment includes a metal blind hole 2231 and a conductive copper pillar 2241. The metal blind hole 2231 and the conductive copper pillar 2241 can communicate the lower circuit layer 220 and the upper circuit layer 219. In other embodiments, the metal blind holes 2231 and the conductive copper posts 2241 are located between at least one lower circuit layer 220 or between at least one upper circuit layer 219.
図６に示すように、図６は、本発明に係るパッケージング構造の別の実施例の構成模式図である。本実施例に係るパッケージング構造中において、少なくとも１層の下部回路層、少なくとも１層の上部回路層、金属化めくら孔、金属化貫通孔、導電回路、第１ソルダレジスト層、チップ、溶接バンプ及び絶縁層の間の接続関係、位置構造及び厚さ範囲、構成などは、いずれも上記実施例と同じであるので、上記を参照し、ここでは重複して説明しない。 As shown in FIG. 6, FIG. 6 is a schematic diagram of another embodiment of the packaging structure according to the present invention. In the packaging structure according to this embodiment, at least one lower circuit layer, at least one upper circuit layer, a metallized blind hole, a metallized through hole, a conductive circuit, a first solder resist layer, a chip, a weld bump. The connection relationship, positional structure, thickness range, configuration, etc. between the insulating layer and the insulating layer are all the same as those in the above embodiments, so please refer to the above and will not be repeatedly described here.
本実施例に係るパッケージング構造３００は、さらに、抵抗３０３、コンデンサ３０４、インダクタンス３０５、受動部品３０２及び機能半導体素子３０１のうちの１種又は複数種を含む。抵抗３０３、コンデンサ３０４及びインダクタンス３０５は、フィルムの形式で下部回路層に埋め込むことができ、かつ下部回路に接触して接続される。上部回路層には、受動部品３０２及び機能半導体素子３０１がさらに含むことができ、受動部品３０２は、抵抗、コンデンサ及びインダクタンスのうちの１種又は複数種を含むことができる。機能半導体素子３０１は、記憶部材、パワー部材、ロジック部材、光電部材、シミュレータ部座、個別素子のうちの１種又は複数種を含む。実施例において、機能半導体素子３０１は、導線３０６を介して上部回路層に相互接続される。 The packaging structure 300 according to this embodiment further includes one or more of a resistor 303, a capacitor 304, an inductance 305, a passive component 302, and a functional semiconductor element 301. The resistor 303, capacitor 304 and inductance 305 can be embedded in the lower circuit layer in the form of a film and are connected in contact with the lower circuit. The upper circuit layer may further include a passive component 302 and a functional semiconductor element 301, and the passive component 302 may include one or more of a resistor, a capacitor, and an inductance. The functional semiconductor device 301 includes one or more of a memory member, a power member, a logic member, a photoelectric member, a simulator part, and an individual element. In the embodiment, functional semiconductor device 301 is interconnected to upper circuit layers via conductive lines 306.
上記構成によれば、本実施例に係るパッケージング構造は、導電回路、チップ及び絶縁層を設置することにより、誘電体層の存在を省略し、それにより厚さがより薄く、パッケージング体積がより小さいパッケージング構造が得られ、パッケージング構造の携帯性及び適用範囲を向上させ、誘電体層を除去するので、パッケージング構造における誘電体伝送損失を低減させ、かつ少なくとも１層の下部回路層、少なくとも１層の上部回路層、金属化貫通孔及び／又はめくら孔および他の素子により、パッケージング構造の三次元パッケージングを発展させ、パッケージング構造の性能及び汎用性をさらに向上させる。 According to the above configuration, the packaging structure according to the present example omits the presence of the dielectric layer by installing the conductive circuit, the chip, and the insulating layer, thereby reducing the thickness and packaging volume. A smaller packaging structure is obtained, increasing the portability and coverage of the packaging structure, eliminating the dielectric layer, thus reducing dielectric transmission losses in the packaging structure, and reducing at least one bottom circuit layer. , at least one upper circuit layer, metallized through holes and/or blind holes, and other elements to advance the three-dimensional packaging of the packaging structure and further improve the performance and versatility of the packaging structure.
以上は本発明の実施形態であり、本発明の特許保護の範囲を限定するものではない。本発明の明細書及び図面に基づいて行われ、または直接又は間接的に他の関連技術分野に適用された同等の構成及び同等のフローの変換は、いずれも本発明の特許保護の範囲に含まれる。 The above are embodiments of the present invention and do not limit the scope of patent protection of the present invention. Any conversion of equivalent structures and equivalent flows made based on the specification and drawings of the present invention or applied directly or indirectly to other related technical fields shall fall within the scope of patent protection of the present invention. It will be done.
Claims (19)
分離可能な支持層を取得し、
前記分離可能な支持層の第１所定位置に電気めっきすることにより、前記第１所定位置に導電回路を形成し、
前記導電回路の前記分離可能な支持層から離れた側に第１ソルダレジスト層を製造し、一部の前記導電回路を露出させ、
チップと露出した一部の前記導電回路を電気接続し、かつ前記チップをプラスチックパッケージングし、絶縁層を形成し、
前記分離可能な支持層を除去し、かつ前記導電回路の前記第１ソルダレジスト層から離れた側の第２所定位置に第２ソルダレジスト層を製造することを含むことを特徴とするパッケージング構造の製造方法。 A method of manufacturing a packaging structure, the method comprising:
obtain a separable support layer;
forming a conductive circuit at the first predetermined location by electroplating the separable support layer at a first predetermined location;
manufacturing a first solder resist layer on a side of the conductive circuit remote from the separable support layer, exposing a portion of the conductive circuit;
electrically connecting the chip and the exposed part of the conductive circuit, packaging the chip in plastic, and forming an insulating layer;
A packaging structure comprising removing the separable support layer and fabricating a second solder resist layer at a second predetermined location on a side of the conductive circuit remote from the first solder resist layer. manufacturing method.
前記分離可能な支持層の第１所定位置に電気めっきすることにより、前記第１所定位置に導電回路を形成する前記ステップは、
前記分離可能な支持層の剥離可能な銅層の第１所定位置に電気めっきすることにより、前記第１所定位置に導電回路を形成することを含み、
前記分離可能な支持層を除去する前記ステップは、
前記キャリア層を除去し、及び
前記剥離可能な銅層をエッチングして除去することにより、前記導電回路の前記第１ソルダレジスト層から離れた側を露出させることを含むことを特徴とする請求項１に記載のパッケージング構造の製造方法。 The separable support layer includes a peelable copper layer and a carrier layer that are laminated and bonded together;
forming a conductive circuit at the first predetermined location by electroplating the separable support layer at the first predetermined location;
forming a conductive circuit at the first predetermined location by electroplating a peelable copper layer of the separable support layer at the first predetermined location;
The step of removing the separable support layer comprises:
4. Removing the carrier layer; and etching away the strippable copper layer to expose a side of the conductive circuit remote from the first solder resist layer. 1. A method for manufacturing the packaging structure according to 1.
前記剥離可能な銅層の前記キャリア層から離れた側にフォトレジストを製造し、
前記剥離可能な銅層の前記フォトレジストが設けられた側に対して順に露光、現像処理を行うことにより、前記第１所定位置に溝パターンを製造し、
前記第１所定位置の溝パターンに対してパターン電気めっきすることにより、前記第１所定位置に導電回路を形成し、
前記フォトレジストを除去することを含むことを特徴とする請求項２に記載のパッケージング構造の製造方法。 forming a conductive circuit at the first predetermined location by electroplating the separable support layer at the first predetermined location;
fabricating a photoresist on the side of the strippable copper layer remote from the carrier layer;
manufacturing a groove pattern at the first predetermined position by sequentially exposing and developing the side of the removable copper layer on which the photoresist is provided;
forming a conductive circuit at the first predetermined position by pattern electroplating on the groove pattern at the first predetermined position;
3. The method of manufacturing a packaging structure according to claim 2, further comprising removing the photoresist.
貼り付け、浸漬被覆、スプレーコーティング、スピンコーティングの方式によりソルダレジストフィルム全体を前記導電回路の前記分離可能な支持層から離れた側に製造し、
前記ソルダレジストフィルムに対してウィンドウを開く処理を行い、前記第１ソルダレジスト層を形成することを特徴とする請求項１に記載のパッケージング構造の製造方法。 The step of manufacturing a first solder resist layer on the side of the conductive circuit remote from the separable support layer and exposing a portion of the conductive circuit includes:
producing an entire solder resist film on the side of the conductive circuit remote from the separable support layer by pasting, dip coating, spray coating, spin coating;
2. The method of manufacturing a packaging structure according to claim 1, wherein the first solder resist layer is formed by performing a window opening process on the solder resist film.
露出した一部の前記導電回路に表面処理層を製造することを含むことを特徴とする請求項１に記載のパッケージング構造の製造方法。 After said step of exposing some of said conductive circuitry, further:
The method of manufacturing a packaging structure according to claim 1, further comprising forming a surface treatment layer on the exposed part of the conductive circuit.
リフローはんだ付けにより前記チップにおけるボンディングパットバンプと露出した一部の前記導電回路を溶接させ、
プラスチックパッケージング材料により前記チップをプラスチックパッケージングすることにより、前記チップの周囲に前記絶縁層を形成することを含むことを特徴とする請求項１に記載のパッケージング構造の製造方法。 The step of electrically connecting the chip and the exposed part of the conductive circuit, packaging the chip in plastic, and forming an insulating layer,
Welding the bonding pad bump on the chip and the exposed part of the conductive circuit by reflow soldering,
The method of manufacturing a packaging structure according to claim 1, further comprising forming the insulating layer around the chip by plastic packaging the chip with a plastic packaging material.
前記分離可能な支持層を除去し、導電回路の前記第１ソルダレジスト層から離れた側を露出させ、
貼り付け、浸漬被覆、スプレーコーティング、スピンコーティングの方式によりソルダレジストフィルム全体を前記導電回路の前記第１ソルダレジスト層から離れた側に製造し、
前記ソルダレジストフィルムにおける前記第２所定位置以外の位置に対してウィンドウを開く処理を行うことにより、前記第２ソルダレジスト層を形成することを含むことを特徴とする請求項１に記載のパッケージング構造の製造方法。 The step of removing the separable support layer and producing a second soldermask layer at a second predetermined location remote from the first soldermask layer of the conductive circuitry includes:
removing the separable support layer to expose a side of the conductive circuit remote from the first solder resist layer;
producing an entire solder resist film on the side of the conductive circuit away from the first solder resist layer by pasting, dip coating, spray coating, or spin coating;
The packaging according to claim 1, further comprising forming the second solder resist layer by performing a process of opening a window at a position other than the second predetermined position on the solder resist film. Method of manufacturing the structure.
積層法により前記導電回路の前記第１ソルダレジスト層から離れた側に少なくとも１層の下部回路層を製造することを含み、
前記導電回路の前記第１ソルダレジスト層から離れた側の第２所定位置に第２ソルダレジスト層を製造する前記ステップは、
前記少なくとも１層の下部回路層の前記第１ソルダレジスト層から離れた側の第２所定位置に前記第２ソルダレジスト層を製造することを含むことを特徴とする請求項１～７のいずれかに記載のパッケージング構造の製造方法。 After said step of removing said separable support layer and before said step of manufacturing a second solder resist layer in a second predetermined position on a side of said conductive circuit remote from said first solder resist layer;
manufacturing at least one lower circuit layer on a side of the conductive circuit remote from the first solder resist layer by a lamination method;
The step of manufacturing a second solder resist layer at a second predetermined position on a side of the conductive circuit remote from the first solder resist layer includes:
8. The method according to claim 1, further comprising manufacturing the second solder resist layer at a second predetermined position on a side of the at least one lower circuit layer that is remote from the first solder resist layer. A method of manufacturing the packaging structure described in .
積層法により前記絶縁層の前記導電回路から離れた側に少なくとも１層の上部回路層を製造し、
前記少なくとも１層の上部回路層の前記絶縁層から離れた側に第３ソルダレジスト層を製造することを含むことを特徴とする請求項１～７のいずれかに記載のパッケージング構造の製造方法。 The method for manufacturing the packaging structure further includes:
producing at least one upper circuit layer on the side of the insulating layer remote from the conductive circuit by a lamination method;
The method for manufacturing a packaging structure according to any one of claims 1 to 7, further comprising manufacturing a third solder resist layer on a side of the at least one upper circuit layer remote from the insulating layer. .
導電回路と、
前記導電回路の一側に貼り合わせて設置され、前記導電回路間のクリアランスを埋め、かつ前記第１ソルダレジスト層には少なくとも１つの孔が設けられる第１ソルダレジスト層と、
前記第１ソルダレジスト層の前記導電回路から離れた側に設けられ、前記孔を貫通して前記導電回路に電気接続されるチップと、
前記チップにカバーされ、かつ前記チップと前記第１ソルダレジスト層との間のクリアランスを埋める絶縁層と、
前記導電回路の前記第１ソルダレジスト層から離れた側に設けられる第２ソルダレジスト層とを含むことを特徴とするパッケージング構造。 A packaging structure,
a conductive circuit;
a first solder resist layer that is attached to one side of the conductive circuits, fills a clearance between the conductive circuits, and has at least one hole provided in the first solder resist layer;
a chip provided on a side of the first solder resist layer away from the conductive circuit and electrically connected to the conductive circuit by penetrating the hole;
an insulating layer covered by the chip and filling a clearance between the chip and the first solder resist layer;
a second solder resist layer provided on a side of the conductive circuit remote from the first solder resist layer.
前記少なくとも１つのボンディングパットバンプは、それぞれ、前記第１ソルダレジスト層における少なくとも１つの孔を貫通して前記導電回路に溶接されることを特徴とする請求項１０に記載のパッケージング構造。 the chip includes a chip body and at least one bonding pad bump, each of the chip bodies electrically connected to the at least one bonding pad bump;
11. The packaging structure of claim 10, wherein each of the at least one bonding pad bump is welded to the conductive circuit through at least one hole in the first solder resist layer.
かつ前記表面処理層は、前記導電回路と前記ボンディングパットバンプとの間に設けられることを特徴とする請求項１１に記載のパッケージング構造。 A surface treatment layer is attached and installed at a position where one side of the conductive circuit corresponds to the at least one hole,
The packaging structure according to claim 11, wherein the surface treatment layer is provided between the conductive circuit and the bonding pad bump.
少なくとも１層の下部回路層は、前記導電回路と前記第２ソルダレジスト層との間に積層して設置されることを特徴とすることを特徴とする請求項１０に記載のパッケージング構造。 The packaging structure further includes at least one lower circuit layer;
The packaging structure of claim 10, wherein at least one lower circuit layer is stacked and installed between the conductive circuit and the second solder resist layer.
少なくとも１層の上部回路層は、前記絶縁層の前記チップから離れた側に設けられ、
前記第３ソルダレジスト層は、前記少なくとも１層の回路層の前記絶縁層から離れた側に貼り合わせて設置されることを特徴とする請求項１０又は１６に記載のパッケージング構造。 The packaging structure further includes at least one upper circuit layer and a third solder resist layer,
at least one upper circuit layer is provided on a side of the insulating layer remote from the chip;
17. The packaging structure according to claim 10, wherein the third solder resist layer is attached to a side of the at least one circuit layer remote from the insulating layer.
前記金属化貫通孔は、各回路層に電気接続され、前記金属化めくら孔は、少なくとも２層の回路層に電気接続されることを特徴とする請求項１７に記載のパッケージング構造 The packaging structure further includes metallized through holes and/or metallized blind holes;
18. The packaging structure of claim 17, wherein the metallized through hole is electrically connected to each circuit layer, and the metallized blind hole is electrically connected to at least two circuit layers.
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