JP2023534365A - 放射線検出器 - Google Patents

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Abstract

放射線の位置分解検出を行う放射線検出器、ならびにその放射線検出器の製造方法を提供する。放射線検出器は、放射線に感応するセンサー材料を有しており水平面を画定する少なくとも１つのセンサータイル１と、センサー材料と接続する導電性材料の複数の画素２と、複数の画素２と電気的に接触する複数の入力接点４を有する少なくとも１つのＡＳＩＣ５と、を備え、入力接点４の少なくとも１つは接続する画素２に対して水平方向に偏在しており、少なくとも１つのセンサータイル１および少なくとも１つのＡＳＩＣ５との間の再配線層１０であって、複数の入力接点４を複数の画素２に電気的に接続する複数の導体線路部１１を有する再配線層１０を備える。導体線路部１１の少なくとも１つは、前記接続する画素とは異なる少なくとも１つの交差画素と交差している。少なくとも１つの交差画素は、交差している前記導体線路部１１の投影とすくなくとも一部分が一致する導電性材料の欠落部１４を有する。このように、異なる複数の画素２の間の寄生容量が最小化または回避され、位置分解像の品質が改善される。【選択図】図９

Description

本発明は、放射線の位置分解検出を行う放射線検出器、およびその検出器を製造する方法に関する。
放射線検出器は、主に電磁放射線、例えばＸ線帯域、または、１ｋｅＶから４００ｋｅＶの間のエネルギーを持つ電子の検出に使用される。Ｘ線測定やコンピュータ断層撮影（ＣＴ）スキャン、マンモグラフィまたは血管造影などの医療用途、または極低温電子顕微鏡（Ｃｒｙｏ－ＥＭ）、走査型電子顕微鏡（ＳＥＭ）、透過型電子顕微鏡（ＴＥＭ）、走査型透過型電子顕微鏡（ＳＴＥＭ）などの用途の電子顕微鏡などのいくつかの用途では、放射線の位置分解検出が必要である。
周知の検出器は、入射放射線、すなわち入射光子または入射電子を、吸収エネルギーに比例する電荷に直接的または間接的に変換する半導体検出器である。半導体放射線検出器は、検出器モジュールから構築可能である。各モジュールは、１つ以上の半導体センサータイルと、１つ以上の読み出し特定用途向け集積回路（ＡＳＩＣ）で構成される。このように、光子または電子は、半導体センサータイルで電荷に変換される。次に、例えば、入射放射線の位置分解像について電荷が評価される。光子または電子計数検出器において、ＡＳＩＣで完了する電荷の評価は、時間枠内で特定のしきい値を超える電荷パルスの数を計数することが含む。
「位置分解」とは、空間内の位置ごとの、例えば、光子の数、電子の数、または蓄積されたエネルギーの放射線の量を、検出器が決定することを意味する。その目的のために、感応材料の空間は、通常、センサータイル表面上で画定された導電性材料の領域で表される画素として離散化される。他の実施形態では、画素は、上部に金属接点を有するセンサー層の導電性拡散層により画定される対応領域を参照し得る（拡散層とは、例えばシリコンのセンサー層の内部に形成されたＰＩＮダイオード構造の一部である）。センサータイルの底面には、周期的に配列された画素が含まれる。互いに隣接する画素間の距離は、「ピッチ」と定義される。検出器の空間分解能は、画素の大きさと間隔により異なる。入射光子または入射電子が検出される画素が小さいほど、概ね画素ピッチを小さくすることが可能である。センサータイルの面積画素数が多いほど、空間解像度が高くなる。
各画素は、読み出しＡＳＩＣの入力接点に、例えば、はんだバンプで電気的に接続されている。ＡＳＩＣ上には、一連の入力接点が配列されている。ＡＳＩＣの入力接点のピッチは、隣接する入力接点間の距離として定義される。通常、入力接点のピッチはＡＳＩＣ全体に亘って均一である。入力接点がＡＳＩＣ全体を覆わないときは、隣接するＡＳＩＣの端部において互いに隣接する入力接点間で、そのようなピッチの均一性は維持されないことがある。
２つの通常の入力接点間のピッチは、好ましくは２０μｍから５００μｍまでである。周知の半導体放射線検出器では、画素と入力接点とは電気的に直接接続される。つまり、センサー画素ピッチとＡＳＩＣ入力接点ピッチは同一であり、入力接点と接続する画素とは互いに対向して配置されている。
複数の検出器モジュールは並べて組み立てることが可能であり、単一の検出器モジュールよりも広い領域の放射線が記録される。隣接するモジュール同士が接続されている領域では、放射線が検出されない間隙が生じる。
さらに、空間分解検出の品質は、さらなる要因にも依存する。従来の半導体検出器では、入射放射線により生成された電荷は、電荷感知増幅器を有するＡＳＩＣで電圧に変換される。結果として得られる電圧信号の振幅とその背景の雑音レベルは、増幅器の入力容量の影響を強く受ける。半導体検出器の最適な性能は、雑音が可能な限り低く、信号が可能な限り大きいときに達成される。信号対雑音比は、例えば、低エネルギー放射線に対する検出器の応答などの検出器の基本的な性能パラメータを決定するので、検出器全体に亘って電圧信号の信号対雑音比が高く均一であることが重要である。信号対雑音比の高い均一性を確保するためには、電荷に対して高感度であるアンプの入力容量を減少させることで、検出器全体に亘って均一な容量分布を実現することが必要である。信号対雑音比がさらに削減するためには、周囲のさらなる雑音源も同様に削減する必要がある。
一般に、検出器モジュール間、センサータイル間、または２つのＡＳＩＣ間の画素ピッチにおいて、不感領域がないまたは少なくとも低減されており、かつ偏差がないまたは少なくとも低減されている領域を網羅する放射線検出器を有することが望まれる。このことは、例えば、医療用途または電子画像処理用途向けの画像アプリケーションでは特に重要である。周知の放射線検出器では、検出器モジュール間の間隙および／または隣接するＡＳＩＣにおいて、隣接している入力接点と隣接している接続する画素とではピッチが異なっている。２つの検出器モジュール間またはセンサータイル間の間隙に当たる放射線または光子は、実際には画素に入射しないため検出されないため、入射放射線の一部が失われる。さらに、２つのＡＳＩＣ間の領域にＸ線または電子が当たることで、隣接するＡＳＩＣ間の入力接点の周期性が歪められ、検出器の空間分解能が局所的に変動する。したがって、本発明の目的は、ＡＳＩＣ、センサータイル、および／または検出器モジュール間の接続部において、間隙が存在しないまたは少なくとも最小限に抑制され、画素ピッチの変動がないまたは少なくとも低減され、そして広い領域を網羅する高解像度の放射線検出器を提供するところにある。本発明は、Ｘ線または電子撮像用途において、特段の効果を奏し得る。
上記目的を達成するため、本発明の放射線の位置分解検出を行う放射線検出器は、以下の構成要素を備えることを特徴とする。
放射線に感応するセンサー材料を有しており、水平面を画定する少なくとも１つのセンサータイルを備える。このセンサータイルは、水平面において一辺の長さが、例えば、２ｃｍ、４ｃｍ、６ｃｍ、または８ｃｍの長方形または特に四角形の形状を有し得る。放射線は、エネルギーが概ね２ｋｅＶから２００ｋｅＶまでのＸ線放射線、またはエネルギーが２ｋｅＶから４００ｋｅＶまでの電子放射線である。医療用途のＸ線は、概ね２ｋｅＶから１００ｋｅＶまで、また最大で２００ｋｅＶまでの範囲のエネルギーを有する。半導体センサー材料としては、シリコン、ヒ化ガリウム、テルル化カドミウム、またはテルル化カドミウム亜鉛が好適である。センサー材料は、好ましくは、入射放射線または入射光子を電荷に変換するように適合されており、電荷の測定が可能である。
センサー材料と接触する導電性材料の複数の画素について、画素は水平面における表面積として定義され、概ね金属からなる。画素に誘起された電荷、特に、光子または電子を変換することによる電荷が、画素の測定値となる。したがって、検出器の空間分解能、すなわち、画素数毎のまたは単位面積毎の測定値は、画素ピッチに依存する。画素は長方形であることが好ましく、一辺の長さが概ね２０μｍから１０００μｍまでの間、理想的には３０μｍから４５０μｍまでの間の正方形であることが好適である。それらの画素一式は、格子状に配列され得る。理想的にはセンサータイルの感応材料の大部分、例えば、少なくとも９０％、９５％、または９９％、を覆う長方形格子であり得る。
少なくとも１つのセンサータイルに割り当てられた少なくとも１つのＡＳＩＣを備え、少なくとも１つのセンサータイルは、複数の画素と電気的に接触する複数の入力接点を有する。入力接点の少なくとも１つが、接続する画素に対して水平方向に偏在しているものの、入力接点の各々が対応する１つずつの画素と接続することが好ましく、このとき、画素数と入力接点の数とが等しくなる。センサータイルは１つ以上のＡＳＩＣと接続されており、１つのセンサータイルのすべての信号を評価することが好ましい。１つ以上のＡＳＩＣが、ＡＳＩＣの入力接点に接続する画素で収集された電気信号を評価するように構成されることが好ましい。特に、評価は、画素毎のおよび時間毎の電荷の量を決定すること、画素毎のおよび時間毎の電荷に変換される所定の信号しきい値を超える入射光子数または電子数を計数すること、ならびに較正などのさらなる処理を行うこと、のうちの少なくとも１つ以上を実行することを含み得る。好ましくは、センサータイルごとに割り当てられる少なくとも１つのＡＳＩＣは、センサータイルにより画定される水平面に平行な平面に配置され、好ましくは、センサータイルおよび可能であれば以下に示される再配線層などの他の構成要素と一緒に積層して配置される。ＡＳＩＣの入力接点は、それらの間に他の構成部品が配置されている場合であっても画素に面していることが好ましい。入力接点と画素との接続を容易にするためには、各入力接点を「直下」に配置する、つまり、接続する画素と水平方向の偏りがないことが望ましい。そのためには、ＡＳＩＣの大きさとセンサータイルとの大きさが異なること、またはセンサータイルの下方に空間があること、が必要である。しかしながら、例えば、ＡＳＩＣの読み出し、ＡＳＩＣのパラメータ設定、ＡＳＩＣへの電力および基準電圧を供給する入力／出力（Ｉ／Ｏ）パッドなどの他の部品を設置するためには、水平方向において入力接点の横の空間を必要とすることから、これは不可能である。
少なくとも１つのセンサータイルおよび少なくとも１つのＡＳＩＣとの間の再配線層を備え、再配線層が、複数の入力接点を対応する複数の画素に電気的に接続する複数の導体線路部を有することは、換言すれば、再配線層が、センサータイルとＡＳＩＣとの間の電気的接続、好ましくは機械的接続も容易にすることである。入力接点の各々を接続する画素の１つずつに接続することが好適であるとの観点から、再配線層は、画素／入力接点の対ごとに１つの導体線路部を提供する。このような導体線路部は、好ましくは、１つ以上の水平部分とビアと称する１つ以上の垂直部分とを有する。好ましくは、導体線路部は、アンダーバンプメタライゼーション（ＵＢＭ）接点およびはんだバンプを介して、少なくとも１つのＡＳＩＣの入力接点に画素を接続する。
本発明による放射線検出器では、導体線路部の少なくとも１つは、接続する画素とは別の少なくとも１つの交差画素と交差する。このことは、その導体線路部が少なくとも１つの画素を横切ることを意味しており、この「交差画素」は、接続する画素の光子または電子からの信号とは異なる信号を検出することがある。好ましくは、交差する導体線路部は、接続する画素から水平方向に偏在する入力接点に接続することで、１つ以上の異なる交差画素と交差する。交差画素は、接続する画素に隣接する画素であることが好ましい。
周知の検出器で実装された交差部分は、異なる画素信号の間で容量結合の問題を生じさせる。すなわち、接続する画素が検出した光子と電荷は、交差画素の信号に影響を与える。これは、画素間のクロストークとも称され、信号品質を低下させる。特に、交差することは、接続する画素と少なくとも１つの交差画素との間にいわゆる寄生容量をもたらす。さらに、この寄生容量は交差画素の位置と幾何学的配置に依存するので、すべての画素がＡＳＩＣ増幅器において同じ入力容量を観察するとは限らず、信号対雑音比が不均一になる。
本発明による放射線検出器では、この問題を以下の方法で回避するか、または少なくとも最小限に抑制する。少なくとも１つの交差画素は、交差する導体線路部の投影と少なくとも一部が一致する導電性材料の欠落部を有する。投影とは、導体線路部を交差画素の表面に垂直に投影した領域、すなわち水平面において画素の表面に直交する交差画素の表面の領域を意味する。画素は導電性材料からなるが、投影の少なくとも一部には導電性材料を含まないことが好ましい。これは、長方形または正方形であり得る画素が、投影と少なくとも一部が一致する開口を有し得ることを意味する。
このような画素設計は、交差画素と、ＡＳＩＣの特定の入力接点または特定の導体線路部にそれぞれ接続する画素と、の間の寄生容量を回避または少なくとも最小化する。さらに、ＡＳＩＣ入力接点においてより均一な入力静電容量分布が得られる。これは、電極間の材料の誘電率ε、電極面積Ａ、および電極間距離ｄを有する平行平板コンデンサの単純化された例である、静電容量Ｃが、Ｃ＝εＡ／ｄで与えられることを考察することで理解し得る。したがって、電極面積Ａが大きいほど静電容量Ｃも大きくなり、これは望ましくない寄生静電容量である。よって、本発明で実施されるように、平行平板コンデンサにおいて、少なくとも１つの交差画素の中の欠落部を用いて互いに対向する電極面積Ａを削減することは、寄生容量を最小限に抑制する。
好ましくは、タイルの各画素は交差画素であり、交差導体線路部からの欠落部を有する。このような設計は、ＡＳＩＣ上の入力接点の高密度な配置を反映する。一般に、本発明により画素を設計することで、特に再配線層の薄膜化が可能になる。例えば、これは上式において電極間隔ｄの縮小に相当するが、寄生容量を増大して測定品質を低下させることはない。
同時に、本発明による画素設計は、センサータイルの大きさおよび／または形状とは無関係に、ＡＳＩＣの大きさおよび／または形状を変えることを可能にする。これは、放射線検出器の設計にさまざまな可能性を生み出す。特に、画素ピッチを一定に保ちながら、タイル間の間隙、特にその幅の縮小を容易にする。このように、検出されずに検出器を通過する放射線または光子が減少することで、隣接するＡＳＩＣまたは隣接するセンサータイルの間の領域での実効解像度の歪みがなくなる。
画素とＡＳＩＣ上で接続する入力接点との間の水平方向の偏りとは、入力接点の位置と、接続する画素の領域内の導体線路部の終端点の位置と、の偏りである。与えられた画素の大きさにより、終端点は必要に応じて画素のさまざまな領域に存在し得る。よって、例えば、画素ごとに画素の領域内の終端点を設計することは、さらなるクロストークの削減に有効である。一実施形態では、画素一式のうちの少なくとも２つの画素は、それぞれの画素内において異なる終点を有する。終端点の少なくとも１つ、好ましくは全部が、接続する画素領域の端部に位置することが好ましい。接続する導体線路部が隣接する間隙に直接配置されることにより、クロストークが最小限に抑制され得る。前述の２つの実施形態を組み合わせて適用することが好ましい。終端点は、画素の特定の端部のみに配置されることが好ましいが、異なる端部にも配置され得る。例えば、終端点は第１のサブセットの画素の右端にあり得、終端点は第２のサブセットの画素の左端にあり得る。
本発明によるさらなる有利な特徴は以下の通りである。
少なくとも１つのセンサータイルは、水平面において少なくとも１つのＡＳＩＣよりも大きな表面積を有することが好ましい。さらに、少なくとも１つのセンサータイルは、割り当てられた少なくとも１つのＡＳＩＣへの投影において、少なくとも１つのＡＳＩＣの少なくとも１つの端部を越えて突出する。少なくとも１つのセンサータイルは、水平面において、割り当てられた少なくとも１つのＡＳＩＣよりも、大きな表面積を有することが好ましい。特に、複数の画素一式の水平延伸部は、複数の入力接点の配列よりも大きく延伸することがより好ましい。
これは、ＡＳＩＣの中で、センサータイルの下方、およびＡＳＩＣの入力接点配列の他に、例えば、ＡＳＩＣの入出力（Ｉ／Ｏ）パッド用など、さまざまな部品に使用可能な空間があることを意味する。このように、隣接するタイルを互いに近接させて配置可能であるので、センサータイルの間に不要な間隙が生じることを回避できる。一実施形態では、センサータイルは、少なくとも２ｃｍ×２ｃｍの表面積を有する。
好ましい実施形態では、水平面において、互いに隣接して配置された複数のセンサータイル一式および／またはモジュールを備え、複数のセンサータイルおよび／またはモジュールは、複数の間隙により分離されている。水平面における複数の間隙の総表面積は、複数のセンサータイルの総表面積の１０％よりも小さく、特に５％または１％よりも小さい。
好ましい実施形態では、電界（バイアス電圧）が半導体センサータイルを横断して印加され、半導体センサータイルの内部で生成された電荷を収集する。電界は、入射放射線に面するセンサータイルの側面に高電圧（ＨＶ）を印加して生成することが好ましい。このＨＶは通常、例えば、金属電極へのワイアボンディングを通して、または、電極の表面上の導電性テープに接続するワイアボンディングを通して、または、電極または半導体に直接接続する導電性テープを使用してセンサータイルの金属電極に印加される。
さらに、欠落部の面積は、好ましくは、投影を画定する投影面積の少なくとも８０％、特に少なくとも９０％になる。欠落部は異なる形状、特に投影部分よりも大きくても小さくてもよいが、寄生容量を最小限に抑制するために、欠落部が投影の少なくとも一部分を占有することが好適である。
欠落部は、導電性材料の連続する端部で区切られていることが好ましい。これは、特に、欠落部が、単なる画素の中の窪みではなく、画素を貫通する開口であることを意味する。一実施形態では、欠落部は、投影部分の全領域を網羅するものの、画素の端部には達せず、端部では連続する電気的接続が残存する。特に、投影部分が交差画素を２つ以上の部分に分割するときは、このような画素設計は画素の全域に亘って同電位であることを確実にする。
代替としてまたは追加で、寄生容量は上記の式にしたがった他の方法、すなわち、電極である導体線路部と交差画素との間の材料の誘電率εを変更することで、または電極距離ｄ、すなわち、再配線層の厚さと同様である導体線路部と交差画素との間の距離を変更することで、最小化または回避可能である。この考察によれば、再配線層が少なくとも１μｍ、特に少なくとも５μｍの厚さを有することが好適である。さらに、再配線層が、比誘電率εｒ＜３．９を有する誘電体のことを意味するｌｏｗ－ｋ材料を備えることが好適である。ｌｏｗ－ｋ材料の好ましい例として、例えば、多孔質シリコン酸化膜、フッ素をドープしたシリコン酸化膜、ポリアミドがある。
さらなる実施形態では、放射線検出器は、少なくとも１つのＡＳＩＣを接して保持する基板を備える。基板は、電気的絶縁性基板と、その絶縁性基板を貫通する外部導電性ビア、例えば、ＡＳＩＣ１つに対して１つの外部導電性ビアを含み得る。特に、少なくとも１つのＡＳＩＣのＩ／Ｏパッドは、特に、プリント微細配線、またはテープボンディング（ＴＡＢ）、またはワイアボンディングにより、外部導電性ビアに電気的に接続される。よって、基板は、好ましくは保持具として機能し、特に、１つ以上のＡＳＩＣおよび少なくとも１つのモジュールを、１つの放射線検出器に搭載することを容易にする。
さらに別の実施形態では、放射線検出器は、再配線層と少なくとも１つのＡＳＩＣとの間にシールドをさらに備える。このシールドは、好ましくは再配線層の表面上に配置され、好ましくはＡＳＩＣのＩ／ＯパッドまたはＡＳＩＣを保持する電気絶縁体基板の導電性ビアの少なくとも１つと対向する。シールドは、導電性であり、接地されていることが好ましい。シールドは、ＡＳＩＣのＩ／Ｏパッドと、再配線層または画素の導体線路部と、の間で伝達されるデジタルまたはアナログ信号間のクロストークを回避または少なくとも最小限に抑制することに有用である。シールドの投影が、入力接点で覆われていないＡＳＩＣの表面積の少なくとも５０％、特に少なくとも８０％を覆うことが好適である。
本発明の別の態様によれば、放射線検出器を製造する方法が提供され、以下のステップで構成される。
放射線に感応するセンサー材料を有する少なくとも１つのセンサータイルを提供するステップと、センサー材料に接する導電性材料からなる複数の画素一式を、特に、フォトリソグラフィ技術およびメタライゼーション技術を適用することで、形成するステップ。
特に、再配線層に寄与する誘電性保護層を堆積するステップ。
誘電性保護層で画素ごとのビアホールをエッチングするステップ。
ビアホールを導電性材料で充填すること、特に、フォトリソグラフィ技術およびメタライゼーション技術を適用することで、誘電性保護層の表面上で複数の再配線線路部を画定する複数の導体線路部を形成するステップ。
複数の導体線路部の接点を、特に、複数のＵＢＭ（アンダーバンプメタライゼーション）により画定して、複数の再配線線路部の表面上に、特に、再配線層に寄与する他の誘電性保護層を堆積するステップ。
複数の導体線路部の接点を、少なくとも１つのＡＳＩＣの複数の入力接点に電気的に接続するステップ。
少なくとも１つの入力接点は、接続する画素に対して水平方向に偏在している。導体線路部の少なくとも１つは、接続する画素とは異なる少なくとも１つの交差画素と交差している。少なくとも１つの交差画素は、交差している導体線路部の投影とすくなくとも一部分が一致する導電性材料の欠落部を有する。
さらに、この方法は、以下のステップのうちの少なくとも１つを備えることが好適である。
水平面内で互いに隣接するタイル一式を配置するステップを備える。ここで、タイルは間隙で分離され、水平面における間隙の全表面積は、タイルの全表面積の１０％未満、特に５％または１％未満である。
少なくとも１つのＡＳＩＣを接して保持する基板を提供するステップを備える。特に、基板は、電気的絶縁性基板であって、絶縁性基板は、１つのＡＳＩＣに対して、絶縁性基板を貫通する少なくとも１つの外部導電性ビアを備える。
電気的絶縁性基板に、少なくとも１つのセンサータイルおよび前記少なくとも１つのＡＳＩＣを搭載するステップを備える。
少なくとも１つのＡＳＩＣの少なくとも１つのＩ／Ｏパッドを、少なくとも１つの外部導電性ビアに、特に、プリント微細配線、テープボンディング（ＴＡＢ）、またはワイアボンディングにより、電気的に接続するステップを備える。
記載されたさまざまな実施形態および特徴は、同様に放射線検出器および方法に関連する。それらの相乗効果は、詳細には説明されていないが、さまざまな実施形態および特徴の異なる組み合わせから生じ得る。
以下の添付の図面を参照する詳細な説明を考慮すると、本発明はよりよく理解され、上記以外の目的が明らかになるであろう。
図１は、画素化されたセンサータイル（左側）と、従来の放射線検出器の入力接点の配列を含むＡＳＩＣ（右側）を示す図である。 図２は、図１のような画素化されたセンサーおよび画素化されたＡＳＩＣを有する放射線検出器モジュールの断面図である。 図３ａは、放射線検出器の検出器モジュールを示す図であり、ＡＳＩＣごとのセンサータイルで構成された検出器モジュールを示す図である。 図３ｂは、放射線検出器の検出器モジュールを示す図であり、複数のＡＳＩＣが１つのセンサータイルに接続された図である。 図４は、従来の放射線検出器の分解図である。 図５は、従来の再配線層を有する放射線検出器の断面図である。 図６は、従来の放射線検出器の再配線層の斜視図である。 図７は、図６の再配線層の平面図である。 図８は、本発明の一実施形態による放射線検出器の代表的な６つの画素の上面図である。 図９は、本発明の一実施形態による放射線検出器のタイルおよび再配線層の断面図である。 図１０は、図９と同様な本発明の一実施形態において、再配線層の厚さがより大きいときの断面図である。 図１１は、本発明の一実施形態による基板内のＡＳＩＣの組立体の断面図である。 図１２は、図１１の実施形態による基板を有する放射線検出器の断面図である。 本発明の一実施形態による放射線検出器を製造する方法において使用され得る、フォトリソグラフィマスクを示す図である。 本発明の一実施形態による放射線検出器を製造する方法において使用され得る、放射線検出器の断面図である。 本発明の一実施形態による放射線検出器を製造する方法において使用され得る、フォトリソグラフィマスクを示す図である。 本発明の一実施形態による放射線検出器を製造する方法において使用され得る、放射線検出器の断面図である。 本発明の一実施形態による放射線検出器を製造する方法において使用され得る、フォトリソグラフィマスクを示す図である。 本発明の一実施形態による放射線検出器を製造する方法において使用され得る、放射線検出器の断面図である。 本発明の一実施形態による放射線検出器を製造する方法において使用され得る、フォトリソグラフィマスクを示す図である。 本発明の一実施形態による放射線検出器を製造する方法において使用され得る、放射線検出器の断面図である。 図１７は、本発明の一実施形態による放射線検出器のタイルの外側部分および内側部分における、再配線線路部およびビアのフォトリソグラフィマスクを示す図である。 図１８は、本発明の一実施形態による放射線検出器のタイルの外側部分および内側部分における、再配線線路部およびビアのフォトリソグラフィマスクを示す図である。
本発明の課題およびその解決する手段をよりよく理解するために、従来の放射線検出器の第１の特徴を図１から図７までを用いて説明する。
図１に、画素化されたセンサー（左側）と、従来の放射線検出器の複数の入力接点の配列を含むＡＳＩＣ（右側）と、を示す。少なくとも１つの画素化されたセンサータイル１または複数のセンサータイルの配列および少なくとも１つのＡＳＩＣ５または複数のＡＳＩＣ５の配列が複数の放射線検出器モジュールを構成し、１つ以上の放射線検出器モジュールが放射線検出器を構成する。図１において、放射線に感応するセンサー材料に接触する複数の画素２の配列は、２５６×２５６画素の大きさを有する。画素化されたＡＳＩＣ５（図１の右側）は、画素化されたセンサーを有する画素と同じ数、つまり、２５６×２５６の複数の入力接点４を有する。さらに、ＡＳＩＣ５は、電気信号を入出力する複数のＩ／Ｏパッド６と、ＡＳＩＣ表面の一部を占有する複数の制御ブロックおよび複数のガードリングなどの周辺回路を備える。
通常、ＡＳＩＣ５の複数の画素２と複数の入力接点４は、複数の画素と対応する複数の入力接点とが１対１対応で互いに電気的に接続され、これは複数の入力接点４の数が複数の画素２の数に等しいことを意味する。単純化のため、接続する画素２と入力接点４とは互いに隣接して配置されている。従来の放射線検出器では、画素行列の最も外側の行と最も外側の列の画素は、通常、画素行列の内部の通常の画素よりも大きくすることで、この領域での放射線への感度を確保する。
一実施形態では、１つのセンサータイルが複数のＡＳＩＣに接続される。通常、この場合は、複数の画素とＡＳＩＣの複数の入力接点とが１対１対応で互いに電気的に接続される。
図２に示すように、複数の画素２および対応する複数の入力接点４は、慣例的に互いの直上／直下に配置されている。ここで、垂直な上下方向とは、センサータイル１及び画素配列が水平面上に延在する方向に直交する方向、と定義される。電気的接続は、一般的に、複数のはんだボールまたはバンプボンディング３により確立される。
図２の放射線検出器モジュールは、読み取り電子回路を備えた高密度相互接続（ＨＤＩ）プリント回路基板８に搭載される。最新技術では、ＡＳＩＣ５の複数のＩ／Ｏパッド６とＨＤＩＰＣＢ８との電気的接続は、複数のワイアボンディング７により確立される。
検出器の面積を大きくするときは、図２に単体で示された放射線検出器モジュールを、図３ａおよび図３ｂに示すように複数個並べて配置して放射線検出器を形成する。図２、図３ａおよび図３ｂの記載から、ＰＣＢ８の表面上に従来の検出器モジュールを並べて配置すると、複数のセンサータイル１の各々の間に間隙９が生じることが見て取れる。このように、従来の放射線検出器では水平面において間隙９が提示され、これらの間隙９においては、センサー材料が配置されていないことから放射線または光子が検出されない。このことにより、得られる画像の詳細が失われ測定信号が減少する。図３ａでは、複数のＡＳＩＣの各々にセンサータイルが１つずつ搭載されており、図３ｂでは、１つのセンサータイルが複数のＡＳＩＣに接続されている。したがって、図３ａでは、複数の同じ検出器モジュールのタイル同士の間にさらに小さな間隙が形成される。この小さな間隙は図３ｂではなくなっている。ただし、この場合は、２つのＡＳＩＣの間の領域の画素は、標準的な画素よりもピッチが大きくなる。
これらの短所を回避するために、複数の画素２と複数の入力接点４との間の再配線層の形態による解決する手段が提案され、図４から図７までに示される。
図４に、放射線検出器モジュールの分解図を示す。これは、センサータイル１と、図１に示したものと同様なＡＳＩＣ５構成されている。しかしながら、図１に対して、図４の実施形態の画素化されたセンサータイル１は、水平面においてＡＳＩＣ５と同じ大きさを有する。このことは、センサータイル１のセンサー材料と接する複数の画素２が、ＡＳＩＣ５の複数の接続する入力接点４よりも大きな領域を占有する状況に繋がる。図５に示すように、ＡＳＩＣの複数の入力接点のピッチ、すなわち隣接する入力接点４の間の距離はセンサー画素ピッチ２ａ、すなわちセンサータイル１上の隣接する画素２の間の距離よりも小さい。この構成では、複数の入力接点４のうちの少なくともいくつかは、対応するそれぞれの画素２に対して必然的に偏在する。
図５はまた、誘電性材料１２の複数の導体線路部１１を通して、複数の画素２と接続する複数の入力接点４との１対１対応の接続を確立する再配線層１０を含む従来技術により解決する手段を示す。再配線層１０は、一般に、センサータイル１と一体的に集積される。
図６および図７はそれぞれ、再配線層１０の斜視図および上面図を示す。なお、図６および図７における図中の縦方向は、前図から縦方向から上下反転している。図６および図７の複数の導体線路部１１は、複数の画素２と複数の入力接点４とを可能な限り最短経路で接続する斜め形状で提示されている。しかし、放射線検出器の通常の実装では、複数の導体線路部１１は、製造プロセスに起因して、図５に図示したように水平方向および垂直方向に沿って延伸する。
図５から図７までに示すように、複数の導電性画素２、複数の導体線路部１１、および複数の入力接点４の配置により、例えば、再配線層１０の誘電体層において、特定の画素２と画素を横切る導体線路部１１との間で、静電容量が形成される。このような静電容量を図９に模式的に示す。これは、画素間のクロストークにつながって信号対雑音比を低下させ、その結果として、得られる画像にぶれを生じさせて実効解像度を低下させる。このような静電容量は望ましくなく、「寄生」容量と称される。
図８から図１８までに、本発明の実施形態による、記載された課題に対する解決する手段を示す。図８には、本発明の一実施形態による検出器で使用されるセンサータイル１の６つの代表的な画素２の平面図を示す。従来の検出器（図１から図７まで）の複数の画素は水平面内で連続している、すなわち、連続した導電性材料として表示されているが、本発明による少なくとも１つの画素２は１つの欠落部１４を含む。この欠落部１４は、画素２を横切る導体線路部１１の投影の少なくとも一部分と一致する。投影は垂直方向で行われることが有用である。このようにして、寄生容量１３は、複数の画素２と複数の導体線路部１１との間の重なりを最小化または回避することで、最小化または回避される。欠落部１４の大きさおよび形状は個別的であり、各々の画素２で異なり得ることは明らかである。
図８の複数の欠落部１４は、複数の導体線路部１１の投影とは完全には一致しない。むしろ、複数の画素２は、従来技術による長方形または正方形の輪郭を保持している。これは、複数の画素２が、導電性材料からなる連続する端部１５を有することを意味する。このように連続する端部１５は、１つの画素２が異なる電位をとり得る複数の別個の部分に分割されることを回避する。欠落部１４の直上で電荷が生成されたとしても、センサーの内部の電界分布により電荷は確実に収集される。
しかしながら、一般に、欠落部１４は可能な限り多くの投影、例えば、少なくとも投影の面積の８０％、特に少なくとも９０％と一致することが望ましい。また、再配線層１０内の複数の導体線路部１１が交差する複数の画素２の多くまたはすべてが、そのような欠落部１４を有することが好ましい。このことは、得られる画像の品質を大幅に改善する。
代替として、または追加して、複数の導体線路部１１とそれら導体線路部が交差する複数の入力接点４との間に形成される静電容量にも、欠落部の概念を適用することが好適である。このとき、少なくとも１つの交差した入力接点は、複数の導体線路部の投影と少なくとも一部が一致する１つの欠落部を有する。
図９から図１２までは、本発明による放射線検出器のさらなる優位性を示す。センサータイル１および再配線層１０を通る図９の断面図に示す実施形態は、再配線層１０の誘電性材料１２としてｌｏｗ－ｋ材料により特徴付けられる。上記の平行平板コンデンサの静電容量の一般式から明らかなように、Ｌｏｗ－ｋ材料を使用することで寄生静電容量１３の削減が可能である。したがって、図９の実施形態では、再配線層１０の厚さを０．１μｍから２μｍの範囲、例えば１μｍとし得る。その一方で、寄生容量１３を画像化用途において許容可能な程度まで低減する。
図１０に、図９と同様の断面を示す。ただし再配線層１０の厚さがより厚い。厚さは、２μｍから１０μｍまでの範囲、例えば５μｍにし得る。また、再配線層１０の厚さを厚くすると、平行平板コンデンサに関する上記の式で理解されるように、導体線路部１１と交差する画素２の間の距離を拡大することで、寄生容量が減少する。ところが、再配線層の厚さを任意に増加させると、導体線路部の抵抗と自己容量の両方が増大する虞がある。さらに、必要とする厚さの範囲は、製造プロセスの望ましくない複雑さにつながり得る。
図１１および図１２に、本発明の一実施形態による基板１５を有する放射線検出器の断面を示す。図１１は、機能集積基板１５へのＡＳＩＣ５の組立ての分解図を示し、図１２では、機能集積基板１５の内部に組み込まれたＡＳＩＣ５を、再配線層１０を有するバンプ接続センサーとともに表示する。周知の放射線検出器では、信号はワイアボンディング７を通して読み出し電子回路８に転送されるので、検出器の活性領域に間隙９が生じる（図２および図３ａ、図３ｂ参照）。図１１および図１２の本発明の一実施形態によれば、ＡＳＩＣ５は、基板１５に、特に基板１５のポケットに搭載される。さらに、ＡＳＩＣ５のＩ／Ｏパッド６は、接続部１７を介して、好ましくは誘電体機能集積基板１５である基板１５の内部の外部導電性ビア１６に接続される。接続部１７は、例えば、プリント微細配線、テープボンディング（ＴＡＢ）、またはワイアボンディングにより確立され得る。基板ポケットおよび／またはビア１６の寸法は、検出器の間隙９を最小化するために最適化される。このようにして、例えば、医療用途における画像化に非常に適した放射線検出器または検出器モジュールが実現される。
図１２は、シールド１８が再配線層１０に配置されてＡＳＩＣ５に対向する、というさらなる有利な特徴を示している。シールド１８は、入力接点４が覆っていないＡＳＩＣ５の領域に対向するが、好ましくは、Ｉ／Ｏパッド６および／またはビア１６および／または接続部１７にも対向し得る。したがって、それは、接続部１７のデジタル信号またはアナログ信号によるクロストーク信号から導体線路部１１を遮蔽する。シールド１８は、金属層からなり得る。好ましくは、ＡＳＩＣ５に面する方向で誘電体層またはコーティングによって覆われる。さらに、シールド１８は、好ましくは、ＡＳＩＣ５または基板１５の接地パッドに接続される。異なる実施形態では、シールド１８は、再配線層１０に対向するＡＳＩＣ５上に配置される。
再配線層（１０）と少なくとも１つのＡＳＩＣ（５）との間のシールド（１８）は、好ましくは、少なくとも１つのＡＳＩＣ（５）に対向する再配線層（１０）の表面上に配置され、好ましくは、ＡＳＩＣ（５）のＩ／Ｏパッド（６）またはＡＳＩＣ（５）を保持する電気的絶縁性基板（１５）の導電性ビア（１６）の少なくとも１つに対向し、特に、導電性であり接地されています。
図１３ａ及び図１３ｂから図１６ａおよび図１６ｂまでに、本発明のいくつかの実施形態による放射線検出器の製造方法の特徴を示す。これに関連して、図１３ａ、図１４ａ、図１５ａ、および図１６ａ、ならびに図１７および図１８は、この製造方法で使用されるフォトリソグラフィマスクを示す。第１のステップでは、放射線に感応するセンサー材料を含むセンサータイル１が提供される。次に、複数の金属画素２が、フォトリソグラフィ技術およびメタライゼーション技術により画定される（図１３ａおよび図１３ｂ参照）。複数の画素２は、前述のように、画素を横切る導体線路部の投影と少なくとも一部が一致する欠落部１４を有する。次のステップ（図１４ａおよび図１４ｂ）では、誘電体コーティング層１２がセンサータイル１および画素２の表面上に堆積される。次に、ビアホール１２ａが、誘電体コーティング層１２を貫通してすべての画素２に開口される。ホール１２ａは、フォトリソグラフィ技術により画定され、エッチングにより形成される。
次のステップ（図１５ａおよび１５ｂ）では、再配線線路部１１ｂが、フォトリソグラフィ技術およびメタライゼーション技術によって画定される。同じステップにおいて、ホール１２ａは導電性材料によって充填され、ビア１１ａを形成する。ビア１１ａおよび再配線線路部１１ｂは、再配線層１０の導体線路部１１として機能する。次に、誘電体コーティング層１２の表面は、例えば、ＳｉＯ２、ＳＵ８、またはＳｉＮｘの誘電性薄膜層１２ｂ、およびフォトリソグラフィ技術とメタライゼーションにより画定されたＵＢＭ１１ｃにより、不動態化される（図１６ａおよび図１６ｂ）。ＵＢＭ１１ｃは、ＡＳＩＣ５の複数の入力接点４への電気的接続を確立するように適合されている。誘電体コーティング層１２、誘電性薄膜層１２ｂおよび導体線路部１１は、再配線層１０として機能する。
図１７および図１８に、本製造方法の一実施形態で使用される放射線検出器のセンサータイルの外側部分および内側部分それぞれにおける複数のビア１１ａ、再配線線路部１１ｂおよびＵＭＢ１１ｃのフォトリソグラフィマスクを示す。センサータイル１の外側部分（図１７）における複数の画素２、接続する複数の入力接点４、このような複数のビア１１ａ、およびＵＢＭ１１ｃは、センサータイル１の内側部分（図１８）よりも、さらに水平方向に偏在していることは明白である。これは、再配線線路部１１ｂが内側部分よりも外側部分でより長くなることを意味する。言い換えると、センサーの端部で再配線が最大となり、センサーの中央部でセンサー再配線が最小になる。
一般に、導体線路部１１、特に、再配線線路部１１ｂについて、それらの投影が画素２を覆う領域を、極力最小になる経路とすることがより好適である。仮に、再配線線路部１１ｂが必要とする面積が一定であるとすると、図１７からわかるように、再配線線路部１１ｂを、画素２の間の間隙２１に沿う経路にすることになる。これにより、異なる画素間または入力接点間の寄生容量が再び減少する。
本発明の現在の好ましい実施形態が示され説明されているが、本発明はそれに限定されるものではなく、特許請求の範囲内で様々に具体化され実施され得ることが明確に理解されるべきである。

Claims (15)

  1. 放射線の位置分解検出を行う放射線検出器であって、
    放射線に感応するセンサー材料を有する少なくとも１つのセンサータイル（１）を備え、前記センサータイル（１）は水平面を画定しており、
    前記センサー材料と接触する導電性材料からなる複数の画素（２）一式をさらに備え、
    前記少なくとも１つのセンサータイル（１）に割り当てられた少なくとも１つのＡＳＩＣ（５）をさらに備え、前記少なくとも１つのセンサータイル（１）は、前記複数の画素（２）と電気的接続がある複数の入力接点（４）を有しており、前記入力接点（４）のうち少なくとも１つは接続する画素（２）に対して水平方向に偏在しており、
    前記少なくとも１つのセンサータイル（１）および前記少なくとも１つのＡＳＩＣ（５）との間の再配線層（１０）をさらに備え、前記再配線層（１０）は、前記複数の入力接点（４）を複数の前記接続する画素（２）に電気的に接続する複数の導体線路部（１１）を有しており、
    前記導体線路部（１１）の少なくとも１つは、前記接続する画素とは異なる少なくとも１つの交差画素と交差しており、
    前記少なくとも１つの交差画素は、交差している前記導体線路部（１１）の投影と少なくとも一部分が一致する前記導電性材料の欠落部（１４）を有する、放射線検出器。
  2. 前記センサー材料は、入射放射線を電荷に変換するように適合されており、
    前記センサー材料は、半導体材料、特に、シリコン、ヒ化ガリウム、テルル化カドミウム、またはテルル化カドミウム亜鉛からなる、請求項１に記載の放射線検出器。
  3. 前記少なくとも１つのセンサータイル（１）は、割り当てられた前記少なくとも１つのＡＳＩＣ（５）への投影において、前記少なくとも１つのＡＳＩＣ（５）の少なくとも１つの端部を越えて突出し、
    好ましくは、前記少なくとも１つのセンサータイル（１）は、前記水平面において、割り当てられた前記少なくとも１つのＡＳＩＣ（５）よりも、大きな表面積を有し、
    特に、前記複数の画素（２）一式の水平延伸部は、前記複数の入力接点（４）の配列よりも大きく、
    特に、前記センサータイル（１）は、少なくとも２ｃｍ×２ｃｍの表面積を有する、請求項１または２に記載の放射線検出器。
  4. 前記複数の画素（２）一式の各画素（２）は、前記複数の入力接点（４）のうちの１つの前記入力接点に割り当てられており、
    前記複数の画素（２）一式の各画素（２）は、前記複数の導体線路部（１１）の１つにより割り当てられた前記入力接点（４）に電気的に接続される、請求項１から３までのいずれか１項に記載の放射線検出器。
  5. 前記接続する画素とは異なっており、前記少なくとも１つの交差画素と交差する前記導体線路部（１１）の少なくとも１つは、前記接続する画素（２）に対して水平方向に偏在する前記入力接点（４）の少なくとも１つに電気的に接続される、前記導体線路部（１１）であり、
    好ましくは、前記入力接点（４）の少なくとも１つの、前記接続する画素（２）に対する水平方向の偏りは、前記入力接点（４）の位置と接続する前記導体線路部（１１）の前記接続する画素（２）の領域の内部の終端点の位置との偏りを指し示しており、
    好ましくは、前記複数の画素（２）一式の少なくとも２つの画素（２）について、前記接続する画素の内部での終端点の位置は異なっており、
    好ましくは、前記終端点の１つ、好ましくは、そのすべてが、対応する前記画素の領域の各端部に位置する、請求項１から４までのいずれか１項に記載の放射線検出器。
  6. 隣接する前記画素の間に非導電性材料の内部画素の間隙（２１）を備え、
    前記導体線路部（１１）の少なくとも１つの少なくとも一部分が、前記内部画素の間隙（２１）の１つと整列する、請求項１から５までのいずれか１項に記載の放射線検出器。
  7. 前記欠落部（１４）の面積は、前記投影の前記一部分で画定される前記投影の面積の少なくとも８０％、好ましくは、少なくとも９０％に達する、請求項１から６までのいずれか１項に記載の放射線検出器。
  8. 前記欠落部（１４）は、連続する導電性材料の複数の端部（１５）により区切られている、請求項１から７までのいずれか１項に記載の放射線検出器。
  9. 前記再配線層（１０）は、少なくとも１μｍ、特に、少なくとも５μｍの厚さを有し、 好ましくは、前記複数の導体線路部（１１）と前記少なくとも１つのＡＳＩＣ（５）の前記複数の入力接点（４）とは、複数のはんだバンプおよび複数のアンダーバンプメタライゼーション（１１Ｃ）を介して接続される、請求項１から８までのいずれか１項に記載の放射線検出器。
  10. 前記水平面において、互いに隣接して配置された複数のセンサータイル（１）一式を備え、前記複数のセンサータイル（１）は、複数の間隙（９）により分離されており、
    前記水平面における前記複数の間隙の総表面積は、前記複数のセンサータイル（１）の総表面積の１０％よりも小さく、特に５％または１％よりも小さい、請求項１から９までのいずれか１項に記載の放射線検出器。
  11. 前記少なくとも１つのＡＳＩＣ（５）に接して保持する基板（１５）をさらに備え、
    特に、前記基板（１５）は、電気的絶縁性基板であって、前記絶縁性基板は、ＡＳＩＣ（５）１つに対して、前記絶縁性基板を貫通する少なくとも１つの導電性ビア（１６）を備え、
    特に、前記少なくとも１つのＡＳＩＣ（５）の少なくとも１つのＩ／Ｏパッド（６）が、特に、プリント微細配線、テープボンディング（ＴＡＢ）、またはワイアボンディングにより、前記少なくとも１つの導電性ビア（１６）に電気的に接続されている、請求項１から１０までのいずれか１項に記載の放射線検出器。
  12. 前記再配線層（１０）と前記少なくとも１つのＡＳＩＣ（５）との間のシールド（１８）をさらに備え、前記シールド（１８）は、前記少なくとも１つのＡＳＩＣ（５）と対向して、好ましくは、前記少なくとも１つのＡＳＩＣ（５）の前記少なくとも１つのＩ／Ｏパッド（６）または前記ＡＳＩＣ（５）を保持する電気的絶縁性基板（１５）の導電性ビア（１６）と対向して、前記再配線層（１０）の表面上に配置されており、特に、前記シールド（１８）は、接地点と電気的に接続され導通する、請求項１から１１までのいずれか１項に記載の放射線検出器。
  13. 前記シールド（１８）の投影は、前記複数の入力接点（４）が覆っていない前記再配線層（１０）の表面積の少なくとも５０％、特に、少なくとも８０％を覆う、請求項１２に記載の放射線検出器。
  14. 放射線に感応するセンサー材料を有する少なくとも１つのセンサータイル（１）を提供するステップと、
    前記センサー材料に接しており、導電性材料からなる複数の画素（２）一式を、特に、フォトリソグラフィ技術およびメタライゼーション技術を適用することで、形成するステップと、
    特に、再配線層（１０）に寄与する誘電性保護層（１２）を堆積するステップと、
    前記誘電性保護層（１２）の画素（２）ごとのビアホール（１２ａ）をエッチングするステップと、
    前記ビアホール（１２ａ）を導電性材料で充填すること、特に、フォトリソグラフィ技術およびメタライゼーション技術を適用することで、前記誘電性保護層（１２）の表面上で複数の再配線線路部（１１ｂ）を画定する複数の導体線路部（１１）を形成するステップと、
    前記複数の導体線路部（１１）の接点を、特に、複数のアンダーバンプメタライゼーション（１１Ｃ）により画定して、前記複数の再配線線路部（１１ｂ）の表面上に、特に、前記再配線層（１０）に寄与する他の誘電性保護層（１２ｂ）を堆積するステップと、
    前記複数の導体線路部（１１）の前記接点を、前記少なくとも１つのＡＳＩＣ（５）の複数の入力接点（４）に電気的に接続するステップと、を備え、
    少なくとも１つの入力接点（４）は、接続する画素（２）に対して水平方向に偏在しており、
    前記導体線路部（１１）の少なくとも１つは、前記接続する画素とは異なる少なくとも１つの交差画素と交差しており、
    前記少なくとも１つの交差画素は、交差している前記導体線路部（１１）の投影とすくなくとも一部分が一致する前記導電性材料の欠落部（１４）を有する、放射線検出器の製造方法。
  15. 前記少なくとも１つのＡＳＩＣ（５）に接して保持する基板（１５）を提供するステップをさらに備え、特に、前記基板（１５）は、電気的絶縁性基板であって、前記絶縁性基板は、１つのＡＳＩＣ（５）対して、前記絶縁性基板を貫通する少なくとも１つの導電性ビア（１６）を備えており、
    前記電気的絶縁性基板（１５）に、少なくとも１つのセンサータイル（１）および前記少なくとも１つのＡＳＩＣ（５）を搭載するステップをさらに備え、
    特に、前記少なくとも１つのＡＳＩＣ（５）の少なくとも１つのＩ／Ｏパッド（６）を、少なくとも１つの外部導電性ビア（１６）に、特に、プリント微細配線、テープボンディング（ＴＡＢ）、ワイアボンディング、またはＵＴＥＣにより、電気的に接続するステップを備える、請求項１４に記載の放射線検出器の製造方法。
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