JP2023523758A - 積層構造体、表示スクリーン、および表示装置 - Google Patents

積層構造体、表示スクリーン、および表示装置 Download PDF

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Abstract

本出願は、積層構造体、表示スクリーン、および表示装置を提供する。積層構造体は、積層された、基板、駆動チップ、および画素ユニットを含む。基板は、第１の表面を有する。配線層が第１の表面上に配置され、駆動チップが、配線層の表面であって第１の表面から離れる方に面する表面上に配置され、画素ユニットおよび対応する駆動チップが積層される。各画素ユニット内に位置するサブ画素は、配線層および対応する駆動チップに別々に電気的に接続されて発光ループを形成する。画素ユニットおよび駆動チップが積層されるとき、駆動チップと画素ユニットとは、異なる層に位置することがあり、より多くの駆動チップが基板上に配列されることがあり、より多くの画素ユニットが駆動チップ上に配列されることもあることが、上述の説明から分かる。積層構造体全体は、画素ユニットの層全体を形成することがあり、駆動チップは、画素ユニットの配列領域を占有せず、それによって、配列された画素ユニットの数量を増加させ、表示スクリーンの表示効果をさらに向上させる。

Description

本発明は、表示装置技術の分野に関し、具体的には、積層構造体、表示スクリーン、および表示装置に関する。
関連出願の相互参照
本出願は、２０２０年４月３０日に中国国家知識産権局に出願された「ＳＴＡＣＫＥＤ ＳＴＲＵＣＴＵＲＥ，ＤＩＳＰＬＡＹ ＳＣＲＥＥＮ，ＡＮＤ ＤＩＳＰＬＡＹ ＡＰＰＡＲＡＴＵＳ」と題する中国特許出願第２０２０１０３６２１８４．１号の優先権を主張し、全体が参照により本明細書に組み込まれる。
マイクロＬＥＤ（ｍｉｃｒｏ ＬＥＤ）は、新しい表示技術である。マイクロＬＥＤは、各ユニットが１００マイクロメートル未満となり、各素子が別々にアドレス指定され、別々に駆動されて、一般に自発光として知られている光を発することができるように、ＬＥＤの発光粒子（ｌｉｇｈｔ－ｅｍｉｔｔｉｎｇ ｐａｒｔｉｃｌｅ）を薄くし、小型化し、整列することが意図されている。マイクロＬＥＤは、ＯＬＥＤ（有機電界発光表示、有機発光半導体）に類似しているが、マイクロＬＥＤの実用寿命は、ＯＬＥＤスクリーンの実用寿命よりも長い。加えて、マイクロＬＥＤの応答速度は、ナノ秒レベルに達することができ、ＯＬＥＤの応答速度よりも速い。加えて、マイクロＬＥＤはさらに、高輝度、低電力消費、および超高分解能などの複数の利点を有する。手短に言えば、マイクロＬＥＤは、ＯＬＥＤよりも有利である。
現在、既存のマイクロＬＥＤの表示パネルパネルの一般的な構造は、以下の通りである。
表示パネルは、いくつかの表示画素画素を含み、各画素は、３つの色、Ｒ、Ｇ、およびＢの発光粒子（ｌｉｇｈｔ－ｅｍｉｔｔｉｎｇ ｐａｒｔｉｃｌｅ）を含むか、またはマイクロドライバユニット（μＩＣ）を含む。現在、μＩＣについて、発光粒子の物理的な組立構造は、発光粒子と表示ドライバＩＣとの間の接続方法とは設計が異なる。このことは、表示パネル全体の不十分な表示効果および性能を直接引き起こす。
本出願は、表示スクリーンの表示効果を向上させるための積層構造体、表示スクリーン、および表示装置を提供する。
第１の態様によれば、積層構造体が提供され、積層構造体は、表示スクリーンに適用され、表示スクリーン内の表示構造として使用される。積層構造体の構造は、主に、基板、駆動チップ、および画素ユニットを含む。基板、駆動チップ、および画素ユニットが積層され、各駆動チップは少なくとも１つの画素ユニットに対応する。基板は、第１の表面を有する。配線層が第１の表面上に配置され、駆動チップが、配線層の表面であって第１の表面から離れる方に面する表面上に配置され、画素ユニットおよび対応する駆動チップが積層される。各画素ユニット内に位置するサブ画素は、配線層および対応する駆動チップに別々に電気的に接続されて発光ループを形成する。画素ユニットおよび駆動チップが積層されるとき、駆動チップと画素ユニットとは、異なる層に位置することがあり、より多くの駆動チップが、基板上に配列されることがあり、より多くの画素ユニットが、駆動チップ上に配列されることもあることが上述の説明から分かる。積層構造体全体は、画素ユニットの層全体を形成することがあり、駆動チップは、画素ユニットの配列領域を占有せず、それによって、配列された画素ユニットの数量を増加させ、表示スクリーンの表示効果をさらに向上させる。
特定の実装可能な解決法では、駆動チップが配線層上に配置される領域は、駆動チップに電気的に接続されてないか、または駆動チップから絶縁されている。駆動チップに対応する領域が駆動チップに電気的に接続されていないか、または駆動チップから絶縁されているとき、メンテナンスが容易にされ得る。
特定の実装可能な解決法では、内側層のワイヤリングは、駆動チップが配線層上に配置された領域には配列されない。メンテナンスが容易にされる。
特定の実装可能な解決法では、結合ポストが、各駆動チップの表面であって配線層から離れる方に面する表面上に配置される。結合ポストは、駆動チップおよび配線層に電気的に接続される。駆動チップは、結合ポストを介して配線層に接続される。
特定の実装可能な解決法では、各駆動チップに対応するサブ画素は、対応する駆動チップの表面であって配線層から離れる方に面する表面上に配置される。駆動チップは、対応する画素ユニットのサブ画素を直接担持する。
特定の実装可能な解決法では、各駆動チップに対応する第１のパッケージング層がさらに含まれ、各第１のパッケージング層は、対応する駆動チップをパッケージングする。
各駆動チップに対応するサブ画素は、第１のパッケージング層上に配置される。画素ユニットを配置するための領域は、駆動チップに接続される画素ユニットの数量が増加されるように、第１のパッケージング層を使用することによって拡張される。
特定の実装可能な解決法では、各駆動チップは、複数の画素ユニットに対応し、複数の画素ユニットは、２つの行に配列される。これは、画素ユニットを配置するための領域を拡大させる。
特定の実装可能な解決法では、各駆動チップに対応する第２のパッケージング層がさらに含まれ、各第２のパッケージング層は、対応する駆動チップおよび複数のサブ画素をパッケージングする。第２のパッケージング層は、サブ画素および駆動チップの保護を強化する。
特定の実装可能な解決法では、分離層がさらに含まれ、分離層は、配線層と基板との間に配置される。これは、配線層の交換またはメンテナンスを容易にする。
特定の実装可能な解決法では、各画素ユニットは、３つのサブ画素を含み、３つのサブ画素はそれぞれ、赤色、青色、および緑色を発することができるサブ画素である。
特定の実装可能な解決法では、各サブ画素は、発光層と、発光層に別々に接続されたＰ極およびＮ極とを含む。Ｐ極は対応する駆動チップに接続され、Ｎ極は配線層に接続される。代替として、Ｐ極は配線層に接続され、Ｎ極は対応する駆動チップに接続される。表示部は、サブ画素を使用することによって実装される。
特定の実装可能な解決法では、Ｐ極、発光層、およびＮ極が積層され、発光層は、Ｐ極とＮ極との間に位置する。積層構造体を使用することによって、サブ画素の体積が低減される。
特定の実装可能な解決法では、Ｐ極、発光層、およびＮ極が積層され、Ｐ極およびＮ極は、同じ層上に配置される。電力は、水平方向に供給される。
第２の態様によれば、表示スクリーンが提供される。表示スクリーンは、ハウジングと、ハウジングの内部に配置され、前述の実装可能な解決法のいずれか１つにおいて説明された積層構造体とを含む。画素ユニットおよび駆動チップが積層されるとき、駆動チップと画素ユニットとは、異なる層に位置することがあり、より多くの駆動チップが、基板上に配置されることがあり、より多くの画素ユニットが、駆動チップ上に配置されることもあることが上述の説明から分かる。積層構造体全体は、画素ユニットの層全体を形成することがあり、駆動チップは、画素ユニットの配列領域を占有せず、それによって、配列された画素ユニットの数量を増加させ、表示スクリーンの表示効果をさらに向上させる。
第３の態様によれば、表示装置が提供される。表示装置は、本体と、本体の内部に配置され、前述の実装可能な解決法のいずれか１つにおいて説明された積層構造体とを含む。画素ユニットおよび駆動チップが積層されるとき、駆動チップと画素ユニットとは、異なる層に位置することがあり、より多くの駆動チップが、基板上に配列されることがあり、より多くの画素ユニットが、駆動チップ上に配列されることもあることが上述の説明から分かる。積層構造体全体は、画素ユニットの層全体を形成することがあり、駆動チップは、画素ユニットの配列領域を占有せず、それによって、配列された画素ユニットの数量を増加させ、表示スクリーンの表示効果をさらに向上させる。
本出願の実施形態による表示スクリーンの構造の概略図である。 本出願の実施形態による積層構造体の上面図である。 本出願の実施形態による積層構造体の側面図である。 本出願の実施形態による発光粒子の構造の概略図である。 本出願の実施形態による発光粒子の別の構造の概略図である。 本出願の実施形態による積層構造体の側面図である。 従来技術における積層構造体の側面図である。 本出願の実施形態による積層構造体の作製中の基板の上面図である。 図８ａの線Ａ－Ａの断面図である。 本出願の実施形態による積層構造体の作製中の構成要素の上面図である。 図９ａの線Ａ－Ａの断面図である。 本出願の実施形態による積層構造体の作製中の構成要素の上面図である。 図１０ａの線Ａ－Ａの断面図である。 本出願の実施形態による積層構造体の作製中の構成要素の上面図である。 図１１ａの線Ａ－Ａの断面図である。 本出願の実施形態による積層構造体の作製中の構成要素の上面図である。 図１２ａの線Ａ－Ａの断面図である。 本出願の実施形態による積層構造体を作製するフローチャートである。 本出願の実施形態による積層構造体を作製するフローチャートである。 本出願の実施形態による積層構造体を作製するフローチャートである。 本出願の実施形態による積層構造体を作製するフローチャートである。 本出願の実施形態による積層構造体を作製するフローチャートである。 本出願の実施形態による別の積層構造体の概略図である。 本出願の実施形態による別の積層構造体の構造の概略図である。 本出願の実施形態による別の積層構造体の上面図である。
本出願の目的、技術的解決法、および利点をより明確にするために、以下は、添付の図面を参照して本出願について詳細にさらに説明する。
本出願の実施形態において提供される積層構造体２は、表示スクリーンに適用される。図１に示されるように、現在、既存の表示スクリーンパネルは、いくつかの表示画素を含む。表示スクリーンは、複数の表示画素２を有し、複数の表示画素２は、方向ａに沿った行および方向ｂに沿った列に配列される。複数の表示画素２は、表示スクリーンの表示領域内に位置し、表示画素２の発光を介して表示スクリーンの表示機能を実施する。複数の表示画素２は、表示スクリーンのＤＤＩＣ１（表示駆動集積回路、表示ドライバＩＣ）に接続されており、積層構造体２の電圧制御は、ＤＤＩＣ１の駆動信号を使用することによって実行され、それによって、表示スクリーン全体の画像表示を実施する。
最初に、図２を参照されたい。図２は、本出願の実施形態による積層構造体の上面図である。本出願のこの実施形態において提供される積層構造体は、基板（図２には図示せず）、配線層５０、駆動チップ２０、および画素ユニット３０を含み、駆動チップ２０および画素ユニット３０は、積層構造体内に発光ユニットを構成する。耐荷構造として、基板は、発光ユニット（駆動チップ２０および画素ユニット３０）のためのベース（支持）機能を提供する。基板は、特定の支持強度を有する材料で作られることがある。例えば、基板の材料は、ガラス、シリコン、サファイア、またはＰＩ（主鎖にイミド基を含むポリマーであるポリイミド）であり得る。配線層５０は、基板とともに積層され、駆動チップ２０および画素ユニット３０に接続される。配線層５０は、ＤＤＩＣと発光ユニットとの間の電気的接続を実施するために、ＤＤＩＣにさらに接続される。
駆動チップ２０は、基板上に配置される。図２に示される基板は、駆動チップ２０を担持する。駆動チップ２０は、矩形形状であり、駆動チップ２０の長さ方向は、方向ａに配列される。駆動チップ２０は、マイクロ集積回路（Ｍｉｃｒｏ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ，μＩＣ）であり得る。
本出願では、基板上に担持される駆動チップ２０の数量は特に限定されない。例えば、任意選択の解決法では、基板は、２つ、３つ、４つ、または５つの駆動チップ２０をさらに担持することがある。特定の実装解決法では、表示スクリーン内のすべての積層構造体は、１つの基板を共有することがある。表示スクリーン内の駆動チップ２０は、基板上にアレイ状に配列され、駆動チップ２０は、基板に電気的に接続され、基板を介してＤＤＩＣに接続される。
画素ユニット３０が、駆動チップ２０内に配置される。図２に示される駆動チップ２０は、２つの画素ユニット３０を担持し、２つの画素ユニット３０は、方向ａに配列される。しかしながら、駆動チップ２０上に担持される画素ユニット３０の数量は、本出願のこの実施形態に限定されない。例えば、駆動チップ２０は、異なる数量の画素ユニット３０、例えば、１つの画素ユニット３０、３つの画素ユニット３０、または４つの画素ユニット３０を担持し得る。駆動チップ２０が複数の画素ユニット３０を担持するとき、複数の画素ユニット３０は、方向ａの単一の行に配列される。
異なる画素ユニット３０は、同じ構造を有する。各画素ユニット３０は、同じ層に配置された３つのサブ画素を含み、３つのサブ画素は、方向ａの単一の行に配列される。３つのサブ画素は、それぞれ、赤色、青色、および緑色を発することができるサブ画素である。図２に示される３つのサブ画素は、それぞれ、赤色光を発することができる第１のサブ画素３１ａ、青色光を発することができる第２のサブ画素３１ｂ、および緑色光を発することができる第３のサブ画素３１ｃである。駆動チップ２０は、３つのサブ画素の動作状態を制御することによって、様々な色の光を発するように画素ユニット３０を制御することができる。
任意選択の実装解決法では、画素ユニット３０は、表示スクリーンが様々な色の光を発するという要件を満たすことができる他のサブ画素、例えば、単色を使用するサブ画素、または３つの色Ｒ、Ｇ、およびＢを使用するサブ画素をさらに含むことがある。本出願では、各画素ユニット３０内のサブ画素の数量および各サブ画素によって発される光の色は、特に限定されない。特定の設定中、サブ画素は、要件に基づいて設定されることがある。
さらに、図３を参照されたい。図３は、図２に示される積層構造体の側面図であり、本出願のこの実施形態において提供される積層構造体の特定の積層状態を直接反映し得る。説明を容易にするために、方向ｚが定義される。方向ｚは、表示スクリーンの内部から表示スクリーンの表示面に向かう方向である。基板１０、駆動チップ２０、および画素ユニットは、方向ｚに沿って３層構造を形成するように積層され、画素ユニットは、表示スクリーンの表示面に近接している。
基板１０は第１の表面を有し、配線層５０が第１の表面上に配置され、配線層５０は、ＤＤＩＣと駆動チップ２０とサブ画素３１とを接続する回路層５２を有する。図３に示される配線層５０は、支持層５１および回路層５２を含み、支持層５１は、様々な物質を使用してよい。例えば、配線層５０の材料は、ＰＩまたはエポキシ樹脂であってよい。回路層５２は、支持層５１の内側で多層配線を実行するために使用され得るか、または、配線層５０の表面上でワイヤリングを実行するために使用され得る。任意選択の解決法では、回路層５２は、基板１０上に直接配置されることがあり、基板１０は、回路層５２の支持構造として使用され、その結果、回路層５２を支持するために追加の支持層５１が作製される必要がない。例えば、プリント回路板または回路付き基板が使用される。
駆動チップ２０は、配線層５０の表面であって第１の表面から離れる方に面する表面上に配置される。具体的には、駆動チップ２０は、フィルム接着、金属結合、またはペースト材料接着を介して配線層５０の表面に固定され得る。駆動チップ２０は、結合ポスト２１を有する。結合ポスト２１は、駆動チップ２０の表面であって配線層５０から離れる方に面する表面上に配置され、結合ポスト２１は、回路層５２に電気的に接続される。具体的には、結合ポスト２１は、接続ワイヤ７０を使用することによって駆動チップ２０のＩＯパッド２２に接続される。例えば、結合ポスト２１は、駆動チップ２０と回路層５２との間の電気的接続を実施するために、ＲＤＬ（再分配 Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ Ｌａｙｅｒ）を使用することによって配線層５０のＩＯ（Ｉｎｐｕｔ Ｏｕｔｐｕｔ、電気信号入力／出力）パッド５４に接続され得るか、またはファンアウト（ｆａｎｏｕｔ）配線を使用することによって配線層５０のＩＯパッド５４に接続され得る。接続ワイヤ７０の材料は、Ｃｕピラー（銅ピラーバンプ）、ＩＴＯ（Ｉｎｆｏｒｍａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ Ｏｕｔｓｏｕｒｃｉｎｇ、インジウムスズ酸化物）、Ｃｕ、またはＡｕなどの導電性材料であり得る。
各画素ユニット内に位置するサブ画素３１は、配線層５０および対応する駆動チップ２０に別々に電気的に接続されて発光ループを形成する。具体的には、サブ画素３１は、転写プロセスおよびボンディング（ｂｏｎｄｉｎｇ）プロセスを使用することによって、駆動チップ２０の表面（第１の表面から離れる方に面する表面）上に組み立てられる。具体的には前述のサブ画素が配置されるとき、各駆動チップに対応するサブ画素は、対応する駆動チップの表面であって配線５０から離れる方に面する表面上に配置される。第１の表面上の複数のサブ画素の垂直突起部は、第１の表面上の駆動チップの垂直突起部内に位置する。前述の対応関係は、電気的接続ループを形成するための駆動チップとサブ画素との間の対応関係である。
サブ画素３１の構造は、図４および図５を参照して説明される。任意選択の実装解決法では、サブ画素は、マイクロ発光ダイオード（Ｍｉｃｒｏ Ｌｉｇｈｔ－ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ，μＬＥＤ）を使用してよい。本出願のこの実施形態において提供されるサブ画素３１は、発光層３１２と、発光層３１２に別々に接続されたＰ極３１３およびＮ極３１１とを含む。図４では、サブ画素３１のＰ極３１３、発光層３１２およびＮ極３１１が積層され、発光層３１２は、Ｐ極３１３とＮ極３１１との間に位置する。前述の垂直積層構造体が使用されるとき、サブ画素３１の体積は低減されることがあり、サブ画素３１のサイズは、５×５ｕｍと１００×１００ｕｍとの間に制御されることがある。図５に示されるサブ画素３１の別の構造では、サブ画素３１はフリップチップ型であり、すなわち、Ｐ極３１３、発光層３１２、およびＮ極３１１が積層され、Ｐ極３１３およびＮ極３１１は、同じ層に配置される。図４および図５に示される構造が、本出願のこの実施形態において提供される積層構造体に適用されることがある。図４に示されるサブ画素３１が図３に示される積層構造体に適用されるとき、サブ画素３１のＰ極３１３は、駆動チップのＰパッド２３に接続される。サブ画素３１のＮ極３１１は、接続ワイヤ６０を使用することによって配線層５０のＧＮＤパッド５３に接続される。例えば、サブ画素３１と回路層５２との間の電気的接続を実施するために、サブ画素３１のＮ極３１１は、ＲＤＬを使用することによって配線層５０のＧＮＤパッド５３に接続され得るか、またはファンアウト配線を使用することによって配線層５０のＧＮＤパッド５３に接続され得る。接続ワイヤ６０の材料は、Ｃｕピラー、ＩＴＯ、Ｃｕ、またはＡｕなどの導電性材料であり得る。積層構造体全体の回路ループを実施するために、駆動チップ２０およびサブ画素３１が、ＲＤＬプロセスまたはファンアウトプロセスを使用することによって、回路層５２上の駆動チップ２０およびサブ画素３１の対応する極（ＧＮＤパッド５３およびＩＯパッド５４）に接続される。任意選択の例では、代替として、サブ画素が、回路層のＩＯパッドに接続されることがあり、駆動チップのＩＯパッドが、回路層のＧＮＤパッドに接続されることがある。同様に、駆動チップおよびサブ画素が、回路層に電気的に接続されることがある。
さらに図３を参照すると、積層構造体は、基板上に配置された分離層４０をさらに含む。本出願のこの実施形態において、分離層４０は、任意選択の層構造として使用されることがある。配線層５０は、分離層４０上に配置され、分離層４０は、基板から剥離されることができる。発光ユニット（画素ユニットまたは駆動チップ２０）によって損傷が検出されたとき、分離層４０は、損傷された画素ユニットを交換するために、レーザー剥離を介して分離されることができる。前述の分離層４０は、レーザー感光材料（例えば、窒化カリウムまたは窒化ヒ素）または化学腐食材料から作られることがある。発光ユニットを確実に分離することができるように、駆動チップ２０が配線層５０上に配置される領域は、駆動チップ２０から絶縁されることを理解されたい。具体的には、駆動チップ２０が配線層５０に固定されるとき、駆動チップ２０によって覆われる領域内に回路が配置されない。任意選択の解決法では、内側層のワイヤリングは、駆動チップ２０が配線層５０上に配置された領域には配列されない。図３に示されるように、第１の領域５３は、駆動チップ２０が配線層５０上に配置されたときに駆動チップ２０を覆う領域である。分離層を使用することによって発光ユニットが分離されるとき、発光ユニットに接続された配線層５０がともに分離される必要があることが図３から分かる。内側層のワイヤリングが第１の領域５３内に配列されない場合、配線層５０が切断されるとき、駆動チップ２０とともに剥離された配線層部分が回路を有しないことを確実にすることができ、修理された駆動チップ２０が基板上に再配置されるとき、駆動チップ２０は、元の位置に直接置かれ得る。
任意選択の解決法では、積層構造体は、各駆動チップ２０に対応する第２のパッケージング層８０をさらに含み、各第２のパッケージング層８０は、対応する駆動チップ２０および複数のサブ画素３１を保護するために、駆動チップ２０およびサブ画素３１をパッケージングする。例えば、第２のパッケージング層８０は、台形構造であり、駆動チップ２０およびサブ画素３１を包む。第２のパッケージング層８０は、サブ画素３１によって発された光が透過することができるように、透明なプラスチックのパッケージング材料で作られる。例えば、第２のパッケージング層８０の材料は、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｌｅｘ、またはＣｈｉｐ Ｏｎ Ｆｉｌｍ、チップオンフィルム）材料であるか、透明なフォトレジスト材料であるか、または別の透明なエポキシ樹脂材料であることができる。積層構造体が第２のパッケージング層８０を有するとき、駆動チップ２０およびサブ画素３１を回路層に接続する接続ワイヤが第２のパッケージング層８０内に配置されることがあり、第２のパッケージング層８０は、接続ワイヤを駆動チップ２０およびサブ画素３１とともにパッケージするために使用される。代替として、図３に示されるように、接続ワイヤは、第２のパッケージング層８０の表面に取り付けられることがある。発光ユニットが第２のパッケージング層８０を含むとき、配線層５０の回路層５１は、配線層が切断されるときに回路層が損傷されないことを確実にするために、第２のパッケージング層８０に対応する領域内に配置された回路を有しない。
任意選択の解決法では、結合ポスト２１は、金属ビアを使用することによって、またはカラム構造を使用することによって、第２のパッケージング層８０上に配置され得る。実際の作製中に、ビアが第２のパッケージング層８０内に提供されることがある。結合ポストとして使用される金属ビアを形成するために、ビアが金属層でめっきされることがあるか、または、結合ポストとして使用されるカラム構造を形成するために、ビアが金属材料で充填されることがある。
任意選択の解決法では、積層構造体が、より多くの機能的な構成要素を統合し、それによって、基板上の表示に関わらない構成要素によって占有される面積を低減するように、前述のサブ画素３１に加えて、表示スクリーンの別の構成要素またはチップが、駆動チップ２０上にさらに置かれ得る。
本出願のこの実施形態において提供される積層構造体が、駆動チップおよび画素ユニットを積層することによって形成されるとき、基板上で発光ユニットによって占有される面積を効果的に低減することができる。積層構造体の効果を直感的に理解するために、本出願のこの実施形態において提供される積層構造体が、従来技術における積層構造体と比較される。以下は、図６および図７を参照して、本出願における積層構造体と従来技術における積層構造体とについて説明する。理解を容易にするために、２つの積層構造体間の差について説明するのに、長さ方向の比較が使用される。
図６は、本出願の実施形態による積層構造体の側面図である。積層構造体において、基板１０の長さはＨ１であり、駆動チップ２０の長さはＨ２であり、画素ユニットの長さ（サブ画素３１の長さ）はＨ３である。発光ユニットによって占有される基板１０の全長はＨ２であり、発光ユニット内の発光部分（画素ユニット）によって占有される長さはＨ３であり、その結果、非発光部分によって占有される長さは、Ｈ２－Ｈ３である。基板１０の長さ方向において、配置される発光ユニットの数量は、Ｈ１およびＨ２の値に基づいて決定され得ることが分かる。
図７は、従来技術における積層構造体の側面図である。積層構造体において、基板３の長さはＨ４であり、駆動チップ４の長さはＨ２であり、画素ユニットの長さ（サブ画素６の長さ）はＨ３である。駆動チップ４および画素ユニットが基板３の同じ層上に配置されるとき、基板３上の発光ユニットによって占有される全長はＨ３＋Ｈ２（部品間のギャップが除去された後に得られるサイズ）であることが図７から分かる。発光ユニットの発光部分（画素ユニット）によって占有される長さはＨ３であり、非発光部分によって占有されるサイズはＨ２である。基板３の長さ方向において、配置される発光ユニットの数量は、Ｈ４および（Ｈ２＋Ｈ３）の値に基づいて決定され得ることが分かる。
同じサイズの基板上で、図７の発光ユニットによって占有されるサイズは、図６の発光ユニットによって占有されるサイズよりも大きいことが、図６と図７との間の比較から分かる。加えて、図６および図７に示される発光ユニットにおいて、図７に示される発光ユニット内の発光部分比率Ｈ３／（Ｈ２＋Ｈ３）は、図６に示される発光ユニット内の発光部分比率Ｈ３／Ｈ２よりも小さい。加えて、図７の発光ユニットのサイズＨ２＋Ｈ３は、図６に示される発光ユニットのサイズＨ２よりも大きい。したがって、図６に示されるより多くの発光ユニットが、同じサイズの基板上に配置され得る。発光ユニットが表示スクリーンに適用されるとき、同じ表示領域では、画素ユニットの数量が増加され、それによって、表示スクリーンの表示精度を向上させ、表示効果を向上させ得る。
本出願のこの実施形態において提供される積層構造体の理解を容易にするために、以下は、積層構造体を作製するための具体的な方法について、添付の図面を参照して詳細に説明する。
ステップ００１：基板を提供する。
図８ａは、基板１０の上面図であり、図８ｂは、図８ａの線Ａ－Ａの断面図である。基板１０上に、配線層５０および分離層４０が配置されている。ＤＤＩＣ制御信号に接続するための配線層５０のワイヤリングおよびパッド（図示せず）は、完全に処理されている。配線層５０と基板１０との間の分離層４０は、レーザー犠牲層材料から作られる。配線層５０は、ＩＯパッド５４およびＧＮＤパッド５３を有する。ＩＯパッド５４は、３ｕｍの厚さを有するＩｎから作られ、ＧＮＤパッド５３は、０．０５ｕｍの厚さを有するＡｕから作られる。また、ＤＤＩＣワイヤリングとパッドめっき層とを接続するために、同じめっき層構造が使用されてよい。
ステップ００２：駆動チップを配置する。
図９ａは、構成要素の上面図であり、図９ｂは、図９ａの線Ａ－Ａの断面図である。図９ａおよび図９ｂにおけるいくつかの参照番号については、図８ａおよび図８ｂの同じ参照番号を参照されたい。駆動チップ２０は、転写プロセスおよびダイアタッチ（ｄｉｅ ａｔｔａｃｈ）プロセスを使用することによって、配線層５０上に組み立てられる。転写プロセスは、ウエハ製造プロセスに応じてレーザー転写方式または物理的転写方式を使用し得る。駆動チップ２０は、フィルムまたは接着ダイアタッチ（ａｄｈｅｓｉｖｅ ｄｉｅ ａｔｔａｃｈ）によって配線上に固定され、駆動チップ２０のＩＯパッド２２およびＰパッド２３は、上を向いている（図９ｂの基板１０の置き方向が基準方向として使用される）。
ステップ００３：サブ画素を配置する。
図１０ａは、構成要素の上面図であり、図１０ｂは、図１０ａの線Ａ－Ａの断面図である。図１０ａおよび図１０ｂのいくつかの参照番号については、図９ａおよび図９ｂの同じ参照番号を参照されたい。サブ画素３１は、図４に示される垂直構造を使用する。サブ画素３１は、転写プロセスおよびボンディングプロセスを使用することによって駆動チップ２０の表面上に組み立てられる。サブ画素３１のＰ極（正極）は、駆動チップ２０のＰパッド２３に接続される。
ステップ００４：パッケージング層を作製する。
図１１ａは、構成要素の上面図であり、図１１ｂは、図１１ａの線Ａ－Ａの断面図である。図１１ａおよび図１１ｂのいくつかの参照番号については、図１０ａおよび図１０ｂの同じ参照番号を参照されたい。サブ画素３１および駆動チップ２０は、第２のパッケージング層８０を形成するためにＰＬＮ（平坦化）印刷プロセスを使用することによってパッケージングされ、サブ画素３１の負極（Ｎ極）および駆動チップ２０のＩＯパッド２２は、フォトリソグラフィプロセスを使用することによって露出される。第２のパッケージング層８０の材料は、透明の材料であり、具体的にはＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｌｅｘ、または、Ｃｈｉｐ Ｏｎ Ｆｉｌｍ、通常はチップオンフィルムと呼ばれる）材料であるか、透明のフォトレジスト材料であるか、または別の透明のエポキシ樹脂材料であってよい。
ステップ００５：ファンアウト（ｆａｎｏｕｔ）およびワイヤリングを実行する。
図１２ａは、構成要素の上面図であり、図１２ｂは、図１２ａの線Ａ－Ａの断面図である。図１２ａおよび図１２ｂのいくつかの参照番号については、図１１ａおよび図１１ｂの同じ参照番号を参照されたい。駆動チップ２０のＩＯパッド２２のワイヤリングは、ファンアウトプロセスを使用することによって、（具体的には、結合ポスト２１を配置することによって）モジュール表面上の信号パッドに配線される。各サブ画素３１の負極は、配線層５０のＧＮＤパッド５４に接続される。駆動チップ２０のグランドは、サブ画素３１のグランドに接続され、すべての信号ピンを接続する表示スクリーンのグランドに接続される。駆動チップ２０と配線層５０との間の接続およびワイヤリングは、Ｃｕ、Ａｌ、またはＩＴＯの配線プロセスであり得る、μバンプ（マイクロバンプ）プロセスを使用することがある。
ステップ００６：試験を実行する。
具体的には、積層構造体上で、ＤＤＩＣを使用することによって、点灯試験が実行される。欠陥のある発光ユニットが存在する場合、欠陥のある発光ユニットの位置が特定される。
ステップ００７：欠陥のある発光ユニットを切断する。
図１３に示されるように、図１３のいくつかの番号については、図１２ｂの同じ参照番号を参照されたい。欠陥のある発光ユニットが、レーザーを使用することによって切断される。欠陥のある発光ユニットが分割されるように、レーザーが、配線層５０および分離層４０を切断する。
ステップ００８：欠陥のある発光ユニットを除去する。
図１４に示されるように、図１４のいくつかの番号については、図１２ｂの同じ参照番号を参照されたい。欠陥のある発光ユニットは、基板１０の表面上の分離層４０に対してレーザーアブレーションを実行することによって基板１０から除去される。
ステップ００９：発光ユニットを欠陥のあった位置に転写し固定する。
図１５に示されるように、図１５のいくつかの番号については、図１２ｂの同じ参照番号を参照されたい。合格になった発光ユニットは、メンテナンスデバイスを使用することによって空白の位置に転写され、加熱またはＵＶ（紫外線、ｕｌｔｒａｖｉｏｌｅｔ）方式で硬化され、基板１０に固定される。
ステップ０１０：修復された発光ユニットの周りのギャップに充填する。
図１６に示されるように、図１６のいくつかの番号については、図１２ｂの同じ参照番号を参照されたい。修復された発光ユニットの周りのギャップの位置は、印刷デバイスを使用することによって充填され、硬化される。
ステップ０１１：発光ユニットと基板の配線層との間の接続を実施するためにワイヤリングを実行する。
図１７に示されるように、図１７のいくつかの番号については、図１２ｂの同じ参照番号を参照されたい。発光ユニットのワイヤリングは、連続性を実施するために、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、化学気相蒸着）または銀ペースト印刷溶剤を使用することによって、配線層５０のワイヤリングに接続される。
画素ユニットおよび駆動チップが積層されるとき、駆動チップと画素ユニットとは、異なる層に位置することがあり、より多くの駆動チップが、基板上に配列されることがあり、より多くの画素ユニットが、駆動チップ上に配列されることもあることが上述の説明から分かる。積層構造体全体は、画素ユニットの層全体を形成することがあり、駆動チップは、画素ユニットの配列領域を占有せず、それによって、配列された画素ユニットの数量を増加させ、表示スクリーンの表示効果をさらに向上させる。加えて、作製中に分離層を使用することによって、積層構造体内の発光ユニットが交換され、それによって、使用中の積層構造体の信頼性を向上させることがある。
サブ画素が駆動チップ２０内に直接配置されるとき、サブ画素は、単一の行に配列されることがあるか、または、２つの行に配列されることがある。図１８に示されるように、各駆動チップ２０は、２行のサブ画素３１を担持するが、第１の表面上の各サブ画素の垂直突起部は、第１の表面上の駆動チップの垂直突起部内に位置する。第１の表面は、基板の表面であって、配線層に面する表面である。
図１９は、本出願の実施形態による別の積層構造体の例を示す。図１９のいくつかの参照番号については、図３の同じ参照番号を参照されたい。この積層構造体は、サブ画素３１を配置するための位置が変更されたという点において、図３に示される積層構造体とは異なる。図１９に示される積層構造体は、第１のパッケージング層９０を含む。基板１０上の各駆動チップ２０は、１つの第１のパッケージング層９０に対応する。各第１のパッケージング層９０は、対応する駆動チップ２０をパッケージし、各駆動チップ２０に対応する複数のサブ画素３１は、第１のパッケージング層９０上に配置される。
任意選択の解決法では、第１の表面上の複数のサブ画素３１の垂直突起部は、第１の表面上の駆動チップ２０の垂直突起部内に位置する。第１の表面は、基板１０の表面であって、配線層５０に面する表面である。
図１９に示される第１のパッケージング層９０は、直方体形状の矩形構造を使用する。サブ画素３１が第１のパッケージング層９０上に配置されるとき、サブ画素３１が駆動チップ２０上に直接配置される、図３に示される方式と比較して、図１９に示されるサブ画素３１を配置する方式は、各駆動チップ２０によって担持されるサブ画素３１の数量を増加させる。２つの積層構造体間の差を容易に理解するために、図２および図２０を参照されたい。図２０は、駆動チップが複数の画素ユニット３０を担持する例示的な上面図である。図２では、駆動チップ２０のサイズの影響の下で、単一の行に配列された画素ユニット３０のみが、駆動チップ２０上に配置されることが可能である。図２０に示される構造では、第１のパッケージング層９０が画素ユニット３０を配置するための領域を拡張するので、駆動チップ２０は、複数の画素ユニット３０に対応することがあり、複数の画素ユニット３０は、２つの行に配列され、それによって、駆動チップ２０に対応する画素ユニット３０の数量を増加させる。図２０に示されるように、１つの駆動チップ２０が４つの画素ユニット３０を制御することを確実にするために、４つの画素ユニット３０は、駆動チップ２０の４つの角に分散され、ワイヤリングを介して駆動チップ２０に接続される。これは、配置される駆動チップ２０の数量を低減し、表示スクリーン内の画素ユニット３０の数量を増加させ、表示スクリーンの表示効果を向上させることができる。
図２０では、各駆動チップ２０内に、３行の接続ポート２４、２５、および２６が配置される。中間の行の接続ポート２５は、結合ポストに接続され、両側の２つの行の接続ポート２４および２６は、画素ユニット３０内のサブ画素３１に別々に接続される。電気的接続の実施中に、中間の結合ポストは、配線層５０のＩＯパッド５４に接続され、各サブ画素３１は、配線層５０のＧＮＤパッド５３に接続される。図２０では、各駆動チップ２０のサブ画素３１は、並列に接続され、次いで、配線層５０に接続される。しかしながら、図２０は、特定の例のみを示しており、代替として、別の接続方式が使用されてよい。例えば、各駆動チップ２０のサブ画素３１は、配線層５０に別々に接続される。この場合、異なる色のサブ画素３１が、発光するのを別々に制御されることがある。加えて、前述のことは、サブ画素３１と配線層５０との間の具体的な接続方式の単なる例について説明していることを理解されたい。本出願のこの実施形態において提供される積層構造体は、代替として、別の接続方式で配線層５０によるサブ画素３１の制御を実施することがあり、それは本出願において具体的には限定されない。
図１９に示される積層構造体を作製するための方法については、図３に示される積層構造体を作製するための方法を参照されたい。唯一の差は、第１のパッケージング層９０を作製するプロセスが追加されていることにある。駆動チップ２０が作製された後、駆動チップ２０は、ＰＬＮ印刷プロセスを使用することによってパッケージングされることがあり、フォトリソグラフィプロセスを使用することによって、駆動チップ２０のＩＯパッドおよびＰパッドが露出される。ＰＬＮ材料は、透明の材料であっても、不透明の材料であってもよい。透明の材料が使用されるとき、第１のパッケージング層９０の材料は、第２のパッケージング層の材料と同じ材料、例えば、ＣＯＦ材料であり得るか、または透明のフォトレジスト材料もしくは別の透明のエポキシ樹脂材料であり得る。サブ画素３１が作製されるとき、サブ画素３１は、第１のパッケージング層９０上に作製され、サブ画素３１は、ワイヤリングによって駆動チップ２０に接続される。
本出願のこの実施形態において提供される積層構造体では、発光ユニットのサブ画素が駆動チップ２０の上方に積層され、２つの層内に置かれることが前述の説明から分かる。表示スクリーン内の限られたスペースについて、３色、Ｒ、Ｇ、およびＢの画素（発光ユニット）のサイズが、最小で３０×３０ｕｍにされ得る。従来の非積層の置き方と比較して、３色、Ｒ、Ｇ、およびＢの画素は、５０×５０ｕｍの最小サイズを有する。加えて、分離層は、レーザーまたは化学的腐食方式で反応し得、損傷された画素モジュールは剥離される。ＧＮＤおよびＩＯパッド回路は、損傷された画素モジュールが完全な画素モジュールと交換されるように、便利に維持され得る。
表示スクリーンでは、高いｐｐｉ（Ｐｉｘｅｌｓ Ｐｅｒ Ｉｎｃｈ、１インチ（２．５４ｃｍ）当たりの画素数）の配列条件の下で、より小さいサイズのサブ画素が選択される必要がある。それに応じて、フリップチップ（ｆｌｉｐ ｃｈｉｐ）型のサブ画素の２つのパッド（Ｎ極およびＰ極）の間の間隔が、さらに低減される。この場合、パッドのサイドオーバーフローにより、ボンディングが、短絡回路を容易に発生させる。この解決法では、垂直のサブ画素が使用され、ボンディングが２つの極（Ｎ極およびＰ極）に対して別々に実行され、その結果、前述の場合が回避される。加えて、本出願のこの実施形態では、垂直のサブ画素が使用される。垂直のサブ画素の発光面積が一定である（フリップチップ型のサブ画素の発光面積が、サブ画素の総面積の約５０％のみを占め、垂直のサブ画素の発光面積が、サブ画素の総面積の約１００％を占める）ことが確実にされるとき、垂直のサブ画素は、構成要素の面積を低減する。したがって、同じｐｐｉおよび輝度の下で、サブ画素は、より小さい面積を占める。この特性を使用することは、ｐｐｉ限界を最大化し得る。ｐｐｉ限界に達していないとき、透明の表示が実施され得るか、または別の小型構成要素が統合され得る。
本出願の実施形態は、表示スクリーンをさらに提供する。表示スクリーンは、ハウジングと、ハウジングの内部に配置され、前述の解決法のいずれか１つにおいて説明された積層構造体とを含む。画素ユニットおよび駆動チップが積層されるとき、駆動チップと画素ユニットとは、異なる層に位置することがあり、より多くの駆動チップが基板上に配列されることがあり、より多くの画素ユニットが駆動チップ上に配列されることもあることが、上述の説明から分かる。積層構造体全体は、画素ユニットの層全体を形成することがあり、駆動チップは、画素ユニットの配列領域を占有せず、それによって、配列された画素ユニットの数量を増加させ、表示スクリーンの表示効果をさらに向上させる。
本出願の実施形態は、表示装置をさらに提供する。表示装置は、本体と、本体の内部に配置され、前述の解決法のいずれか１つにおいて説明された積層構造体とを含む。画素ユニットおよび駆動チップが積層されるとき、駆動チップと画素ユニットとは、異なる層に位置することがあり、より多くの駆動チップが基板上に配列されることがあり、より多くの画素ユニットが駆動チップ上に配列されることもあることが、上述の説明から分かる。積層構造体全体は、画素ユニットの層全体を形成することがあり、駆動チップは、画素ユニットの配列領域を占有せず、それによって、配列された画素ユニットの数量を増加させ、表示スクリーンの表示効果をさらに向上させる。
前述の説明は、本出願の特定の実装にすぎず、本出願の保護範囲を限定することを意図するものではない。本出願において開示された技術的範囲内で当業者によって容易に考え出される任意の変形形態または交換は、本出願の保護範囲内に入るものとする。したがって、本出願の保護範囲は、特許請求の範囲の保護範囲に従うものとする。
現在、既存のマイクロＬＥＤの表示パネルの一般的な構造は、以下の通りである。
表示パネルは、いくつかの表示画素を含み、各画素は、３つの色、Ｒ、Ｇ、およびＢの発光粒子（ｌｉｇｈｔ－ｅｍｉｔｔｉｎｇ ｐａｒｔｉｃｌｅ）を含むか、またはマイクロドライバユニット（μＩＣ）を含む。現在、μＩＣについて、発光粒子の物理的な組立構造は、発光粒子と表示ドライバＩＣとの間の接続方法とは設計が異なる。このことは、表示パネル全体の不十分な表示効果および性能を直接引き起こす。
駆動チップ２０は、配線層５０の表面であって第１の表面から離れる方に面する表面上に配置される。具体的には、駆動チップ２０は、フィルム接着、金属結合、またはペースト材料接着を介して配線層５０の表面に固定され得る。駆動チップ２０は、結合ポスト２１を有する。結合ポスト２１は、駆動チップ２０の表面であって配線層５０から離れる方に面する表面上に配置され、結合ポスト２１は、回路層５２に電気的に接続される。具体的には、結合ポスト２１は、接続ワイヤ７０を使用することによって駆動チップ２０のＩＯパッド２２に接続される。例えば、結合ポスト２１は、駆動チップ２０と回路層５２との間の電気的接続を実施するために、ＲＤＬ（Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ Ｌａｙｅｒ）を使用することによって配線層５０のＩＯ（Ｉｎｐｕｔ Ｏｕｔｐｕｔ、電気信号入力／出力）パッド５４に接続され得るか、またはファンアウト（ｆａｎｏｕｔ）配線を使用することによって配線層５０のＩＯパッド５４に接続され得る。接続ワイヤ７０の材料は、Ｃｕピラー（銅ピラーバンプ）、ＩＴＯ（Ｉｎｆｏｒｍａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ Ｏｕｔｓｏｕｒｃｉｎｇ、インジウムスズ酸化物）、Ｃｕ、またはＡｕなどの導電性材料であり得る。
サブ画素３１の構造は、図４および図５を参照して説明される。任意選択の実装解決法では、サブ画素は、マイクロ発光ダイオード（Ｍｉｃｒｏ Ｌｉｇｈｔ－ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ，μＬＥＤ）を使用してよい。本出願のこの実施形態において提供されるサブ画素３１は、発光層３１２と、発光層３１２に別々に接続されたＰ極３１３およびＮ極３１１とを含む。図４では、サブ画素３１のＰ極３１３、発光層３１２およびＮ極３１１が積層され、発光層３１２は、Ｐ極３１３とＮ極３１１との間に位置する。前述の垂直積層構造体が使用されるとき、サブ画素３１の体積は低減されることがあり、サブ画素３１のサイズは、５×５μｍと１００×１００μｍとの間に制御されることがある。図５に示されるサブ画素３１の別の構造では、サブ画素３１はフリップチップ型であり、すなわち、Ｐ極３１３、発光層３１２、およびＮ極３１１が積層され、Ｐ極３１３およびＮ極３１１は、同じ層に配置される。図４および図５に示される構造が、本出願のこの実施形態において提供される積層構造体に適用されることがある。図４に示されるサブ画素３１が図３に示される積層構造体に適用されるとき、サブ画素３１のＰ極３１３は、駆動チップのＰパッド２３に接続される。サブ画素３１のＮ極３１１は、接続ワイヤ６０を使用することによって配線層５０のＧＮＤパッド５３に接続される。例えば、サブ画素３１と回路層５２との間の電気的接続を実施するために、サブ画素３１のＮ極３１１は、ＲＤＬを使用することによって配線層５０のＧＮＤパッド５３に接続され得るか、またはファンアウト配線を使用することによって配線層５０のＧＮＤパッド５３に接続され得る。接続ワイヤ６０の材料は、Ｃｕピラー、ＩＴＯ、Ｃｕ、またはＡｕなどの導電性材料であり得る。積層構造体全体の回路ループを実施するために、駆動チップ２０およびサブ画素３１が、ＲＤＬプロセスまたはファンアウトプロセスを使用することによって、回路層５２上の駆動チップ２０およびサブ画素３１の対応する極（ＧＮＤパッド５３およびＩＯパッド５４）に接続される。任意選択の例では、代替として、サブ画素が、回路層のＩＯパッドに接続されることがあり、駆動チップのＩＯパッドが、回路層のＧＮＤパッドに接続されることがある。同様に、駆動チップおよびサブ画素が、回路層に電気的に接続されることがある。
図８ａは、基板１０の上面図であり、図８ｂは、図８ａの線Ａ－Ａの断面図である。基板１０上に、配線層５０および分離層４０が配置されている。ＤＤＩＣ制御信号に接続するための配線層５０のワイヤリングおよびパッド（図示せず）は、完全に処理されている。配線層５０と基板１０との間の分離層４０は、レーザー犠牲層材料から作られる。配線層５０は、ＩＯパッド５４およびＧＮＤパッド５３を有する。ＩＯパッド５４は、３μｍの厚さを有するＩｎから作られ、ＧＮＤパッド５３は、０．０５μｍの厚さを有するＡｕから作られる。また、ＤＤＩＣワイヤリングとパッドめっき層とを接続するために、同じめっき層構造が使用されてよい。
本出願のこの実施形態において提供される積層構造体では、発光ユニットのサブ画素が駆動チップ２０の上方に積層され、２つの層内に置かれることが前述の説明から分かる。表示スクリーン内の限られたスペースについて、３色、Ｒ、Ｇ、およびＢの画素（発光ユニット）のサイズが、最小で３０×３０μｍにされ得る。従来の非積層の置き方と比較して、３色、Ｒ、Ｇ、およびＢの画素は、５０×５０μｍの最小サイズを有する。加えて、分離層は、レーザーまたは化学的腐食方式で反応し得、損傷された画素モジュールは剥離される。ＧＮＤおよびＩＯパッド回路は、損傷された画素モジュールが完全な画素モジュールと交換されるように、便利に維持され得る。

Claims (12)

  1. 積層された、基板と、少なくとも１つの駆動チップと、各駆動チップに対応する少なくとも１つの画素ユニットとを備える積層構造体であって、
    前記基板は第１の表面を有し、配線層が前記第１の表面上に配置され、
    各駆動チップは、前記配線層の表面であって前記第１の表面から離れる方に面する前記表面上に配置され、
    各画素ユニットおよび対応する駆動チップが積層され、
    各画素ユニット内に位置するサブ画素が、前記配線層および前記対応する駆動チップに別々に電気的に接続されて発光ループを形成する、
    積層構造体。
  2. 前記配線層上に前記駆動チップが配置された領域は、前記駆動チップから絶縁されている請求項１に記載の積層構造体。
  3. 各駆動チップの表面であって前記配線層から離れる方に面する前記表面上に結合ポストが配置され、前記結合ポストは、前記駆動チップおよび前記配線層に電気的に接続される請求項２に記載の積層構造体。
  4. 各駆動チップに対応する前記サブ画素は、前記対応する駆動チップの前記表面であって前記配線層から離れる方に面する前記表面上に配置される請求項１乃至３のいずれか一項に記載の積層構造体。
  5. 各駆動チップに対応する第１のパッケージング層をさらに備え、各第１のパッケージング層は、前記対応する駆動チップをパッケージングし、
    各駆動チップに対応する前記サブ画素は、前記第１のパッケージング層上に配置される請求項４に記載の積層構造体。
  6. 各駆動チップに対応する第２のパッケージング層をさらに備え、各第２のパッケージング層は、前記対応する駆動チップおよび前記複数のサブ画素をパッケージングする請求項１乃至５のいずれか一項に記載の積層構造体。
  7. 分離層をさらに備え、前記分離層は、前記配線層と前記基板との間に配置される請求項１乃至６のいずれか一項に記載の積層構造体。
  8. 各サブ画素は、発光層と、前記発光層に別々に接続されたＰ極およびＮ極とを備え、前記Ｐ極は、前記対応する駆動チップに接続され、前記Ｎ極は、前記配線層に接続されるか、または、前記Ｐ極は、前記配線層に接続され、前記Ｎ極は、前記対応する駆動チップに接続される請求項１乃至７のいずれか一項に記載の積層構造体。
  9. 前記Ｐ極、前記発光層、および前記Ｎ極が積層され、前記発光層は、前記Ｐ極と前記Ｎ極との間に位置する請求項８に記載の積層構造体。
  10. 前記Ｐ極、前記発光層、および前記Ｎ極が積層され、前記Ｐ極および前記Ｎ極は、同じ層上に配置される請求項８に記載の積層構造体。
  11. ハウジングと、前記ハウジングの内部に配置され、請求項１乃至１０のいずれか一項に記載された前記積層構造体とを備える表示スクリーン。
  12. 本体と、前記本体の内部に配置され、請求項１乃至１０のいずれか一項に記載された前記積層構造体とを備える表示装置。
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