JP2023522165A - 抵抗変化型メモリ（ｒｅｒａｍ）セルの金属－絶縁体－金属（ｍｉｍ）スタックのその場封止 - Google Patents

抵抗変化型メモリ（ｒｅｒａｍ）セルの金属－絶縁体－金属（ｍｉｍ）スタックのその場封止 Download PDF

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Abstract

Figure 2023522165000001
ＲＥＲＡＭセルの金属－絶縁体－金属（ＭＩＭ）スタックの酸素含有量制御を向上させつつスループットも維持する方法が本明細書に提供される。より具体的には、ＲＥＲＡＭセルのメモリセル誘電体の酸素含有量を制御するために、ＲＥＲＡＭセルのＭＩＭスタックをエッチングし、封止するための単一チャンバソリューションが本明細書に提供される。一実施形態によれば、ＭＩＭスタックをエッチングするために使用した処理チャンバ内に基板が留まっている間に酸素非含有誘電体封止層をＭＩＭスタック上にその場で堆積させる。同じ処理チャンバ内でＭＩＭスタックをエッチングし、封止層を堆積させることにより、本明細書に記載される技術は、メモリセル誘電体の酸素への暴露を最小限にしつつ、スループットを維持する。

Description

優先権の主張
本出願は、２０２０年４月７日に出願された「Ｉｎ－ｓｉｔｕ Ｅｎｃａｐｓｕｌａｔｉｏｎ ｏｆ Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ （ＭＩＭ） ｓｔａｃｋｓ ｆｏｒ Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ （ＲＥＲＡＭ） Ｃｅｌｌｓ」という名称の米国仮特許出願第６３／００６，４３７号の優先権を主張するものであり、同出願の開示の全体が参照によって本明細書に明示的に援用される。
本開示は、基板の処理に関する。特に、本開示は、基板上の層をエッチングする方法を提供する。
抵抗変化型メモリ（ＲＲＡＭ又はＲＥＲＡＭ）は、上部電極とメモリセル誘電体と下部電極とを含む金属－絶縁体－金属（ＭＩＭ）スタックを含む不揮発性ランダムアクセスメモリの一種である。ＲＥＲＡＭセルは、メモリセル誘電体の抵抗を変化させることにより動作するため、ＭＩＭスタック内に用いられる誘電材料の抵抗特性がＲＥＲＡＭセルの性能に多大な影響を及ぼす。
ＲＥＲＡＭセルに使用されるメモリセル誘電体は、典型的には、酸化ハフニウム（ＨｆＯ２）などのｈｉｇｈ－ｋ（高誘電率）誘電材料で実装される。一部のｈｉｇｈ－ｋ誘電材料においては、誘電材料中の酸素空孔が、メモリセル誘電体に所望の抵抗をもたらす重要な因子である。あいにく、様々な基板処理工程がメモリセル誘電体中の酸素空孔の制御に影響を及ぼすことが知られている。例えば、ＭＩＭスタックのエッチング後、メモリセル誘電体は、メモリセル誘電体の酸素含有量、したがって、ＲＥＲＡＭセルの抵抗特性が変化しやすい。したがって、例えば、メモリセル誘電体の酸素含有量を制御するために、メモリセル誘電体に酸素が侵入するのを避けるように注意を払うべきである。
メモリセル誘電体の酸素含有量を制御するための１つの技法は、ＭＩＭスタックがエッチングされた後に酸素非含有誘電材料でＭＩＭスタックを封止することである。例えば、ＭＩＭスタックは、後の処理工程中にメモリセル誘電体に酸素が侵入するのを避けるために、窒化ケイ素（ＳｉＮ）誘電体層又は他の酸素非含有誘電材料内に封止され得る。
図１Ａ～図１Ｅは、ＲＥＲＡＭセルの少なくとも一部分を形成するための従来のプロセスフローを示す。特に、図１Ａ～図１Ｅは、ＲＥＲＡＭセルの金属－絶縁体－金属（ＭＩＭ）スタックを形成するための従来のプロセスフローを示す。図１Ａに示されるように、ＲＥＲＡＭセルは、１つ以上の下地層１０５上に下部電極１１０層、メモリセル誘電体１１５層、及び上部電極１２０層を形成することによって作製され得る。メモリセル誘電体１１５層は、ｈｉｇｈ－ｋ誘電材料（例えば、ＨｆＯ２）で実装され得る。上部電極１２０層及び下部電極１１０層は、バリア金属材料（例えば、ＴｉＮ）で実装され得る。以下により詳細に説明するように、上部電極１２０層、メモリセル誘電体１１５層、及び下部電極１１０層は、１つ以上のＲＥＲＡＭセルのＭＩＭスタック１００を形成するために、後にエッチングされ得る。
下地層１０５は、ＲＥＲＡＭセルを形成するために典型的に使用される任意の数及び／又は種類の層及び／又は構造を含み得る。例えば、下地層１０５は、ＲＥＲＡＭセルのソース領域／ドレイン領域を含む基板上に形成された１つ以上のＲＥＲＡＭセルゲートを含み得る。下地層１０５は、基板上に形成された１つ以上の誘電体層、及び後に形成されるＭＩＭスタック１００と上を覆う金属層（図示せず）とをＲＥＲＡＭセルのソース領域／ドレイン領域に接続する１つ以上の導電性プラグなどの他の層も含み得る。
図１Ｃに示すようなＭＩＭスタック１００のエッチングに先だって、上部電極１２０層上に、有機平坦化層（ＯＰＬ）１２５、反射防止コーティング（ＡＲＣ）層１３０、及びパターニング層１４０が周知の半導体処理工程を用いて形成され得る。パターニング層１４０は、ＭＩＭスタック形成のためにパターニングされたフォトレジスト層及び／又はハードマスク層を含み得る。しかしながら、ＭＩＭスタック１００をエッチングするためのパターンを形成するために、任意の多種多様な技術が利用され得ることは理解されるであろう。パターニング層１４０が形成されると、図１Ａに示される構造は、１つ以上のＲＥＲＡＭセルのＭＩＭスタック１００を形成するためにエッチングされ得る。
図１Ｂ～図１Ｅは、１つのＲＥＲＡＭセルのＭＩＭスタック１００を形成するために、図１Ａに示される構造の部分１５０をエッチングするための例示的なプロセスフロー工程を示す。図１Ａに示される構造は、ＭＩＭスタック１００をエッチングするために、エッチングチャンバ内に配置され得る。ＭＩＭスタック１００を形成するために使用されるエッチングプロセスは、概して、１つ以上のエッチングプロセス工程として実施され得る。
後の基板処理工程中におけるメモリセル誘電体１１５への酸素の侵入を阻止するために、上部電極１２０、メモリセル誘電体１１５、及び下部電極１１０は、例えば窒化ケイ素（ＳｉＮ）などの酸素非含有誘電材料層で封止され得る。図１Ｄに示されるプロセス工程において、エッチングされたＭＩＭスタック１００（図１Ｃ）を含む構造は、ＭＩＭスタック１００及び周囲表面上に封止層１４５を堆積させるために、別の処理チャンバ（例えば、堆積チャンバ）に移される。封止層１４５は、概して、酸素非含有誘電材料（例えば、ＳｉＮ）を含み得る。封止層１４５が堆積されると、封止されたＭＩＭスタック１００（図１Ｄ）を含む構造は、図１Ｅに示されるような、ＭＩＭスタック１００及び周囲表面の頂面から封止層１４５を除去するための更なるエッチングプロセス（例えば、スペーサエッチング）を実施することができるように、エッチングチャンバに再び移され得る。スペーサエッチングを実施するために使用されるエッチングプロセスは、概して、１つ以上のエッチングプロセス工程として実施され得る。スペーサエッチングを使用することにより、封止層は、ＭＩＭスタック１００の側壁上に残されたままになるが、ＭＩＭスタック１００の頂部及び下地層１０５の頂部からは除去される。
図１Ａ～図１Ｅに示される従来のＲＥＲＡＭプロセスフローでは、エッチングされたＭＩＭスタック１００を含む構造は、酸素非含有誘電材料を含む封止層１４５で封止するために、エッチングチャンバから堆積チャンバに移される。封止層１４５が堆積されると、封止されたＭＩＭスタック１００を含む構造は、更なる処理のために、同じ又は異なるエッチングチャンバに戻される。このプロセスフローでは、複数のプロセスチャンバへの出入りを必要とすることによりスループットが低下するとともに、メモリセル誘電体が酸素に曝されてしまい得る。
メモリセル誘電体の酸素への暴露を最小限に抑えつつスループットも維持する、ＲＥＲＡＭセルのＭＩＭスタックを形成するための改善されたプロセスを提供することが望ましい。
ＲＥＲＡＭセルの金属－絶縁体－金属（ＭＩＭ）スタックの酸素含有量制御を向上させつつスループットも維持する方法が本明細書に提供される。より具体的には、ＲＥＲＡＭセルのメモリセル誘電体の酸素含有量を制御するために、ＲＥＲＡＭセルのＭＩＭスタックをエッチングし、封止するための単一チャンバソリューションが本明細書に提供される。一実施形態によれば、ＭＩＭスタックをエッチングするために使用した処理チャンバ内に基板が留まっている間に酸素非含有誘電体封止層をＭＩＭスタック上にその場で堆積させる。同じ処理チャンバ内でＭＩＭスタックをエッチングし、封止層を堆積させることにより、本明細書に記載される技術は、メモリセル誘電体の酸素への暴露を最小限にしつつ、スループットを維持する。
第１の方法では、抵抗変化型メモリ（ＲＥＲＡＭ）を形成する方法が提供される。第１の方法は、第１の電極層を形成することと、メモリセル誘電体層を形成することと、第２の電極層を形成することであって、メモリセル誘電体層は、第１の電極層と第２の電極層との間に配置される、こととを含み得る。本方法は、１つ以上のＲＥＲＡＭセルの１つ以上の金属－絶縁体－金属（ＭＩＭ）スタックを形成するために、第１の電極層、メモリセル誘電体層、及び第２の電極層をエッチングすることであって、当該エッチングは、少なくとも１つのプラズマエッチングチャンバ内で実施される、ことと、１つ以上のＭＩＭスタック及び周囲表面上に封止層を堆積させることであって、当該堆積は、少なくとも１つのプラズマエッチングチャンバ内で実施される、こととを更に含む。
第１の方法の一実施形態では、メモリセル誘電体層は、酸化ハフニウム（ＨｆＯ）、酸化ハフニウムジルコニウム（ＨｆＺｒＯ）、酸化タンタル（ＴａＯｘ）、酸化アルミニウム（ＡｌＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、又は酸化チタン（ＴｉＯｘ）、及びこれらの混合物を含む群から選択される金属酸化物を含む。別の実施形態では、封止層は、ケイ素（Ｓｉ）、窒化ケイ素（ＳｉＮ）、酸窒化物（ＯＮ）、又は酸窒化ケイ素（ＳｉＯＮ）を含む。別の実施形態では、封止層は有機材料を含む。
第１の方法の更に別の実施形態では、前記堆積は、１つ以上のＭＩＭスタック及び周囲表面上に封止層を堆積させるために、少なくとも１つのプラズマエッチングチャンバに１種以上の前駆体を供給することを含む。一実施形態では、１種以上のケイ素前駆体は、ケイ素含有ガスを含む。更なる特定の実施形態では、１種以上のケイ素前駆体は、四塩化ケイ素（ＳｉＣｌ４）及び四フッ化ケイ素（ＳｉＦ４）を含む群から選択される。
第１の方法の別の実施形態では、方法は、１つ以上のＭＩＭスタック及び周囲表面の水平面から封止層を除去するためにスペーサエッチングプロセスを実施することを更に含む。一実施形態では、スペーサエッチングは、第１の電極層、メモリセル誘電体層、及び第２の電極層のエッチング後に残った任意のエッチング副産物も除去する。別の実施形態では、スペーサエッチングプロセスの前記実施は、１つ以上のＭＩＭスタック及び周囲表面の水平面から封止層を除去するために、少なくとも１つのプラズマエッチングチャンバ内で無酸素プラズマエッチング化学物質を使用することを含む。更に別の実施形態では、封止層の前記堆積は、ＭＩＭスタックの側壁上に封止層を残すことにより、１つ以上のＭＩＭスタック及び周囲表面の水平面から封止層を除去するときの、メモリセル誘電体層への酸素の侵入を阻止する。
第２の方法では、抵抗変化型メモリ（ＲＥＲＡＭ）を形成する方法が提供される。第２の方法は、第１の電極層を形成することと、メモリセル誘電体層を形成することと、第２の電極層を形成することであって、メモリセル誘電体層は、第１の電極層と第２の電極層との間に配置される、こととを含み得る。本方法は、１つ以上のＲＥＲＡＭセルの１つ以上の金属－絶縁体－金属（ＭＩＭ）スタックを形成するために、第１の電極層、メモリセル誘電体層、及び第２の電極層をエッチングすることであって、当該エッチングは、少なくとも１つのプラズマエッチングチャンバ内で実施される、ことを更に含む。第２の方法はまた、１つ以上のＭＩＭスタック及び周囲表面上に封止層を堆積させることであって、当該堆積は、少なくとも１つのプラズマエッチングチャンバ内で実施される、ことを含む。更に、第２の方法は、１つ以上のＭＩＭスタック及び周囲表面の頂面から封止層を除去することであって、当該除去は、少なくとも１つのプラズマエッチングチャンバ内で実施される、ことを含む。上記した第１の方法の各種実施形態は、第２の方法の実施形態としても用いられ得る。
同様の参照番号が同様の特徴を示す添付の図面と併せて解釈される以下の説明を参照することにより、本発明及びその利点のより完全な理解を得ることができる。しかしながら、添付の図面は、開示される概念の例示的な実施形態のみを示すものであり、したがって、範囲を限定するものとはみなされず、開示される概念は、他の同等に有効な実施形態も許容することができることに留意されたい。
図１Ａ～図１Ｅ（先行技術）は、ＲＥＲＡＭセルのＭＩＭスタックを形成するための従来のプロセスフローを示す。 図１Ａ～図１Ｅ（先行技術）は、ＲＥＲＡＭセルのＭＩＭスタックを形成するための従来のプロセスフローを示す。 図１Ａ～図１Ｅ（先行技術）は、ＲＥＲＡＭセルのＭＩＭスタックを形成するための従来のプロセスフローを示す。 図１Ａ～図１Ｅ（先行技術）は、ＲＥＲＡＭセルのＭＩＭスタックを形成するための従来のプロセスフローを示す。 図１Ａ～図１Ｅ（先行技術）は、ＲＥＲＡＭセルのＭＩＭスタックを形成するための従来のプロセスフローを示す。 図２Ａ～図２Ｃは、本明細書に開示される技術による、ＲＥＲＡＭセルのＭＩＭスタックを形成するための改良されたプロセスフローを示す。 図２Ａ～図２Ｃは、本明細書に開示される技術による、ＲＥＲＡＭセルのＭＩＭスタックを形成するための改良されたプロセスフローを示す。 図２Ａ～図２Ｃは、本明細書に開示される技術による、ＲＥＲＡＭセルのＭＩＭスタックを形成するための改良されたプロセスフローを示す。 本明細書に開示される技術による、ＲＥＲＡＭセルのＭＩＭスタックを形成する方法の一実施形態を示す流れ図である。 図２Ａ～図２Ｃに示されるプロセスフロー及び図３に示される方法が実施され得るプラズマ処理システム４００の一実施形態を示すブロック図である。
ＲＥＲＡＭセルの金属－絶縁体－金属（ＭＩＭ）スタックの酸素含有量制御を向上させつつスループットも維持する方法が本明細書に提供される。より具体的には、ＲＥＲＡＭセルのメモリセル誘電体の酸素含有量を制御するために、ＲＥＲＡＭセルのＭＩＭスタックをエッチングし、封止するための単一チャンバソリューションが本明細書に提供される。一実施形態によれば、ＭＩＭスタックをエッチングするために使用した処理チャンバ内に基板が留まっている間に酸素非含有誘電体封止層をＭＩＭスタック上にその場で堆積させる。同じ処理チャンバ内でＭＩＭスタックをエッチングし、封止層を堆積させることにより、本明細書に記載される技術は、メモリセル誘電体の酸素への暴露を最小限にしつつ、スループットを維持する。
本明細書に記載される、ＲＥＲＡＭセルの酸素含有量の完全性を保護するための技術は、広範なＲＥＲＡＭセル設計、ＲＥＲＡＭメモリセル誘電体、ＲＥＲＡＭ封止誘電体、及びＲＥＲＡＭプロセスフローで用いられ得る。本明細書に示されるＲＥＲＡＭセル設計、ＲＥＲＡＭメモリセル誘電体、ＲＥＲＡＭ封止誘電体、及びＲＥＲＡＭプロセスフローは例示に過ぎず、他の多くの代替物もなお、本明細書に記載される技術の利点を得られることを当業者であれば認識するであろうことは理解されるであろう。ＲＥＲＡＭセルのＭＩＭスタックを形成するための改良されたプロセスフローの一例が図２に示されている。しかしながら、他のプロセスフローも用いられ得る。
本明細書に記載される技術の実施に先だって、ＲＥＲＡＭセルを形成するために使用される１つ以上の層が、多種多様な基板処理技術のいずれかを用いて基板上に設けられ、図示される構造が実現され得る。本明細書に開示される技術で用いられる基板は、材料をエッチングすることが望ましい任意の基板であり得る。例えば、一実施形態では、基板は、１つ以上の半導体処理層（これらは全て、共に基板を構成し得る）がその上に形成された半導体基板であり得る。一実施形態では、基板は、多種多様な構造及び層をもたらす複数の半導体処理工程（これらは全て、基板処理技術において周知である）が施された基板であり得る。一実施形態では、基板は、形成された様々な構造及び層を含む半導体ウェーハであり得る。
図２Ａ～図２Ｃは、本明細書に記載される技術による、ＲＥＲＡＭセルの金属－絶縁体－金属（ＭＩＭ）スタックを形成するための改良されたプロセスフローの一例を示す。図１Ａ～図１Ｅに示される従来のプロセスフローと同様に、図２Ａ～図２Ｃは、１つのＲＥＲＡＭセルのＭＩＭスタック２００を形成するために、１つ以上の層がその上に形成された基板の部分２５０に対して実施され得る例示的なプロセス工程を示す。このような層の一例が図２Ａ～図２Ｃに示されるが、ＭＩＭスタック層の上及び／又は下に追加的及び／若しくは代替的な層が形成された基板に対して本明細書に記載される技術がどのように実施され得るかを当業者であれば理解するであろう。
図２Ａに示されるように、１つ以上の下地層２０５上に下部電極２１０層、メモリセル誘電体２１５層、及び上部電極２２０層が形成される。上記のように、下地層２０５は、ＲＥＲＡＭセルを形成するために典型的に使用される任意の数及び／又は種類の層及び／又は構造を含んでもよい。下地層２０５は、概して、１つ以上の半導体処理層がその上に形成された基板を含み得る。１つ以上のＲＥＲＡＭセルのソース領域／ドレイン領域は基板内に形成することができ、１つ以上のＲＥＲＡＭセルゲートは基板上の各ソース領域／ドレイン領域間に形成され得る。下地層２０５は、基板上に形成された１つ以上の誘電体層、及び後に形成されるＭＩＭスタック２００と上を覆う金属層（図示せず）とをＲＥＲＡＭセルのソース領域／ドレイン領域に接続する１つ以上の導電性プラグなどの他の層も含み得る。
メモリセル誘電体２１５層は、ｈｉｇｈ－ｋ誘電材料で実装される。メモリセル誘電体２１５層に適したｈｉｇｈ－ｋ誘電体の例としては、例えば、酸化ハフニウム（ＨｆＯ２）、任意のドープＨｆＯ２材料、酸化ハフニウムジルコニウム（ＨｆＺｒＯ）、酸化タンタル（ＴａＯｘ）、酸化アルミニウム（ＡｌＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化チタン（ＴｉＯｘ）、及びこれらの混合物などの金属酸化物が挙げられるが、これらに限定されない。例示的な実施形態において、上部電極２２０層及び下部電極２１０層は、バリア金属材料（例えばＴｉＮなど）で実装され得る。しかしながら、ＴｉＮは例示的な材料に過ぎず、例えば窒化タンタル、ルテニウムなどの他の電極材料が用いられ得ることは理解されるであろう。一例示的実施形態では、上部電極２２０層は、５～７５ｎｍのＴｉＮを含み、メモリセル誘電体２１５層は、３～２０ｎｍのＨｆＯ２を含み、下部電極２１０層は、２５～７５ｎｍのＴｉＮを含む。
特定の例を上述したが、当業者であれば、本明細書に記載される技術を実施中に、他の材料及び／又は層厚みをいかにして使用し、上部電極２２０層、メモリセル誘電体２１５層、及び／又は下部電極２１０層を形成することができるかを理解するであろう。以下により詳細に説明するように、上部電極２２０層、メモリセル誘電体２１５層、及び下部電極２１０層は、１つ以上のＲＥＲＡＭセルのＭＩＭスタック２００を形成するために、後にエッチングされ得る。
ＭＩＭスタック２００をエッチングする前に、１つ以上の上層が上部電極２２０層上に形成され得る。図２に示される例示的な実施形態では、スタックをパターニングするために、有機平坦化層（ＯＰＬ）２２５、反射防止コーティング（ＡＲＣ）層２３０、及びパターニング層２４０が上部電極２２０層上に形成される。ＯＰＬ２２５は、５０～４００ｎｍを含み得るが、これに限定されない。ＡＲＣ層２３０は、５～５０ｎｍを含み得るが、これに限定されない。ＡＲＣ層２３０はまた、上にＡＲＣ層を有する誘電体層、例えば上に下部ＡＲＣ層を有する低温酸化物と置換され得る。パターニング層２４０は、パターニングされたフォトレジスト層、パターニングされたハードマスク層、又は別のパターニングされた層であり得る。ＯＰＬ２２５、ＡＲＣ層２３０、及びパターニング層２４０は、既知の半導体処理工程を利用して、そのような目的のために一般的に使用される様々な材料から形成されてもよい。パターニング層２４０が形成されると、図２Ａに示される層は、１つ以上のＲＥＲＡＭセルのＭＩＭスタック２００を形成するためにエッチングされ得る。
ＭＩＭスタック２００を形成するために使用されるエッチングプロセスは、１種以上のプラズマエッチング化学物質を使用して１つ以上のプラズマエッチングプロセス工程として実施され得る。更に、エッチングプロセスは、１つ以上のプラズマエッチングツール又はプラズマエッチングチャンバ内で実施され得る。１つの例示的な好ましい実施形態では、ＭＩＭスタック２００のエッチングは、単一のプラズマエッチングチャンバ内で実施される。広範なプラズマエッチングツールがＭＩＭスタック２００をエッチングするために使用され得ることは理解されるであろう。例えば、プラズマエッチングツールは、誘導結合プラズマ（ＩＣＰ）エッチングツール、容量結合プラズマ（ＣＣＰ）エッチングツール、マイクロ波プラズマエッチングツール、又は他のエッチングツールであり得る。適切なプラズマエッチングツールの更なる例を、図４を参照して以下に記載する。
一例では、ＭＩＭスタック２００をエッチングするために用いられるエッチングは、三塩化ホウ素（ＢＣｌ３）、塩素（Ｃｌ２）、ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、水素（Ｈ２）、二酸化硫黄（ＳＯ２）、酸素（Ｏ２）、三フッ化窒素（ＮＦ３）、六フッ化硫黄（ＳＦ６）、四フッ化炭素（ＣＦ４）、窒素（Ｎ２）などが挙げられるがこれらに限定されない様々なエッチングガスのいずれかを使用するプラズマエッチングであり得る。
上部電極２２０層、メモリセル誘電体２１５層、及び下部電極２１０層がエッチングされてＭＩＭスタック２００が形成されると、ＭＩＭスタックは、封止層２４５で封止される。いくつかの実施形態では、封止層２４５は、例えばケイ素（Ｓｉ）又は窒化ケイ素（ＳｉＮ）などの酸素非含有誘電材料を含み得る。他の例示的な材料としては、有機ポリマー（例えば、プラズマチャンバ内で、例えばＣＨ４、Ｃ４Ｆ６、Ｃ４Ｆ８、ＣＨ３Ｆなどの前駆体から作製されたものなど）が挙げられるが、これに限定されない。他の実施形態では、封止層２４５は、例えば酸窒化物（ＯＮ）、酸窒化ケイ素（ＳｉＯＮ）、及び酸炭窒化ケイ素（ＳｉＯＣＮ）などの酸素含有誘電材料を含み得る。図２Ｂに示されるように、封止層２４５は、ＭＩＭスタック２００及び下地層２０５の周囲表面上に堆積される。いくつかの実施形態では、２～５０ｎｍの範囲、更により好ましくは４～１０ｎｍの比較的薄い封止層２４５が堆積され得る。
図２Ｂに示されるプロセス工程において、封止層２４５は、基板がプラズマエッチングチャンバ内に留まっている間に、ＭＩＭスタック２００及び下地層２０５の周囲表面上にその場で堆積される。封止層２４５は、ＭＩＭスタックを酸素の侵入から保護する層を提供する。この保護は、後のプロセス工程で起こり得る酸素の侵入からの保護、及びまた、大気条件へのＭＩＭスタックの暴露からもたらされ得る侵入からの保護を提供し得る。
封止層２４５は、単一工程、複数工程、又は繰り返し工程で堆積されてもよい。いくつかの実施形態では、プラズマエッチングチャンバ内でＭＩＭスタック２００（及び周囲表面）上に封止層２４５を堆積させるために、１種以上のケイ素含有前駆体（例えば、四塩化ケイ素（ＳｉＣｌ４）、四フッ化ケイ素（ＳｉＦ４）等など）が使用され得る。シラン、他の四ハロゲン化ケイ素等などの他のケイ素前駆体が使用されてもよい。一例示的実施形態では、窒化ケイ素（ＳｉＮ）封止層２４５を堆積させるために、プラズマエッチングチャンバ内で四塩化ケイ素（ＳｉＣｌ４）前駆体が使用され得る。封止層は、例えば、酸窒化ケイ素（ＳｉＯＮ）又はケイ素などであるがこれらに限定されない他の材料を含んでもよい。様々な堆積プロセスを使用して層を形成してもよく、一実施形態では、原子層堆積法が用いられ得る。原子層堆積法は、プラズマエッチングチャンバ内で実施され得る。
プラズマエッチングチャンバ内での封止層２４５の堆積のために、例えば、ガスフロー（例えば、ＳｉＣｌ４、ＳｉＦ４、Ｈ２、Ａｒ、Ｎ２、Ｈｅ、Ｃｌ２など）、高周波（ＨＦ）／低周波（ＬＦ）パワー設定、連続波／パルスプラズマ、圧力設定、及びチャック温度を含む広範なパラメータが調整され得る。一例示的実施形態では、封止層２４５を堆積させるためのプロセス条件としては、３～５０毎分標準立方センチメートル（ＳＣＣＭ）のＳｉＣｌ４、０～２５０ＳＣＣＭのＨ２、及び２００～５００ＳＣＣＭのＡｒのガスフロー；２～３００ミリトール（ｍＴ）の圧力；２００～１０００ＷのＨＦ／ＬＦパワー設定；及び０～１００℃のチャック温度が挙げられ得るが、これらに限定されない。本明細書で用いられる技術は、有利には、ＭＩＭスタックをエッチングしたものと同じプロセスチャンバを、堆積を実施するためにも利用する。したがって、封止層を生成するために用いられる特定の化学物質は、エッチングプロセスチャンバ内で利用可能な特定のガスに応じて異なり得る。したがって、堆積される特定の封止層（及びそのような堆積に使用されるプロセス）は、ＭＩＭスタックをエッチングするために使用した、エッチングチャンバ内で利用可能な特定のガスに依存し得ることは理解されるであろう。したがって、本開示の恩恵を受ける当業者であれば、ＭＩＭスタックのエッチング（及び利用する化学物質）を、特定の封止物堆積プロセス（及びそこで利用する化学物質）と協調させることができる。
いくつかの実施形態では、封止層２４５の堆積物をより良くするために、任意の堆積後処理がプラズマエッチングチャンバ内においてその場で又は別の処理チャンバ内においてその場外（ｅｘ－ｓｉｔｕ）で実施され得る。封止層２４５を堆積させた後、例えば、封止層２４５をＡｒ、Ｎ２、又はＨｅに暴露させるために、その場熱処理がプラズマエッチングチャンバ内で実施され得る。
封止層２４５が堆積される（及び任意選択的に処理される）と、図２Ｃに示されるように、ＭＩＭスタック２００の頂面及び下地層２０５の周囲表面から封止層２４５を除去するために、更なるエッチングプロセス（例えばスペーサエッチング）がプラズマエッチングチャンバ内で実施され得る。スペーサエッチングを実施するために使用されるエッチングプロセスは、１種以上のプラズマエッチング化学物質を使用して１つ以上のプラズマエッチングプロセス工程として実施され得る。スペーサエッチングは、ＭＩＭスタックをエッチングし、封止層を堆積させるために利用したものと同じプロセスチャンバ内で実施され得る。或いは、スペーサエッチングは、異なるプロセスチャンバ内で実施されてもよい。スペーサエッチングは、ＯＰＬ２２５のエッチング、ＡＲＣ層２３０のエッチング、又はＭＩＭスタック２００のエッチングの残ったエッチング副産物も除去し得る。
いくつかの実施形態では、封止層２４５をエッチングするために使用されるエッチングレシピは、無酸素プラズマエッチング化学物質を含み得る。いくつかの実施形態では、無酸素プラズマエッチング化学物質は、ハイドロフルオロカーボン又はフルオロカーボン系のプラズマエッチング化学物質であり得る。一実施形態では、封止誘電体はＳｉＮであり、スペーサエッチングに用いられるプラズマエッチング化学物質は、Ｃ４Ｈ９Ｆ、Ｈ２、及びＡｒである。他のエッチング化学物質としては、Ｃｌ２、ＨＢｒ、Ｃ４Ｆ８、ＣＦ４、Ｃ４Ｆ６、Ｃ４Ｆ８などが挙げられ得る。無酸素エッチング化学物質を用いて封止層２４５をエッチングすることにより、メモリセル誘電体２１５中の酸素空孔に対するスペーサエッチングの影響が最小限になる。
いくつかの実施形態では、ＲＥＲＡＭセル形成は、ＭＩＭスタック２００の上及び周囲に１つ以上の誘電体層を形成し、誘電体層内にトレンチ（又はビア）を形成し、トレンチに導体を充填し、ＲＥＲＡＭセルのＭＩＭスタック２００及びＲＥＲＡＭセルのソース領域／ドレイン領域とのコンタクトを形成することによって完了され得る。当技術分野で周知のように、他の処理工程も実施され得る。
図３は、本明細書に開示される技術による、ＲＥＲＡＭセルのＭＩＭスタックを形成するために使用され得る方法３００の一実施形態を示す。いくつかの実施形態では、方法３００は、第１の電極層を形成することができ（工程３１０）、メモリセル誘電体層を形成することができ（工程３２０）、第２の電極層を形成することができる（工程３３０）。メモリセル誘電体層は、第１の電極層と第２の電極層との間に配置される。工程３２０で形成されるメモリセル誘電体層は、概して、酸化ハフニウム（ＨｆＯ）、酸化ハフニウムジルコニウム（ＨｆＺｒＯ）、酸化タンタル（ＴａＯｘ）、酸化アルミニウム（ＡｌＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、又は酸化チタン（ＴｉＯｘ）、及びこれらの混合物を含む群から選択される金属酸化物を含み得る。
工程３４０において、方法３００は、１つ以上のＲＥＲＡＭセルの１つ以上の金属－絶縁体－金属（ＭＩＭ）スタックを形成するために、第１の電極層、メモリセル誘電体層、及び第２の電極層をエッチングする。上記のように、工程３４０で実施されるエッチングは、１種以上のプラズマエッチング化学物質を使用して少なくとも１つのプラズマエッチングチャンバ内で実施され得る。
工程３５０において、方法３００は、１つ以上のＭＩＭスタック及び周囲表面上に封止層を堆積させる。いくつかの実施形態では、工程３５０で実施される堆積は、エッチング工程３４０が実施されたものと同じプラズマエッチングチャンバ（すなわち、上記少なくとも１つのプラズマエッチングチャンバ）内において、その場で実施され得る。いくつかの実施形態では、工程３５０において、１つ以上のＭＩＭスタック及び周囲表面上に封止層を堆積させるために、上記少なくとも１つのプラズマエッチングチャンバに１種以上のケイ素前駆体（四塩化ケイ素（ＳｉＣｌ４）又は四フッ化ケイ素（ＳｉＦ４）など）が供給される。いくつかの実施形態では、工程３５０で堆積された封止層は、例えばケイ素（Ｓ）又は窒化ケイ素（ＳｉＮ）などの酸素非含有誘電材料を含み得る。他の実施形態では、封止層は、例えば酸窒化物（ＯＮ）又は酸窒化ケイ素（ＳｉＯＮ）などの酸素含有誘電材料を含み得る。
工程３６０において、方法３００は、１つ以上のＭＩＭスタック及び周囲表面の頂面から封止層を除去する。いくつかの実施形態では、工程３６０で実施される除去は、エッチング工程３４０及び堆積工程３５０が実施されたものと同じプラズマエッチングチャンバ（すなわち、上記少なくとも１つのプラズマエッチングチャンバ）内において、その場で実施され得る。いくつかの実施形態では、１つ以上のＭＩＭスタック及び周囲表面の頂面から封止層を除去するために、無酸素プラズマエッチング化学物質が上記少なくとも１つのプラズマエッチングチャンバ内で使用され得る。いくつかの実施形態では、無酸素プラズマエッチング化学物質は、ハイドロフルオロカーボン又はフルオロカーボン系のプラズマエッチング化学物質を含み得る。
本明細書に記載される技術は、ＲＥＲＡＭセルの酸素含有量制御を向上させつつスループットも維持する。より具体的には、本明細書に記載される技術は、後の基板処理中にメモリセル誘電体２１５への酸素の侵入を阻止する。図１Ａ～図１Ｅに示される従来のプロセスフローと異なり、図２Ａ～図２Ｃに示されるプロセスフロー及び図３に示される方法工程においては、ＭＩＭスタック２００をエッチングするために使用したプラズマエッチングチャンバ内に基板が留まっている間に封止層２４５をその場で堆積させることによりスループットが向上する。
本明細書に記載される技術は、プラズマ処理システムを含む広範な処理設備内で利用され得ることに留意されたい。例えば、本技術は、プラズマエッチング処理システム、プラズマ堆積処理システム、他のプラズマ処理システム、及び／又は他の種類の処理システムで利用され得る。
図４は、開示技術に関して使用され得るプラズマ処理システム４００の一例示的実施形態を提供し、説明の目的のためにのみ提供される。プラズマ処理システム４００は、容量結合プラズマ処理装置、誘導結合プラズマ処理装置、マイクロ波プラズマ処理装置、ラジアルラインスロットアンテナ（ＲＬＳＡＴＭ）マイクロ波プラズマ処理装置、電子サイクロトロン共鳴（ＥＣＲ）プラズマ処理装置、又は他の種類の処理システム、又はシステムの組み合わせであり得る。したがって、本明細書に記載される技術が多種多様なプラズマ処理システムのいずれにも利用され得ることは当業者には理解されるであろう。
プラズマ処理システム４００は、エッチング、堆積、洗浄、プラズマ重合、プラズマ化学気相成長法（ＰＥＣＶＤ）、原子層堆積法（ＡＬＤ）、原子層エッチング（ＡＬＥ）などを含むがこれらに限定されない多種多様な操作のために使用され得る。プラズマ処理システム４００の構造は周知であり、本明細書に記載される特定の構造は例示の目的に過ぎない。本明細書に記載される技術を依然として利用しつつ、異なる及び／又は追加のプラズマプロセスシステムを実装することができることは理解されるであろう。
図４をより詳しく見ると、プラズマ処理システム４００はプロセスチャンバ４０５を含み得る。当技術分野で周知のように、プロセスチャンバ４０５は圧力制御チャンバであり得る。基板４１０（一例では半導体ウェーハ）がステージ又はチャック４１５上に保持され得る。図示されているように、上電極４２０及び下電極４２５が設けられ得る。上電極４２０は、上部整合ネットワーク４５５を介して上部高周波（ＲＦ）源４３０に電気的に接続され得る。上部ＲＦ源４３０は、上部周波数電圧４３５を上部周波数（ｆＵ）で提供し得る。下電極４２５は、下部整合ネットワーク４５７を介して下部ＲＦ源４４０に電気的に接続され得る。下部ＲＦ源４４０は、下部周波数電圧４４５を下部周波数（ｆＬ）で提供し得る。図示されていないが、当業者が知ることには、電圧はチャック４１５にも印加され得る。
プラズマ処理システム４００の構成要素は、制御ユニット４７０に接続され、制御ユニット４７０により制御され得る。制御ユニット４７０は更に、対応するメモリストレージユニット及びユーザインタフェース（全て不図示）に接続され得る。様々なプラズマ処理操作がユーザインタフェースを介して実行され得、様々なプラズマ処理レシピ及び操作がストレージユニットに格納され得る。したがって、所与の基板は、プラズマ処理チャンバ内で様々な微細加工技術を用いて処理され得る。制御ユニット４７０は、構成要素から入力を受け取り、構成要素に出力を提供するために、プラズマ処理システム４００の様々な構成要素に結合され得ることは理解されるであろう。
制御ユニット４７０は、多種多様な手法で実装され得る。例えば、制御ユニット４７０はコンピュータであってもよい。別の例では、制御ユニットは、本明細書に記載される機能を提供するようにプログラムされた１つ以上のプログラマブル集積回路を含み得る。例えば、１つ以上のプロセッサ（例えば、マイクロプロセッサ、マイクロコントローラ、中央処理ユニットなど）、プログラマブルロジックデバイス（例えば、コンプレックスプログラマブルロジックデバイス（ＣＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）など）、及び／又は他のプログラマブル集積回路は、指示されたプラズマプロセスレシピの機能を実施するようにソフトウェア又は他のプログラミング命令でプログラムされ得る。更に、ソフトウェア又は他のプログラミング命令は、１つ以上の非一時的コンピュータ可読媒体（例えば、メモリストレージデバイス、フラッシュメモリ、ダイナミックランダムアクセス（ＤＲＡＭ）メモリ、リプログラマブルストレージデバイス、ハードドライブ、フロッピーディスク（登録商標）、ＤＶＤ、ＣＤ－ＲＯＭなど）、並びにプログラマブル集積回路によって実行されるとプログラマブル集積回路に本明細書に記載されるプロセス、機能、及び／若しくは性能を実施させるソフトウェア又は他のプログラミング命令に格納され得ることに留意されたい。他のバリエーションも実装され得る。
動作時、プラズマ処理装置は、上部高周波（ＲＦ）源４３０及び下部ＲＦ源４４０からシステムに電力を印加すると、上電極及び下電極を使用してプロセスチャンバ４０５内にプラズマ４６０を発生させる。更に、当技術分野で周知のように、プラズマ４６０中に発生したイオンは基板４１０に引き付けられ得る。発生したプラズマは、プラズマエッチング及び堆積などであるがこれらに限定されない様々な種類の処理においてターゲット基板（基板４１０又は処理される任意の材料など）を処理するために使用され得る。
電力を印加すると、上電極４２０と下電極４２５との間に高周波電界が発生する。プロセスチャンバ４０５に送られたプロセスガスは、その後、解離され、プラズマに変換され得る。図４に示されるように、記載の例示的なシステムは、上部ＲＦ源と下部ＲＦ源の両方を用いる。例えば、例示的な容量結合プラズマシステムに関しては、約３ＭＨｚ～１５０ＭＨｚ以上の範囲の高周波電力を上部ＲＦ源４３０から印加することができ、約０．２ＭＨｚ～４０ＭＨｚの範囲の低周波電力を下部ＲＦ源から印加することができる。異なる動作範囲も使用することができる。更に、本明細書に記載される技術は他の様々なプラズマシステム内で利用され得ることは理解されるであろう。一例示的システムでは、ＲＦ源は切り換えられ得る（例えば、下電極で高周波数、上電極で低周波数）。更に、デュアル源システムは、単なる例示的なシステムとして示され、本明細書に記載される技術は、周波数電源が１つの電極のみに提供される、直流（ＤＣ）バイアス源が用いられる、又は他のシステム構成要素が用いられる他のシステムで利用され得ることは理解されるであろう。
１つ以上の堆積プロセスを使用して、本明細書に記載される材料層の１つ以上を形成することができることに留意されたい。例えば、１つ以上の堆積は、化学気相成長法（ＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、物理気相成長法（ＰＶＤ）、原子層堆積法（ＡＬＤ）、及び／又は他の堆積プロセスを使用して実施され得る。一例示的プラズマ堆積プロセスでは、様々な圧力、電力、流量、及び温度条件において、ケイ素含有ガス、炭化水素、フルオロカーボン、又は窒素含有炭化水素が挙げられるがこれらに限定されない前駆体ガス混合物が、１種以上の希釈ガス（例えば、アルゴン、窒素など）と組み合わせて使用され得る。更に、１つ以上のエッチングプロセスが、プラズマエッチングプロセス、放電エッチングプロセス、及び／又は他の所望のエッチングプロセスを使用して実施され得る。例えば、プラズマエッチングプロセスは、フルオロカーボン、酸素、窒素、水素、アルゴン、及び／又は他のガスを含むプラズマを使用して実施され得る。
更に、プロセス工程の動作変数は、本明細書に記載される様々な堆積及び／又はエッチングプロセスを制御するために調整することができる。動作変数は、例えば、チャンバ温度、チャンバ圧力、ガスの流量、ガスの種類、プラズマの発生において電極アセンブリに印加される周波数及び／若しくは電力、並びに／又は処理工程の他の動作変数を含み得る。本明細書に記載される技術をなおも利用しつつ、バリエーションも実施され得る。
本明細書全体を通じて、「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」又は「一実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」への言及は、実施形態に関連して記載される特定の特徴、構造、材料、又は特性が本発明の少なくとも１つの実施形態に含まれることを意味するが、それらが全ての実施形態に存在することを示すものではないことに留意されたい。したがって、本明細書全体を通じて各所にある「一実施形態において（ｉｎ ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」又は「一実施形態（ｉｎ ａｎ ｅｍｂｏｄｉｍｅｎｔ）」の記述は、本発明の同一の実施形態を指すものではない。更に、特定の特徴、構造、材料、又は特性は、１つ以上の実施形態において任意の適切な手法で組み合わされ得る。別の実施形態では、様々な追加の層及び／又は構造が含まれてもよく、且つ／又は、説明した特徴が省略されてもよい。
本明細書で使用される場合の「基板」という用語は、その上に材料が形成される基材又は構造を意味し、且つ包含する。基板は、単一材料、様々な材料の複数の層、様々な材料又は様々な構造の領域を有する１つ又は複数の層などを含み得ることは理解されるであろう。これらの材料は半導体、絶縁体、導体、又はそれらの組み合わせを含み得る。例えば、基板は、半導体基板、支持構造上のベース半導体層、金属電極、又は１つ以上の層、構造、若しくは領域がその上に形成された半導体基板であってよい。基板は、半導体材料の層を含む、従来のシリコン基板又は他のバルク基板であってよい。本明細書では、「バルク基板」という用語は、シリコンウェーハだけでなく、シリコンオンインシュレータ（「ＳＯＩ」）基板（例えば、シリコンオンサファイア（「ＳＯＳ」）基板及びシリコンオンガラス（「ＳＯＧ」）基板）、ベース半導体を土台とした、シリコンのエピタキシャル層、及び他の半導体材料又は光電子材料（例えば、シリコンゲルマニウム、ゲルマニウム、ガリウムひ素、窒化ガリウム、及びリン化インジウム）も意味し、且つ包含する。基板は、ドープされていても、ドープされていなくてもよい。
基板を処理するためのシステム及び方法が、様々な実施形態で説明されている。基板は、デバイス、特に半導体又は他の電子デバイスの任意の材料部分又は構造を含むことがあり、例えば半導体基板などのベース基板構造、又は薄膜などのベース基板構造上の若しくはそれに重なる層であり得る。したがって、基板は、特定のベース構造、下層又は上層、パターン付き又はパターンなしに限定されないものとされ、むしろ任意のそのような層若しくはベース構造並びに層及び／又はベース構造の任意の組み合わせを含むことが企図される。
当業者であれば理解されるように、様々な実施形態が、具体的詳細のうちの１つ以上を伴わずに、或いは、他の代替的及び／若しくは追加的方法、材料、又は構成要素を伴って、実施されてよい。他の例では、周知の構造、材料又は操作は、本発明の様々な実施形態の態様を曖昧にすることを避けるために、詳細に図示されない又は説明されない。同様に、本発明の完全な理解を提供するために、説明の目的で、特定の数、材料、及び構成が示される。しかしながら、本発明は、具体的詳細がなくても実施可能である。更に、当然のことながら、図面に示された各種実施形態は説明的な表現であって、必ずしも正確な縮尺で描かれているわけではない。
記載されたシステム及び方法の更なる修正形態及び代替実施形態は、本明細書の観点から当業者には明らかであろう。したがって、記載されたシステム及び方法は、これらの例示的な構成によって限定されるものではないことは理解されるであろう。本明細書に図示され、記載されたシステム及び方法の形態は、例示的な実施形態と解釈されるべきであることは理解されるであろう。実装形態に様々な変更を施すことができる。したがって、本発明は、特定の実施形態を参照して本明細書に記載されるが、本発明の範囲から逸脱することなく、様々な修正及び変更を施すことができる。したがって、本明細書及び図は、限定的な意味ではなく例示的な意味で考慮されるべきであり、そのような修正は本発明の範囲内に含まれるものとする。更に、特定の実施形態に関して本明細書に記載される任意の利益、利点、又は課題に対する解決策は、特許請求の範囲の一部又は全部に重要な、必要な、又は必須の特徴又は要素として解釈されることを意図するものではない。

Claims (20)

  1. 抵抗変化型メモリ（ＲＥＲＡＭ）を形成する方法であって、
    第１の電極層を形成することと、
    メモリセル誘電体層を形成することと、
    第２の電極層を形成することであって、前記メモリセル誘電体層は、前記第１の電極層と前記第２の電極層との間に配置される、ことと、
    １つ以上のＲＥＲＡＭセルの１つ以上の金属－絶縁体－金属（ＭＩＭ）スタックを形成するために、前記第１の電極層、前記メモリセル誘電体層、及び前記第２の電極層をエッチングすることであって、当該エッチングは、少なくとも１つのプラズマエッチングチャンバ内で実施される、ことと、
    前記１つ以上のＭＩＭスタック及び周囲表面上に封止層を堆積させることであって、当該堆積は、前記少なくとも１つのプラズマエッチングチャンバ内で実施される、ことと、
    を含む、方法。
  2. 前記メモリセル誘電体層は、酸化ハフニウム（ＨｆＯ）、酸化ハフニウムジルコニウム（ＨｆＺｒＯ）、酸化タンタル（ＴａＯｘ）、酸化アルミニウム（ＡｌＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、又は酸化チタン（ＴｉＯｘ）、及びこれらの混合物からなる群から選択される金属酸化物を含む、請求項１に記載の方法。
  3. 前記封止層は、ケイ素（Ｓｉ）、窒化ケイ素（ＳｉＮ）、酸窒化物（ＯＮ）、又は酸窒化ケイ素（ＳｉＯＮ）を含む、請求項１に記載の方法。
  4. 前記封止層は有機材料を含む、請求項１に記載の方法。
  5. 前記堆積は、前記１つ以上のＭＩＭスタック及び前記周囲表面上に前記封止層を堆積させるために、前記少なくとも１つのプラズマエッチングチャンバに１種以上の前駆体を供給することを含む、請求項１に記載の方法。
  6. 前記１種以上のケイ素前駆体は、ケイ素含有ガスを含む、請求項５に記載の方法。
  7. 前記１種以上のケイ素前駆体は、四塩化ケイ素（ＳｉＣｌ４）及び四フッ化ケイ素（ＳｉＦ４）からなる群から選択される、請求項５に記載の方法。
  8. 前記１つ以上のＭＩＭスタック及び前記周囲表面の水平面から前記封止層を除去するためにスペーサエッチングプロセスを実施することを更に含む、請求項１に記載の方法。
  9. 前記スペーサエッチングは、前記第１の電極層、前記メモリセル誘電体層、及び前記第２の電極層のエッチング後に残った任意のエッチング副産物も除去する、請求項８に記載の方法。
  10. スペーサエッチングプロセスの前記実施は、前記１つ以上のＭＩＭスタック及び前記周囲表面の前記水平面から前記封止層を除去するために、前記少なくとも１つのプラズマエッチングチャンバ内で無酸素プラズマエッチング化学物質を使用することを含む、請求項８に記載の方法。
  11. 封止層の前記堆積は、前記ＭＩＭスタックの側壁上に前記封止層を残すことにより、前記１つ以上のＭＩＭスタック及び前記周囲表面の前記水平面から前記封止層を除去するときの、前記メモリセル誘電体層への酸素の侵入を阻止する、請求項８に記載の方法。
  12. 抵抗変化型メモリ（ＲＥＲＡＭ）を形成する方法であって、
    第１の電極層を形成することと、
    メモリセル誘電体層を形成することと、
    第２の電極層を形成することであって、前記メモリセル誘電体層は、前記第１の電極層と前記第２の電極層との間に配置される、ことと、
    １つ以上のＲＥＲＡＭセルの１つ以上の金属－絶縁体－金属（ＭＩＭ）スタックを形成するために、前記第１の電極層、前記メモリセル誘電体層、及び前記第２の電極層をエッチングすることであって、当該エッチングは、少なくとも１つのプラズマエッチングチャンバ内で実施される、ことと、
    前記１つ以上のＭＩＭスタック及び周囲表面上に封止層を堆積させることであって、当該堆積は、前記少なくとも１つのプラズマエッチングチャンバ内で実施される、ことと、
    前記１つ以上のＭＩＭスタック及び前記周囲表面の頂面から前記封止層を除去することであって、当該除去は、前記少なくとも１つのプラズマエッチングチャンバ内で実施される、ことと、
    を含む、方法。
  13. 前記メモリセル誘電体層は、酸化ハフニウム（ＨｆＯ）、酸化ハフニウムジルコニウム（ＨｆＺｒＯ）、酸化タンタル（ＴａＯｘ）、酸化アルミニウム（ＡｌＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、又は酸化チタン（ＴｉＯｘ）、及びこれらの混合物からなる群から選択される金属酸化物を含む、請求項１２に記載の方法。
  14. 前記封止層は、ケイ素（Ｓｉ）又は窒化ケイ素（ＳｉＮ）を含む、請求項１２に記載の方法。
  15. 前記封止層は、酸窒化物（ＯＮ）又は酸窒化ケイ素（ＳｉＯＮ）を含む、請求項１２に記載の方法。
  16. 前記堆積は、前記１つ以上のＭＩＭスタック及び前記周囲表面上に前記封止層を堆積させるために、前記少なくとも１つのプラズマエッチングチャンバに１種以上のケイ素前駆体を供給することを含む、請求項１２に記載の方法。
  17. 前記１種以上のケイ素前駆体は、ケイ素含有ガスを含む、請求項１６に記載の方法。
  18. 前記１種以上のケイ素前駆体は、四塩化ケイ素（ＳｉＣｌ４）及び四フッ化ケイ素（ＳｉＦ４）からなる群から選択される、請求項１６に記載の方法。
  19. 前記１種以上のケイ素前駆体は、四塩化ケイ素（ＳｉＣｌ４）を含む、請求項１６に記載の方法。
  20. 前記除去は、前記１つ以上のＭＩＭスタック及び前記周囲表面の前記頂面から前記封止層を除去するために、前記少なくとも１つのプラズマエッチングチャンバ内で無酸素プラズマエッチング化学物質を使用することを含む、請求項１２に記載の方法。
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US8860001B2 (en) * 2012-04-09 2014-10-14 Freescale Semiconductor, Inc. ReRAM device structure
US20180330945A1 (en) 2012-06-12 2018-11-15 Lam Research Corporation Remote plasma based deposition of silicon carbide films using silicon-containing and carbon-containing precursors
US9023699B2 (en) * 2012-12-20 2015-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive random access memory (RRAM) structure and method of making the RRAM structure
US8956939B2 (en) * 2013-04-29 2015-02-17 Asm Ip Holding B.V. Method of making a resistive random access memory device
US9847473B2 (en) 2015-04-16 2017-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. MRAM structure for process damage minimization
US9431603B1 (en) 2015-05-15 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM device
US9847481B2 (en) 2015-10-27 2017-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Metal landing on top electrode of RRAM
US9812505B2 (en) 2015-11-16 2017-11-07 Sandisk Technologies Llc Non-volatile memory device containing oxygen-scavenging material portions and method of making thereof
CN107665946A (zh) * 2016-07-29 2018-02-06 联华电子股份有限公司 半导体元件及其制造方法
US11489112B2 (en) 2017-09-28 2022-11-01 Intel Corporation Resistive random access memory device and methods of fabrication
WO2021206908A1 (en) * 2020-04-07 2021-10-14 Tokyo Electron Limited In-situ encapsulation of metal-insulator-metal (mim) stacks for resistive random access memory (reram) cells

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