JP2023512892A - 比較システム - Google Patents

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Abstract

本願の実施例は、少なくとも１つの比較回路を備える比較システムを提供し、比較回路は、電源信号及びグランド信号に接続され、互いに逆相である第１信号と第２信号に基づいて前記電源信号又は前記グランド信号を出力するように制御する共有モジュールと、前記共有モジュールに接続され、互いに逆相である第３信号と第４信号を受信し、前記第１信号と前記第３信号の排他的論理和である第１演算信号を出力するように構成される第１論理ユニットと、前記共有モジュールに接続され、前記第３信号と前記第４信号を受信し、前記第１信号と前記第３信号の否定排他的論理和である第２演算信号を出力するように構成される第２論理ユニットと、を備える。本願の実施例は、比較システムの演算速度の向上に寄与する。【選択図】図２

Description

（関連出願の相互参照）
本願は、出願番号が２０２１１００４９１２３．４であり、出願日が２０２１年０１月１４日である中国特許出願に基づいて提出され、該中国特許出願の優先権を主張し、該中国特許出願の全てが参照によって本願に組み込まれる。
本願の実施例は比較システムに関するが、それに限定されない。
半導体メモリは不揮発性メモリと揮発性メモリに分けられ得る。ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡＭと略称）は揮発性メモリとして、記録密度が高く、読み書き速度が速い等の利点を有し、様々な電子システムにおいて広く用いられている。
ＤＲＡＭの製造プロセスがますます進歩し、記録密度がますます高くなることに伴い、ＤＲＡＭ内の記憶データは、誤りが発生し得、ＤＲＡＭの性能に深刻な影響を及ぼすことがある。したがって、ＤＲＡＭでは通常、記憶データの誤りを検出又は修正するために誤り訂正符号（ＥＣＣ：Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ ｏｒ Ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｉｎｇ）技術を採用している。
本願の実施例は、少なくとも１つの比較回路を備える比較システムを提供する。前記比較回路は、電源信号及びグランド信号に接続され、互いに逆相である第１信号と第２信号に基づいて前記電源信号又は前記グランド信号を出力するように制御する共有モジュールと、前記共有モジュールに接続され、互いに逆相である第３信号と第４信号を受信し、前記第１信号と前記第３信号の排他的論理和である第１演算信号を出力するように構成される第１論理ユニットと、前記共有モジュールに接続され、前記第３信号と前記第４信号を受信し、前記第１信号と前記第３信号の否定排他的論理和である第２演算信号を出力するように構成される第２論理ユニットと、を備える。
本願の実施例で提供される比較システム内の比較回路の機能ブロック図である。 本願の実施例で提供される比較システム内の比較回路の回路構造模式図である。 本願の実施例で提供される比較システムの回路構造模式図である。 本願の実施例で提供される比較システムと記憶システムの模式図である。 本願の実施例で提供される複数データの分類模式図、及び第１チェックコード及び第２チェックコードとの関係模式図である。 バイト０に対応する第１チェックコードの拡大図を示す。 本願のいくつかの実施例で提供される比較システムの機能ブロック図である。 全てのバイトに対して第２符号化演算を行う原理図を模式的に示す。 本願の実施例で提供される記憶システムにおける復号モジュールの具体的な構成図である。 本願の実施例で提供される復号モジュールにおけるバイト５に対応する復号ユニットの拡大構成図である。
１つ又は複数の実施例についてはそれに対応する図面中の図によって例示的に説明するが、これらの例示的説明は実施例を限定するものではなく、図面において同じ参照用数字符号を付けた素子（要素）は類似的な素子であることを示し、特に断らない限り、図面中の図は比例を制限するものではない。
本願の実施例は比較システムを提供する。排他的論理和を実現するように構成される第１論理ユニットと、否定排他的論理和を実現するように構成される第２論理ユニットは、同一の共有モジュールを共有している。これは、回路面積の減少に寄与すると共に、第１論理ユニットと第２論理ユニットの面積を大きくし、第１論理ユニットと第２論理ユニットの駆動能力、排他的論理和演算及び否定排他的論理和演算の演算速度をさらに向上させることができ、記憶システムが誤り検出と誤り訂正を行う速度の向上に寄与する。
本願の実施例の目的、技術的解決手段及び利点をより明らかにするために、以下に図面を参照しながら本願の各実施例を詳細に説明する。ただし、本願の各実施例では、本願を読者（当業者）により明瞭に理解させるために多くの技術詳細を示したが、これらの技術詳細と下記の各実施例に基づく種々の変化と修正がなくても、本願が保護を主張する技術的解決手段を実現できることが当業者に理解される。
図１は本願の実施例で提供される比較システム内の比較回路の機能ブロック図であり、図２は本願の実施例で提供される比較システム内の比較回路の回路構造模式図であり、図３は本願の実施例で提供される比較システムの回路構造模式図である。
図１を参照し、本願の実施例において、比較システムは少なくとも１つの比較回路１を備え、該比較回路１は、電源信号Ｖｃｃ及びグランド信号Ｖｓｓに接続され、互いに逆相である第１信号Ｂと第２信号ＢＮに基づいて電源信号Ｖｃｃ又はグランド信号Ｖｓｓを出力するように制御する共有モジュール１０と、共有モジュール１０に接続され、互いに逆相である第３信号Ａと第４信号ＡＮを受信し、第１信号Ｂと第３信号Ａの排他的論理和である第１演算信号Ｙを出力するように構成される第１論理ユニット１１と、共有モジュール１０に接続され、第３信号Ａと第４信号ＡＮを受信し、第１信号Ｂと第３信号Ａの否定排他的論理和である第２演算信号ＹＮを出力するように構成されると第２論理ユニット１２と、を備える。
説明すべきこととして、共有モジュール１０と第１論理ユニット１１、第２論理ユニット１２との間の接続線はこれらの間の信号伝送関係を示すものであり、１つの信号線しかないわけではなく、信号線は１つであってもよいし、複数であってもよい。
以下において、図面を参照しながら本願の実施例で提供される比較システムを詳細に説明する。
本願の実施例において、図２を参照し、共有モジュール１０（図１を参照）は、電源信号Ｖｃｃに接続され、第１信号Ｂと第２信号ＢＮに基づいて電源信号Ｖｃｃを出力するように制御する第１共有ユニット２１と、グランド信号Ｖｓｓに接続され、第１信号Ｂと第２信号ＢＮに基づいてグランド信号Ｖｓｓを出力するように制御する第２共有ユニット２２と、を備える。第１論理ユニット１１（図１を参照）は第１共有ユニット２１と第２共有ユニット２２の間に接続され、第２論理ユニット１２（図１を参照）は第１共有ユニット２１と第２共有ユニット２２の間に接続される。
本願の実施例において、図２を参照し、第１共有ユニット２１は、ゲートが第１信号Ｂを受信し、ソースが電源信号Ｖｃｃに接続される第０ＰＭＯＳトランジスタＭＰ０と、ゲートが第２信号ＢＮを受信し、ソースが電源信号Ｖｃｃに接続される第７ＰＭＯＳトランジスタＭＰ７と、を備える。第１信号Ｂがハイレベルで、第２信号ＢＮがローレベルである場合、第０ＰＭＯＳトランジスタＭＰ０が遮断され且つ第７ＰＭＯＳトランジスタＭＰ７が導通され、第１信号Ｂがローレベルで、第２信号ＢＮがハイレベルである場合、第０ＰＭＯＳトランジスタＭＰ０が導通され且つ第７ＰＭＯＳトランジスタＭＰ７が遮断される。
第２共有ユニット２２は、ゲートが第１信号Ｂを受信し、ソースがグランド信号Ｖｓｓに接続される第０ＮＭＯＳトランジスタＭＮ０と、ゲートが第２信号ＢＮを受信し、ソースがグランド信号Ｖｓｓに接続される第７ＮＭＯＳトランジスタＭＮ７と、を備える。第１信号Ｂがハイレベルで、第２信号ＢＮがローレベルである場合、第０ＮＭＯＳトランジスタＭＮ０が導通され且つ第７ＮＭＯＳトランジスタＭＮ７が遮断され、第１信号Ｂがローレベルで、第２信号ＢＮがハイレベルである場合、第０ＮＭＯＳトランジスタＭＮ０が遮断され且つ第７ＮＭＯＳトランジスタＭＮ７が導通される。
本願の実施例において、第１論理ユニット１１は、ゲートが第４信号ＡＮを受信し、ソースが第０ＰＭＯＳトランジスタＭＰ０のドレインに接続される第１ＰＭＯＳトランジスタＭＰ１と、ゲートが第３信号Ａを受信し、ドレインが第１ＰＭＯＳトランジスタＭＰ１のドレインに接続され、ソースが第０ＮＭＯＳトランジスタＭＮ０のドレインに接続される第１ＮＭＯＳトランジスタＭＮ１と、ゲートが第３信号Ａを受信し、ソースが第７ＰＭＯＳトランジスタＭＰ７のドレインに接続される第４ＰＭＯＳトランジスタＭＰ４と、ゲートが第４信号ＡＮを受信し、ドレインが第４ＰＭＯＳトランジスタＭＰ４のドレインに接続され、ソースが第７ＮＭＯＳトランジスタＭＮ７のドレインに接続される第４ＮＭＯＳトランジスタＭＮ４と、を備える。
第２論理ユニット１２は、ゲートが第３信号Ａを受信し、ソースが第０ＰＭＯＳトランジスタＭＰ０のドレインに接続される第２ＰＭＯＳトランジスタＭＰ２と、ゲートが第４信号ＡＮを受信し、ドレインが第２ＰＭＯＳトランジスタＭＰ２のドレインに接続され、ソースが第０ＮＭＯＳトランジスタＭＮ０のドレインに接続される第２ＮＭＯＳトランジスタＭＮ２と、ゲートが第４信号ＡＮを受信し、ソースが第７ＰＭＯＳトランジスタＭＰ７のドレインに接続される第５ＰＭＯＳトランジスタＭＰ５と、ゲートが第３信号Ａを受信し、ドレインが第５ＰＭＯＳトランジスタＭＰ５のドレインに接続され、ソースが第７ＮＭＯＳトランジスタＭＮ７のドレインに接続される第５ＮＭＯＳトランジスタＭＮ５と、を備える。
また、第１ＰＭＯＳトランジスタＭＰ１のドレインが第４ＰＭＯＳトランジスタＭＰ４のドレインに接続され、第１演算信号Ｙを出力し、第２ＰＭＯＳトランジスタＭＰ２のドレインが第５ＰＭＯＳトランジスタＭＰ５のドレインに接続され、第２演算信号ＹＮを出力する。
また、図３に示すように、比較システムは複数の比較回路１を含んでもよく、一部の比較回路１の出力は別の比較回路１の入力としてもよい。該比較システムは記憶システムに適用することが可能であり、例えば、記憶システムに対する誤り訂正符号化の技術に適用することが可能である。
本願の実施例で提供される比較システムにおいて、排他的論理和論理を実現するように構成される第１論理ユニット１１と否定排他的論理和論理を実現するように構成される第２論理ユニット１２は、同一の共有モジュール１０に接続されており、したがって、共有モジュール１０の回路構造の占める面積を減少させることができ、さらに、第１論理ユニット１１及び第２論理ユニット１２に対応する回路面積を大きくして、第１論理ユニット１１及び第２論理ユニット１２の駆動能力を高めることで、比較システムが否定排他的論理和演算及び排他的論理和演算を行う演算速度を高めることができる。
本願のいくつかの実施例において、前述の実施例とほぼ同じである比較システムをさらに提供し、該比較システムが記憶システムにも適用することが可能である点で相違している。以下において、図面を参照しながら該比較システムを詳細に説明する。説明すべきことは、上記実施例と同一又は相当する部分は、前述した実施例の詳細な説明を参照すればよく、以下では詳しく述べない。
図４は、本願の実施例で提供される比較システムと記憶システムの模式図である。
本願のいくつかの実施例において、比較システム２０は、共有モジュール、第１論理ユニット及び第２論理ユニットを備える少なくとも１つの比較回路を備える。比較回路の具体的な構造についての説明は、前述した実施例の詳細な説明を参照すればよい。
本願の実施例において、図４に示すように、比較システム２０は、読み書き動作中において複数のデータを書き込み又は読み取る記憶システム１０１に適用され、複数のデータはＭバイトに分割され、各バイトはＮ個のデータを有し、ＭとＮはいずれも正の自然数である。
比較システム２０は、複数のデータを受信し、各データが第１信号又は第３信号として使用され、各バイト内のいくつかのデータに基づいて第１符号化演算を行ってＸ個の第１チェックコードを生成し、同一の第１チェックコードに対応するいくつかのデータは異なるバイトにおけるビットが同じであり、いくつかのバイト内の全てのデータに基づいて第２符号化演算を行ってＹ個の第２チェックコードを生成するように構成され、Ｘ個の第１チェックコードは各バイト内のＮ個のデータに対して誤り検出及び／又は誤り訂正するためのものであり、Ｙ個の第２チェックコードはＭバイトに対して誤り検出及び／又は誤り訂正するためのものであり、ＸとＹはいずれも正の自然数である。
本願の実施例において、記憶システム１０１はＤＲＡＭであってもよく、例えばＤＤＲ４、ＬＰＤＤＲ４、ＤＤＲ５又はＬＰＤＤＲ５であってもよい。記憶システム１０１は他のタイプの記憶システムであってもよく、例えばＮＡＮＤ、ＮＯＲ、ＦｅＲＡＭ、ＰｃＲＡＭ等の不揮発性メモリであってもよい。該記憶システム１０１では、データが異なるバイトに分割され、第１チェックコードが各バイト内のＮ個のデータに対して誤り検出及び／又は誤り訂正するためのものであり、第２チェックコードがＭバイトに対して誤り検出及び／又は誤り訂正するためのものであり、このような誤り検出及び誤り訂正による符号化方式はＥＣＣを実現することができるだけでなく、より少ないハードウェア回路でＥＣＣを実現することもでき、記憶システムの消費電力低減及びＥＣＣの速度と結果の最適化に寄与する。
注意すべきこととして、本願の実施例で記載された第１チェックコードは各バイト内のＮ個のデータに対して誤り検出及び／又は誤り訂正するためのものであり、第２チェックコードはＭバイトに対して誤り検出及び／又は誤り訂正するためのものである。理解すべきこととして、全ての第１チェックコード及び第２チェックコードは共にＭバイトの全てのデータに対して誤り検出及び／又は誤り訂正を行うために用いられ、第２チェックコードは誤ったデータがＭバイトのうちのどのバイトにあるかを特定するために用いられ、第１チェックコードは誤ったデータが該バイトにおけるどのビットにあるかを特定するために用いられる。
通常、バイトはデータ処理の基本単位である。情報がバイト単位で記憶及び解釈され、１バイトが８個の二進ビットからなるとの規定があり、即ち、１バイトが８ビットに等しく、８ビットのうちの各ビットは対応するビットを有し、即ち１Ｂｙｔｅ＝８ｂｉｔである。これを基に、本願の実施例において、Ｎは８であり、それによって、各バイトにおけるビットを最大化し、比較システム２０に必要な回路の利用率の向上に寄与する。理解可能なこととして、他の実施例において、Ｎは他の適切な正整数としてもよい。
記憶システム１０１が１回の読み書き動作で伝送するデータが１２８ビット（即ち１２８ ｂｉｔｓ）であることを例にすると、Ｍは１６、Ｎは８となる。説明すべきことは、他の実施例において、記憶システムが読み書き動作中において伝送するデータのビット数に応じて、Ｍは他の適切な正整数としてもよく、Ｍ＊Ｎが読み書き動作中において伝送されるデータのビット数に等しくなればよい。
図５は本願の実施例で提供される複数データの分類模式図、及び第１チェックコード及び第２チェックコードとの間の関係模式図である。Ｎ個のデータの各々のビットは異なる。本願の実施例において、図５に示すように、各バイトについて、Ｎ個のデータは自然数で増加するように第０から第７のビットを有する。全てのバイトについて、Ｍバイトは第０から自然数で第１５に増加する１６バイトに分割される。また、異なるバイトについて、バイト内に有するＮ個のデータはいずれも第０から第７に増加する８ビットを有する。
説明すべきこととして、位置の制限により、図５において実際に同一行であるはずのテーブルは３つのテーブルに分解されるが、実際には１つの完全なテーブルである。図示の便宜上、図６はバイト０に対応する第１チェックコードの拡大図を模式的に示す。
図７は本願の実施例で提供される比較システムの機能ブロック図である。図７に示すように、比較システム２０（図４を参照）は、複数の前記比較回路からなる第１比較モジュール１０２を備え、第１比較モジュール１０２は、記憶システム１０１（図４を参照）の書き込み動作の間で、複数のデータを受信して比較処理を行い、Ｘ個の第１チェックコード及びＹ個の第２チェックコードを生成するように構成される。
第１比較モジュール１０２は複数の比較回路を備えるため、複数のデータのうちのいくつかのデータに対して否定排他的論理和演算又は排他的論理和演算を行って、第１チェックコード及び第２チェックコードを生成することができる。
本願の実施例において、図７に示すように、第１比較モジュール１０２は、複数の第１比較ユニット１１２と複数の第２比較ユニット１２２とを備え、各第１比較ユニット１１２は、記憶システム１０１の書き込み動作の間で、各バイト内のいくつかのデータを受信して比較処理を行い、１つの第１チェックコードを出力するように構成され、各第１比較ユニット１１２はバイトにおける異なるビットで組み合わせたいくつかのデータを対応的に受信し、各第２比較ユニット１２２は、記憶システム１０１の書き込み動作の間で、いくつかのバイト内の全てのデータを受信して比較処理を行い、１つの第２チェックコードを出力するように構成され、各第２比較ユニット１２２は異なるバイトで組み合わせた全てのデータを対応的に受信する。
第１比較ユニット１１２はいくつかの前記比較回路からなり、第２比較ユニット１２２はいくつかの前記比較回路からなる。以下において、第１比較ユニット１１２及び第２比較ユニット１２２を詳細に説明する。
２Ｘ≧Ｎであり、且つ各第１チェックコードは全てのバイト内のいくつかのデータで第１符号化演算を行うことで得られ、且つ各第１チェックコードに対応するいくつかのデータはバイトにおける異なるビット組み合わせに対応する。つまり、各第１チェックコードは、各バイト内の複数ビットのデータを選択して第１符号化演算を行うことで得られ、且つ同一の第１チェックコードについて、全てのバイトにおいて選択されたビット組み合わせは同じであり、異なる第１チェックコードについて、Ｎ個のデータにおいて選択されたビット組み合わせは異なる。
本願の実施例において、異なる第１チェックコードは全てのバイト内の異なる的データに基づいて第１符号化演算を行うことで得られ、それによって、異なる第１チェックコードについて、第１チェックコードの結果に影響するビットは異なる。また、２Ｘ≧Ｎのため、各ビットが第１符号化演算に選択されることで得られた第１チェックコードは完全に同じでないようになり、それによって、分析によってどのビットに対応するデータが誤ったかを取得することができる。第１符号化演算は第１比較ユニット１１２により行われ、即ち、第１比較ユニット１１２が排他的論理和演算又は否定排他的論理和演算を行う。
本願の実施例において、Ｍは１６、Ｎは８、Ｘは３である。第１比較ユニット１１２の数は３であり、第２比較ユニット１２２の数は５である。Ｘは３であれば、異なるビットのデータの誤りがいずれも摘出可能である要件を満たすとともに、第１比較ユニット１１２のハードウェア回路の複雑性を低下させることができる。
本願のいくつかの実施例において、３つの第１チェックコードはビットの低い順で第０ビットの第１チェックコード、第１ビットの第１チェックコード及び第２ビットの第１チェックコードを含み、Ｎ個のデータは第０から自然数で第Ｎ－１に増加するビットを有する。例を挙げれば、第０ビットはいずれの第１チェックコードに対応する第１符号化演算にも関与せず、第１ビットは第０ビットの第１チェックコードに対応する第１符号化演算に関与し、第２ビットは第１ビットの第１チェックコードに対応する第１符号化演算に関与し、第３ビットは第０ビット及び第１ビットの第１チェックコードに対応する第１符号化演算に関与し、第４ビットは第２ビットの第１チェックコードに対応する第１符号化演算に関与し、第５ビットは、第０ビット及び第２ビットの第１チェックコードに対応する第１符号化演算に関与し、第６ビットは、第１及び第２ビットの第１チェックコードに対応する第１符号化演算に関与し、第７ビットは、第０、第１及び第２ビットの第１チェックコードに対応する第１符号化演算に関与する。理解すべきこととして、当業者であれば必要に応じて第１チェックコードの数、及び他の符号化演算関係を設定するこができ、各ビットが第１符号化演算に選択されることで得られた第１チェックコードは完全に同じでないことを満たせばよい。
第１符号化演算は排他的論理和であることを例にすると、３つの第１比較ユニット１１２はそれぞれ以下のように構成される。１つの第１比較ユニット１１２は、全てのバイト内の第１、第３、第５及び第７ビットのデータに対して排他的論理和演算を行い、最下位ビットにある第１チェックコードを生成するように構成される。別の第１比較ユニット１１２は、全てのバイト内の第４、第５、第６及び第７ビットのデータに対して排他的論理和演算を行い、最上位ビットにある第１チェックコードを生成するように構成される。さらに別の第１比較ユニット１１２は、全てのバイト内の第２、第３、第６及び第７ビットのデータに対して排他的論理和演算を行い、中位ビットにある第１チェックコードを生成するように構成される。
説明すべきこととして、他の実施例において、第１符号化演算は否定排他的論理和であってもよく、それに応じて、１つの第１比較ユニットは、全てのバイト内の第１、第３、第５及び第７ビットのデータに対して否定排他的論理和演算を行い、１つの第１チェックコードを生成するように構成され、別の第１比較ユニットは、全てのバイト内の第４、第５、第６及び第７ビットのデータに対して否定排他的論理和演算を行い、別の第１チェックコードを生成するように構成され、さらに別の第１比較ユニットは、全てのバイト内の第２、第３、第６及び第７ビットのデータに対して否定排他的論理和演算を行い、さらに別の第１チェックコードを生成するように構成される。
各第２比較ユニット１２２は、１つの第２チェックコードを生成するように構成され、Ｙ個の第２チェックコードはＹビットの第２二進数を構成する。２Ｙ≧Ｍであり、且つ各第２チェックコードはいくつかのバイトで第２符号化演算を行うことで得られる。本願の実施例において、第２符号化演算は、第２比較ユニット１２２によって実現され、否定排他的論理和演算又は排他的論理和演算であってもよい。
２Ｙ≧Ｍのため、各バイトが第２符号化演算に関与することで得られた第２チェックコードは完全に同じではない。本願の実施例において、異なる第２チェックコードは、いくつかの異なるバイトに基づいて第２符号化演算を行うことで得られ、それによって、異なる第２チェックコードについて、第２チェックコードの結果に影響するバイトが異なるようになり、さらに、どのバイト内のデータが誤ったかを総合的に分析して取得することができる。さらにバイトにおけるどのビットが誤ったかに基づき、最終的に、どのバイト内のどのビットのデータが誤ったかを判定する。注意すべきこととしては、ここで記載された第２チェックコードの結果に影響することは、特定のバイト内のデータが誤ったら、改めて第２符号化演算を行って得られる該特定の第２チェックコードは、データが誤る前に形成された該第２チェックコードと異なるという意味である。本願の実施例において、Ｙは５であり、異なるバイトのデータの誤りがいずれも摘出可能であることを満たすとともに、第２比較ユニット１２２のハードウェア回路の複雑性を低下させることができる。
本願の実施例において、Ｍバイトは自然数で増加するように第０から第１５のバイトに分割され、Ｙ個の第２チェックコードは自然数で増加するように第３から第７の第２チェックコードに分割され、５つの第２チェックコードの取得方法はそれぞれ以下のとおりである。
第３の第２チェックコード（図５中のｐ１３に対応する）は、第０、第２、第３、第４、第５、第６及び第８のバイトの全てのデータの排他的論理和又は否定排他的論理和であり、第４の第２チェックコード（図５中のｐ１４に対応する）は、第０、第１、第４、第５、第７、第９、第１０及び第１２のバイトの全てのデータの排他的論理和又は否定排他的論理和であり、第５の第２チェックコード（図５中のｐ１５に対応する）は、第１、第２、第４、第６、第９、第１１、第１３及び第１４个バイトの全てのデータの排他的論理和又は否定排他的論理和であり、第６の第２チェックコード（図５中のｐ１６に対応する）は、第３、第５、第６、第７、第１０、第１１、第１４及び第１５のバイトの全てのデータの排他的論理和又は否定排他的論理和であり、第７の第２チェックコード（図５中のｐ１７に対応する）は、第８、第９、第１０、第１１、第１２、第１３及び第１５のバイトの全てのデータの排他的論理和又は否定排他的論理和である。
説明すべきこととして、各第２チェックコードはいずれも排他的論理和演算によって得られるか、又は各第２チェックコードはいずれも否定排他的論理和演算によって得られる。
それに応じて、第２比較ユニット１２２に対応する回路は以下のように設計される。
バイト０及びバイト４の排他的論理和結果に対して排他的論理和を行い、結果０＿４を得、バイト２及びバイト６の結果に対して排他的論理和を行い、結果２＿６を得、バイト３及びバイト５の結果に対して排他的論理和を行い、結果３＿５を得、バイト１及びバイト５の結果に対して排他的論理和を行い、結果１＿５を得、バイト１及びバイト４の結果に対して排他的論理和を行い、結果１＿４を得る。
図８に示すように、図８は全てのバイトに対して第２符号化演算を行う原理図を模式的に示し、図から明らかなように、バイト０から７に比べ、同様な回路セットを使用してバイト８からバイト１５の演算を完了でき、即ち、入力のみを変えて、バイト８からバイト１５に対して同様な演算を行い、結果９＿１３、結果１０＿１２、結果１１＿１５、結果１０＿１４、結果１１＿１４を得ることができる。また、同様な回路を使用可能なこれらの演算に加えて、バイト６及びバイト７に対して排他的論理和を行い、結果６＿７を得、バイト７及びバイト９の結果に対して排他的論理和を行い、結果７＿９を得る必要もある。
ｐｃ３からｐｃ７の演算式要求に応じて排他的論理和を行う。例えば、演算式ｐｃ３によって、結果０＿４、結果２＿６、結果３＿５及びバイト８の排他的論理和結果に対して排他的論理和を行い、第２チェックコードｐ１３を得（図５を参照）、演算式ｐｃ４によって、結果０＿４、結果１＿５、結果７＿９及び結果１０＿１２に対して排他的論理和を行い、第２チェックコードｐ１４を得る（図５を参照）。第２チェックコードｐ１５、ｐ１６及びｐ１７（図５を参照）の取得方法については、具体的に説明しない。理解可能なこととして、結果０＿４、結果２＿６等はいずれも繰り返し使用可能であり、それによって回路資源が節約される。
また、本願の実施例において、第２比較ユニット１２２はさらに、各バイトが第２符号化演算に関与する回数がａであり、ａが（Ｙ－１）／２≦ａ≦（Ｙ＋１）／２を満たし、且つａが正整数であるように構成されてもよい。このような設定によって、後続の復号段階に必要な復号回路において、回路の配線及び面積が減少可能になり、且つ復号速度の向上に寄与する。
以下において、図５及び図６を参照しながら第１チェックコードの生成原理を説明する。
図５及び図６に示すように、「×」は、現在、この行の符号化演算に関与していることを表し、即ち、否定排他的論理和又は排他的論理和を行うことを表し、且つ１２８ビットのデータが第０から第１５の計１６バイトに分割され、各バイトは８ビットを有する。ｐ１０、ｐ１１及びｐ１２は３つの第１チェックコードを表し、ｐ１３、ｐ１４、ｐ１５、ｐ１６及びｐ１７は５つの第２チェックコードを表し、ｐｃ０からｐｃ７は符号化演算時にｐ１０からｐ１７に対応して採用される８つの演算式を表す。各行において、「×」を付けられた全ての箇所はこの列に対応するデータがこの演算式内で排他的論理和又は否定排他的論理和に関与する必要があることを表す。第１チェックコード及び第２チェックコードはｐｂに対応する。
符号化段階の第１符号化演算又は第２符号化演算時、ｐｃ０からｐｃ７の８つの演算式により第１符号化演算又は第２符号化演算を行い、演算の結果はそれぞれｐ１０からｐ１７に保存され、且つｐ１０からｐ１７は第１符号化演算又は第２符号化演算に関与しない。復号段階で、各行に対応する演算式は変更せず、且つ記憶されたｐ１０からｐ１７は演算に関与する必要があるため、図５のテーブルにおけるｐ１０からｐ１７はそれに応じて「×」が付けられ、この点については、後述で詳細に説明する。
本願の実施例において、符号化段階では、各バイトについて、このバイト内の第１、３、５、７ビットのデータに対して排他的論理和又は否定排他的論理和を行い、さらに１６バイトの全ての排他的論理和結果又は否定排他的論理和結果に対して排他的論理和又は否定排他的論理和を行い、即ちｐｃ０の演算式を採用し、演算の結果をｐ１０に与える。各バイトについて、このバイト内の第２、３、６、７ビットのデータに対して排他的論理和又は否定排他的論理和を行い、さらに１６バイトの全ての排他的論理和結果又は否定排他的論理和結果に対して排他的論理和又は否定排他的論理和を行い、ｐｃ１演算式を採用し、演算の結果をｐ１１に与える。各バイトについて、このバイト内の第４、５、６、７ビットのデータに対して排他的論理和又は否定排他的論理和を行い、さらに１６バイトの全ての排他的論理和結果又は否定排他的論理和結果に対して排他的論理和又は否定排他的論理和を行い、即ちｐｃ２演算式を採用して、演算の結果をｐ１２に与える。
ｐ１０、ｐ１１及びｐ１２は第１二進数を構成し、且つｐ１０が最下位ビットでｐ１２が最上位ビットである。記憶システム１０１（図４を参照）の複数のデータのうち１ビットのデータのみが誤った場合、以下のことが明らかである。
第０ビットのデータが誤ったら、第０ビットがｐｃ０、ｐｃ３及びｐｃ３の３つの演算式に関与していないため、第１チェックコードｐ１０、ｐ１１及びｐ１２はいずれも影響されていない。
第１ビットのデータが誤ったら、第１ビットがｐｃ１及びｐｃ２の２つの演算式に関与せずｐｃ０の演算式に関与しているため、第１チェックコードｐ１０は影響され、第１チェックコードｐ１１及びｐ１２は影響されていない。
第２ビットのデータが誤ったら、第２ビットがｐｃ１の演算式に関与しているため、第１チェックコードｐ１０及びｐ１２は影響されず、第１チェックコードｐ１１は影響されている。
第３ビットのデータが誤ったら、第３ビットがｐｃ０及びｐｃ１の２つの演算式に関与しているため、第１チェックコードｐ１０及びｐ１１はいずれも影響され、第１チェックコードｐ１２は影響されていない。
以降同様、第７ビットのデータが誤ったら、第７ビットがｐｃ０、ｐｃ１及びｐｃ２の３つの演算式に関与しているため、第１チェックコードｐ１０、ｐ１１及びｐ１２はいずれも影響されている。
注意すべきこととして、ここでいう特定のデータが誤ったら特定の第１チェックコードが影響されることは、特定のデータが誤ったら、改めて第１符号化演算を行って得られる該特定の第１チェックコードは、データが誤った前に形成された該第１チェックコードと異なるという意味である。
理解可能なこととして、各演算式について、異なるバイトにおいて第１符号化演算に関与するビットは同じであるため、第１チェックコードによってどのビットのデータが誤ったかを取得することができるが、どのバイト内の対応するビットのデータが誤ったかを検出できない。したがって、さらに第２チェックコードによってどのバイト内の対応するビットのデータが誤ったかを取得する必要がある。
上記分析から明らかなように、第１チェックコードの取得及び第２チェックコードの取得には、いずれも否定排他的論理和演算又は排他的論理和演算が用いられ、したがって、本願の実施例による比較システムは、第１チェックコード及び第２チェックコードを取得するように記憶システムに適用することが可能である。
また、本願の実施例において、比較システム２０は、複数の比較回路からなる第２比較モジュール２０２（図７を参照）を含んでもよく、記憶システム１０１の読み取り動作の間で、複数のデータ、Ｘ個の第１チェックコード及びＹ個の第２チェックコードを受信するように構成され、第１チェックコード、第２チェックコード又はデータは第１信号又は第３信号として使用される。第２比較モジュール２０２は、各バイト内のいくつかのデータ及びＸ個の第１チェックコードに対して第３符号化演算を行って、それぞれ１つの第１チェックコードに対応するＸ個の第１演算コードを生成し、いくつかのバイト内の全てのデータ及びＹ個の第２チェックコードに対して第４符号化演算を行って、それぞれ１つの第２チェックコードに対応するＹ個の第２演算コードを生成するように構成され、第３符号化演算は否定排他的論理和又は排他的論理和であり、第４符号化演算は否定排他的論理和又は排他的論理和である。
本願の実施例において、第３符号化演算及び第１符号化演算は演算に関与するデータのビットが同じであり、第３符号化演算において第１チェックコードも演算に関与する点で相違しており、第４符号化演算及び第２符号化演算は演算に関与するバイトが同じであり、第４符号化演算において第２チェックコードも演算に関与する点で相違している。
一般的には、復号段階は、読み取り動作時のデータ読み取りプロセスに行われる。本願の実施例において、図５及び第１チェックコード及び第２チェックコードの生成原理についての上記説明によれば、復号段階での符号化演算は、前述の符号化段階の符号化演算の基に、それぞれ第１チェックコードｐ１０、ｐ１１又はｐ１２に対して排他的論理和を行い、それに応じて第１演算コードｐ２０、ｐ２１又はｐ２２を得る必要がある。即ち、第１演算コードｐ２０について、ｐｃ０の演算式を用いて、受信された各バイト内の異なるビットのデータ、及び第１チェックコードｐ１０に対して第３符号化演算を行い、第１演算コードｐ２０を得、ｐｃ１演算式を用いて、受信された各バイト内の異なるビットのデータ、及び第１チェックコードｐ１１に対して第３符号化演算を行い、第１演算コードｐ２１を得、ｐｃ２演算式を用いて、受信された各バイト内の異なるビットのデータ、及び第１チェックコードｐ１２に対して第３符号化演算を行い、第１演算コードｐ２２を得る。第１演算コード及び第２演算コードは図５においてＰＢに対応する。
同様に、第２チェックコード及び第２演算コードについて、復号段階での符号化演算は、前述の符号化段階の符号化演算の基に、それぞれ第２チェックコードｐ１３、ｐ１４、ｐ１５、ｐ１６又はｐ１７に対して排他的論理和を行う必要があり、対応的に、第２演算コードｐ２３、ｐ２４、ｐ２５、ｐ２６又はｐ２７を得る。
ｐ２０、ｐ２１及びｐ２２は第２二進数を構成し、且つｐ２０が最下位ビットでｐ２２が最上位ビットである。メモリの複数のデータのうち１ビットのデータのみが誤った場合、第３符号化演算が排他的論理和であれば（他の実施例では否定排他的論理和であってもよい）、以下のことが明らかである。
第０ビットのデータが誤ったら、第０ビットがｐｃ０、ｐｃ１及びｐｃ２の３つの演算式に関与していないため、第１演算コードｐ２０、ｐ２１及びｐ２２はいずれも０であり、第０ビットのデータが誤ったことを検出するように、第２二進数は０００であり、対応する十進数は０となる。
第１ビットのデータが誤ったら、第１ビットがｐｃ１及びｐｃ２の２つの演算式に関与せず、ｐｃ０の演算式に関与しているため、第１演算コードｐ２０は１であり、第１演算コードｐ２１及びｐ２２は０であり、第１ビットのデータが誤ったことを検出するように、第２二進数は００１であり、対応する十進数は１となる。
第２ビットのデータが誤ったら、第２ビットがｐｃ１の演算式に関与しているため、第１演算コードｐ２０は０であり、第１演算コードｐ２１は１であり、ｐ１２は０であり、第２ビットのデータが誤ったことを検出するように、第２二進数は０１０であり、対応する十進数は２となる。
第３ビットのデータが誤ったら、第３ビットがｐｃ０及びｐｃ１の２つの演算式に関与しているため、第１演算コードｐ２０及びｐ２１はいずれも１であり、ｐ１２は０であり、第３ビットのデータが誤ったことを検出するように、第２二進数は０１１であり、対応する十進数は３となる。
以降同様、第７ビットのデータが誤ったら、第７ビットがｐｃ０、ｐｃ１及びｐｃ２の３つの演算式に関与しているため、第１演算コードｐ２０、ｐ２１及びｐ２２はいずれも１であり、第７ビットのデータが誤ったことを検出するように、第２二進数は１１１であり、対応する十進数は７となる。
図７を参照し、上記第１演算式及び第２演算式の取得原理から分かるように、第２比較モジュール２０２は、１つ以上の第３比較ユニット２１２と、１つ以上の第４比較ユニット２２２と、１つ以上の第５比較ユニット２３２と、１つ以上の第６比較ユニット２４２とを備える。
第３比較ユニット２１２は前記少なくとも１つの比較回路を備え、各第３比較ユニットは、記憶システムの読み取り動作の間で、各バイト内のいくつかのデータを受信して比較処理を行い、１つの第１更新チェックコードを出力するように構成され、各第３比較ユニット２１２はバイトにおける異なるビットで組み合わせたいくつかのデータを対応的に受信する。
第４比較ユニット２２２は前記少なくとも１つの比較回路を備え、各第４比較ユニット２２２は、記憶システムの読み取り動作の間で、いくつかのバイト内の全てのデータを受信して比較処理を行い、１つの第２更新チェックコードを出力するように構成され、各第４比較ユニット２２２は異なるバイトで組み合わせた全てのデータを対応的に受信する。
第５比較ユニット２３２は、前記少なくとも１つの比較回路を備え、各第１チェックコードと１つの第１更新チェックコードは、１つの第５比較ユニット２３２に対応する第１信号と第３信号として使用され、各第５比較ユニット２３２は、１つの第１演算コードを出力する。
第６比較ユニット２４２は、前記少なくとも１つの比較回路を備え、各第２チェックコードと第２更新チェックコードは、１つの第６比較ユニット２４２に対応する第１信号と第３信号として使用され、各第６比較ユニット２４２は１つの第２演算コードを出力する。
本願の実施例において、第３比較ユニット２１２の数は第１比較ユニット１１２の数相同と同じであってもよく、第４比較ユニット２２２の数は第２比較ユニット１２２の数と同じであってもよい。理解可能なこととして、本願の実施例において、第３比較ユニット２１２と前記第１比較ユニット１１２は比較回路を共有してもよく、第４比較ユニット２２２と前記第２比較ユニット１２２は比較回路を共有してもよい。
本願の実施例において、図７及び図９によれば、記憶システム２０は、Ｘ個の第１演算コード及びＹ個の第２演算コードを受信し、誤ったデータ位置を特定するように構成される復号モジュール２０３をさらに備えてもよい。本願の実施例において、Ｘ個の第１演算コードは誤ったビットを特定するために用いられ、Ｙ個の第２演算コードは誤ったバイトを特定するために用いられる。第１演算コード及び第２演算コードは誤ったデータを特定するために用いられる具体的な原理及び説明については、第１チェックコード及び第２チェックコードについての前記関連説明を参照すればよく、ここでは詳しく述べない。
図９は本願の実施例で提供される記憶システムにおける復号モジュールの具体的な構成図である。図９を参照し、復号モジュール２０３は、個々が１バイトに対応するＭ個の復号ユニット３１であって、Ｘ個の第１演算コード及びＹ個の第２演算コードを復号処理し、バイト内に誤ったデータがあるか否かを取得し、誤ったデータのビットを特定するように構成される復号ユニット３１を備える。図９ではｐ２０、ｐ２１及びｐ２２で第１演算コードを示し、ｐ２３、ｐ２４、ｐ２５、ｐ２６及びｐ２７で第２演算コードを示す。本願の実施例において、各復号ユニット３１は該バイトに対応するＸ個の第１演算コード及びＹ個の第２演算コードを復号処理する。
つまり、復号ユニット３１の数はバイトの数と同じである。
図１０は本願の実施例で提供される復号モジュールにおけるバイト５に対応する復号ユニットの拡大構成図である。
図１０を参照し、本願の実施例において、復号ユニット３１（図９を参照）は、Ｘ個の第１演算コードを受信し、Ｎ個の第１復号信号を出力するように構成されるデコーダ３０１であって、各第１復号信号はＮ個のデータの１ビットに対応するデコーダと、少なくとも２つの選択された演算コードを受信し、論理積演算を行うように構成される第１アンドゲートユニット３０２であって、選択された演算コードは、Ｙ個の第２チェックコードのうち、対応するバイトに対応する第２チェックコードに対して符号化演算を行った後に得られた第２演算コードである第１アンドゲートユニットと、少なくとも２つの未選択演算コードを受信し、否定論理和演算を行うように構成されるノアゲートユニット３０３であって、未選択演算コードは、Ｙ個の第２演算コードのうち、選択された演算コードを除いた第２演算コードであるノアゲートユニットと、それぞれの入力端が第１アンドゲートユニット３０２の出力端、ノアゲートユニット３０３の出力端及び１つの第１復号信号に接続されるＮ個の第２アンドゲートユニット３０４であって、その出力に基づき、誤ったデータ位置が取得される第２アンドゲートユニットと、を備える。説明すべきことは、ここでいう対応するバイトに対応する第２チェックコードとは、バイトが選択されて第２符号化演算に関与することで形成された第２チェックコードという意味である点であり、例えば、図５から分かるように、第０バイトに対応する第２チェックコードはｐ１３及びｐ１４である。
説明すべきこととして、図１０は１つの第１復号信号と１つの第２アンドゲートユニット３０４の接続関係のみを示す。
本願の実施例において、デコーダ３０１は３‐８デコーダであり、３つの入力端が３つの第１演算コードをそれぞれ受信し、８つの出力端が８つの第１復号信号を出力し、且つ各第１復号信号が同一のバイト内の８ビットのデータの状況をそれぞれ表す。
本願の実施例において、第１演算コードｐ２０、ｐ２１及びｐ２２は０又は１であり、且つ出力端は０から７で示される。第０ビットが誤って、第０ビットが第１演算コードの符号化演算に関与していない場合、ｐ２０、ｐ２１及びｐ２２はいずれも０であり、それに応じて「０」の出力端は１で、残りの出力端はいずれも０である。第１ビットが誤った場合、ｐ２０は１であり、ｐ２１及びｐ２２は０であり、それに応じて「１」の出力端は１で、残りの出力端はいずれも０である。以降同様、第７ビットが誤った場合、ｐ２０、ｐ２１及びｐ２２はいずれも１であり、それに応じて「７」の出力端は１で、残りの出力端はいずれも０である。
説明すべきこととして、他の実施例において、第１チェックコード及び各バイトにおけるビットの数によって、デコーダの入力端の数及び出力端の数を合理的に設定することもできる。
第１アンドゲートユニット３０２は、入力端がいずれも１であれば出力端が１となり、入力端のうち１つ又は複数が０であれば出力端が０となるという特性を有する。本願の実施例において、第１アンドゲートユニット３０２は３つの入力端を有し、第１アンドゲートユニット３０２はさらに、選択された演算コードの数が２の場合、第１アンドゲートユニット３０２の１つの入力端が電源ＶＤＤに接続されるように構成される。
ノアゲートユニット３０３は、入力端がいずれも０であれば出力が１となり、入力端のうち１つ又は複数が１であれば出力端が０となるという特性を有する。本願の実施例において、ノアゲートユニットは３つの入力端を有し、ノアゲートユニット３０３はさらに、未選択演算コードの数が２の場合、ノアゲートユニット３０３の１つの入力端がグランド信号Ｖｓｓに接続されるように構成される。
それに応じて、本願の実施例において、選択された演算コードは、このバイトについて、それに対応する第２チェックコードに対して第４符号化演算を行った後に得られた第２演算コードであり、未選択演算コードは、このバイトについて、それに対応する第２チェックコードを除いた他の第２チェックコードに対して第４符号化演算を行った後に得られた第２演算コードである。
例えば、バイト０について、第２演算コードｐ２３及びｐ２４がバイト０に対応する第２チェックコードｐ１３及びｐ１４に対して第４符号化演算を行うことで得られた第２演算コードであれば、第２演算コードｐ２３及びｐ２４は第１アンドゲートユニット３０２の入力端に入力され、残りの第２演算コードｐ２５、ｐ２６及びｐ２７はノアゲートユニット３０３の入力端に入力される。バイト１について、第２演算コードｐ２４及びｐ２５がバイト１に対応する第２チェックコードｐ１４及びｐ１５に対して第４符号化演算を行うことで得られた第２演算コードであれば、第２演算コードｐ２４及びｐ２５は第１アンドゲートユニット３０２の入力端に入力され、残りの第２演算コードｐ２３、ｐ２６及びｐ２７はノアゲートユニット３０３の入力端に入力される。バイト４については、第２演算コードｐ２３、ｐ２４及びｐ２５は第１アンドゲートユニット３０２の入力端に入力され、残りの第２演算コードｐ２６及びｐ２７はノアゲートユニット３０３の入力端に入力される。他のバイトについては、特に列挙しない。
第２アンドゲートユニット３０４の数は同一のバイトにおけるビットの数と同じである。本願の実施例において、Ｎが８であれば、それに応じて８つの第２アンドゲートユニット３０４を有し、且つ８つの第２アンドゲートユニット３０４の出力に基づいて該バイトに誤ったデータがあるか否か及びどのビットが誤ったかを判定する。
明らかなように、本願の実施例において、各バイトについて復号ユニット３１の回路はいずれも同様であるが、入力端の配線のみが異なり、且つ各バイトに対応する第１アンドゲートユニット３０２及びノアゲートユニット３０３の入力端の配線は図２中のｐｃ３からｐｃ７の５つの演算式によって決定され、各バイトについて、それに対応する第２チェックコードに対して第４符号化演算を行った後に得られた第２演算コードは第１アンドゲートユニット３０２の入力端に接続され、それに対応する第２チェックコードを除いた他の第２チェックコードに対して第４符号化演算を行った後に得られた第２演算コードはノアゲートユニット３０３の入力端に接続され、また、使用されない第１アンドゲートユニット３０２の入力端が電源に接続され、使用されないノアゲートユニット３０３の入力端がグランドされ、第１演算コードがデコーダ３０１の入力端に接続される。したがって、復号ユニット３０１は入力端への接続に８本の配線のみが使用され、各配線は１つの第１演算コード又は１つの第２演算コードを伝送し、それにより配線路及び面積が減少するとともに、復号速度の向上に寄与する。
復号回路を容易に理解するために、バイト５に対応する復号ユニットを例にし、以下において復号回路の作動原理に基づいて復号回路をより詳細に説明する。
８つの第２アンドゲートユニット３０４の出力に１つの１がある場合は、該バイトにおいて１ビットのデータが誤ったことを示す。本願の実施例において、該バイトのデータは誤り、第２演算コードｐ２３、ｐ２４及びｐ２６はいずれも１で、第１アンドゲートユニット３０２の出力は１であり、未選択演算コードｐ２５及びｐ２７はいずれも０で、ノアゲートユニット３０３の出力は１である。この場合、Ｎ個の第２アンドゲートユニット３０４のうち出力が１である第２アンドゲートユニット３０４に対応する第１復号信号を特定すると、この第１復号信号に対応するビットのデータは誤る。
理解可能なこととして、本願の実施例において、第１復号信号が１であれば対応するビットのデータが誤ったことを例にし、第１復号信号が０であれば対応するビットのデータが誤っていない。他の実施例において、第１復号信号が０であれば対応するビットのデータが誤っており、且つ第１復号信号が１であれば対応するビットのデータが誤っていないように設定してもよく、それに応じて、当業者は、例えば、第１復号信号をノアゲート回路に接続して出力する等のように、必要に応じて他の部分を自ら設計することができる。
注意すべきこととして、Ｍバイト内の全てのデータがいずれも誤っておらず、Ｘ個の第１チェックコードにおける１ビットのみが誤った場合、第１演算コードのうちの１つは１となり、さらにデコーダ３０１の１つの出力は１となるが、Ｙ個の第２チェックコードが誤っていないため、全ての第２演算コードはいずれも０であり、さらに第１アンドゲートユニット３０２の出力は０となり、第２アンドゲートユニット３０４の出力もいずれも０となり、Ｍバイト内の全てのデータはいずれも誤っていないことが示される。Ｍバイト内の全てのデータがいずれも誤っておらず、Ｙ個の第２チェックコードにおける１ビットのみが誤った場合、第１演算コードはいずれも０となり、さらにデコーダ３０１の０出力端は１となるが、残りのＹ－１個の第２チェックコードがいずれも誤っていないため、それに対応するＹ－１個の第２演算コードは０となり、第１アンドゲートユニット３０２の出力は０となり、さらに第２アンドゲートユニット３０４の出力もいずれも０となり、Ｍバイト内の全てのデータはいずれも誤っていないことが示される。
理解可能なこととして、本願の実施例において、第１チェックコードに基づいて第１演算コードを生成し、第１チェックコードに基づいて生成された第１演算コードによりバイトにおいて誤ったデータの位置を特定するため、第１チェックコードは各バイト内のＮ個のデータに対して誤り検出及び／又は誤り訂正するためのものである。第２チェックコードに基づいて第２演算コードを生成し、第２チェックコードに基づいて生成された第２演算コードにより誤ったバイトの位置を特定するため、第２チェックコードはＭバイトに対して誤り検出及び／又は誤り訂正するためのものである。
本願の実施例は記憶システムに適用される優れた構造性能を有する比較システムを提供し、１ビットの誤りを検出及び訂正できるとともに、ハードウェア回路を減少し、さらに記憶システムの消費電力を低減し、符号化速度及び復号速度を高め、記憶システムが誤り検出及び誤り訂正を行う速度を高めることができる。また、第１チェックコード及び第２チェックコードの特殊設計によって、全てのデータ組み合わせの符号化時間の差を小さくし、且つ全てのデータ組み合わせの復号時間の差も小さくし、それにより比較システムに対する要求が低下する。
上記の各実施形態が本願を実現する具体的な実施例であり、実際の応用で、本願の趣旨と範囲から逸脱することなく形式や細部に各種の変化を実施できることが当業者に理解される。当業者であれば、本願の趣旨と範囲から逸脱することなく、各種の変更や修正を実施できるので、本願の保護範囲は請求項によって限定される範囲に準ずるべきである。
本願の実施例は、少なくとも１つの比較回路を備える比較システムを提供する。前記比較回路は、互いに逆相である第１信号と第２信号に基づいて電源信号又はグランド信号を出力するように制御するように構成される共有モジュールと、共有モジュールに接続され、互いに逆相である第３信号及び第４信号を受信し、第１信号と第３信号の排他的論理和である第１演算信号を出力するように構成される第１論理ユニットと、共有モジュールに接続され、互いに逆相である第３信号と第４信号を受信し、第１信号と第３信号の否定排他的論理和である第２演算信号を出力するように構成される第２論理ユニットと、を備える。
第１論理ユニットと第２論理ユニットは同一の共有モジュールを共有しているため、回路面積を減少させ、誤り検出及び誤り訂正の効率を高めることができる。また、共有モジュールの回路の占める面積が小さいため、第１論理ユニット及び第２論理ユニットの回路面積の増加に寄与し、それによって、比較システムが排他的論理和演算及び否定排他的論理和演算を行う速度を高めることができ、例えば、該比較システムを記憶システムの誤り訂正に適用する場合、記憶システムに対する誤り検出及び誤り訂正の速度向上に寄与する。

Claims (16)

  1. 比較システムであって、前記比較システムは、少なくとも１つの比較回路を備え、前記比較回路は、
    電源信号及びグランド信号に接続され、互いに逆相である第１信号と第２信号に基づいて前記電源信号又は前記グランド信号を出力するように制御する共有モジュールと、
    前記共有モジュールに接続され、互いに逆相である第３信号と第４信号を受信し、前記第１信号と前記第３信号の排他的論理和である第１演算信号を出力するように構成される第１論理ユニットと、
    前記共有モジュールに接続され、前記第３信号と前記第４信号を受信し、前記第１信号と前記第３信号の否定排他的論理和である第２演算信号を出力するように構成される第２論理ユニットと、を備える、比較システム。
  2. 前記共有モジュールは、
    前記電源信号に接続され、前記第１信号及び前記第２信号に基づいて前記電源信号を出力するように制御する第１共有ユニットと、
    前記グランド信号に接続され、前記第１信号及び前記第２信号に基づいて前記グランド信号を出力するように制御する第２共有ユニットと、を備え、
    前記第１論理ユニットは前記第１共有ユニットと前記第２共有ユニットとの間に接続され、前記第２論理ユニットは前記第１共有ユニットと前記第２共有ユニットとの間に接続される
    請求項１に記載の比較システム。
  3. 前記第１共有ユニットは、ゲートが前記第１信号を受信し、ソースが前記電源信号に接続される第０ＰＭＯＳトランジスタと、ゲートが前記第２信号を受信し、ソースが前記電源信号に接続される第７ＰＭＯＳトランジスタと、を備え、
    前記第２共有ユニットは、ゲートが前記第１信号を受信し、ソースが前記グランド信号に接続される第０ＮＭＯＳトランジスタと、ゲートが前記第２信号を受信し、ソースが前記グランド信号に接続される第７ＮＭＯＳトランジスタと、を備える
    請求項２に記載の比較システム。
  4. 前記第１論理ユニットは、
    ゲートが前記第４信号を受信し、ソースが前記第０ＰＭＯＳトランジスタのドレインに接続される第１ＰＭＯＳトランジスタと、
    ゲートが前記第３信号を受信し、ドレインが前記第１ＰＭＯＳトランジスタのドレインに接続され、ソースが前記第０ＮＭＯＳトランジスタのドレインに接続される第１ＮＭＯＳトランジスタと、
    ゲートが前記第３信号を受信し、ソースが前記第７ＰＭＯＳトランジスタのドレインに接続される第４ＰＭＯＳトランジスタと、
    ゲートが前記第４信号を受信し、ドレインが前記第４ＰＭＯＳトランジスタのドレインに接続され、ソースが前記第７ＮＭＯＳトランジスタのドレインに接続される第４ＮＭＯＳトランジスタと、を備える
    請求項３に記載の比較システム。
  5. 前記第２論理ユニットは、
    ゲートが前記第３信号を受信し、ソースが前記第０ＰＭＯＳトランジスタのドレインに接続される第２ＰＭＯＳトランジスタと、
    ゲートが前記第４信号を受信し、ドレインが前記第２ＰＭＯＳトランジスタのドレインに接続され、ソースが前記第０ＮＭＯＳトランジスタのドレインに接続される第２ＮＭＯＳトランジスタと、
    ゲートが前記第４信号を受信し、ソースが前記第７ＰＭＯＳトランジスタのドレインに接続される第５ＰＭＯＳトランジスタと、
    ゲートが前記第３信号を受信し、ドレインが前記第５ＰＭＯＳトランジスタのドレインに接続され、ソースが前記第７ＮＭＯＳトランジスタのドレインに接続される第５ＮＭＯＳトランジスタと、を備える
    請求項３に記載の比較システム。
  6. 前記比較システムは、読み書き動作中において複数のデータを書き込み又は読み取る記憶システムに適用され、前記複数のデータはＭバイトに分割され、各前記バイトはＮ個のデータを有し、
    前記比較システムは、
    前記複数のデータを受信し、各前記データが前記第１信号又は前記第３信号として使用され、各前記バイト内の１つ以上のデータに基づいて第１符号化演算を行ってＸ個の第１チェックコードを生成し、同一の前記第１チェックコードに対応する前記１つ以上のデータは、異なる前記バイトにおけるビットが同じであり、
    １つ以上の前記バイト内の全てのデータに基づいて第２符号化演算を行ってＹ個の第２チェックコードを生成するように構成され、Ｘ個の前記第１チェックコードは、各前記バイト内の前記Ｎ個のデータに対して誤り検出及び／又は誤り訂正するためのものであり、Ｙ個の前記第２チェックコードは、前記Ｍバイトに対して誤り検出及び／又は誤り訂正するためのものであり、前記Ｍ、Ｎ、Ｘ、Ｙはいずれも正の自然数である
    請求項１に記載の比較システム。
  7. 前記比較システムは、複数の前記比較回路からなる第１比較モジュールを備え、前記第１比較モジュールは、
    前記記憶システムの書き込み動作の間で、前記複数のデータを受信して比較処理を行い、Ｘ個の前記第１チェックコード及びＹ個の前記第２チェックコードを生成するように構成される
    請求項６に記載の比較システム。
  8. 前記第１比較モジュールは、複数の第１比較ユニットと複数の第２比較ユニットとを備え、
    各前記第１比較ユニットは、前記記憶システムの書き込み動作の間で、各前記バイト内の１つ以上のデータを受信して比較処理を行い、１つの前記第１チェックコードを出力するように構成され、各前記第１比較ユニットは、前記バイトにおける異なるビットで組み合わせた１つ以上のデータを対応的に受信し、
    各前記第２比較ユニットは、前記記憶システムの書き込み動作の間で、１つ以上の前記バイト内の全てのデータを受信して比較処理を行い、１つの前記第２チェックコードを出力するように構成され、各前記第２比較ユニットは、異なる前記バイトで組み合わせた全てのデータを対応的に受信する
    請求項７に記載の比較システム。
  9. 前記Ｍは１６であり、前記Ｎは８であり、前記Ｘは３であり、前記Ｙは５であり、前記第１比較ユニットの数は３であり、前記第２比較ユニットの数は５である
    請求項８に記載の比較システム。
  10. 前記比較システムは、複数の前記比較回路からなる第２比較モジュールをさらに備え、
    第２比較モジュールは、前記記憶システムの読み取り動作の間で、前記複数のデータ、Ｘ個の前記第１チェックコード及びＹ個の前記第２チェックコードを受信するように構成され、前記第１チェックコード、前記第２チェックコード又は前記データは、前記第１信号又は前記第３信号として使用され、
    前記第２比較モジュールは、
    各前記バイト内の１つ以上のデータ及びＸ個の前記第１チェックコードに対して第３符号化演算を行って、Ｘ個の第１演算コードを生成し、各前記第１演算コードは、１つの前記第１チェックコードに対応し、
    １つ以上の前記バイト内の全てのデータ及びＹ個の前記第２チェックコードに対して第４符号化演算を行って、Ｙ個の第２演算コードを生成し、各前記第２演算コードは、１つの前記第２チェックコードに対応するように構成され、前記第３符号化演算は否定排他的論理和又は排他的論理和であり、前記第４符号化演算は否定排他的論理和又は排他的論理和である
    請求項６に記載の比較システム。
  11. 前記第２比較モジュールは、１つ以上の第３比較ユニットと、１つ以上の第４比較ユニットと、１つ以上の第５比較ユニットと、１つ以上の第６比較ユニットとを備え、
    各前記第３比較ユニットは、前記記憶システムの読み取り動作の間で、各前記バイト内の１つ以上のデータを受信して比較処理を行い、１つの第１更新チェックコードを出力するように構成され、各前記第３比較ユニットは、前記バイトにおける異なるビットで組み合わせた１つ以上のデータを対応的に受信し、
    各前記第４比較ユニットは、前記記憶システムの読み取り動作の間で、１つ以上の前記バイト内の全てのデータを受信して比較処理を行い、１つの第２更新チェックコードを出力するように構成され、各前記第４比較ユニットは、異なる前記バイトで組み合わせた全てのデータを対応的に受信し、
    各前記第１チェックコードと前記第１更新チェックコードは、１つの前記第５比較ユニットに対応する前記第１信号と前記第３信号として使用され、各前記第５比較ユニットは１つの前記第１演算コードを出力し、
    各前記第２チェックコードと前記第２更新チェックコードは、１つの前記第６比較ユニットに対応する前記第１信号と前記第３信号として使用され、各前記第６比較ユニットは１つの前記第２演算コードを出力する、
    請求項１０に記載の比較システム。
  12. 前記比較システムは、
    Ｘ個の前記第１演算コード及びＹ個の前記第２演算コードを受信し、誤ったデータ位置を特定するように構成される復号モジュールをさらに備える
    請求項１０に記載の比較システム。
  13. 前記復号モジュールは、個々が１つの前記バイトに対応するＭ個の復号ユニットを備え、各前記復号ユニットは、Ｘ個の前記第１演算コード及びＹ個の前記第２演算コードを復号処理し、前記バイト内に誤ったデータがあるか否かを取得し、誤ったデータのビットを特定するように構成される
    請求項１２に記載の比較システム。
  14. 前記復号ユニットは、デコーダ、第１アンドゲートユニット、ノアゲートユニット、及びＮ個の第２アンドゲートユニットを備え、
    前記デコーダは、Ｘ個の前記第１演算コードを受信し、Ｎ個の第１復号信号を出力するように構成され、各前記第１復号信号は前記Ｎ個のデータの１ビットに対応し、
    前記第１アンドゲートユニットは、少なくとも２つの選択された演算コードを受信し、論理積演算を行うように構成され、前記選択された演算コードは、Ｙ個の前記第２チェックコードのうちの対応する前記バイトに対応する前記第２チェックコードに対して、前記第４符号化演算を行った後に得られた前記第２演算コードであり、
    前記ノアゲートユニットは、少なくとも２つの未選択演算コードを受信し、否定論理和演算を行うように構成され、前記未選択演算コードは、対応する前記バイトに対応する前記選択された演算コードを除いた前記第２演算コードであり、
    各前記第２アンドゲートユニットの入力端が前記第１アンドゲートユニットの出力端、前記ノアゲートユニットの出力端及び１つの前記第１復号信号に接続され、Ｎ個の前記第２アンドゲートユニットの出力に基づき、誤ったデータ位置が取得される、
    請求項１３に記載の比較システム。
  15. 前記第１アンドゲートユニットは３つの入力端を有し、前記第１アンドゲートユニットはさらに、前記選択された演算コードの数が２である場合、前記第１アンドゲートユニットの１つの入力端が電源に接続されるように構成される
    請求項１４に記載の比較システム。
  16. 前記ノアゲートユニットは３つの入力端を有し、前記ノアゲートユニットはさらに、前記未選択演算コードの数が２である場合、前記ノアゲートユニットの１つの入力端がグランドされるように構成される
    請求項１５に記載の比較システム。
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