CN103078629A

CN103078629A - 一种基于7管异或同或单元的全加器电路

Info

Publication number: CN103078629A
Application number: CN2012105816040A
Authority: CN
Inventors: 丁颜玉; 黄晴晴; 路崇; 王德明
Original assignee: GUANGZHOU SYSUR MICROELECTRONICS Inc
Current assignee: GUANGZHOU SYSUR MICROELECTRONICS Inc
Priority date: 2012-12-27
Filing date: 2012-12-27
Publication date: 2013-05-01

Abstract

本发明公开了一种基于7管异或同或单元的全加器电路，该电路包括有7管异或同或单元、全加和模块和进位模块，所述7管异或同或单元的输出端连接到全加和模块的输入端，所述7管异或同或单元的输出端还连接到进位模块的输入端。本发明作为一种基于7管异或同或单元的全加器电路使用少量个数的晶体管，实现了全电压摆幅、低功耗、低功耗延时积的电路设计，满足超大规模集成电路的高速低功耗的要求。本发明作为一种基于7管异或同或单元的全加器电路可广泛应用于集成电路设计领域。

Description

一种基于7管异或同或单元的全加器电路

技术领域

本发明涉及集成电路设计领域，尤其是一种基于7管异或同或单元的全加器电路。

背景技术

VLSI是超大规模集成电路(Very Large Scale Integration)的简称，指几毫米见方的硅片上集成上万至百万，体管、线宽在1微米以下的集成电路。

目前超大规模集成电路的集成度已达到600万个晶体管，线宽达到0.3微米。用超大规模集成电路制造的电子设备，体积小、重量轻、功耗低、可靠性高。利用超大规模集成电路技术可以将一个电子分***乃至整个电子***“集成”在一块芯片上，完成信息采集、处理、存储等多种功能。

VLSI***中最重要的性能参数是速度及功耗。功耗-延时积（PDP）是对功耗及关键路径延时进行综合权衡得到的一个量化的结果，是一个公正的性能量度，经常用于比较多种电路设计的优化结果，评估采用不同工艺的电路工作在不同频率不同情况的性能。因此，具降低的功耗-延时积的是提高VLSI性能的关键，也是全加器电路设计的关键指标。

全加器是微处理器、存储器地址生成器、数字信号处理器等VLSI***的一种关键的电路单元，它经常处于这些***的关键路径中。因此全加器的性能显著影响到整个***的性能。由下式可以得到一位全加器的功能。

Figure 2012105816040100002DEST_PATH_IMAGE002

其中，H是半加器的和（即A XOR B）。全加器的框图及内部结构如图1所示。模块1用于产生XOR及XNOR功能，作为信号的中间结果。模块2用于产生全加和。模块3用于产生进位结果。采用多种静态逻辑电路，利用异或同或单元实现全加器中的模块1传统的全加器设计往往有以下几种情况：

1、一种16个晶体管组成的一位全加器，其异或同或单元如图2所示。虽然这种异或同或电路具有低功耗特性，但由于它基于传输管设计，并没有任何电平恢复机制，导致电压降的问题，因此无法提供输出端的全电压摆动。这种非完整的电平会导致大量的静态电流泄漏，大大地增加了功耗。

2、一种由六个晶体管构成的反馈异或同或电路，它可以提供所有结点的全电压摆动，如图3所示，但它仍然面临着一个电压步进问题，这将导致较长的延时和较高的电压升降时间。

3、如图4所示，第三种电路设计的方式是在图3原来的结构上串联两个上拉PMOS晶体管和两个下拉NMOS晶体管。虽然解决了上述两种电路的问题，但是，它极大地增加了晶体管的数目，这将增大结点电容，带来相当大的功耗和显著的关键路径延时。

基于上述情况可知，目前全加器电路的设计还不能满足VSLI***的低功耗-延时积的要求，如何设计出低功耗、高运算速度特性的全加器制约着数字计算应用的实现。

发明内容

为了解决上述技术问题，本发明的目的是：提供一种基于7管异或同或单元的全加器电路，克服传统全加器电路设计不足，具有全电压摆幅、低功耗、低功耗-延时积的特性，满足超大规模集成电路的高速低功耗的要求。

本发明所采用的技术方案是：一种基于7管异或同或单元的全加器电路，该电路包括有7管异或同或单元、全加和模块和进位模块，所述7管异或同或单元的输出端连接到全加和模块的输入端，所述7管异或同或单元的输出端还连接到进位模块的输入端。

进一步，所述7管异或同或单元包括有第一PMOS管、第二PMOS管、第四PMOS管、第一NMOS管、第二NMOS管和CMOS反相器，所述第一PMOS管的源极与电源正极连接，所述第一PMOS管的漏极与第二PMOS管的源极连接，所述第一PMOS管的栅极分别与第二PMOS管的栅极、第一NMOS管的漏极、第二NMOS管的栅极连接，所述第二NMOS管的栅极作为7管同或异或单元的第二输入端，所述第二PMOS管的漏极分别与第一NMOS管的源极、第二NMOS管的源极、第四PMOS管的漏极和CMOS反相器的输入端连接，所述第二PMOS管的漏极作为7管同或异或单元输出端的同或输出端口，所述第一NMOS管的栅极与第二NMOS管的漏极连接，所述第一NMOS管的栅极作为7管同或异或单元的第一输入端，所述第四PMOS管的源极与电源正极连接，所述第四PMOS管的栅极连接至CMOS反相器的输出端并作为7管同或异或单元输出端的异或输出端口。

进一步，所述全加和模块包括有第一传输门和数据选择器，所述第一传输门的输入端连接至数据选择器的控制端并作为全加和模块的进位输入端，所述7管同或异或单元输出端的同或输出端口分别与第一传输门的第二控制端和数据选择器的第一输入端连接，所述7管同或异或单元输出端的异或输出端口分别与第一传输门的第一控制端和数据选择器的第二输入端连接，所述第一传输门的输出端连接至数据选择器的输出端并作为全加和模块的输出端。

进一步，所述进位模块包括有第二传输门和第三传输门，所述7管同或异或单元输出端的同或输出端口分别与第二传输门的第一控制端和第三传输门的第二控制端连接，所述7管同或异或单元输出端的异或输出端口分别与第二传输门的第二控制端和第三传输门的第一控制端连接，所述第二传输门的输入端作为进位模块的进位输入端，所述第三传输门的输入端作为进位模块的信号输入端，所述进位模块的信号输入端的输入信号与7管同或异或单元的第一输入端的输入信号相同，所述第二传输门的输出端连接至第三传输门的输入端并作为进位模块的输出端。

进一步，所述CMOS反相器由第三PMOS管和第三NMOS管组成。

进一步，所述第一传输门由第四NMOS管和第五PMOS管组成，所述第五PMOS管的栅极作为第一传输门的第一控制端，所述第四NMOS管的栅极作为第一传输门的第二控制端。

进一步，所述数据选择器由第五NMOS管和第六PMOS管组成，所述第五NMOS管的栅极连接至第六PMOS管的栅极并作为数据选择器的控制端，所述第五NMOS管的源极作为数据选择器的第一输入端，所述第六PMOS管的源极作为数据选择器的第二输入端，所述第五NMOS管的漏极连接至第六PMOS管的漏极并作为数据选择器的输出端。

进一步，所述第二传输门由第六NMOS管和第七PMOS管组成，所述第七PMOS管的栅极作为第二传输门的第一控制端，所述第六NMOS管的栅极作为第二传输门的第二控制端；所述第三传输门由第七NMOS管和第八PMOS管组成，所述第八PMOS管的栅极作为第三传输门的第一控制端，所述第七NMOS管的栅极作为第三传输门的第二控制端。

本发明的有益效果是：7晶体管异或-同或电路是原有电路设计的基础上进行改进，在非全电压摆幅的XNOR电路基础上增加了一个CMOS反相器和用于上拉的PMOS晶体管，CMOS反相器和用于上拉的PMOS晶体管作为信号电平的恢复单元。首先，当输出信号为“高电平”时，它作为一个电压恢复单元，将信号电平进行拉高。其次，该反相器可以作为XNOR输出的反相信号，用于产生XOR信号。因此，不必增加额外的晶体管就可以产生XOR的功能，实现了低功耗和全电压摆幅设计。进一步在全加和模块和进位模块的设计中，本发明采用没有电压降问题的传输管及传输门实现，因为没有电压降问题的传输管和传输门电路可以进一步降低整个全加器工作的功耗，提高全加器的整体性能。综上，本发明提供一种基于7管异或同或单元的全加器电路，克服传统全加器电路设计不足，具有全电压摆幅、低功耗、低功耗-延时积的特性，满足超大规模集成电路的高速低功耗的要求。

附图说明

图1为全加器框图和内部结构；

图2 为8个晶体管的异或同或电路单元；

图3为6个晶体管的异或同或电路单元；

图4为10个晶体管的异或同或电路单元；

图5为本发明的7个晶体管构成的一种异或同或电路单元；

图6为基于图5的7管异或同或电路单元的全加器电路；

图7为本发明的全加和模块的电路结构；

图8为本发明的进位模块的电路结构。

图中：1、第一PMOS管；2、第一NMOS管；3、第二PMOS管；4、第二NMOS管；5、第三PMOS管；6、第三NMOS管；7、第四PMOS管；8、第四NMOS管；9、第五PMOS管；10、第五NMOS管；11、第六PMOS管；12、第六NMOS管；13、第七PMOS管；14、第七NMOS管；15、第八PMOS管；16、CMOS反相器；17、第一传输门；18、数据选择器；19、第二传输门；20、第三传输门。

具体实施方式

下面结合附图对本发明的具体实施方式作进一步说明：

参照图6，一种基于7管异或同或单元的全加器电路，该电路包括有7管异或同或单元、全加和模块和进位模块，所述7管异或同或单元的输出端连接到全加和模块的输入端，所述7管异或同或单元的输出端还连接到进位模块的输入端。

进一步作为优选的实施方式，参照图5，所述7管异或同或单元包括有第一PMOS管1、第二PMOS管3、第四PMOS管7、第一NMOS管2、第二NMOS管4和CMOS反相器16，所述第一PMOS管1的源极与电源正极连接，所述第一PMOS管1的漏极与第二PMOS管3的源极连接，所述第一PMOS管1的栅极分别与第二PMOS管3的栅极、第一NMOS管2的漏极、第二NMOS管4的栅极连接，所述第二NMOS管4的栅极作为7管同或异或单元的第二输入端，所述第二PMOS管3的漏极分别与第一NMOS管2的源极、第二NMOS管4的源极、第四PMOS管7的漏极和CMOS反相器16的输入端连接，所述第二PMOS管3的漏极作为7管同或异或单元输出端的同或输出端口，所述第一NMOS管2的栅极与第二NMOS管4的漏极连接，所述第一NMOS管2的栅极作为7管同或异或单元的第一输入端，所述第四PMOS管7的源极与电源正极连接，所述第四PMOS管7的栅极连接至CMOS反相器16的输出端并作为7管同或异或单元输出端的异或输出端口。

对比传统非全电压摆幅的XNOR电路的工作过程，在图2的非全电压摆幅电路的结构中可以看出，该XNOR电路具有电压降问题：当输入AB=11时，两个NMOS管均导通，此时输出端得到“高电平”电平信号，因此输出端的电平不是VDD，而是VDD的值减去阀值|Vnt|。非完整的电压值会在输出端连接的反相器或缓冲器引入大量的静态功耗。而本发明在XNOR电路的反馈回路增加了一个CMOS反相器和用于上拉的PMOS晶体管，作为信号电平的恢复单元。该单元具有两个作用。首先，当输出信号为“高电平”时，它作为一个电压恢复单元，将信号电平进行拉高。其次，该反相器可以作为XNOR输出的反相信号，用于产生XOR信号。因此，不必增加额外的晶体管就可以产生XOR的功能。这样设计出来的7管异或同或电路既具有全电压摆幅功能，又不增加额外的功耗。

进一步作为优选的实施方式，参照图7，所述全加和模块包括有第一传输门17和数据选择器18，所述第一传输门17的输入端连接至数据选择器18的控制端并作为全加和模块的进位输入端，所述7管同或异或单元输出端的同或输出端口分别与第一传输门17的第二控制端和数据选择器18的第一输入端连接，所述7管同或异或单元输出端的异或输出端口分别与第一传输门17的第一控制端和数据选择器18的第二输入端连接，所述第一传输门17的输出端连接至数据选择器18的输出端并作为全加和模块的输出端。

进一步作为优选的实施方式，参照图8，所述进位模块包括有第二传输门19和第三传输门20，所述7管同或异或单元输出端的同或输出端口分别与第二传输门19的第一控制端和第三传输门20的第二控制端连接，所述7管同或异或单元输出端的异或输出端口分别与第二传输门19的第二控制端和第三传输门20的第一控制端连接，所述第二传输门19的输入端作为进位模块的进位输入端，所述第三传输门20的输入端作为进位模块的信号输入端，所述进位模块的信号输入端的输入信号与7管同或异或单元的第一输入端的输入信号相同，所述第二传输门19的输出端连接至第三传输门20的输入端并作为进位模块的输出端。

基于上述由7个晶体管构成的异或同或电路单元，本发明进一步提出了一种新的由15个晶体管构成的全加器，该全加器采用上述发明的新型7管异或同或电路单元，全加和模块和进位模块采用没有电压降问题的传输管及传输门来实现，该全加器的整体结构设计如图6所示，其中7管异或同或电路单元的电路设计如图5所示，全加和模块和进位模块的电路结构分别如图7、图8所示。

进一步作为优选的实施方式，参照图5，所述CMOS反相器16由第三PMOS管5和第三NMOS管6组成。

进一步作为优选的实施方式，参照图7，所述第一传输门17由第四NMOS管8和第五PMOS管9组成，所述第五PMOS管9的栅极作为第一传输门17的第一控制端，所述第四NMOS管8的栅极作为第一传输门17的第二控制端。

进一步作为优选的实施方式，参照图7，所述数据选择器18由第五NMOS管10和第六PMOS管11组成，所述第五NMOS管10的栅极连接至第六PMOS管11的栅极并作为数据选择器18的控制端，所述第五NMOS管10的源极作为数据选择器18的第一输入端，所述第六PMOS管11的源极作为数据选择器18的第二输入端，所述第五NMOS管10的漏极连接至第六PMOS管11的漏极并作为数据选择器18的输出端。

进一步作为优选的实施方式，参照图8，所述第二传输门19由第六NMOS管12和第七PMOS管13组成，所述第七PMOS管13的栅极作为第二传输门19的第一控制端，所述第六NMOS管12的栅极作为第二传输门19的第二控制端；所述第三传输门20由第七NMOS管14和第八PMOS管15组成，所述第八PMOS管15的栅极作为第三传输门20的第一控制端，所述第七NMOS管14的栅极作为第三传输门20的第二控制端。

全加器由于采用的新型的7管异或同或电路单元，具有全电压摆幅功能和低功耗性能，而全加和模块和进位模块由没有电压降问题的传输管及传输门实现，这将进一步提高全加器的低功耗-延时积性能。使得该发明的全加器电路具有更低的功耗、全电压摆幅、更高的速度等性能。

对本发明的具体实施例，通过HSPICE仿真工具对其功耗及最坏情况下的电路延时进行仿真，并同时对图3、图4的电路进行仿真，得出仿真数据如表1。

由仿真结果可知，本发明提出的全加器的低功耗延时积分别比图3和图4的全加器降低了22.7%和17.1%，本发明的新型全加器在低功耗、关键路径延时、低功耗延时积等方面具有更好的性能。

以上是对本发明的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可以作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。

Claims

1.一种基于7管异或同或单元的全加器电路，其特征在于：该电路包括有7管异或同或单元、全加和模块和进位模块，所述7管异或同或单元的输出端连接到全加和模块的输入端，所述7管异或同或单元的输出端还连接到进位模块的输入端。

2.根据权利要求1所述的一种基于7管异或同或单元的全加器电路，其特征在于：所述7管异或同或单元包括有第一PMOS管（1）、第二PMOS管（3）、第四PMOS管（7）、第一NMOS管（2）、第二NMOS管（4）和CMOS反相器（16），所述第一PMOS管（1）的源极与电源正极连接，所述第一PMOS管（1）的漏极与第二PMOS管（3）的源极连接，所述第一PMOS管（1）的栅极分别与第二PMOS管（3）的栅极、第一NMOS管（2）的漏极、第二NMOS管（4）的栅极连接，所述第二NMOS管（4）的栅极作为7管同或异或单元的第二输入端，所述第二PMOS管（3）的漏极分别与第一NMOS管（2）的源极、第二NMOS管（4）的源极、第四PMOS管（7）的漏极和CMOS反相器（16）的输入端连接，所述第二PMOS管（3）的漏极作为7管同或异或单元输出端的同或输出端口，所述第一NMOS管（2）的栅极与第二NMOS管（4）的漏极连接，所述第一NMOS管（2）的栅极作为7管同或异或单元的第一输入端，所述第四PMOS管（7）的源极与电源正极连接，所述第四PMOS管（7）的栅极连接至CMOS反相器（16）的输出端并作为7管同或异或单元输出端的异或输出端口。

3.根据权利要求2所述的一种基于7管异或同或单元的全加器电路，其特征在于：所述全加和模块包括有第一传输门（17）和数据选择器（18），所述第一传输门（17）的输入端连接至数据选择器（18）的控制端并作为全加和模块的进位输入端，所述7管同或异或单元输出端的同或输出端口分别与第一传输门（17）的第二控制端和数据选择器（18）的第一输入端连接，所述7管同或异或单元输出端的异或输出端口分别与第一传输门（17）的第一控制端和数据选择器（18）的第二输入端连接，所述第一传输门（17）的输出端连接至数据选择器（18）的输出端并作为全加和模块的输出端。

4.根据权利要求2所述的一种基于7管异或同或单元的全加器电路，其特征在于：所述进位模块包括有第二传输门（19）和第三传输门（20），所述7管同或异或单元输出端的同或输出端口分别与第二传输门（19）的第一控制端和第三传输门（20）的第二控制端连接，所述7管同或异或单元输出端的异或输出端口分别与第二传输门（19）的第二控制端和第三传输门（20）的第一控制端连接，所述第二传输门（19）的输入端作为进位模块的进位输入端，所述第三传输门（20）的输入端作为进位模块的信号输入端，所述进位模块的信号输入端的输入信号与7管同或异或单元的第一输入端的输入信号相同，所述第二传输门（19）的输出端连接至第三传输门（20）的输入端并作为进位模块的输出端。

5.根据权利要求2所述的一种基于7管异或同或单元的全加器电路，其特征在于：所述CMOS反相器（16）由第三PMOS管（5）和第三NMOS管（6）组成。

6.根据权利要求3所述的一种基于7管异或同或单元的全加器电路，其特征在于：所述第一传输门（17）由第四NMOS管（8）和第五PMOS管（9）组成，所述第五PMOS管（9）的栅极作为第一传输门（17）的第一控制端，所述第四NMOS管（8）的栅极作为第一传输门（17）的第二控制端。

7.根据权利要求3所述的一种基于7管异或同或单元的全加器电路，其特征在于：所述数据选择器（18）由第五NMOS管（10）和第六PMOS管（11）组成，所述第五NMOS管（10）的栅极连接至第六PMOS管（11）的栅极并作为数据选择器（18）的控制端，所述第五NMOS管（10）的源极作为数据选择器（18）的第一输入端，所述第六PMOS管（11）的源极作为数据选择器（18）的第二输入端，所述第五NMOS管（10）的漏极连接至第六PMOS管（11）的漏极并作为数据选择器（18）的输出端。

8.根据权利要求4所述的一种基于7管异或同或单元的全加器电路，其特征在于：所述第二传输门（19）由第六NMOS管（12）和第七PMOS管（13）组成，所述第七PMOS管（13）的栅极作为第二传输门（19）的第一控制端，所述第六NMOS管（12）的栅极作为第二传输门（19）的第二控制端；所述第三传输门（20）由第七NMOS管（14）和第八PMOS管（15）组成，所述第八PMOS管（15）的栅极作为第三传输门（20）的第一控制端，所述第七NMOS管（14）的栅极作为第三传输门（20）的第二控制端。