JP2023512480A - 短絡検出回路 - Google Patents

Abstract

本記載の態様は回路（４００）を提供する。少なくとも幾つかの例において、この回路は、差動導体を介して送信するための電圧が存在する出力ノード（４２０）を含む。この回路は、電圧供給ノード（４１８）と出力ノードとの間に結合され、第１の量の抵抗を含むように構成される第１のプルアップネットワークを更に含む。この回路は、電圧供給ノードと出力ノードとの間に結合され、第２の量の抵抗を含むように構成される第２のプルアップネットワーク（４０８）を更に含む。この回路は、出力ノードに結合される第１の入力端子と、基準電圧を受け取るように構成される第２の入力端子と、比較結果を出力するように構成される出力端子とを有する比較器（４１６）を更に含む。

Description

本明細書の態様は或る回路を提供する。少なくとも幾つかの例において、この回路は、差動導体を介して送信するための電圧が存在する出力ノードを含む。この回路は、電圧供給ノードと出力ノードとの間に結合され、第１の量の抵抗を含むように構成される第１のプルアップネットワークを更に含む。この回路は、電圧供給ノードと出力ノードとの間に結合され、第２の量の抵抗を含むように構成される第２のプルアップネットワークを更に含む。この回路は、出力ノードに結合される第１の入力端子と、基準電圧を受け取るように構成される第２の入力端子と、比較結果を出力するように構成される出力端子とを有する比較器を更に含む。

本明細書の他の態様が方法を提供する。少なくとも幾つかの例において、この方法は、差動導体上の送信が少なくとも部分的に基づくコモンモード電圧を受け取ることを含む。この方法は更に、差動導体に結合される第１のプルアップネットワークをイネーブルすることを含む。この方法は更に、プルアップネットワークの抵抗が差動導体に関連する抵抗よりも大きい場合に、第１の時間期間の後、差動導体に存在する電圧を基準電圧と比較することによって、差動導体上の障害の存在を示す比較結果を生成することを含む。この方法は更に、プルアップネットワークの抵抗が差動導体に関連する抵抗よりも小さい場合に、差動導体に存在する電圧を基準電圧と比較することによって、差動導体上に障害がないことを示す比較結果を生成することを含む。

本明細書の他の態様が、システムを提供する。少なくとも幾つかの例において、システムは、障害検出回路を含むトランスミッタを含む。障害検出回路は、差動導体を介して送信するための電圧が存在する出力ノードと、電圧供給ノードと出力ノードとの間に結合される第１のプルアップネットワークと、電圧供給ノードと出力ノードとの間に結合される第２のプルアップネットワークと、出力ノードに結合される第１の入力端子、基準電圧を受け取るように構成される第２の入力端子、及び比較結果を出力するように構成される出力端子を有する比較器とを含む。このシステムはまた、終端回路を含むレシーバを含む。このシステムは、差動導体を更に含む。差動導体は、出力ノードをレシーバに結合する正導体であって、障害検出回路及び終端回路に結合するように構成される正導体と、トランスミッタをレシーバに結合する負導体であって、障害検出回路及び終端回路に結合するように構成される負導体とを含む。

種々の例の詳細な説明について、添付図面を参照する。

種々の例に従った例示のシステムのブロック図を示す。

種々の例に従った例示の回路の概略図を示す。

種々の例に従った例示の信号波形の図を示す。

種々の例に従った例示の信号波形の図を示す。

種々の例に従った例示の回路の概略図を示す。

種々の例に従った例示の信号波形の図を示す。

種々の例に従った例示の信号波形の図を示す。

種々の例に従った例示の信号波形の図を示す。

種々の例に従った例示の信号波形の図を示す。

種々の例に従ったピンストラップ検出の例示の方法のフローチャートを示す。

現代の回路設計において、特徴セットを増大させることと、物理的サイズを低減すること、従って構成要素のコストを低減することという競合する利益がしばしば生じる。例えば、差動導体（例えば、正及び負の差動信号線を有するもの）を含むシステムにおいて、差動導体が電圧供給（ＶＤＤ）又は接地（ＧＮＤ）ノードに短絡されているか否かを判定することが望ましい場合がある。しかしながら、差動導体を含む少なくとも幾つかの回路実装は、差動導体に関連する直流（ＤＣ）情報へのアクセスを防止する交流（ＡＣ）デカップリングキャパシタも含む。少なくとも幾つかの実装において、差動導体に関連するそのＤＣ情報へのアクセスがないと、差動導体の終端状態（例えば、有効な終端か又は短絡か）を判定することが複雑になるか又はより高価になる。例えば、一つの解決策として、ピン（例えば、入力／出力（Ｉ／Ｏ）インタフェース）を回路に付加して、ＡＣカップリングキャパシタの反対側（例えば、ＡＣカップリングキャパシタの、差動導体に結合されている側）でＤＣ電圧感知を可能にすることが含まれる。しかしながら、この解決策は、回路の物理的サイズを増大させ、従って、回路のコストを増加させるため、少なくとも幾つかの回路使用例にとっては、望ましいことではない。

本明細書の少なくとも幾つかの態様が、回路を提供する。この回路は、幾つかの例において、終端状態判定回路である。この回路は、少なくとも幾つかの例において、差動導体が有効に終端されているか（例えば、５０オーム（Ω）又は特定されたその他の抵抗によって終端されているか）又は短絡されているか（例えば、約１０Ω未満の抵抗が存在するか）を回路が判定できるようにする機能性を含む。回路の少なくとも幾つかの実装は更に、差動導体の正導体と負導体との間の短絡と、差動導体の正導体又は負導体の一方と、ＶＤＤ又はＧＮＤとの間の短絡とを区別する機能性を含む。回路は、複数の抵抗値を用いてプルアップネットワークを実装することによって、少なくとも部分的に２工程プロセスに従って、上述の機能性を達成する。第１の工程で、回路は、差動導体の正導体又は負導体が高インピーダンス（高Ｚ）状態にあるか又は低インピーダンス状態にあるかを判定する。第２の工程で、回路は、差動導体の正導体又は負導体が予期される抵抗（例えば、約５０Ω等）又は予期される抵抗よりも小さい幾つかの他の抵抗を用いて終端されているか否かを判定する。このように、回路は、差動導体の正導体又は負導体が高Ｚ状態にあるか否かを判定する。回路は更に、差動導体の正導体又は負導体が、予期される抵抗よりも小さい他の抵抗を用いて終端されているか否かを判定し、そのような状況では、差動導体の正導体又は負導体のそれぞれ一つに対する短絡の存在を判定する。

ここで図１を参照すると、例示のシステム１００のブロック図が示されている。システム１００の少なくとも幾つかの実装は、差動導体１０６を介して通信可能に結合されるトランスミッタ１０２及びレシーバ１０４を含む。このように、システム１００は、トランスミッタ１０２及びレシーバ１０４が両方とも同じデバイスに実装されるデバイス及びトランスミッタ１０２又はレシーバ１０４の一方のみを含むデバイスを含む、複数のデバイスを表す。少なくとも幾つかの例において、システム１００は、自動車又は他の輸送車両（例えば、飛行機、ボート、バス、トラック等）を表すか又はその中に実装される。

少なくとも一つの実装において、トランスミッタ１０２は、ドライバ１０８及び障害検出回路１１０を含む。ドライバ１０８は、トランスミッタ１０２の第１の出力端子１１２に結合される第１の出力と、トランスミッタ１０２の第２の出力端子１１４に結合される第２の出力とを含む。差動導体１０６は、正導体１１６及び負導体１１８を含む。レシーバ１０４は、レシーバフロントエンド１２０及び入力終端回路１２２を含む。レシーバフロントエンド１２０は、レシーバ１０４の第１の入力端子１２４に結合される第１の入力端子と、レシーバ１０４の第２の入力端子１２６に結合される第２の入力端子とを含む。第１の出力端子１１２は、キャパシタ１２８を介して正導体１１６に結合される。第１の入力端子１２４は、キャパシタ１３０を介して正導体１１６に結合される。第２の出力端子１１４は、キャパシタ１３２を介して負導体１１８に結合される。第２の入力端子１２６は、キャパシタ１３４を介して負導体１１８に結合される。

システム１００の通常動作の間、入力終端回路１２２は、特定された量の抵抗を用いて、正導体１１６及び負導体１１８の各々を終端させる。少なくとも幾つかの例において、その抵抗は５０Ωにほぼ等しい。他の例において、その抵抗は、システム１００に対して適用可能な業界標準又は設計判断に従って決定及び設定される。以下の説明は、第１の出力端子１１２及び正導体１１６を参照してなされる。しかしながら、類似の機能性が第２の出力端子１１４及び負導体１１８に関しても適用する。正導体１１６に障害が存在するか否かを判定するために、少なくとも幾つかの実装において、障害検出回路１１０は、第１の出力端子１１２を監視する単工程プロセスを含む。例えば、障害検出回路１１０は、第１の出力端子１１２を監視して、第１の出力端子１１２に存在する信号の値（ＴＸＰと呼ばれる）が、特定された時間期間の後、閾値を超えるか超えないかを判定する。閾値は、幾つかの例において、障害検出回路１１０が受け取った基準電圧（ＶＲＥＦ）である。特定された時間期間の満了時に、ＴＸＰがＶＲＥＦよりも大きい場合、障害検出回路１１０は、正導体１１６内に障害が存在しないと判定する。特定された時間期間の満了時に、ＴＸＰがＶＲＥＦよりも大きくない場合、障害検出回路１１０は、正導体１１６内に障害が存在すると判定する。障害は、正導体１１６の、ＶＤＤ又はＧＮＤのいずれかへの短絡である。

少なくとも幾つかの例において、障害検出回路１１０は、正導体１１６に分圧器（図示せず）を実装するために適した構成要素を含み、そのため、入力終端回路１２２によって提供される終端が分圧器の底部抵抗器であり、障害検出回路１１０の構成要素の一つ又は複数が分圧器の頂部抵抗器であり、第１の出力端子１１２が分圧器の出力となる。少なくとも幾つかの例において、障害検出回路１１０の一つ又は複数の構成要素は切り替え構成要素であり、そのため、それらは分圧器を活性化又は非活性化するように信号経路への入出を選択的に切り替えられる。例えば、少なくとも一つの例において、一つ又は複数の構成要素は、一つ又は複数のプルアップネットワークを含むか又は形成する。幾つかの例において、システム１００は更に、障害検出回路１１０の少なくとも幾つかの構成要素を制御する回路１３６を含む。種々の実装において、回路１３６は、論理回路、デジタル回路、プロセッサ、デジタルコア等の種々の形態を取る。少なくとも幾つかの例において、回路１３６は、トリガ信号（ＴＲＩＧ１）を生成して障害検出回路１１０に出力し、分圧器の活性化又は非活性化を制御する。他の例において、回路１３６はＶＲＥＦを障害検出回路１１０に出力する。更に別の例において、障害検出回路１１０は、回路１３６に結合される出力端子を含み、例えば、ＴＲＩＧ１の状態が変化したときに、回路１３６が回路１３６の出力値をサンプリングすることを可能にする。

他の例において、障害検出回路１１０は、正導体１１６に障害が存在するか否かを判定するために第１の出力端子１１２を監視する多工程プロセスを含む。例えば、障害検出回路１１０は、障害検出回路１１０内に複数の分圧器を選択的に生成するように、切り替え可能に制御された複数の構成要素を含む。例えば、第１の工程で、障害検出回路１１０は、正導体１１６が高Ｚ状態にあるか又は終端されているかを判定する。高Ｚ状態の存在は、幾つかの例において、障害（例えば、開回路）の証拠であり、他の例においては、単なる報知（例えば、レシーバ１０４がデータを受け取る準備ができていないことを示すもの）である。第２の工程で、障害検出回路１１０は、正導体１１６の終端が、入力終端回路１２２によってなされた有効な終端であるか又はＶＤＤ又はＧＮＤへの短絡であるかを判定する。障害検出回路１１０は、第１の量の抵抗を信号経路に切り替え、第１の電圧ドライバを生成することによって、第１の工程で判定を実施する。入力終端回路１２２によって提供される終端が第１の分圧器の底部抵抗器であり、障害検出回路１１０の一つ又は複数の構成要素が第１の分圧器の頂部抵抗器であり、第１の量の抵抗を提供し、その際、第１の出力端子１１２が第１の分圧器の出力である。

少なくとも幾つかの例において、キャパシタ１２８及びキャパシタ１３０は、第１の出力端子１１２と入力終端回路１２２との間に結合される。従って、幾つかの例において、キャパシタ１２８及びキャパシタ１３０は、正導体上に存在するインピーダンスを変更する（例えば、第１の出力端子１１２からわかるように、第１の分圧器の底部抵抗器として）。また、本明細書の他の箇所に詳細に説明されるように、キャパシタ１２８は、頂部抵抗器と底部抵抗器の電圧の比に基づいて充電し、正導体１１６が有効に終端されているか又は短絡されているかに関して、事前定義された時間期間の後のサンプリング時の指標を提供する。キャパシタ１２８及びキャパシタ１３０は、変化しないままであるので、それらは、概して、第１の出力ノード１１２での出力を用いて形成される分圧器に関しては、本明細書では説明されていない。障害検出回路１１０は、第２の量の抵抗を、第２の分圧器を生成する信号経路に切り替えることによって、第２の工程で判定を実施する。入力終端回路１２２によって提供される終端は、第２の分圧器の底部抵抗器であり、障害検出回路１１０の一つ又は複数の他の構成要素は、第２の分圧器の頂部抵抗器であり、第２の量の抵抗を提供し、その際、第１の出力端子１１２は、第２の分圧器の出力である。少なくとも幾つかの例において、障害検出回路１１０は、第１の工程のために構成要素の切り替えを制御するためにＴＲＩＧ１を受信することに加えて、第２の工程のために構成要素の切り替えを制御するために第２のトリガ信号（ＴＲＩＧ２）を回路１３６から受信する。

障害検出回路１１０が２工程プロセスを実装する場合、第１の工程で、特定された時間期間の満了時にＴＸＰがＶＲＥＦよりも大きくない場合、障害検出回路１１０は、正導体１１６が終端されていると判定する。同様に、第１の工程で、特定された時間期間の満了時にＴＸＰがＶＲＥＦよりも大きい場合、障害検出回路１１０は、正導体１１６が高Ｚ状態にあり、無効に終端されていると判定する。第２の工程で、特定された時間期間の満了時にＴＸＰがＶＲＥＦよりも大きい場合、障害検出回路１１０は、正導体１１６が終端されていると判定する。同様に、第１の工程で、特定された時間期間の満了時にＴＸＰがＶＲＥＦよりも大きい場合、障害検出回路１１０は正導体１１６に短絡が存在しないと判定する。特定された時間期間の満了時にＴＸＰがＶＲＥＦよりも大きくない場合、障害検出回路１１０は、正導体１１６とＶＤＤ又はＧＮＤとの間に短絡が存在すると判定する。

少なくとも幾つかの例において、特定された時間期間の満了時にＴＸＰがＶＲＥＦを超えるか否かは、少なくとも部分的に、正導体１１６上に存在する抵抗に対する障害検出回路１１０のプルアップ抵抗の関係に従って判定される。例えば、充電時間は、キャパシタ１２８の容量、障害検出回路１１０の抵抗、及び正導体１１６上に存在する抵抗に従って判定される。キャパシタ１２８の容量は実質的に一定のままであるので、ＴＸＰの充電時間の変動は、その後、障害検出回路１１０の抵抗と正導体１１６上に存在する抵抗との関係に従って定義され得る。例えば、障害検出回路１１０の抵抗が正導体１１６上に存在する抵抗よりも小さい場合、ＴＸＰは、より速い速度で充電する。障害検出回路１１０の抵抗が正導体１１６上に存在する抵抗よりも大きい場合、ＴＸＰはより遅い速度で充電する。

幾つかの例において、トランスミッタ１０２及び／又は回路１３６、又はトランスミッタ１０２及び／又は回路１３６が実装されるデバイスは、レシーバ１０４に対して制御を行使することができない。しかしながら、他の例において、トランスミッタ１０２及び／又は回路１３６、又はトランスミッタ１０２及び／又は回路１３６が実装されるデバイスは、レシーバ１０４に対して制御を行使することができる。レシーバ１０２が、トランスミッタ１０２及び／又は回路１３６、又はトランスミッタ１０２及び／又は回路１３６が実装されるデバイスによって制御可能であるそのような例において、システム１００は更に、正導体１１６と負導体１１８との間に短絡が存在するか否かを判定するための機能性を含む。正導体１１６と負導体１１８との間の短絡検出の少なくとも一つの実装において、レシーバ１０４は、正導体１１６を高Ｚ状態に置き、負導体１１８を有効に終端させるように制御される。障害検出回路１１０はその後、２工程障害検出プロセスの第１の工程を実装して、正導体１１６が、障害検出回路１１０で、レシーバ１０４が正導体１１６を高Ｚ状態に置いたにも拘わらず、有効に終端されているとして検出されたか否かを判定する。障害検出回路１１０が、正導体１１６が有効に終端されていると判定した場合、レシーバ１０４は次に、負導体１１８を高Ｚ状態に置き、正導体１１６を有効に終端させるように制御される。障害検出回路１１０はその後、２工程障害検出プロセスの第１の工程を繰り返して、レシーバ１０４が負導体１１８を高Ｚ状態に置いたにも拘わらず、負導体１１８が、障害検出回路１１０で、有効に終端されたか否かを判定する。障害検出回路１１０が、負導体１１８もまた、有効に終端されていると判定する場合、障害検出回路１１０（又は、障害検出回路１１０の一つ又は複数の出力信号に基づいて回路１３６）は、正導体１１６と負導体１１８との間に短絡が存在すると判定する。障害検出回路１１０によって、正導体１１６又は負導体１１８のいずれかが高Ｚ状態であると判定された場合、障害検出回路１１０（又は、障害検出回路１１０の一つ又は複数の出力信号に基づいて回路１３６）は、正導体１１６と負導体１１８との間に短絡が存在しないと判定する。

ここで図２を参照すると、例示の障害検出回路２００の概略図が示される。少なくとも幾つかの例において、回路２００は、図１のシステム１００の障害検出回路１１０の一部としての実装に適している。例えば、回路２００は、正導体１１６における障害を検出する障害検出回路１１０の一部としての実装に適している。回路２００の別の事例は更に、正導体１１６に関して本明細書で説明したものと実質的に同様に、負導体１１８における障害を検出する障害検出回路１１０の一部としての実装に適している。あるいは、回路２００は、正導体１１６（又は代替的に、負導体１１８）が高Ｚ状態にあるか否かを判定する障害検出回路１１０の一部としての実装に適している。少なくとも一つの実装において、回路２００は、スイッチ２０２、抵抗器２０４、及び比較器２０６を含む。少なくとも幾つかの例において、スイッチ２０２は、トランジスタ等のソリッドステートスイッチングデバイスとして実装され、ＴＲＩＧ１を受信し、ＴＲＩＧ１に少なくとも部分的に従って制御されるように構成される。他の例において、スイッチ２０２は、ＴＲＩＧ１を受信し、ＴＲＩＧ１に従って少なくとも部分的に制御されるように構成される、機械的スイッチングデバイスとして実装される。ノード２１０に結合された導体の予期される終端抵抗が約５０Ωである回路２００の少なくとも一つの実装において、抵抗器２０４の抵抗は約２０Ωの抵抗である。

回路２００の例示のアーキテクチャにおいて、スイッチ２０２及び抵抗器２０４は、ノード２０８とノード２１０との間に直列に結合される。スイッチ２０２及び抵抗器２０４は、少なくとも幾つかの例において、集合的にプルアップネットワークと呼ばれる。少なくとも幾つかの例において、ノード２０８は、ＶＤＤが存在するノードであり、ノード２１０は出力ノードである（例えば、その結果、回路２００のノード２０８は、トランスミッタ１０２の第１の出力端子１１２に類似する）。図２において、ノード２０８に結合するスイッチ２０２及びノード２１０に結合する抵抗器として図示されているが、幾つかの実装において、この方向は逆になる。比較器２０６は、ノード２１０に結合された第１の入力端子（例えば、負又は反転の入力端子）、及びノード２１２に結合された第２の入力端子（例えば、正又は非反転の入力端子）を有する。比較器２０６の出力端子がノード２１４に結合される。少なくとも幾つかの例において、ＶＲＥＦがノード２１２で受信され、出力信号ＣＯＭＰ ＯＵＴがノード２１４で提供され、ＣＯＭＰ ＯＵＴは、ノード２１０に結合された導体において、障害（又は、回路２００の実装に応じて、高Ｚ状態）が検出されたか否かを示す。

回路２００の動作の例において、信号がノード２１０で受信される。少なくとも幾つかの例において、信号はＴＸＰとして送信するためのコモンモード電圧（ＶＣＭ）である。少なくとも幾つかの例において、信号は差動成分を含まない（例えば、差動データの送信の前に、システム始動時に本明細書の障害検出が実施される場合等）。回路２００がディセーブルされると、ノード２１０で受信された信号は、実質的に変更されず、同じくノード２１０で、ＴＸＰとして出力される。ＴＲＩＧ１がアサートされる場合等に、回路２００がイネーブルされると、スイッチ２０２は活性化し、抵抗器２０４をノード２０８に電気的に結合する。ＶＤＤがノード２０８に存在する場合、ノード２１０は、抵抗器２０４及びスイッチ２０２を介して、高にプルされる（例えば、ＶＤＤの値に近づく）。ＶＲＥＦは、少なくとも幾つかの例において、ＶＣＭよりも大きく、ＶＤＤよりも小さい値である。ＴＸＰが送信される正導体１１６等の、ノード２１０に結合された導体の予期される終端抵抗（約５０Ω等）を知ることによって、回路２００は導体がＶＤＤ又はＧＮＤに短絡されているか否かを判定する。

抵抗器２０４が、ＴＸＰが送信される導体の予期される終端抵抗よりも少ない量の抵抗を有する場合、ＴＸＰの値は、ＴＲＩＧ１がアサートされている間、ＶＲＥＦを超えるように増加する。抵抗器２０４が、ＴＸＰが送信される導体の予期される終端抵抗よりも大きな量の抵抗を有する場合、ＴＲＩＧ１がアサートされている間、ＴＸＰの値はＶＲＥＦを超えるように増加しない。少なくとも幾つかの例において、抵抗器２０４の抵抗の値は、有効に終端されている導体及びＶＤＤ又はＧＮＤに短絡されている導体の両方の条件に対して、比較器２０６が最大のマージン（例えば、比較器２０６に、条件が満たされているか否かの判定を可能にさせるマージン）を有するように選択される。少なくとも幾つかの例において、ＴＸＰが送信される導体がＶＤＤ又はＧＮＤに短絡される場合、導体上に存在する抵抗は抵抗器２０４の抵抗よりも小さい。例えば、導体上に存在する抵抗は約１０Ωよりも小さい。逆に、ＴＸＰが送信される導体が、ＶＤＤ又はＧＮＤに短絡されず、その代わりに有効に終端されている場合、ＴＸＰが送信される導体の予期される終端抵抗が導体上に存在する。少なくとも一つの例において、導体上に存在する抵抗は、約４０Ωより大きいか又は約５０Ωにほぼ等しい。抵抗器２０４の抵抗と導体上に存在する抵抗との間の関係に基づいて、ＴＸＰの値は増加する。抵抗器２０４の抵抗が導体上に存在する抵抗よりも大きい場合、ＶＤＤの大部分は、抵抗器２０４の両端間で降下し、その結果、ＴＸＰの値がゆっくり増加する。逆に、抵抗器２０４の抵抗が導体上に存在する抵抗よりも小さい場合、ＶＤＤの大部分は、導体の両端間で降下し、その結果、ＴＸＰの値がより急速に増加する。

例えば、ＴＲＩＧ１の第１のエッジ遷移が生じた後、ＴＲＩＧ１は、ＴＸＰが送信される導体の予期される終端抵抗及び抵抗器２０４の抵抗に少なくとも部分的に従って決定された事前定義された時間期間、アサートされたままである。少なくとも幾つかの例において、事前定義された時間期間は、ノード２１０に結合された抵抗器２０４及びＡＣカップリングキャパシタ（例えば、キャパシタ１２８）、並びに正導体１１６上に存在する抵抗によって生成される抵抗器－キャパシタ（ＲＣ）時間定数に従って判定される。ＴＲＩＧ１の第２のエッジ遷移で、ＶＲＥＦを超えてＴＸＰの値が増加する場合、回路２００は、導体上に存在する抵抗が抵抗器２０４の抵抗よりも大きいため、導体内に短絡はないと判定する。しかしながら、ＴＲＩＧ１の第２のエッジにおいて、ＴＸＰがＶＲＥＦよりも小さいままである場合、回路２００は、導体上に存在する抵抗が抵抗器２０４の抵抗よりも小さいので、導体内に短絡が存在すると判定する。この判定は、少なくとも幾つかの例において、比較器２０６がＴＸＰをＶＲＥＦと比較してＣＯＭＰ ＯＵＴを生成することによってなされる。図２に図示されるような幾つかの例において、比較器２０６は、ＴＸＰがＶＲＥＦよりも小さく短絡が検出されるときにＣＯＭＰ ＯＵＴがアサートされるように構成される。他の例において、比較器２０６の第１及び第２の入力端子の極性は、図２に示されている極性とは逆であり、その結果、ＴＸＰがＶＲＥＦよりも小さいときＣＯＭＰ ＯＵＴはデアサートされる。少なくとも幾つかの例において、回路２００は図１の回路１３６に結合される。このような例において、回路２００は、回路１３６からＴＲＩＧ１を受信し、ＣＯＭＰ ＯＵＴを回路１３６に提供する。また、このような例において、回路１３６は、ＴＲＩＧ１の第２のエッジ遷移と実質的に同時に、ＣＯＭＰ ＯＵＴの値をサンプリング（例えば、記録及び／又は格納）する。他の例において、回路１３６は、ＴＲＩＧ１の第２のエッジ遷移と時間的に隣接する時間にＣＯＭＰ ＯＵＴの値をサンプリングする。例えば、回路１３６は、ＴＲＩＧ１の第２のエッジ遷移の僅かに前か又は僅かに後に、ＣＯＭＰ ＯＵＴの値をサンプリングする。

ここで図３Ａ及び図３Ｂを参照すると、例示の信号波形の図形が示される。少なくとも幾つかの例において、図形３０５は、短絡が存在する場合に図１のシステム１００及び／又は図２の回路２００に存在する少なくとも幾つかの信号を表す。また、少なくとも幾つかの例において、図形３１０は、短絡が存在しない場合（例えば、有効な終端が存在する場合等）に図１のシステム１００及び／又は図２の回路２００に存在する少なくとも幾つかの信号を表す。従って、図３Ａ及び／又は図３Ｂの説明の少なくとも幾つかの態様は、図１及び／又は図２の構成要素及び／又は信号を参照する。更に、上記の説明と同様に、図３Ａ及び図３Ｂは、第１の出力端子１１２、ＴＸＰ、及び正導体１１６に関して説明される。第２の出力端子１１４、第２の出力端子に存在する信号（本明細書においてＴＸＮと呼ばれる）、及び負導体１１８に対する波形は、図３Ａ及び図３Ｂに示されるものと実質的に類似している。

図形３０５に示されるように、ＴＲＩＧ１がアサートされると、ＴＸＰの値が増加し始める。ＴＲＩＧ１は、ＶＲＥＦ、ＶＣＭ、及び抵抗器２０４の抵抗の値に少なくとも部分的に従って判定された事前定義された時間期間、アサートされたままである。例えば、ＴＲＩＧ１は、ＶＣＭの値及びＴＸＰの値に基づいて、抵抗器２０４の抵抗が正導体１１６上に存在する抵抗よりも大きいか又は小さいかを判定するのに充分な時間期間、アサートされたままである。正導体１１６がＶＤＤ又はＧＮＤに短絡している場合、正導体１１６上に存在する抵抗は抵抗器２０４の抵抗よりも小さい。正導体１１６上に存在する抵抗が抵抗器２０４の抵抗よりも小さい場合、ＴＲＩＧ１がアサートされＣＯＭＰ ＯＵＴがデアサートされたままである期間、ＴＸＰはＶＲＥＦよりも小さいままである（この例では、論理高レベルであるが、他の例では、論理低レベルである）。

図形３１０にも示されるように、ＴＲＩＧ１がアサートされると、ＴＸＰの値が増加し始める。図形３０５を参照して説明されるように、ＴＲＩＧ１は、事前定義された時間期間、アサートされたままである。正導体１１６が、抵抗器２０４の抵抗よりも大きい抵抗を用いて有効に終端されていて且つ／又はＶＤＤ又はＧＮＤに短絡されていない場合、正導体１１６上に存在する抵抗は、抵抗器２０４の抵抗よりも大きい。正導体１１６上に存在する抵抗が抵抗器２０４の抵抗よりも大きい場合、ＴＲＩＧ１のデアサートの前に、ＴＸＰはＶＲＥＦを超え、ＣＯＭＰ ＯＵＴはアサートされる（この例では、論理低レベルに設定されるが、他の例では、論理高レベルに設定される）。

ここで図４を参照すると、例示の障害検出回路４００の概略図が示される。少なくとも幾つかの例において、回路４００は、図１のシステム１００の障害検出回路１１０の少なくとも一部としての実装に適している。例えば、回路４００は、正導体１１６における障害又は高Ｚ状態を検出する障害検出回路１１０の一部としての実装に適している。回路４００の別の事例は更に、正導体１１６に関して説明した様式と実質的に同じ様式で、負導体１１８における障害又は高Ｚ状態を検出する障害検出回路１１０の一部としての実装に適している。少なくとも一つの実装において、回路４００は、トランジスタ４０２、抵抗器４０４、トランジスタ４０６、抵抗器４０８、抵抗器４１０、抵抗器４１２、増幅器４１４、及び比較器４１６を含む。トランジスタ４０２及び抵抗器４０４は、少なくとも幾つかの例において、集合的にプルアップネットワークと呼ばれる。トランジスタ４０６及び抵抗器４０８もまた、少なくとも幾つかの例において、集合的にプルアップネットワークと呼ばれる。種々の他の例において、トランジスタ４０２及び／又はトランジスタ４０６は、他のプロセス技術のトランジスタ、機械的スイッチ等、任意の他の適切な制御可能なスイッチングデバイスで置換される。

回路４００の例示のアーキテクチャにおいて、トランジスタ４０２は、ノード４１８に結合されるソース端子と、抵抗器４０４を介してノード４２０に結合されるドレイン端子と、トリガ信号ＴＲＩＧ１を受信するように構成されるゲート端子とを有する。トランジスタ４０６は、ノード４１８に結合されたソース端子と、抵抗器４０８を介してノード４２０に結合されたドレイン端子と、トリガ信号ＴＲＩＧ２を受信するように構成されたゲート端子とを有する。抵抗器４１０は、ノード４１８とノード４２１との間に結合され、抵抗器４１２は、ノード４２１とノード４２０との間に結合される。増幅器４１４は、ノード４２１に結合された第１の入力端子（例えば、負又は反転入力端子）と、ノード４２２に結合された第２の入力端子（例えば、正又は非反転入力端子）と、ノード４２０に結合された出力端子とを有する。比較器４１６は、ノード４２０に結合された第１の入力端子（例えば、負又は反転入力端子）と、ノード４２４に結合された第２の入力端子（例えば、正又は非反転入力端子）と、ノード４２６に結合された出力端子とを有する。少なくとも幾つかの例において、ＶＤＤはノード４１８に存在し、ＶＲＥＦはノード４２４で受信され、ＣＯＭＰ ＯＵＴは、ノード４２６で出力され、ＣＯＭＰ ＯＵＴは、ノード４２０に結合された導体において障害か又は高Ｚ状態が検出されたか否かを示す。また、少なくとも幾つかの例において、ノード４２２は、ドライバ１０８の正の出力を受け取るように構成され、ノード４２０は、第１の出力端子１１２に類似し、そのため、ＴＸＰがノード４２０に存在する。また、少なくとも幾つかの例において、抵抗器４１０は、制御可能であるか又はプログラム可能な構成要素であり、従って、抵抗器４１０の抵抗の量が可変であり選択可能である。ノード４２０に結合された導体の予期される終端抵抗が約５０Ωである回路４００の少なくとも一つの実装において、抵抗器４０４の抵抗は約１，０００Ωであり、抵抗器４０８の抵抗は約２０Ωである。

回路４００の動作の或る例において、ＶＣＭがノード４２２で受け取られる。抵抗器４１０及び抵抗器４１２は、ノード４２１における出力を用いて、ノード４１８とノード４２０との間に分圧器を形成する。増幅器４１４は、少なくとも幾つかの例において、演算増幅器であり、抵抗器４１０及び抵抗器４１２と一緒になってノード４２０を約ＶＤＤ／２の値まで駆動する。他の例において、増幅器４１４、抵抗器４１０、及び抵抗器４１２は、少なくとも部分的にＶＣＭに基づいて、ノード４２０を任意の他の適切な値まで駆動する。少なくとも幾つかの例において、増幅器４１４がイネーブルされると、増幅器４１４はノード４２０をＶＤＤ／２まで駆動する。幾つかの例において、受信したイネーブル信号（ＥＮ）がアサートされると、増幅器４１４がイネーブルされる。幾つかの例において、ＴＲＩＧ１及びＴＲＩＧ２が各々デアサートされると、ＥＮがアサートされ、ＴＲＩＧ１又はＴＲＩＧ２のいずれかがアサートされると、ＥＮがデアサートされる。少なくとも幾つかの例において、ＥＮ、ＴＲＩＧ１、及びＴＲＩＧ２の各々が回路１３６から受信され、ＣＯＭＰ ＯＵＴが回路１３６から出力される。

ＴＲＩＧ１及びＴＲＩＧ２が各々デアサートされると、回路４００の障害検出がディセーブルされ、ＶＤＤ／２がＴＸＰとして出力される。ＴＲＩＧ１がアサートされると、回路４００の２工程障害検出プロセスの第１の工程がアクティブになり、ＥＮ及びＴＲＩＧ２の両方がデアサートされる。障害検出プロセスの第１の工程がアクティブであるとき、回路４００は、ノード４２０に結合された導体（例えば、正導体１１６等）が高Ｚ状態であるか又は終端されているかを判定する。少なくとも幾つかの実装において、ノード４２０に結合された導体に対する予期される終端抵抗を用いる有効な終端と、ノード４２０に結合された導体の短絡との両方が、障害検出プロセスの第１の工程における終端であると判定される。

ＴＲＩＧ１がアサートされると、トランジスタ４０２が活性化し、抵抗器４０４をノード４１８に電気的に結合する。ＶＤＤがノード４１８に存在すると、抵抗器４０４及びトランジスタ４０２を介してノード４２０が高にプルされる（例えば、ＶＤＤの値に近づく）。ＶＲＥＦは、少なくとも幾つかの例において、ＶＤＤ／２よりも大きいがＶＤＤよりも小さい値である。ＴＸＰが送信される、正導体１１６等の、ノード４２０に結合された導体の予期される終端抵抗（約５０Ω等）を知ることにより、回路４００は、導体が高Ｚ状態にあるか又は終端されているかを判定する。例えば、抵抗器４０４が導体の予期される終端抵抗よりも少ない量の抵抗を有する場合、ＴＲＩＧ１がアサートされている間、ＴＸＰの値はＶＲＥＦを超えるように増加する。抵抗器４０４がＴＸＰが送信される導体の予期される終端抵抗よりも大きな量の抵抗を有する場合、ＴＲＩＧ１がアサートされている間、ＴＸＰの値はＶＲＥＦを超えるように増加しない。少なくとも幾つかの例において、ＴＸＰが送信される導体が終端される場合、導体上に存在する抵抗は、抵抗器４０４の抵抗よりも小さい。例えば、導体上に存在する抵抗は約２００Ωよりも小さい。逆に、ＴＸＰが送信される導体が高Ｚ状態にある場合、抵抗器２０４の抵抗よりも大きい抵抗が導体上に存在する。例えば、導体上に存在する抵抗は約１０，０００Ωよりも大きい。抵抗器４０４の抵抗と導体上に存在する抵抗との間の関係に基づいて、ＴＸＰの値が増加する。少なくとも幾つかの例において、値の増加速度が、障害（又は高Ｚ状態）が存在するか否かを示す（例えば、導体が高Ｚ状態にあるか又は導体がＶＤＤ又はＧＮＤに短絡されている）。抵抗器４０４の抵抗が導体上に存在する抵抗よりも大きい場合、ＶＤＤの大部分は抵抗器４０４の両端間で降下し、その結果、ＴＸＰの値がゆっくり増加する。逆に、抵抗器４０４の抵抗が導体上に存在する抵抗よりも小さい場合、ＶＤＤの大部分が導体の両端間で降下し、その結果、ＴＸＰの値がより急速に増加する。

例えば、ＴＲＩＧ１の第１のエッジ遷移が生じた後、ＴＲＩＧ１は、ＴＸＰが送信される導体の予期される終端抵抗と抵抗器４０４の抵抗とに少なくとも部分的に従って決定された事前定義された時間期間、アサートされたままである。ＴＲＩＧ１の第２のエッジ遷移において、ＴＸＰの値がＶＲＥＦを超えて増加した場合、回路４００は、導体上に存在する抵抗が抵抗器４０４の抵抗よりも大きいので、導体が高Ｚ状態にあると判定する。しかしながら、ＴＲＩＧ１の第２のエッジにおいて、ＴＸＰがＶＲＥＦよりも小さいままである場合、回路４００は、導体上に存在する抵抗が抵抗器４０４の抵抗よりも小さいので、導体が終端されていると判定する。判定は、少なくとも幾つかの例において、比較器４１６がＴＸＰをＶＲＥＦと比較してＣＯＭＰ ＯＵＴを生成することによって行われる。図４に示されるような幾つかの例において、比較器４１６は、ＴＸＰがＶＲＥＦよりも小さく終端が検出された場合に、ＣＯＭＰ ＯＵＴがアサートされるように構成される。他の例において、比較器４１６の第１及び第２の入力端子の極性は、図４に示されるものとは逆であり、そのため、ＴＸＰがＶＲＥＦよりも小さい場合にＣＯＭＰ ＯＵＴがデアサートされる。少なくとも幾つかの例において、回路４００は、図１の回路１３６に結合される。そのような例において、回路４００は、回路１３６からＴＲＩＧ１を受信し、回路１３６にＣＯＭＰ ＯＵＴを提供する。更に、そのような例において、回路１３６は、ＴＲＩＧ１の第２のエッジ遷移と実質的に同時にＣＯＭＰ ＯＵＴの値をサンプリング（例えば、記録及び／又は格納）する。他の例において、回路１３６は、ＴＲＩＧ１の第２のエッジ遷移に時間的に隣接する時間に、ＣＯＭＰ ＯＵＴの値をサンプリングする。例えば、回路１３６は、ＴＲＩＧ１の第２のエッジ遷移の僅かに前か又は僅かに後に、ＣＯＭＰ ＯＵＴの値をサンプリングする。

導体が終端されているか否かを判定した後、ＴＲＩＧ１がデアサートされ、トランジスタ４０２を非活性化し、障害検出プロセスの第１の工程が終了する。障害検出プロセスの第２の工程を開始するために、ＴＲＩＧ２がアサートされる。ＴＲＩＧ２がアサートされると、トランジスタ４０６が活性化し、抵抗器４０８をノード４１８と電気的に結合する。ノード４１８においてＶＤＤが存在すると、抵抗器４０８及びトランジスタ４０６を介してノード４２０が高にプルされる（例えば、ＶＤＤの値に近づく）。ＴＸＰが送信される正導体１１６等のノード４２０に結合された導体の予期される終端抵抗（約５０Ω等）を再び知ることによって、回路４００は、導体が、予期される終端抵抗によって終端されているか又はＶＤＤ又はＧＮＤに短絡されているかを判定する。例えば、抵抗器４０８が、ＴＸＰが送信される導体の予期される終端抵抗よりも少ない量の抵抗を有する場合、ＴＲＩＧ２がアサートされている間、ＴＸＰの値がＶＲＥＦを超えるように増加する。抵抗器４０８が、ＴＸＰが送信される導体の予期される終端抵抗よりも大きな量の抵抗を有する場合、ＴＲＩＧ２がアサートされている間、ＴＸＰの値はＶＲＥＦを超えるように増加しない。少なくとも幾つかの例において、ＴＸＰが送信される導体がＶＤＤ又はＧＮＤに短絡されている場合、導体上に存在する抵抗は抵抗器４０８の抵抗よりも小さい。例えば、導体上に存在する抵抗は約１０Ωよりも小さい。逆に、ＴＸＰが送信される導体が有効に終端されている場合、ＴＸＰが送信される導体の予期される終端抵抗は導体上に存在する。少なくとも一例において、導体が有効に終端されている場合、導体上に存在する抵抗は、約４０Ωより大きいか又は５０Ωにほぼ等しい。抵抗器４０８の抵抗と導体上に存在する抵抗との間の関係に基づいて、ＴＸＰの値は増加する。上述されるように、値の増加の速度は、少なくとも幾つかの例において、障害又は高Ｚ状態が存在するか否かを示す。抵抗器４０８の抵抗が導体上に存在する抵抗よりも大きい場合、ＶＤＤの大部分が抵抗器４０８の両端間で降下し、その結果、ＴＸＰの値がゆっくり増加する。逆に、抵抗器４０８の抵抗が導体上に存在する抵抗よりも小さい場合、ＶＤＤの大部分が導体の両端間で降下し、その結果、ＴＸＰの値がより急速に増加する。

例えば、ＴＲＩＧ２の第１のエッジ遷移が生じた後、ＴＸＰが送信される導体の予期される終端抵抗と抵抗器４０８の抵抗とに少なくとも部分的に従って判定された事前定義された時間期間、ＴＲＩＧ２はアサートされたままである。ＴＲＩＧ２の第２のエッジ遷移において、ＴＸＰの値がＶＲＥＦを超えるように増加した場合、回路４００は、導体上に存在する抵抗が抵抗器４０８の抵抗よりも大きいため、導体に短絡が存在しないと判定する。しかしながら、ＴＲＩＧ２の第２のエッジにおいて、ＴＸＰがＶＲＥＦよりも小さいままである場合、回路４００は、導体上に存在する抵抗が抵抗器４０８の抵抗よりも小さいため、導体に短絡が存在しないと判定する。判定は、少なくとも幾つかの例において、比較器４１６がＴＸＰをＶＲＥＦと比較してＣＯＭＰ ＯＵＴを生成することによって行われる。幾つかの例において、回路２００は、回路１３６からＴＲＩＧ２を受信し、回路１３６は、ＴＲＩＧ２の第２のエッジ遷移と実質的に同時に、ＣＯＭＰ ＯＵＴの値をサンプリング（例えば、記録及び／又は格納）する。他の例において、回路１３６は、ＴＲＩＧ２の第２のエッジ遷移に時間的に隣接する時間において、ＣＯＭＰ ＯＵＴの値をサンプリングする。例えば、回路１３６は、ＴＲＩＧ２の第２のエッジ遷移の僅かに前か又は僅か後に、ＣＯＭＰ ＯＵＴの値をサンプリングする。

ここで図５Ａ及び図５Ｂを参照すると、例示の信号波形の図形が示される。少なくとも幾つかの例において、図形５０５は、正導体１１６が有効な終端又は短絡に終端されている場合に、図１のシステム１００及び／又は図４の回路４００に存在する少なくとも幾つかの信号を表す。また、少なくとも幾つかの例において、図形５１０は、正導体１１６が高Ｚ状態の場合に、図１のシステム１００及び／又は図４の回路４００に存在する少なくとも幾つかの信号を表す。従って、図５Ａ及び／又は図５Ｂの説明の少なくとも幾つかの態様は、図１及び／又は図４の構成要素及び／又は信号を参照する。また、上記の説明と同様に、図５Ａ及び図５Ｂは、第１の出力端子１１２、ＴＸＰ、及び正導体１１６に関して説明される。第２の出力端子１１４、第２の出力端子に存在する信号（本明細書ではＴＸＮと呼ばれる）、及び負導体１１８に対する波形は、図５Ａ及び図５Ｂに図示されるものと実質的に類似している。

図形５０５に示されるように、ＴＲＩＧ１がアサートされると、ＴＸＰの値は増加し始める。ＴＲＩＧ１は、ＶＲＥＦ、ＶＣＭ、及び抵抗器４０４の抵抗の値に少なくとも部分的に従って判定された事前定義された時間期間、アサートされたままである。例えば、ＴＲＩＧ１は、ＶＣＭの値及びＴＸＰの値に基づいて、抵抗器４０４の抵抗が正導体１１６上に存在する抵抗よりも大きいか又は小さいかを判定するのに充分な時間期間、アサートされたままである。正導体１１６上に存在する抵抗は、正導体１１６が、短絡されて終端されているか、又は予期される終端抵抗を用いて終端されているかいずれかの場合、抵抗器４０４の抵抗よりも小さい。正導体１１６上に存在する抵抗が抵抗器４０４の抵抗よりも小さい場合、ＴＸＰは、ＴＲＩＧ１がアサートされ、ＣＯＭＰ ＯＵＴがデアサートされたままである期間の間、ＶＲＥＦよりも小さいままである（この例では、論理高レベルであるが、他の例では、論理低レベルである）。

また、図形５１０にも示されるように、ＴＲＩＧ１がアサートされると、ＴＸＰの値が増加し始める。例えば、本明細書の他の箇所に説明されるように、ＴＲＩＧ１のアサートの後のＴＸＰの増加の速度は、抵抗器４０４の抵抗と正導体１１６上に存在する抵抗との比に依存する。更に、また、本明細書の他の箇所に説明されるように、ＴＸＰにおける増加の速度は、正導体１１６上に障害か又は高Ｚ状態かが存在するか否かを示す。ＴＲＩＧ１は、図形５０５を参照して説明されるように、事前定義された時間期間、アサートされたままである。正導体１１６が高Ｚ状態にある（例えば、終端されていない）場合、正導体１１６上に存在する抵抗は、抵抗器４０４の抵抗よりも大きい。正導体１１６上に存在する抵抗が抵抗器４０４の抵抗よりも大きい場合、ＴＸＰは、ＴＲＩＧ１のデアサートの前にＶＲＥＦを超え、ＣＯＭＰ ＯＵＴがアサートされる（この例では、論理低レベルに設定されるが、他の例では、論理高レベルに設定される）。

ここで図６Ａ及び図６Ｂを参照すると、例示の信号波形の図形が示されている。少なくとも幾つかの例において、図形６０５は、短絡が存在する場合に、図１のシステム１００及び／又は図４の回路４００に存在する少なくとも幾つかの信号を表す。また、少なくとも幾つかの例において、図形６１０は、短絡が存在しない場合（例えば、有効な終端が存在する場合等）に、図１のシステム１００及び／又は図４の回路４００に存在する少なくとも幾つかの信号を表す。従って、図６Ａ及び／又は図６Ｂの説明の少なくとも幾つかの態様は、図１及び／又は図４の構成要素及び／又は信号を参照する。更に、上記の説明と同様に、図６Ａ及び図６Ｂは、第１の出力端子１１２、ＴＸＰ、及び正導体１１６に関して説明される。第２の出力端子１１４、第２の出力端子に存在する信号（ＴＸＮと呼ばれる）、及び負導体１１８に対する波形は、図６Ａ及び図６Ｂに図示されるものと実質的に類似している。

図形６０５に示されるように、ＴＲＩＧ２がアサートされると、ＴＸＰの値が増加し始める。ＴＲＩＧ２は、ＶＲＥＦ、ＶＣＭ、及び抵抗器４０８の抵抗の値に少なくとも部分的に従って判定された事前定義された時間期間、アサートされたままである。例えば、ＴＲＩＧ２は、ＶＣＭの値及びＴＸＰの値に基づいて、抵抗器４０８の抵抗が正導体１１６上に存在する抵抗よりも大きいか又は小さいかを判定するのに充分な時間期間、アサートされたままである。正導体１１６がＶＤＤ又はＧＮＤに短絡している場合、正導体１１６上に存在する抵抗は、抵抗器４０８の抵抗よりも小さい。正導体１１６上に存在する抵抗が抵抗器４０８の抵抗よりも小さい場合、ＴＸＰは、ＴＲＩＧ２がアサートされ、ＣＯＭＰ ＯＵＴがデアサートされたままである時間期間、ＶＲＥＦよりも小さいままである（この例では、論理高レベルであるが、他の例では論理低レベルである）。

また、図形６１０にも示されるように、ＴＲＩＧ２がアサートされると、ＴＸＰの値が増加し始める。ＴＲＩＧ２は、図形６０５を参照して説明されるように、事前定義された時間期間アサートされたままである。正導体１１６が、抵抗器４０８の抵抗よりも大きい抵抗を用いて有効に終端され、及び／又は、ＶＤＤ又はＧＮＤに短絡されていない場合、正導体１１６上に存在する抵抗は抵抗器４０８の抵抗よりも大きい。正導体１１６上に存在する抵抗が抵抗器４０８の抵抗よりも大きい場合、ＴＸＰは、ＴＲＩＧ２のデアサートの前に、ＶＲＥＦを超え、ＣＯＭＰ ＯＵＴがアサートされる（この例では、論理低レベルに設定されるが、他の例では論理高レベルに設定される）。

ここで図７を参照すると、例示の方法７００のフローチャートが示される。少なくとも幾つかの例において、方法７００は障害検出方法である。方法７００は、幾つかの例において、障害又は高Ｚ状態が導体内に存在するか否かを判定するための一つ又は複数の電気的構成要素によって実装される。導体は、幾つかの例において、差動導体における相対する極性の導体ペアの少なくとも一つである。少なくとも幾つかの例において、方法７００は、差動導体の正導体及び負導体の両方に対して、個別に実施される。このように、正導体又は負導体の一方が有効に終端されている場合でも、正導体又は負導体の他方が障害に遭遇しているか否かが判定可能である。

動作７０２において、コモンモード電圧が受け取られる。少なくとも幾つかの例において、コモンモード電圧は差動ドライバから受け取られる。コモンモード電圧は、少なくとも幾つかの例において、差動導体の正導体又は負導体上で送信するための差動ドライバによって出力される。他の例において、コモンモード電圧は、差動導体の正導体又は負導体上で送信するための信号の判定に用いられる。概して、差動導体の正導体又は負導体上の送信は、受け取ったコモンモード電圧に少なくとも部分的に従って判定される。

動作７０４で、差動導体に結合されたプルアップネットワークがイネーブルされる。少なくとも幾つかの例において、プルアップネットワークは、プルアップ抵抗器と、プルアップネットワークがイネーブルされるとアクティブになり、プルアップネットワークがディセーブルされると、非アクティブになる切り替え可能な構成要素とを介して、差動導体をＶＤＤに結合することによってイネーブルされる。少なくとも幾つかの例において、プルアップ抵抗器の抵抗は、差動導体の予期される終端抵抗よりも小さいが、差動導体がＶＤＤ又はＧＮＤに短絡されている場合に、差動導体上に見られる抵抗よりも大きい。

動作７０６で、障害又は高Ｚが差動導体上に存在するか否かを示す比較結果が生成される。単工程障害検出プロセス等の少なくとも幾つかの例において、比較結果は、差動導体の、例えばＶＤＤ又はＧＮＤへの短絡が存在するか否か、又は差動導体が高Ｚ状態にあるか否かを示す。少なくとも幾つかの例において、比較結果は、受け取ったＶＲＥＦを、事前定義された時間の量の後、差動導体上に存在する電圧と比較することによって生成される。例えば、プルアップネットワークを活性化することによって、頂部抵抗としてのプルアップ抵抗器と、底部の底部抵抗としての導体の終端抵抗と、分圧器の出力ポイントとしての差動導体とを有する分圧器が形成される。ＶＲＥＦを、事前定義された時間の量の後、差動導体上に存在する電圧と比較することによって、比較結果は、頂部抵抗か又は底部抵抗のいずれの値が大きいかを示す。

本明細書で既に説明したように、少なくとも幾つかの例において、一つ又は複数のキャパシタが、分圧器の出力ポイントと終端抵抗を提供するインピーダンス要素との間に結合され、終端抵抗を正確に反映したものから底部抵抗を潜在的に改変する。更に、少なくとも幾つかの例において、キャパシタは分圧器の出力ポイントの充電速度を変更する。しかしながら、キャパシタが変更されないままであり、プルアップネットワークの活性化又は非活性化のみが変化するため、キャパシタは、本明細書で説明される分圧器では考慮されない。例えば、頂部抵抗が、値において、底部抵抗よりも大きい場合、差動導体上に存在する電圧は、事前定義された時間量の満了時に、ＶＲＥＦよりも小さくなる。逆に、頂部抵抗が、値において、底部抵抗よりも小さい場合、差動導体上に存在する電圧は、事前定義された時間量の満了時に、ＶＲＥＦよりも大きくなる。差動導体上に存在する電圧が、事前定義された時間量の満了時に、ＶＲＥＦよりも大きい場合、比較結果がアサートされ、差動導体が有効に終端されている（例えば、ＶＮＤ又はＧＮＤに短絡されていない）ことを示す。

多工程障害検出プロセスにおけるような他の例において、比較結果は、差動導体上に高Ｚ状態が存在するか否かを示す。この例では、多工程障害検出プロセスの第１の工程で、比較結果は、差動導体が終端されているか又は高Ｚ状態にあるかを示す。終端は、有効な終端（例えば、予期される終端抵抗を用いるもの）又は短絡のいずれかである。少なくとも幾つかの例において、受け取ったＶＲＥＦを、事前定義された時間量の後、差動導体上に存在する電圧と比較することによって、比較結果が再び生成される。例えば、プルアップネットワークを活性化することによって、頂部抵抗としてのプルアップ抵抗器と、底部抵抗としての差動導体の終端抵抗と、分圧器の出力ポイントとしての差動導体とを有する分圧器が形成される。ＶＲＥＦを、事前定義された時間量の後、差動導体上に存在する電圧と比較することによって、比較結果は、頂部抵抗又は底部抵抗のどちらの値が大きいかを示す。例えば、頂部抵抗の値が底部抵抗の値よりも大きい場合、差動導体上に存在する電圧は、事前定義された時間量の満了時に、ＶＲＥＦよりも小さくなる。逆に、頂部抵抗の値が底部抵抗の値よりも小さい場合、差動導体上に存在する電圧は、事前定義された時間量の満了時に、ＶＲＥＦよりも大きくなる。差動導体上に存在する電圧が、事前定義された時間量の満了時に、ＶＲＥＦよりも大きい場合、比較結果がアサートされ、差動導体が高Ｚ状態にある（例えば、終端されていない）ことを示す。

動作７０６がどの形態を取るかに基づいて任意選択である動作７０８で、差動導体上に障害が存在するか否かを示す別の比較結果が生成される。この例では、多工程障害検出プロセスの第２の工程で、比較結果は、差動導体が終端されているか又は高Ｚ状態にあるかを示す。少なくとも幾つかの例において、差動導体が高Ｚ状態にあることは、差動導体上の障害を示す。他の例において、差動導体が高Ｚ状態にあることは、構成要素がデータを受け取る準備ができていないという情報を提供する等の情報にすぎない。終端は、有効な終端（例えば、予期される終端抵抗を用いる）か又は短絡のいずれかである。少なくとも幾つかの例において、受け取ったＶＲＥＦを、事前定義された時間量の後、差動導体上に存在する電圧と比較することによって比較結果が再び生成される。例えば、別のプルアップネットワークを活性化することによって、頂部抵抗としての別のプルアップネットワークのプルアップ抵抗器と、底部抵抗としての差動導体の終端抵抗と、分圧器の出力ポイントとしての差動導体とを有する第２の分圧器が形成される。ＶＲＥＦを、事前定義された時間量の後、差動導体上に存在する電圧と比較することによって、比較結果は、頂部抵抗又は底部抵抗のどちらの値が大きいかを示す。例えば、頂部抵抗の値が底部抵抗の値よりも大きい場合、差動導体上に存在する電圧は、事前定義された時間量の満了時に、ＶＲＥＦよりも小さくなる。逆に、頂部抵抗の値が、底部抵抗の値よりも小さい場合、差動導体上に存在する電圧は、事前定義された時間量の満了時に、ＶＲＥＦよりも大きくなる。差動導体上に存在する電圧が、事前定義された時間量の満了時に、ＶＲＥＦよりも大きい場合、比較結果がアサートされ、差動導体が有効に終端されている（例えば、ＶＮＤ又はＧＮＤに短絡されていない）ことを示す。

また、少なくとも幾つかの例において、上記の動作７０２～動作７０８は、差動導体の正導体と負導体との間に短絡が存在するか否かを判定するために操作される。例えば、正導体又は負導体の一方を高Ｚ状態にし、正導体又は負導体の他方を有効に終端させるように制御し、そして、その後、その手順を反対にすることによって、両方の構成に対する結果を監視しながら、差動導体の正導体と負導体との間に短絡が存在するか否かの判定が行われる。この手順は、図１に関して上記に詳細に説明されている。

任意選択で、方法７００は更に動作７１０を含む。動作７１０で、比較出力がサンプリングされ、比較結果に基づいて、割り込みフラグの値が設定される。少なくとも幾つかの例において、サンプリング及び設定は、デジタル論理回路等の少なくとも幾つかの処理又は論理機能を有する回路によって実施される。幾つかの例において、回路は、プルアップネットワーク及び／又は別のプルアップネットワークがイネーブルされる事前定義された時間期間を判定する回路と同じ回路である。幾つかの例において、障害が導体上に存在すると判定された場合（例えば、比較結果が、アサートされた値を有する場合）割り込みフラグがアサートされ、そうでない場合はデアサートされる。

方法７００の動作を説明し、数値参照によって表示してきたが、種々の例において、方法７００は、本明細書に説明されていない付加的な動作を含む。幾つかの例において、本明細書に説明される任意の一つ又は複数の動作は、一つ又は複数のサブ動作（例えば、中間比較、論理演算、マルチプレクサ等を介する出力選択、フォーマット変換、判定等）を含む。幾つかの例において、本明細書に説明される任意の一つ又は複数の動作は省かれる。幾つかの例において、本明細書に説明される動作の任意の一つ又は複数は、本明細書に提示された順序以外の順（例えば、逆の順序で、実質的に同時に、重複しながら、等）で実施される。これらの選択肢の各々は、本明細書の範囲に入る。

前述の説明において、用語「含む」及び「包含する」は、制限のない用法で用いられ、従って、「を含むがそれらに限定されない」を意味する。用語「結合する」が本明細書全体を通して用いられている。この用語は、本明細書の説明と一貫する機能的関係を可能にする、接続、通信、又は信号経路を網羅し得る。例えば、デバイスＡが、制御デバイスＢを制御して或るアクションを実施する信号を生成する場合、第１の例では、デバイスＡがデバイスＢに結合され、又は第２の例では、デバイスＡが中間の構成要素Ｃを介してデバイスＢに結合され、ただし、その際、デバイスＡによって生成された制御信号を介してデバイスＢがデバイスＡによって制御されるように、介在構成要素Ｃが、デバイスＡによって生成された制御信号を介してデバイスＡとデバイスＢとの間の機能的関係を実質的に変更しない。或るタスク又は機能を実施するように「構成された」デバイスは、製造時に製造者によって、それらの機能を実施するように構成され（例えば、プログラム及び／又はハードワイヤードされ）得、或いは、それらは、それらの機能及び／又は他の付加的な又は代替的な機能を実行するように、製造後ユーザにより構成可能（又は再構成可能）であり得る。こういった構成は、デバイスのファームウェア及び／又はソフトウェアプログラミングを介してもよく、又はハードウェア構成要素の構成及び／又はレイアウトを介してもよく、デバイスの相互接続を介してもよく、又はそれらの組み合わせを介してもよい。更に、或る構成要素を含むと言われる回路又はデバイスは、代わりに、それらの構成要素に結合するように構成されて、説明された回路要素又はデバイスを形成し得る。例えば、一つ又は複数の半導体要素（トランジスタ等）、一つ又は複数の受動要素（抵抗器、キャパシタ、及び／又はインダクタ等）、及び／又は一つ又は複数の源（電圧及び／又は電流電源等）を含むとして説明される構造は、その代わりに、単一の物理デバイス（例えば、半導体ダイ及び／又は集積回路（ＩＣ）パッケージ）内に半導体要素のみを含んでもよく、受動要素及び／又は源の少なくとも幾つかに結合するように構成されてもよく、それによって、製造時又は製造時以降の時点のいずれかで、例えば、エンドユーザ及び／又は第三者によって、説明された構造を形成する。

或る構成要素は、本明細書において、特定のプロセス技術（例えば、ＦＥＴ、金属酸化物半導体ＦＥＴ（ＭＯＳＦＥＴ）、ｎ型、ｐ型など）のものであるとして説明されているが、これらの構成要素は、他のプロセス技術の構成要素と交換可能であり得る（例えば、ＦＥＴ及び／又はＭＯＳＦＥＴをＢＪＴに交換する、ｎ型をｐ型に交換する、又はその逆等）。交換された構成要素を含む再構成回路は、構成要素の交換の前に利用可能であった機能に少なくとも部分的に類似した所望の機能性を提供する。特に明記されない限り、抵抗器として示される構成要素は、概して、図示された抵抗器によって表されるインピーダンスの量を提供するために、直列及び／又は並列に結合される任意の一つ又は複数の要素を表す。また、前述の説明における「接地電圧電位」という用語は、シャーシ接地、アース接地、浮動接地、仮想接地、デジタル接地、コモン接地、及び／又はその他、本明細書の教示に適用可能な、又は適した接地接続の任意の形態を含む。特に明記されない限り、値の前の「約」、「およそ」、又は「実質的に」は、記載された値の＋／－１０パーセントを意味する。

上述の説明は、本明細書の原理及び種々の例を説明することを意味する。上述の説明が完全に理解されると、多くの変形及び改変が当業者にとって明らかになるであろう。本明細書は、そのような全ての変形及び改変を包含する。

Claims (20)

1. 回路であって、
   差動導体を介する送信のための電圧が存在する出力ノードと、
   電圧供給ノードと前記出力ノードとの間に結合され、第１の量の抵抗を含むように構成される第１のプルアップネットワークと、
   電圧供給ノードと前記出力ノードとの間に結合され、第２の量の抵抗を含むように構成される第２のプルアップネットワークと、
   前記出力ノードに結合される第１の入力端子、基準電圧を受け取るように構成される第２の入力端子、比較結果を出力するように構成される出力端子を有する比較器と、
   を含む、回路。
2. 請求項１に記載の回路であって、
   前記第１のプルアップネットワークが、
   前記第１の量の抵抗を有する第１のプルアップ抵抗器と、
   前記電圧供給ノードと前記出力ノードとの間で前記第１のプルアップ抵抗器と直列に結合される第１のトランジスタと、
   を含み、
   前記第２のプルアップネットワークが、
   前記第２の量の抵抗を有する第２のプルアップ抵抗器と、
   前記電圧供給ノードと前記出力ノードとの間で前記第２のプルアップ抵抗器と直列に結合される第２のトランジスタと、
   を含む、回路。
3. 請求項１に記載の回路であって、
   前記差動導体が電圧供給又は接地ノードに短絡されているとき、前記第１の量の抵抗が、前記差動導体の予期される終端抵抗よりも小さく、前記差動導体上に存在する抵抗よりも大きく、
   前記差動導体が高インピーダンス状態にあるとき、前記第２の量の抵抗が、前記差動導体の前記予期される終端抵抗よりも大きく、前記差動導体上に存在する抵抗よりも小さい、回路。
4. 請求項１に記載の回路であって、前記第１の量の抵抗が前記差動導体上に存在する抵抗よりも大きい場合、障害が存在し、前記第２の量の抵抗が前記差動導体上に存在する前記抵抗よりも小さい場合、高インピーダンス状態が存在する、回路。
5. 請求項４に記載の回路であって、
   前記障害が存在するとき、前記第１のプルアップネットワークがアクティブになった後、事前定義された時間期間、送信のための前記電圧が基準電圧よりも小さく、
   前記高インピーダンス状態が存在するとき、前記第２のプルアップネットワークがアクティブになった後、事前定義された時間期間、送信のための前記電圧が前記基準電圧よりも大きい、回路。
6. 請求項１に記載の回路であって、
   前記第１のプルアップネットワークがアクティブであり、前記第１のプルアップネットワークがアクティブになった後、事前定義された時間期間、送信のための前記電圧が基準電圧よりも小さい場合に障害が存在し、
   前記第２のプルアップネットワークがアクティブであり、前記第２のプルアップネットワークがアクティブになった後、事前定義された時間期間、送信のための前記電圧が前記基準電圧よりも大きい場合、高インピーダンス状態が更に存在する、回路。
7. 請求項６に記載の回路であって、
   前記差動導体が電圧供給又は接地ノードに短絡されているとき、前記第１の量の抵抗が、前記差動導体の予期される終端抵抗よりも小さく、前記差動導体上に存在する抵抗よりも大きく、
   前記差動導体が前記高インピーダンス状態にあるとき、前記第２の量の抵抗が、前記差動導体の前記予期される終端抵抗よりも大きく、前記差動導体上に存在する抵抗よりも小さい、回路。
8. 請求項１に記載の回路であって、
   前記電圧供給ノードと第１のノードとの間に結合される第１の抵抗器と、
   前記第１のノードと前記出力ノードとの間に結合される第２の抵抗器と、
   前記第１のノードに結合される第１の入力端子、前記差動導体に関連するコモンモード電圧を受け取るように構成される第２の入力端子、及び前記出力ノードに結合される出力端子を有する増幅器と、
   を更に含む、回路。
9. 請求項８に記載の回路であって、前記第１の抵抗器、前記第２の抵抗器、及び前記増幅器が、前記第１の出力ノードを、前記電圧供給ノードに存在する電圧供給信号の値の１／２にほぼ等しい値に強いる、回路。
10. 方法であって、
    差動導体上の送信が少なくとも部分的に基づくコモンモード電圧を受け取ることと、
    前記差動導体に結合される第１のプルアップネットワークをイネーブルすることと
    前記プルアップネットワークの抵抗が、前記差動導体に関連する抵抗よりも大きいとき、第１の時間期間の後、前記差動導体に存在する電圧を基準電圧と比較することによって、前記差動導体上の障害の存在を示す比較結果を生成することと、
    前記プルアップネットワークの前記抵抗が、前記差動導体に関連する前記抵抗よりも小さいとき、前記差動導体に存在する前記電圧を前記基準電圧と比較することによって、前記差動導体上に障害がないことを示す前記比較結果を生成することと、
    を含む、方法。
11. 請求項１０に記載の方法であって、
    前記第１の時間期間、前記第１のプルアップネットワークをイネーブルにされるように制御することと、
    前記差動導体の障害状態を判定するために、前記第１の時間期間の終わりに前記比較結果をサンプリングすることと、
    を更に含む、方法。
12. 請求項１０に記載の方法であって、
    前記差動導体に結合される第２のプルアップネットワークをイネーブルすることと、
    前記第２のプルアップネットワークの抵抗が、前記差動導体に関連する前記抵抗よりも小さいとき、前記差動導体に存在する前記電圧を前記基準電圧と比較することによって、前記差動導体上の高インピーダンス状態の存在を示す前記比較結果を生成することと、
    前記プルアップネットワークの前記抵抗が、前記差動導体に関連する前記抵抗よりも大きいとき、前記差動導体に存在する前記電圧を前記基準電圧と比較することによって、前記差動導体の終端を示す前記比較結果を生成することと、
    を更に含む、方法。
13. 請求項１２に記載の方法であって、
    第２の時間期間イネーブルされるように前記第２のプルアップネットワークを制御することと、
    前記差動導体の状態を判定するために、前記第２の時間期間の終わりに前記比較結果をサンプリングすることと、
    を含む、方法。
14. 請求項１２に記載の方法であって、
    前記差動導体の第１の極性部分が前記高インピーダンス状態になるように、及び、前記差動導体の第２の極性部分が有効な終端によって終端されるように、制御することと、
    前記差動導体の前記第１の極性部分が終端されているか否かを判定することと、
    前記差動導体の前記第１の極性部分が終端されていると判定されると、前記差動導体の前記第１の極性部分が有効に終端されるように、及び、前記差動導体の前記第２の極性部分が前記高インピーダンス状態にあるように、制御することと、
    前記差動導体の前記第２の極性部分が終端されているか否かを判定することと、
    前記差動導体の前記第２の極性部分が終端されているとき、前記差動導体の前記第１の極性部分と前記差動導体の前記第２の極性部分との間に短絡が存在すると判定することと、
    を更に含む、方法。
15. システムであって、
    障害検出回路を含むトランスミッタと、
    終端回路を含むレシーバと、
    差動導体と、
    を含み、
    前記障害検出回路が、
    前記差動導体を介する送信のための電圧が存在する出力ノードと、
    或る電圧供給ノードと前記出力ノードとの間に結合される第１のプルアップネットワークと、
    或る電圧供給ノードと前記出力ノードとの間に結合される第２のプルアップネットワークと、
    前記出力ノードに結合された第１の入力端子、基準電圧を受け取るように構成される第２の入力端子、及び比較結果を出力するように構成される出力端子を有する比較器と、を含み、
    前記差動導体が、
    前記出力ノードを前記レシーバと結合する正導体であって、前記障害検出回路及び前記終端回路に結合するように構成される前記正導体と、
    前記トランスミッタを前記レシーバに結合する負導体であって、前記障害検出回路及び前記終端回路に結合するように構成される前記負導体と、
    を含む、システム。
16. 請求項１５に記載のシステムであって、前記障害検出回路が、
    差動導体上の送信が少なくとも部分的に基づくコモンモード電圧を受け取り、
    前記第１のプルアップネットワークをイネーブルし、
    前記第１のプルアップネットワークの抵抗が前記差動導体に関連する抵抗よりも大きいとき、前記差動導体に存在する電圧を基準電圧と比較することによって、前記差動導体上の障害の存在を示す比較結果を生成し、
    前記第１のプルアップネットワークの前記抵抗が前記差動導体に関連する前記抵抗よりも小さいとき、前記差動導体に存在する前記電圧を前記基準電圧と比較することによって、前記差動導体上に障害がないことを示す前記比較結果を生成する、
    ように構成される、
    システム。
17. 請求項１５に記載のシステムであって、前記システムが、
    前記正導体を高インピーダンス状態に維持し、前記負導体を有効な終端を用いて終端させるように、前記終端回路を制御し、
    前記正導体が終端されているか否かを判定し、
    前記正導体が終端されていると判定された場合、前記負導体を前記高インピーダンス状態に維持し、前記正導体を前記有効な終端を用いて終端させるように、前記終端回路を制御し、
    前記負導体が終端されているか否かを判定し、
    前記負導体が終端されていると判定された場合、前記正導体と前記負導体との間に短絡が存在すると判定する、
    ように構成される、システム。
18. 請求項１５に記載のシステムであって、前記障害検出回路が更に、
    前記第２のプルアップネットワークをイネーブルし、
    前記第２のプルアップネットワークの抵抗が、前記差動導体に関連する前記抵抗よりも小さいとき、前記差動導体に存在する前記電圧を前記基準電圧と比較することによって、前記差動導体上の高インピーダンス状態の存在を示す前記比較結果を生成し、
    前記プルアップネットワークの前記抵抗が、前記差動導体に関連する前記抵抗よりも大きいとき、前記差動導体に存在する前記電圧を前記基準電圧と比較することによって、前記差動導体の有効な終端を示す前記比較結果を生成する、
    ように構成される、システム。
19. 請求項１５に記載のシステムであって、前記障害検出回路が、
    前記電圧供給ノードと第１のノードとの間に結合される第１の抵抗器と、
    前記第１のノードと前記出力ノードとの間に結合される第２の抵抗器と、
    前記第１のノードに結合される第１の入力端子、前記差動導体に関連するコモンモード電圧を受け取るように構成される第２の入力端子、及び前記出力ノードに結合される出力端子を有する増幅器と、
    を更に含む、システム。
20. 請求項１９に記載のシステムであって、
    前記差動導体が電圧供給又は接地ノードに短絡されているとき、前記第１のプルアップネットワークが、前記差動導体の予期される終端抵抗よりも小さく、前記差動導体に存在する抵抗よりも大きい抵抗を含み、
    前記差動導体が高インピーダンス状態にあるとき、前記第２のプルアップネットワークが、前記差動導体の前記予期される終端抵抗よりも大きく、前記差動導体上に存在する抵抗よりも小さい抵抗を含む、システム。

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