JP2023140154A

JP2023140154A - Semiconductor device and mounting board

Info

Publication number: JP2023140154A
Application number: JP2022046042A
Authority: JP
Inventors: 貴裕田井; Takahiro Tai; 興治藤本; Koji Fujimoto
Original assignee: Dai Nippon Printing Co Ltd
Current assignee: Dai Nippon Printing Co Ltd
Priority date: 2022-03-22
Filing date: 2022-03-22
Publication date: 2023-10-04

Abstract

To provide a semiconductor device and a mounting board in which a component with high power consumption such as a CPU component does not cause thermal interference with a component with low power consumption such as a memory component.SOLUTION: A semiconductor device 10 includes an interposer 20 including an insulator 21 and a conductor 22, a semiconductor chip group 30 including a first semiconductor chip 31 and a second semiconductor chip 32 located on the interposer and electrically connected to the conductor, and a heat dissipation member 40 including a first portion 41 that overlaps the first semiconductor chip 31 in a plan view, and a second portion 42 that overlaps the second semiconductor chip 32 in a plan view. The heat dissipation member 40 includes a heat transfer surface 401 facing the semiconductor chip group 30, and a heat dissipation surface 402 located on the opposite side of the heat transfer surface and having a larger surface area than the heat transfer surface. The heat dissipation member 40 is formed with a slit 50 that is located between the first portion 41 and the second portion 42 in plan view, and penetrates the heat dissipation member 40.SELECTED DRAWING: Figure 1

Description

本開示の実施形態は、半導体装置及び実装基板に関する。 Embodiments of the present disclosure relate to a semiconductor device and a mounting board.

集積回路を備える複数の半導体素子を組み合わせる実装技術が知られている。例えば特許文献１は、１つの配線基板の上に複数の電子部品を搭載することによって半導体装置を構成する技術を開示している。複数の電子部品は、メモリ部品と、メモリ部品よりも消費電力が大きいＣＰＵ部品と、を含む。メモリ部品及びＣＰＵ部品で発生した熱は、熱伝導体を介して１つの冷却部品に伝えられる。 2. Description of the Related Art Mounting techniques for combining a plurality of semiconductor elements including an integrated circuit are known. For example, Patent Document 1 discloses a technique for configuring a semiconductor device by mounting a plurality of electronic components on one wiring board. The plurality of electronic components include a memory component and a CPU component that consumes more power than the memory component. Heat generated in the memory component and the CPU component is transferred to one cooling component via a heat conductor.

特開平９－４５８２７号公報Japanese Patent Application Publication No. 9-45827

メモリ部品のような消費電力が小さい部品が、ＣＰＵ部品のような消費電力が大きい部品に、冷却部品などの固体を介してつながっていると、熱的な干渉が生じ得る。この結果、メモリ部品のような消費電力が小さい部品の冷却が阻害されることが考えられる。 If a component with low power consumption, such as a memory component, is connected to a component with high power consumption, such as a CPU component, through a solid body such as a cooling component, thermal interference may occur. As a result, cooling of components with low power consumption, such as memory components, may be hindered.

本開示の実施形態は、このような課題を効果的に解決し得る半導体装置及び実装基板を提供することを目的とする。 Embodiments of the present disclosure aim to provide a semiconductor device and a mounting board that can effectively solve such problems.

本開示の一実施形態は、半導体装置であって、
絶縁体および導電体を含むインターポーザと、
前記インターポーザ上に位置し、前記導電体に電気的に接続された第１半導体チップ及び第２半導体チップを含む半導体チップ群と、
平面視において前記第１半導体チップに重なる第１部分と、平面視において前記第２半導体チップに重なる第２部分と、を含む放熱部材と、を備え、
前記放熱部材は、前記半導体チップ群に対向する伝熱面と、前記伝熱面の法線方向において前記伝熱面から前記放熱部材の最小厚み以上離れ、前記伝熱面よりも大きい表面積を有する放熱面と、を含み、
前記放熱部材には、平面視において前記第１部分と前記第２部分との間に位置し、前記放熱部材を貫通するスリットが形成されている、半導体装置である。 One embodiment of the present disclosure is a semiconductor device, comprising:
an interposer including an insulator and a conductor;
a semiconductor chip group including a first semiconductor chip and a second semiconductor chip located on the interposer and electrically connected to the conductor;
a heat dissipation member including a first portion overlapping the first semiconductor chip in plan view and a second portion overlapping the second semiconductor chip in plan view,
The heat radiating member has a heat transfer surface facing the semiconductor chip group, a distance from the heat transfer surface in the normal direction of the heat transfer surface by a minimum thickness of the heat radiating member or more, and a surface area larger than that of the heat transfer surface. a heat dissipation surface;
In the semiconductor device, a slit is formed in the heat dissipation member, the slit being located between the first portion and the second portion in plan view and penetrating the heat dissipation member.

本開示の一実施形態による半導体装置において、前記放熱面の表面積が、前記伝熱面の表面積の２倍以上であってもよい。 In the semiconductor device according to an embodiment of the present disclosure, the surface area of the heat radiation surface may be twice or more the surface area of the heat transfer surface.

本開示の一実施形態による半導体装置において、前記放熱部材は、前記スリットが形成されたベースと、前記放熱面に位置し、前記ベースから突出する複数のフィンと、を含んでいてもよい。 In the semiconductor device according to an embodiment of the present disclosure, the heat dissipation member may include a base in which the slit is formed, and a plurality of fins located on the heat dissipation surface and protruding from the base.

本開示の一実施形態による半導体装置において、前記第１部分の前記放熱面の表面積が、前記第２部分の前記放熱面の表面積よりも大きくてもよい。 In the semiconductor device according to an embodiment of the present disclosure, a surface area of the heat radiation surface of the first portion may be larger than a surface area of the heat radiation surface of the second portion.

本開示の一実施形態による半導体装置において、前記放熱部材は、前記スリットが形成されたベースと、前記放熱面に位置し、前記ベースから突出する複数のフィンと、を含んでいてもよく、前記第１部分において隣り合う２つの前記フィンの間の間隔である第１間隔は、前記第２部分において隣り合う２つの前記フィンの間の間隔である第２間隔よりも小さくてもよい。 In the semiconductor device according to an embodiment of the present disclosure, the heat dissipation member may include a base in which the slit is formed, and a plurality of fins located on the heat dissipation surface and protruding from the base. The first interval, which is the interval between two adjacent fins in the first part, may be smaller than the second interval, which is the interval between two adjacent fins in the second part.

本開示の一実施形態による半導体装置において、前記放熱部材は、前記スリットが形成されたベースと、前記放熱面に位置し、前記ベースから突出する複数のフィンと、を含んでいてもよく、前記第１部分に位置する前記フィンの高さである第１高さは、前記第２部分に位置する前記フィンの間の高さである第２高さよりも大きくてもよい。 In the semiconductor device according to an embodiment of the present disclosure, the heat dissipation member may include a base in which the slit is formed, and a plurality of fins located on the heat dissipation surface and protruding from the base. A first height, which is a height of the fins located in the first portion, may be greater than a second height, which is a height between the fins located in the second portion.

本開示の一実施形態による半導体装置において、前記放熱部材は、平面視において前記第１部分に隣接する第３部分と、平面視において前記第２部分に隣接する第４部分と、を含んでいてもよい。 In the semiconductor device according to an embodiment of the present disclosure, the heat dissipation member includes a third portion adjacent to the first portion in plan view and a fourth portion adjacent to the second portion in plan view. Good too.

本開示の一実施形態による半導体装置において、前記第３部分の前記放熱面の表面積が、前記第４部分の前記放熱面の表面積よりも大きくてもよい。 In the semiconductor device according to an embodiment of the present disclosure, a surface area of the heat radiation surface of the third portion may be larger than a surface area of the heat radiation surface of the fourth portion.

本開示の一実施形態による半導体装置において、前記第３部分と前記第４部分とが接続されていなくてもよい。 In the semiconductor device according to an embodiment of the present disclosure, the third portion and the fourth portion may not be connected.

本開示の一実施形態による半導体装置において、前記スリットは、平面視において前記第１部分又は前記第２部分を囲んでいてもよい。 In the semiconductor device according to an embodiment of the present disclosure, the slit may surround the first portion or the second portion in plan view.

本開示の一実施形態による半導体装置において、前記放熱部材は、平面視において前記第３部分と前記第４部分とを接続する接続部分を含んでいてもよい。 In the semiconductor device according to an embodiment of the present disclosure, the heat dissipation member may include a connection portion that connects the third portion and the fourth portion in plan view.

本開示の一実施形態による半導体装置において、前記スリットは、平面視において前記第１部分と前記第２部分との間に位置する第１スリットと、前記第１スリットに交差する方向において前記第２部分の輪郭に沿って延びる第２スリットと、を含んでいてもよい。 In the semiconductor device according to an embodiment of the present disclosure, the slit includes a first slit located between the first portion and the second portion in plan view, and a second slit located in a direction intersecting the first slit. and a second slit extending along the contour of the portion.

本開示の一実施形態による半導体装置において、前記インターポーザの前記絶縁体の熱伝導率は、前記導電体の熱伝導率よりも小さくてもよい。例えば、前記インターポーザの前記絶縁体は、ガラス、セラミック又は樹脂を含んでいてもよい。ガラス、セラミック及び樹脂は、導電体よりも小さい熱伝導率を有する。好ましくは、ガラス、セラミック及び樹脂は、第１半導体チップ及び第２半導体チップよりも小さい熱伝導率を有する。ガラス、セラミック又は樹脂を用いることにより、第１半導体チップと第２半導体チップとの間で絶縁体を介して熱の伝導が生じることを抑制できる。
前記絶縁体は、シリコンなどの導電性を有する材料からなる層と、導電性を有する層の表面をシリコン酸化膜などの絶縁物で被覆する被覆層と、を含んでいてもよい。 In a semiconductor device according to an embodiment of the present disclosure, the insulator of the interposer may have a thermal conductivity lower than that of the conductor. For example, the insulator of the interposer may include glass, ceramic, or resin. Glass, ceramics and resins have lower thermal conductivity than electrical conductors. Preferably, the glass, ceramic, and resin have lower thermal conductivity than the first semiconductor chip and the second semiconductor chip. By using glass, ceramic, or resin, it is possible to suppress heat conduction between the first semiconductor chip and the second semiconductor chip via the insulator.
The insulator may include a layer made of a conductive material such as silicon, and a covering layer that covers the surface of the conductive layer with an insulator such as a silicon oxide film.

本開示の一実施形態による半導体装置において、前記半導体チップ群は、前記第１半導体チップ及び前記第２半導体チップに接するモールド樹脂を含んでいてもよい。 In the semiconductor device according to an embodiment of the present disclosure, the semiconductor chip group may include a mold resin in contact with the first semiconductor chip and the second semiconductor chip.

本開示の一実施形態による半導体装置において、前記半導体チップ群は、平面視において前記第１半導体チップ及び前記第２半導体チップに重なり、前記モールド樹脂を覆うリッドを含んでいてもよい。 In the semiconductor device according to an embodiment of the present disclosure, the semiconductor chip group may include a lid that overlaps the first semiconductor chip and the second semiconductor chip in plan view and covers the mold resin.

本開示の一実施形態による半導体装置において、前記リッドには、平面視において前記第１部分と前記第２部分との間に位置し、前記リッドを貫通するリッドスリットが形成されていてもよい。 In the semiconductor device according to an embodiment of the present disclosure, the lid may have a lid slit located between the first portion and the second portion in plan view and penetrating the lid.

本開示の一実施形態による半導体装置において、前記第１半導体チップと前記第１部分との間の間隔が５００μｍ以下であってもよい。 In the semiconductor device according to an embodiment of the present disclosure, a distance between the first semiconductor chip and the first portion may be 500 μm or less.

本開示の一実施形態による半導体装置において、前記第１半導体チップの消費電力が、前記第２半導体チップの消費電力よりも大きくてもよい。 In the semiconductor device according to an embodiment of the present disclosure, power consumption of the first semiconductor chip may be greater than power consumption of the second semiconductor chip.

本開示の一実施形態による半導体装置において、前記第１半導体チップは、プロセッシングユニットであってもよく、前記第２半導体チップは、メモリであってもよい。 In a semiconductor device according to an embodiment of the present disclosure, the first semiconductor chip may be a processing unit, and the second semiconductor chip may be a memory.

本開示の一実施形態は、上記記載の半導体装置が搭載された実装基板である。 One embodiment of the present disclosure is a mounting board on which the semiconductor device described above is mounted.

本開示の実施形態によれば、第１半導体チップ及び第２半導体チップを含む半導体チップ群を適切に冷却できる。 According to the embodiment of the present disclosure, a semiconductor chip group including a first semiconductor chip and a second semiconductor chip can be appropriately cooled.

第１の実施の形態による半導体装置を示す断面図である。FIG. 1 is a cross-sectional view showing a semiconductor device according to a first embodiment. 半導体チップ群が搭載されたインターポーザを示す斜視図である。FIG. 2 is a perspective view showing an interposer on which a group of semiconductor chips is mounted. 半導体装置を示す斜視図である。FIG. 1 is a perspective view showing a semiconductor device. 半導体装置を示す平面図である。FIG. 2 is a plan view showing a semiconductor device. 放熱部材を示す断面図である。It is a sectional view showing a heat radiation member. 半導体チップ群の一例を示す断面図である。FIG. 2 is a cross-sectional view showing an example of a semiconductor chip group. 半導体チップ群の一変形例を示す断面図である。FIG. 7 is a cross-sectional view showing a modified example of the semiconductor chip group. 半導体チップ群の一変形例を示す断面図である。FIG. 7 is a cross-sectional view showing a modified example of the semiconductor chip group. システムの一例を示す断面図である。FIG. 1 is a cross-sectional view showing an example of the system. 半導体装置の一変形例を示す平面図である。FIG. 7 is a plan view showing a modified example of the semiconductor device. 半導体装置の一変形例を示す断面図である。FIG. 7 is a cross-sectional view showing a modified example of the semiconductor device. 半導体装置の一変形例を示す平面図である。FIG. 7 is a plan view showing a modified example of the semiconductor device. 半導体装置の一変形例を示す平面図である。FIG. 7 is a plan view showing a modified example of the semiconductor device. 半導体装置の一変形例を示す平面図である。FIG. 7 is a plan view showing a modified example of the semiconductor device. 半導体装置の一変形例を示す平面図である。FIG. 7 is a plan view showing a modified example of the semiconductor device. 半導体装置の一変形例を示す平面図である。FIG. 7 is a plan view showing a modified example of the semiconductor device. 比較例１の半導体装置を示す平面図である。3 is a plan view showing a semiconductor device of Comparative Example 1. FIG. 比較例１の評価結果を示す平面図である。3 is a plan view showing the evaluation results of Comparative Example 1. FIG. 実施例１の評価結果を示す平面図である。FIG. 3 is a plan view showing the evaluation results of Example 1. 実施例２の評価結果を示す平面図である。7 is a plan view showing the evaluation results of Example 2. FIG.

半導体装置１０の構成について、図面を参照しながら詳細に説明する。なお、以下に示す実施形態は本開示の実施形態の一例であって、本開示はこれらの実施形態に限定して解釈されるものではない。本明細書において、「面」とは、対象となる板状の部材を全体的かつ大局的に見た場合において対象となる板状の部材の平面方向と一致する面のことを指す。板状の部材に対して用いる法線方向とは、部材の面に対する法線方向のことを指す。本明細書において用いる、形状や幾何学的条件並びにそれらの程度を特定する、例えば、「平行」や「直交」等の用語や長さや角度の値等については、厳密な意味に縛られることなく、同様の機能を期待し得る程度の範囲を含めて解釈する。 The configuration of the semiconductor device 10 will be described in detail with reference to the drawings. Note that the embodiments shown below are examples of the embodiments of the present disclosure, and the present disclosure is not to be interpreted as being limited to these embodiments. In this specification, the term "plane" refers to a surface that coincides with the planar direction of the target plate-like member when the target plate-like member is viewed in its entirety and in perspective. The normal direction used for a plate-shaped member refers to the normal direction to the surface of the member. As used herein, terms such as "parallel" and "perpendicular" and values of length and angle that specify shapes, geometrical conditions, and their degrees are not limited to strict meanings. , the interpretation includes the extent to which similar functions can be expected.

本明細書において、あるパラメータに関して複数の上限値の候補及び複数の下限値の候補が挙げられている場合、そのパラメータの数値範囲は、任意の１つの上限値の候補と任意の１つの下限値の候補とを組み合わせることによって構成されてもよい。例えば、「パラメータＢは、例えばＡ１以上であり、Ａ２以上であってもよく、Ａ３以上であってもよい。パラメータＢは、例えばＡ４以下であり、Ａ５以下であってもよく、Ａ６以下であってもよい。」と記載されている場合を考える。この場合、パラメータＢの数値範囲は、Ａ１以上Ａ４以下であってもよく、Ａ１以上Ａ５以下であってもよく、Ａ１以上Ａ６以下であってもよく、Ａ２以上Ａ４以下であってもよく、Ａ２以上Ａ５以下であってもよく、Ａ２以上Ａ６以下であってもよく、Ａ３以上Ａ４以下であってもよく、Ａ３以上Ａ５以下であってもよく、Ａ３以上Ａ６以下であってもよい。 In this specification, when multiple upper limit value candidates and multiple lower limit value candidates are listed for a certain parameter, the numerical range of the parameter is defined as any one upper limit value candidate and any one lower limit value. It may be configured by combining the candidates. For example, "Parameter B is, for example, greater than or equal to A1, may be greater than or equal to A2, may be greater than or equal to A3. Parameter B may be, for example, less than or equal to A4, may be less than or equal to A5, and may be less than or equal to A6. Consider the case where it is written as ``may exist.''. In this case, the numerical range of parameter B may be A1 or more and A4 or less, A1 or more and A5 or less, A1 or more and A6 or less, A2 or more and A4 or less, It may be A2 or more and A5 or less, A2 or more and A6 or less, A3 or more and A4 or less, A3 or more and A5 or less, or A3 or more and A6 or less.

本実施形態で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号又は類似の符号を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なる場合や、構成の一部が図面から省略される場合がある。 In the drawings referred to in this embodiment, the same parts or parts having similar functions are denoted by the same or similar symbols, and repeated description thereof may be omitted. In addition, the dimensional ratios in the drawings may differ from the actual ratios for convenience of explanation, or a part of the structure may be omitted from the drawings.

図１は、第１の実施の形態による半導体装置１０を示す断面図である。半導体装置１０は、インターポーザ２０、半導体チップ群３０及び放熱部材４０を備える。半導体チップ群３０は、少なくとも第１半導体チップ３１及び第２半導体チップ３２を含む。半導体チップ群３０は、インターポーザ２０上に位置する。すなわち、半導体チップ群３０は、インターポーザ２０に搭載されている。放熱部材４０は、半導体チップ群３０上に位置する。放熱部材４０は、半導体チップ群３０で生じた熱を周囲の流体に逃がす。周囲の流体は、例えば空気である。 FIG. 1 is a cross-sectional view showing a semiconductor device 10 according to the first embodiment. The semiconductor device 10 includes an interposer 20, a semiconductor chip group 30, and a heat dissipation member 40. The semiconductor chip group 30 includes at least a first semiconductor chip 31 and a second semiconductor chip 32. The semiconductor chip group 30 is located on the interposer 20. That is, the semiconductor chip group 30 is mounted on the interposer 20. The heat dissipation member 40 is located on the semiconductor chip group 30. The heat dissipation member 40 dissipates heat generated in the semiconductor chip group 30 to the surrounding fluid. The surrounding fluid is, for example, air.

インターポーザ２０、半導体チップ群３０及び放熱部材４０について詳細に説明する。 The interposer 20, the semiconductor chip group 30, and the heat dissipation member 40 will be explained in detail.

インターポーザ２０は、絶縁体２１及び導電体２２を含む。絶縁体２１は、第１面２１１及び第２面２１２を含む。半導体チップ群３０は、第１面２１１に位置している。第２面２１２は、第１面２１１の反対側に位置している。 Interposer 20 includes an insulator 21 and a conductor 22. Insulator 21 includes a first surface 211 and a second surface 212. The semiconductor chip group 30 is located on the first surface 211. The second surface 212 is located on the opposite side of the first surface 211.

絶縁体２１は、例えば、絶縁性を有する基板である。例えば、絶縁体２１は、ガラス基板、石英基板、サファイア基板、樹脂基板、シリコン基板、炭化シリコン基板、アルミナ(Al2O3)基板、窒化アルミ(AlN)基板、酸化ジルコニア(ZrO₂)基板、ニオブ酸リチウム基板、ニオブ酸タンタル基板などであってもよい。 The insulator 21 is, for example, a substrate having insulation properties. For example, the insulator 21 may be a glass substrate, a quartz substrate, a sapphire substrate, a resin substrate, a silicon substrate, a silicon carbide substrate, an alumina (Al2O3) substrate, an aluminum nitride (AlN) substrate, a zirconia oxide (ZrO ₂ ) substrate, or a lithium niobate substrate. A substrate, a tantalum niobate substrate, etc. may be used.

絶縁体２１は、絶縁層を含んでいてもよい。絶縁層を構成する材料としては、ポリイミド、エポキシ系樹脂、アクリル系樹脂などの樹脂を用いることができる。絶縁層は、絶縁性を有する基板の上に位置していてもよい。絶縁層は、絶縁性を有する基板の代わりに、絶縁体２１を構成していてもよい。すなわち、絶縁体２１は、絶縁性を有する基板を含んでいなくてもよい。 Insulator 21 may include an insulating layer. As a material constituting the insulating layer, resins such as polyimide, epoxy resin, acrylic resin, etc. can be used. The insulating layer may be located on a substrate having insulating properties. The insulating layer may constitute the insulator 21 instead of the insulating substrate. That is, the insulator 21 does not need to include an insulating substrate.

絶縁体２１は、小さい熱伝導率を有する絶縁性材料を含んでいてもよい。例えば、絶縁体２１は、ガラスを含んでいてもよい。ガラスの熱伝導率は、シリコンの熱伝導率よりも小さい。ガラスの熱伝導率は、２Ｗ／ｍ・Ｋよりも小さい。シリコンの熱伝導率は、１００Ｗ／ｍ・Ｋよりも大きい。絶縁体２１としてガラス基板を用いることにより、シリコン基板が用いられる場合に比べて、第１半導体チップ３１と第２半導体チップ３２との間で熱的な干渉が生じることを抑制できる。例えば、第１半導体チップ３１の熱が絶縁体２１を介して第２半導体チップ３２に伝わることを抑制できる。絶縁体２１の絶縁性材料の熱伝導率は、例えば１５０Ｗ／ｍ・Ｋ以下であり、１００Ｗ／ｍ・Ｋ以下であってもよく、３０Ｗ／ｍ・Ｋ以下であってもよく、１０Ｗ／ｍ・Ｋ以下であってもよく、３Ｗ／ｍ・Ｋ以下であってもよく、２Ｗ／ｍ・Ｋ以下であってもよい。絶縁体２１の絶縁性材料の熱伝導率は、例えば０．１Ｗ／ｍ・Ｋ以上であり、０．３Ｗ／ｍ・Ｋ以上であってもよく、１Ｗ／ｍ・Ｋ以上であってもよい。 Insulator 21 may include an insulating material with low thermal conductivity. For example, the insulator 21 may include glass. The thermal conductivity of glass is lower than that of silicon. The thermal conductivity of glass is less than 2 W/m·K. The thermal conductivity of silicon is greater than 100 W/m·K. By using a glass substrate as the insulator 21, thermal interference between the first semiconductor chip 31 and the second semiconductor chip 32 can be suppressed compared to the case where a silicon substrate is used. For example, it is possible to suppress heat from the first semiconductor chip 31 from being transmitted to the second semiconductor chip 32 via the insulator 21. The thermal conductivity of the insulating material of the insulator 21 is, for example, 150 W/m·K or less, may be 100 W/m·K or less, may be 30 W/m·K or less, and may be 10 W/m·K or less. - It may be below K, may be below 3W/m·K, and may be below 2W/m·K. The thermal conductivity of the insulating material of the insulator 21 is, for example, 0.1 W/m·K or more, may be 0.3 W/m·K or more, or may be 1 W/m·K or more. .

絶縁体２１の厚みは、例えば１００μｍ以上であり、２００μｍ以上であってもよく、５００μｍ以上であってもよい。絶縁体２１の厚みは、例えば２０００μｍ以下であり、１５００μｍ以下であってもよく、１０００μｍ以下であってもよい。 The thickness of the insulator 21 is, for example, 100 μm or more, may be 200 μm or more, or may be 500 μm or more. The thickness of the insulator 21 is, for example, 2000 μm or less, may be 1500 μm or less, or may be 1000 μm or less.

導電体２２は、パッド２２２を含んでいてもよい。パッド２２２は、半導体チップ群３０に電気的に接続されている。例えば、図１に示すように、半導体チップ群３０のパッド３４が半田２５を介してパッド２２２に接続されていてもよい。 Conductor 22 may include pads 222 . Pad 222 is electrically connected to semiconductor chip group 30 . For example, as shown in FIG. 1, pads 34 of semiconductor chip group 30 may be connected to pads 222 via solder 25.

導電体２２は、絶縁体２１を貫通する貫通電極２２１を含んでいてもよい。貫通電極２２１は、半導体チップ群３０に電気的に接続されていてもよい。導電体２２は、第２面２１２に位置する導電層２２３を含んでいてもよい。導電層２２３は、貫通電極２２１に接続されていてもよい。これにより、半導体チップ群３０で生じた熱を、貫通電極２２１を介して導電層２２３に伝えることができる。導電層２２３は、グランド層、電源層などの、第２面２１２において広がる層であってもよい。導電層２２３は、配線を含んでいてもよい。 The conductor 22 may include a through electrode 221 that penetrates the insulator 21. The through electrode 221 may be electrically connected to the semiconductor chip group 30. The conductor 22 may include a conductive layer 223 located on the second surface 212. The conductive layer 223 may be connected to the through electrode 221. Thereby, heat generated in the semiconductor chip group 30 can be transferred to the conductive layer 223 via the through electrode 221. The conductive layer 223 may be a layer extending on the second surface 212, such as a ground layer or a power layer. The conductive layer 223 may include wiring.

図１に示すように、導電体２２は、第３方向Ｄ３に沿って見た場合に第１半導体チップ３１に重なる複数の貫通電極２２１と、第３方向Ｄ３に沿って見た場合に第２半導体チップ３２に重なる複数の貫通電極２２１と、を含んでいてもよい。第３方向Ｄ３は、第１面２１１の法線方向である。以下の説明において、第３方向Ｄ３に沿って見ることを、「平面視」とも称する。平面視において重なることを、単に「重なる」とも称する。図１に示すように、第１半導体チップ３１に重なる貫通電極２２１に接続されている導電層２２３は、第２半導体チップ３２に重なる貫通電極２２１に接続されている導電層２２３にはつながっていなくてもよい。これにより、第１半導体チップ３１と第２半導体チップ３２との間で熱的な干渉が生じることを抑制できる。例えば、第１半導体チップ３１の熱が第２半導体チップ３２に伝わることを抑制できる。 As shown in FIG. 1, the conductor 22 includes a plurality of through electrodes 221 that overlap the first semiconductor chip 31 when viewed along the third direction D3, and a plurality of through electrodes 221 that overlap the first semiconductor chip 31 when viewed along the third direction D3. A plurality of through electrodes 221 overlapping the semiconductor chip 32 may be included. The third direction D3 is the normal direction of the first surface 211. In the following description, viewing along the third direction D3 is also referred to as "planar view." Overlapping in plan view is also simply referred to as "overlapping." As shown in FIG. 1, the conductive layer 223 connected to the through electrode 221 overlapping the first semiconductor chip 31 is not connected to the conductive layer 223 connected to the through electrode 221 overlapping the second semiconductor chip 32. It's okay. Thereby, thermal interference between the first semiconductor chip 31 and the second semiconductor chip 32 can be suppressed. For example, it is possible to suppress heat from the first semiconductor chip 31 from being transmitted to the second semiconductor chip 32.

導電体２２は、導電性材料を含む。導電性材料は、例えば、銅、金、銀、白金、ロジウム、スズ、アルミニウム、ニッケル、クロムなどの金属又はこれらを用いた合金である。導電体２２は、銅を主成分として含んでいてもよい。例えば、導電体２２は、８０質量％以上の銅を含んでいてもよい。 Conductor 22 includes a conductive material. The conductive material is, for example, a metal such as copper, gold, silver, platinum, rhodium, tin, aluminum, nickel, or chromium, or an alloy using these metals. The conductor 22 may contain copper as a main component. For example, the conductor 22 may contain 80% by mass or more of copper.

半導体チップ群３０について説明する。半導体チップ群３０は、第１半導体チップ３１、第２半導体チップ３２などの、インターポーザ２０に搭載されている複数の半導体チップを含む。図１に示すように、第１半導体チップ３１及び第２半導体チップ３２は、第１方向Ｄ１に並んでいてもよい。第１方向Ｄ１は、第３方向Ｄ３に直交していてもよい。 The semiconductor chip group 30 will be explained. The semiconductor chip group 30 includes a plurality of semiconductor chips mounted on the interposer 20, such as a first semiconductor chip 31 and a second semiconductor chip 32. As shown in FIG. 1, the first semiconductor chip 31 and the second semiconductor chip 32 may be arranged in the first direction D1. The first direction D1 may be orthogonal to the third direction D3.

第１半導体チップ３１及び第２半導体チップ３２はそれぞれ、パッド３４を含んでいてもよい。パッド３４は、半田２５を介してインターポーザ２０の導電体２２に接続されていてもよい。 The first semiconductor chip 31 and the second semiconductor chip 32 may each include a pad 34. Pad 34 may be connected to conductor 22 of interposer 20 via solder 25 .

第１半導体チップ３１は、第２半導体チップ３２とは異なっていてもよい。例えば、第１半導体チップ３１の消費電力は、第２半導体チップ３２の消費電力よりも大きくてもよい。半導体チップの消費電力が大きいほど、半導体チップの発熱量が大きくなる。 The first semiconductor chip 31 may be different from the second semiconductor chip 32. For example, the power consumption of the first semiconductor chip 31 may be greater than the power consumption of the second semiconductor chip 32. The greater the power consumption of a semiconductor chip, the greater the amount of heat generated by the semiconductor chip.

第１半導体チップ３１は、プロセッシングユニットであってもよい。プロセッシングユニットは、例えば、ＣＰＵ（Central Processing Unit）、ＧＰＵ（Graphics Processing Unit）などである。 The first semiconductor chip 31 may be a processing unit. The processing unit is, for example, a CPU (Central Processing Unit) or a GPU (Graphics Processing Unit).

第２半導体チップ３２は、メモリであってもよい。メモリは、例えば、ＨＢＭ（High Bandwidth Memory）などである。 The second semiconductor chip 32 may be a memory. The memory is, for example, HBM (High Bandwidth Memory).

放熱部材４０について説明する。放熱部材４０は、半導体チップ群３０で生じた熱を周囲の流体に逃がすことを促進するよう機能する。放熱部材４０は、例えばヒートシンクである。図２は、インターポーザ２０及び半導体チップ群３０を示す斜視図である。図３は、半導体装置１０を示す斜視図である。図２に示す半導体チップ群３０上に放熱部材４０を配置することにより、図１及び図３に示す半導体装置１０が得られる。 The heat dissipation member 40 will be explained. The heat dissipation member 40 functions to promote dissipation of heat generated in the semiconductor chip group 30 to the surrounding fluid. The heat radiation member 40 is, for example, a heat sink. FIG. 2 is a perspective view showing the interposer 20 and the semiconductor chip group 30. FIG. 3 is a perspective view showing the semiconductor device 10. By arranging the heat dissipating member 40 on the semiconductor chip group 30 shown in FIG. 2, the semiconductor device 10 shown in FIGS. 1 and 3 is obtained.

放熱部材４０は、伝熱面４０１及び放熱面４０２を含む。伝熱面４０１は、半導体チップ群３０に対向する放熱部材４０の面である。伝熱面４０１は、半導体チップ群３０に接していてもよい。伝熱面４０１は、半導体チップ群３０に接していなくてもよい。例えば、伝熱面４０１と半導体チップ群３０との間に放熱シートなどが位置していてもよい。半導体チップ群３０で生じた熱は、伝導伝熱によって伝熱面４０１に伝わる。 The heat radiation member 40 includes a heat transfer surface 401 and a heat radiation surface 402. The heat transfer surface 401 is the surface of the heat dissipation member 40 that faces the semiconductor chip group 30. The heat transfer surface 401 may be in contact with the semiconductor chip group 30. The heat transfer surface 401 does not need to be in contact with the semiconductor chip group 30. For example, a heat dissipation sheet or the like may be located between the heat transfer surface 401 and the semiconductor chip group 30. Heat generated in the semiconductor chip group 30 is transferred to the heat transfer surface 401 by conductive heat transfer.

放熱面４０２は、伝熱面４０１の法線方向において伝熱面４０１から放熱部材４０の最小厚みＴ０以上離れている放熱部材４０の面である。対向方向とは、伝熱面４０１の法線方向は、第３方向Ｄ３に平行であってもよい。最小厚みＴ０は、伝熱面４０１の法線方向における放熱部材４０の寸法の最小値である。後述するように、放熱部材４０がベース４６及び複数のフィン４７を含む場合、最小厚みＴ０は、ベース４６の厚みであってもよい。放熱面４０２は、空気などの周囲の流体に接している。放熱面４０２は、伝熱面４０１よりも大きい表面積を有する。半導体チップ群３０から放熱部材４０に伝わった熱は、対流伝熱によって放熱面４０２から流体に伝導される。伝熱面４０１の表面積Ａ１に対する放熱面４０２の表面積Ａ２の比率であるＡ２／Ａ１は、例えば２以上であり、５以上であってもよく、１０以上であってもよく、２０以上であってもよい。 The heat dissipation surface 402 is a surface of the heat dissipation member 40 that is separated from the heat transfer surface 401 by a minimum thickness T0 or more of the heat dissipation member 40 in the normal direction of the heat transfer surface 401. The opposing direction may mean that the normal direction of the heat transfer surface 401 is parallel to the third direction D3. The minimum thickness T0 is the minimum dimension of the heat dissipation member 40 in the normal direction of the heat transfer surface 401. As described later, when the heat dissipation member 40 includes the base 46 and a plurality of fins 47, the minimum thickness T0 may be the thickness of the base 46. The heat radiation surface 402 is in contact with surrounding fluid such as air. Heat radiation surface 402 has a larger surface area than heat transfer surface 401. The heat transmitted from the semiconductor chip group 30 to the heat dissipation member 40 is conducted to the fluid from the heat dissipation surface 402 by convection heat transfer. A2/A1, which is the ratio of the surface area A2 of the heat dissipation surface 402 to the surface area A1 of the heat transfer surface 401, is, for example, 2 or more, may be 5 or more, may be 10 or more, and may be 20 or more. Good too.

図３に示すように、放熱部材４０は、ベース４６及び複数のフィン４７を含んでいてもよい。ベース４６は、半導体チップ群３０に対向する伝熱面４０１を含む。複数のフィン４７は、放熱面４０２に位置する。複数のフィン４７は、半導体チップ群３０から遠ざかる向きにおいて、ベース４６から突出している。フィン４７は、放熱面４０２の表面積を大きくすることに寄与する。複数のフィン４７は、第２方向Ｄ２に並んでいてもよい。第２方向Ｄ２は、第３方向Ｄ３に直交し、第１方向Ｄ１に交差する方向である。第２方向Ｄ２は、第１方向Ｄ１に直交していてもよい。 As shown in FIG. 3, the heat dissipation member 40 may include a base 46 and a plurality of fins 47. Base 46 includes a heat transfer surface 401 facing semiconductor chip group 30 . The plurality of fins 47 are located on the heat radiation surface 402. The plurality of fins 47 protrude from the base 46 in the direction away from the semiconductor chip group 30. The fins 47 contribute to increasing the surface area of the heat radiation surface 402. The plurality of fins 47 may be arranged in the second direction D2. The second direction D2 is a direction that is perpendicular to the third direction D3 and intersects the first direction D1. The second direction D2 may be orthogonal to the first direction D1.

図４は、半導体装置１０を示す平面図である。図１、図３及び図４に示すように、放熱部材４０は、第１部分４１及び第２部分４２を含む。第１部分４１は、平面視において第１半導体チップ３１に重なる放熱部材４０の部分である。第２部分４２は、平面視において第２半導体チップ３２に重なる放熱部材４０の部分である。 FIG. 4 is a plan view showing the semiconductor device 10. As shown in FIGS. 1, 3, and 4, the heat dissipation member 40 includes a first portion 41 and a second portion 42. As shown in FIGS. The first portion 41 is a portion of the heat dissipation member 40 that overlaps the first semiconductor chip 31 in plan view. The second portion 42 is a portion of the heat dissipation member 40 that overlaps the second semiconductor chip 32 in plan view.

第１部分４１の放熱面４０２の表面積は、第２部分４２の放熱面４０２の表面積よりも大きくてもよい。これにより、第１部分４１の冷却能力を第２部分４２の冷却能力よりも高くできる。 The surface area of the heat radiation surface 402 of the first portion 41 may be larger than the surface area of the heat radiation surface 402 of the second portion 42 . Thereby, the cooling capacity of the first part 41 can be made higher than the cooling capacity of the second part 42.

放熱部材４０には、平面視において第１部分４１と第２部分４２との間に位置する第１スリット５１を含むスリット５０が形成されていてもよい。スリット５０は、放熱部材４０を貫通している。例えば、スリット５０は、ベース４６を貫通している。スリット５０を形成することにより、第１部分４１の熱が第２部分４２に伝わることを抑制できる。このため、第１半導体チップ３１と第２半導体チップ３２との間で熱的な干渉が生じることを抑制できる。例えば、第１半導体チップ３１の熱が放熱部材４０を介して第２半導体チップ３２に伝わることを抑制できる。 The heat dissipation member 40 may be formed with slits 50 including a first slit 51 located between the first portion 41 and the second portion 42 in plan view. The slit 50 penetrates the heat radiation member 40. For example, slit 50 extends through base 46. By forming the slits 50, it is possible to suppress heat from the first portion 41 from being transmitted to the second portion 42. Therefore, thermal interference between the first semiconductor chip 31 and the second semiconductor chip 32 can be suppressed. For example, it is possible to suppress the heat of the first semiconductor chip 31 from being transmitted to the second semiconductor chip 32 via the heat radiating member 40.

スリット５０の幅Ｓ１は、第１部分４１から第２部分４２への、周囲の流体を介した熱の伝導が抑制されるように設定されている。スリット５０の幅Ｓ１は、例えば１００μｍ以上であり、２００μｍ以上であってもよく、５００μｍ以上であってもよく、１０００μｍ以上であってもよい。スリット５０の幅Ｓ１は、例えば２００００μｍ以下であり、１００００μｍ以下であってもよく、５０００μｍ以下であってもよい。スリット５０の幅Ｓ１は、スリット５０が延びる方向に直交する方向におけるスリット５０の寸法である。例えば、第２方向Ｄ２に延びる第１スリット５１の幅は、第２方向Ｄ２に直交する第１方向Ｄ１における第１スリット５１の寸法である。 The width S1 of the slit 50 is set so that conduction of heat from the first portion 41 to the second portion 42 via the surrounding fluid is suppressed. The width S1 of the slit 50 is, for example, 100 μm or more, may be 200 μm or more, may be 500 μm or more, or may be 1000 μm or more. The width S1 of the slit 50 is, for example, 20,000 μm or less, may be 10,000 μm or less, or may be 5,000 μm or less. The width S1 of the slit 50 is the dimension of the slit 50 in a direction perpendicular to the direction in which the slit 50 extends. For example, the width of the first slit 51 extending in the second direction D2 is the dimension of the first slit 51 in the first direction D1 orthogonal to the second direction D2.

図１及び図４に示すように、放熱部材４０は、第３部分４３及び第４部分４４を含んでいてもよい。第３部分４３は、平面視において第１部分４１に隣接する放熱部材４０の部分である。第１半導体チップ３１で生じた熱は、第１部分４１だけでなく第３部分４３からも周囲の流体へ伝導される。第４部分４４は、平面視において第２部分４２に隣接する放熱部材４０の部分である。第２半導体チップ３２で生じた熱は、第２部分４２だけでなく第４部分４４からも周囲の流体へ伝導される。 As shown in FIGS. 1 and 4, the heat dissipation member 40 may include a third portion 43 and a fourth portion 44. The third portion 43 is a portion of the heat radiating member 40 adjacent to the first portion 41 in plan view. Heat generated in the first semiconductor chip 31 is conducted not only from the first portion 41 but also from the third portion 43 to the surrounding fluid. The fourth portion 44 is a portion of the heat radiating member 40 adjacent to the second portion 42 in plan view. Heat generated in the second semiconductor chip 32 is conducted not only from the second portion 42 but also from the fourth portion 44 to the surrounding fluid.

図４に示すように、第３部分４３と第４部分４４とは、接続されていなくてもよい。例えば、第３部分４３と第４部分４４との間に上述のスリット５０が形成されていてもよい。これにより、第１部分４１の熱が第３部分４３及び第４部分４４を介して第２部分４２に伝わることを抑制できる。 As shown in FIG. 4, the third portion 43 and the fourth portion 44 may not be connected. For example, the above-mentioned slit 50 may be formed between the third portion 43 and the fourth portion 44. Thereby, the heat of the first portion 41 can be suppressed from being transmitted to the second portion 42 via the third portion 43 and the fourth portion 44.

図５は、放熱部材４０の一例を示す断面図である。フィン４７は、第３方向Ｄ３に延びていてもよい。放熱面４０２は、伝熱面４０１の反対側に位置するベース４６の面、フィン４７の側面及びフィン４７の先端面を含む。このため、放熱面４０２の表面積は、伝熱面４０１の表面積よりも大きい。フィン４７の高さＨ１は、例えば１０ｍｍ以上であり、２０ｍｍ以上であってもよく、３０ｍｍ以上であってもよく、５０ｍｍ以上であってもよい。 FIG. 5 is a cross-sectional view showing an example of the heat radiating member 40. As shown in FIG. The fins 47 may extend in the third direction D3. The heat radiation surface 402 includes a surface of the base 46 located on the opposite side of the heat transfer surface 401, a side surface of the fin 47, and a tip surface of the fin 47. Therefore, the surface area of the heat radiation surface 402 is larger than the surface area of the heat transfer surface 401. The height H1 of the fin 47 is, for example, 10 mm or more, may be 20 mm or more, may be 30 mm or more, or may be 50 mm or more.

図６は、半導体チップ群３０の一例を示す断面図である。半導体チップ群３０は、第１半導体チップ３１及び第２半導体チップ３２を含む１つの半導体パッケージであってもよい。例えば、半導体チップ群３０は、第１半導体チップ３１及び第２半導体チップ３２に接するモールド樹脂３５を含んでいてもよい。モールド樹脂３５は、例えば熱硬化性樹脂を含む。熱硬化性樹脂は、例えば、エポキシ樹脂などである。図６に示すように、第１半導体チップ３１と第２半導体チップ３２との間にモールド樹脂３５が充填されていてもよい。図示はしないが、第１半導体チップ３１と第２半導体チップ３２との間にモールド樹脂３５が充填されていなくてもよい。 FIG. 6 is a cross-sectional view showing an example of the semiconductor chip group 30. The semiconductor chip group 30 may be one semiconductor package including a first semiconductor chip 31 and a second semiconductor chip 32. For example, the semiconductor chip group 30 may include a mold resin 35 in contact with the first semiconductor chip 31 and the second semiconductor chip 32. The mold resin 35 includes, for example, a thermosetting resin. The thermosetting resin is, for example, an epoxy resin. As shown in FIG. 6, a molding resin 35 may be filled between the first semiconductor chip 31 and the second semiconductor chip 32. Although not shown, the molding resin 35 may not be filled between the first semiconductor chip 31 and the second semiconductor chip 32.

半導体チップ群３０においては、リッドレスパッケージが採用されていてもよい。これにより、第１半導体チップ３１及び第２半導体チップ３２と放熱部材４０との間の熱抵抗を低減できる。第３方向Ｄ３における第１半導体チップ３１と第１部分４１との間の間隔は、例えば５００μｍ以下であり、２００μｍ以下であってもよく、１００μｍ以下であってもよく、５０μｍ以下であってもよい。 The semiconductor chip group 30 may employ a lidless package. Thereby, the thermal resistance between the first semiconductor chip 31 and the second semiconductor chip 32 and the heat dissipation member 40 can be reduced. The distance between the first semiconductor chip 31 and the first portion 41 in the third direction D3 is, for example, 500 μm or less, may be 200 μm or less, may be 100 μm or less, or may be 50 μm or less. good.

本実施の形態によれば、放熱部材４０にスリット５０を形成することにより、第１半導体チップ３１と第２半導体チップ３２との間で熱的な干渉が生じることを抑制できる。例えば、第１半導体チップ３１の熱が放熱部材４０を介して第２半導体チップ３２に伝わることを抑制できる。このため、半導体チップ群３０を効率的に冷却できる。 According to this embodiment, by forming the slits 50 in the heat dissipation member 40, it is possible to suppress thermal interference between the first semiconductor chip 31 and the second semiconductor chip 32. For example, it is possible to suppress the heat of the first semiconductor chip 31 from being transmitted to the second semiconductor chip 32 via the heat radiating member 40. Therefore, the semiconductor chip group 30 can be efficiently cooled.

比較のため、放熱部材４０にスリット５０が形成されていない場合について考える。この場合、第２半導体チップ３２に重なる伝熱面４０１の温度は、第１半導体チップ３１に重なる伝熱面４０１の温度にほぼ等しい。例えば、伝熱面４０１の温度が８０℃であると仮定する。この場合、第１半導体チップ３１の温度は８０℃＋Ｔ１になり、第２半導体チップ３２の温度は８０℃＋Ｔ２になる。Ｔ１は、第１半導体チップ３１の消費電力に比例して大きくなる。Ｔ１は、例えば３０℃である。Ｔ２は、第２半導体チップ３２の消費電力に比例して大きくなる。Ｔ２は、例えば１０℃である。
第１半導体チップ３１の定格温度が１２５℃であり、第２半導体チップ３２の定格温度が８５℃であると仮定する。第１半導体チップ３１の温度は定格温度よりも低いが、第２半導体チップ３２の温度は定格温度よりも高い。このため、放熱部材４０の冷却能力を高める必要がある。例えば、放熱部材４０を大型化する必要がある。 For comparison, consider a case where the heat dissipation member 40 does not have the slit 50 formed therein. In this case, the temperature of the heat transfer surface 401 overlapping the second semiconductor chip 32 is approximately equal to the temperature of the heat transfer surface 401 overlapping the first semiconductor chip 31. For example, assume that the temperature of the heat transfer surface 401 is 80°C. In this case, the temperature of the first semiconductor chip 31 becomes 80° C.+T1, and the temperature of the second semiconductor chip 32 becomes 80° C.+T2. T1 increases in proportion to the power consumption of the first semiconductor chip 31. T1 is, for example, 30°C. T2 increases in proportion to the power consumption of the second semiconductor chip 32. T2 is, for example, 10°C.
Assume that the rated temperature of the first semiconductor chip 31 is 125°C and the rated temperature of the second semiconductor chip 32 is 85°C. The temperature of the first semiconductor chip 31 is lower than the rated temperature, but the temperature of the second semiconductor chip 32 is higher than the rated temperature. Therefore, it is necessary to increase the cooling capacity of the heat radiating member 40. For example, it is necessary to increase the size of the heat dissipating member 40.

これに対して、本実施の形態によれば、放熱部材４０にスリット５０が形成されている。このため、第１部分４１から第２部分４２への熱の伝導を抑制できる。これにより、例えば、第２半導体チップ３２に重なる伝熱面４０１の温度を、第１半導体チップ３１に重なる伝熱面４０１の温度よりも低くできる。例えば、第１半導体チップ３１に重なる伝熱面４０１の温度が８０℃である場合に、第２半導体チップ３２に重なる伝熱面４０１の温度を６０℃にできる。この場合、第１半導体チップ３１の温度は８０℃＋Ｔ１になり、第２半導体チップ３２の温度は６０℃＋Ｔ２になる。このように、本実施の形態によれば、放熱部材４０にスリット５０を形成することにより、第１半導体チップ３１の冷却と第２半導体チップ３２の冷却とを独立に制御できる。このため、半導体チップ群３０を効率的に冷却できる。 On the other hand, according to the present embodiment, the slit 50 is formed in the heat dissipation member 40. Therefore, conduction of heat from the first portion 41 to the second portion 42 can be suppressed. Thereby, for example, the temperature of the heat transfer surface 401 overlapping the second semiconductor chip 32 can be made lower than the temperature of the heat transfer surface 401 overlapping the first semiconductor chip 31. For example, when the temperature of the heat transfer surface 401 overlapping the first semiconductor chip 31 is 80°C, the temperature of the heat transfer surface 401 overlapping the second semiconductor chip 32 can be set to 60°C. In this case, the temperature of the first semiconductor chip 31 becomes 80° C.+T1, and the temperature of the second semiconductor chip 32 becomes 60° C.+T2. In this manner, according to the present embodiment, by forming the slits 50 in the heat dissipation member 40, cooling of the first semiconductor chip 31 and cooling of the second semiconductor chip 32 can be independently controlled. Therefore, the semiconductor chip group 30 can be efficiently cooled.

上述した一実施形態を様々に変更できる。以下、必要に応じて図面を参照しながら、半導体装置１０の変形例について説明する。以下の説明および以下の説明で用いる図面では、上述した一実施形態と同様に構成され得る部分について、上述の一実施形態における対応する部分に対して用いた符号と同一の符号を用いる。同一の構成要素に関する説明は省略され得る。また、上述した一実施形態において得られる作用効果が変形例においても得られることが明らかである場合、その説明を省略する場合もある。 Various modifications can be made to the embodiment described above. Hereinafter, modifications of the semiconductor device 10 will be described with reference to the drawings as necessary. In the following description and the drawings used in the following description, the same reference numerals as those used for corresponding parts in the above-described embodiment are used for parts that can be configured similarly to the above-described embodiment. Description regarding the same components may be omitted. Furthermore, if it is clear that the effects obtained in the above-described embodiment can also be obtained in the modified example, the explanation thereof may be omitted.

（第１の変形例）
図７は、半導体チップ群３０の一変形例を示す断面図である。図７に示すように、半導体チップ群３０は、平面視において第１半導体チップ３１及び第２半導体チップ３２に重なるリッド３６を含んでいてもよい。リッド３６は、モールド樹脂３５を覆っている。 (First modification)
FIG. 7 is a cross-sectional view showing a modified example of the semiconductor chip group 30. As shown in FIG. 7, the semiconductor chip group 30 may include a lid 36 that overlaps the first semiconductor chip 31 and the second semiconductor chip 32 in plan view. The lid 36 covers the mold resin 35.

（第２の変形例）
図８は、半導体チップ群３０の一変形例を示す断面図である。図８に示す半導体チップ群３０において、図６に示す半導体チップ群３０の構成要素又は図７に示す半導体チップ群３０の構成要素と同一の構成要素には同一の符号を付す。同一の構成要素に関する説明は省略する。 (Second modification)
FIG. 8 is a cross-sectional view showing a modified example of the semiconductor chip group 30. In the semiconductor chip group 30 shown in FIG. 8, the same components as those of the semiconductor chip group 30 shown in FIG. 6 or the semiconductor chip group 30 shown in FIG. 7 are given the same reference numerals. Description regarding the same components will be omitted.

図８に示すように、リッド３６にはスリット３６１が形成されていてもよい。リッド３６に形成されているスリットのことを、リッドスリットとも称する。リッドスリット３６１は、リッド３６を貫通している。リッドスリット３６１は、平面視において第１半導体チップ３１と第２半導体チップ３２との間に位置していてもよい。リッドスリット３６１を形成することにより、第１半導体チップ３１の熱がリッド３６を介して第２半導体チップ３２に伝わることを抑制できる。 As shown in FIG. 8, a slit 361 may be formed in the lid 36. The slit formed in the lid 36 is also referred to as a lid slit. The lid slit 361 passes through the lid 36. The lid slit 361 may be located between the first semiconductor chip 31 and the second semiconductor chip 32 in plan view. By forming the lid slit 361, it is possible to suppress heat from the first semiconductor chip 31 from being transmitted to the second semiconductor chip 32 via the lid 36.

リッドスリット３６１の幅Ｓ２は、第１半導体チップ３１から第２半導体チップ３２へのリッド３６を介した熱の伝導が抑制されるように設定されている。リッドスリット３６１の幅Ｓ２は、例えば１００μｍ以上であり、２００μｍ以上であってもよく、５００μｍ以上であってもよく、１０００μｍ以上であってもよい。リッドスリット３６１の幅Ｓ２は、例えば２００００μｍ以下であり、１００００μｍ以下であってもよく、５０００μｍ以下であってもよい。リッドスリット３６１の幅Ｓ２は、リッドスリット３６１が延びる方向に直交する方向におけるリッドスリット３６１の寸法である。リッドスリット３６１の幅Ｓ２は、図８に示すように、スリット５０の幅Ｓ１よりも小さくてもよい。図示はしないが、リッドスリット３６１の幅Ｓ２は、スリット５０の幅Ｓ１と同一であってもよく、スリット５０の幅Ｓ１よりも大きくてもよい。 The width S2 of the lid slit 361 is set so that conduction of heat from the first semiconductor chip 31 to the second semiconductor chip 32 via the lid 36 is suppressed. The width S2 of the lid slit 361 is, for example, 100 μm or more, may be 200 μm or more, 500 μm or more, or 1000 μm or more. The width S2 of the lid slit 361 is, for example, 20,000 μm or less, may be 10,000 μm or less, or may be 5,000 μm or less. The width S2 of the lid slit 361 is a dimension of the lid slit 361 in a direction perpendicular to the direction in which the lid slit 361 extends. The width S2 of the lid slit 361 may be smaller than the width S1 of the slit 50, as shown in FIG. Although not illustrated, the width S2 of the lid slit 361 may be the same as the width S1 of the slit 50, or may be larger than the width S1 of the slit 50.

（第３の変形例）
図９は、半導体装置１０を備えるシステム１の一例を示す断面図である。図９に示すように、半導体装置１０は実装基板５に搭載されていてもよい。実装基板５は、基板６及び導電体７を含む。例えば、実装基板５は、第１半導体チップ３１に電気的に接続されている導電体７と、第２半導体チップ３２に電気的に接続されている導電体７と、を含む。 (Third modification)
FIG. 9 is a cross-sectional view showing an example of the system 1 including the semiconductor device 10. As shown in FIG. 9, the semiconductor device 10 may be mounted on a mounting board 5. The mounting board 5 includes a board 6 and a conductor 7. For example, the mounting board 5 includes a conductor 7 electrically connected to the first semiconductor chip 31 and a conductor 7 electrically connected to the second semiconductor chip 32.

実装基板５は、実装基板５を介して第１半導体チップ３１と第２半導体チップ３２との間の熱的な干渉が生じることを抑制するよう構成されていてもよい。例えば、基板６は、小さい熱伝導率を有する絶縁性材料を含んでいてもよい。例えば、基板６は、ガラスを含んでいてもよい。基板６の絶縁性材料の熱伝導率は、例えば１５０Ｗ／ｍ・Ｋ以下であり、１００Ｗ／ｍ・Ｋ以下であってもよく、３０Ｗ／ｍ・Ｋ以下であってもよく、１０Ｗ／ｍ・Ｋ以下であってもよく、３Ｗ／ｍ・Ｋ以下であってもよく、２Ｗ／ｍ・Ｋ以下であってもよい。基板６の絶縁性材料の熱伝導率は、例えば０．１Ｗ／ｍ・Ｋ以上であり、０．３Ｗ／ｍ・Ｋ以上であってもよく、１Ｗ／ｍ・Ｋ以上であってもよい。 The mounting board 5 may be configured to suppress thermal interference between the first semiconductor chip 31 and the second semiconductor chip 32 via the mounting board 5. For example, the substrate 6 may include an insulating material with low thermal conductivity. For example, the substrate 6 may include glass. The thermal conductivity of the insulating material of the substrate 6 is, for example, 150 W/m·K or less, may be 100 W/m·K or less, may be 30 W/m·K or less, and may be 10 W/m·K or less. It may be below K, may be below 3W/m·K, and may be below 2W/m·K. The thermal conductivity of the insulating material of the substrate 6 is, for example, 0.1 W/m·K or more, may be 0.3 W/m·K or more, or may be 1 W/m·K or more.

図９に示すように、システム１は、実装基板５が搭載されたマザーボード３と、筐体２とを含んでいてもよい。 As shown in FIG. 9, the system 1 may include a motherboard 3 on which a mounting board 5 is mounted and a casing 2.

（第４の変形例）
図１０は、半導体装置１０の一変形例を示す平面図である。符号Ｐ１は、平面視において第１部分４１において隣り合う２つのフィン４７の間隔（第１間隔とも称する）を表す。符号Ｐ２は、平面視において第２部分４２において隣り合う２つのフィン４７の間隔（第２間隔とも称する）を表す。第１間隔Ｐ１は、第２間隔Ｐ２よりも小さくてもよい。これにより、第２部分４２の放熱面４０２の表面積に比べて第１部分４１の放熱面４０２の表面積を大きくできる。 (Fourth modification)
FIG. 10 is a plan view showing a modified example of the semiconductor device 10. The symbol P1 represents an interval (also referred to as a first interval) between two adjacent fins 47 in the first portion 41 in plan view. The symbol P2 represents an interval (also referred to as a second interval) between two adjacent fins 47 in the second portion 42 in plan view. The first interval P1 may be smaller than the second interval P2. Thereby, the surface area of the heat radiation surface 402 of the first portion 41 can be made larger than the surface area of the heat radiation surface 402 of the second portion 42 .

第２間隔Ｐ２に対する第１間隔Ｐ１の比率であるＰ１／Ｐ２は、例えば０．９５以下であり、０．９０以下であってもよく、０．８０以下であってもよく、０．７０以下であってもよい。Ｐ１／Ｐ２は、例えば０．１０以上であり、０．２０以上であってもよく、０．３０以上であってもよい。 P1/P2, which is the ratio of the first interval P1 to the second interval P2, is, for example, 0.95 or less, may be 0.90 or less, may be 0.80 or less, and may be 0.70 or less. It may be. P1/P2 is, for example, 0.10 or more, may be 0.20 or more, or may be 0.30 or more.

（第５の変形例）
図１１は、半導体装置１０の一変形例を示す断面図である。符号Ｈ１１は、第１部分４１に位置するフィン４７の高さ（第１高さとも称する）を表す。符号Ｈ１２は、第２部分４２に位置するフィン４７の高さ（第２高さとも称する）を表す。第１高さＨ１１は、第２高さＨ１２よりも大きくてもよい。これにより、第２部分４２の放熱面４０２の表面積に比べて第１部分４１の放熱面４０２の表面積を大きくできる。 (Fifth modification)
FIG. 11 is a cross-sectional view showing a modified example of the semiconductor device 10. The symbol H11 represents the height of the fin 47 located in the first portion 41 (also referred to as a first height). The symbol H12 represents the height of the fin 47 located in the second portion 42 (also referred to as a second height). The first height H11 may be larger than the second height H12. Thereby, the surface area of the heat radiation surface 402 of the first portion 41 can be made larger than the surface area of the heat radiation surface 402 of the second portion 42 .

第２高さＨ１２に対する第１高さＨ１１の比率であるＨ１１／Ｈ１２は、例えば１．１以上であり、１．２以上であってもよく、１．３以上であってもよく、１．５以上であってもよい。Ｈ１１／Ｈ１２は、例えば３．０以下であり、２．５以下であってもよく、２．０以下であってもよい。 H11/H12, which is the ratio of the first height H11 to the second height H12, is, for example, 1.1 or more, may be 1.2 or more, may be 1.3 or more, and is 1. It may be 5 or more. H11/H12 is, for example, 3.0 or less, may be 2.5 or less, or may be 2.0 or less.

（第６の変形例）
図１２は、半導体装置１０の一変形例を示す平面図である。スリット５０は、平面視において第１半導体チップ３１又は第２半導体チップ３２のいずれかを囲んでいてもよい。図１２に示す例において、スリット５０は、平面視において第２半導体チップ３２を囲んでいる。これにより、図４に示す形態に比べて、第３部分４３の表面積を大きくできる。例えば、第３部分４３の表面積を、第４部分４４の表面積よりも大きくできる。これにより、第１半導体チップ３１の熱が第３部分４３から周りの流体へより効果的に伝導される。 (Sixth modification)
FIG. 12 is a plan view showing a modified example of the semiconductor device 10. The slit 50 may surround either the first semiconductor chip 31 or the second semiconductor chip 32 in plan view. In the example shown in FIG. 12, the slit 50 surrounds the second semiconductor chip 32 in plan view. Thereby, the surface area of the third portion 43 can be increased compared to the embodiment shown in FIG. For example, the surface area of the third portion 43 can be larger than the surface area of the fourth portion 44. Thereby, the heat of the first semiconductor chip 31 is more effectively conducted from the third portion 43 to the surrounding fluid.

（第７の変形例）
図１３は、半導体装置１０の一変形例を示す平面図である。放熱部材４０は、平面視において第３部分４３と第４部分４４とを接続する接続部分４５を含んでいてもよい。 (Seventh modification)
FIG. 13 is a plan view showing a modified example of the semiconductor device 10. The heat dissipation member 40 may include a connecting portion 45 that connects the third portion 43 and the fourth portion 44 in plan view.

上述の実施の形態のように放熱部材４０が接続部分４５を含まない場合、第１部分４１を含む放熱部材４０の部分は、第２部分４２を含む放熱部材４０の部分とは別個の独立した部材である。すなわち、放熱部材４０は、独立した少なくとも２つの部材を含んでいる。一方、図１３に示す変形例において、第１部分４１及び第２部分４２を含む放熱部材４０は、１つの部材によって構成され得る。このため、放熱部材４０を半導体チップ群３０に取り付ける工程が簡易化され得る。また、第１部分４１と第２部分４２との間にはスリット５０が形成されているので、第１部分４１の熱が第２部分４２に伝わることを抑制できる。 When the heat dissipation member 40 does not include the connection portion 45 as in the above-described embodiment, the portion of the heat dissipation member 40 that includes the first portion 41 is separate and independent from the portion of the heat dissipation member 40 that includes the second portion 42. It is a member. That is, the heat radiation member 40 includes at least two independent members. On the other hand, in the modification shown in FIG. 13, the heat dissipation member 40 including the first portion 41 and the second portion 42 may be constituted by one member. Therefore, the process of attaching the heat dissipation member 40 to the semiconductor chip group 30 can be simplified. Furthermore, since the slit 50 is formed between the first portion 41 and the second portion 42, it is possible to suppress heat from the first portion 41 from being transmitted to the second portion 42.

（第８の変形例）
図１４は、半導体装置１０の一変形例を示す平面図である。放熱部材４０のスリット５０は、第１スリット５１に交差する方向において第２部分４２の輪郭に沿って延びる第２スリット５２を含んでいてもよい。第２スリット５２は、例えば第１方向Ｄ１に延びている。第２スリット５２は、第１スリット５１に接続されていてもよい。第２スリット５２を形成することにより、接続部分４５を第１部分４１から遠ざけることができる。このため、第１部分４１の熱が第２部分４２に伝わることを抑制できる。 (Eighth modification)
FIG. 14 is a plan view showing a modified example of the semiconductor device 10. The slit 50 of the heat dissipation member 40 may include a second slit 52 extending along the contour of the second portion 42 in a direction intersecting the first slit 51 . The second slit 52 extends, for example, in the first direction D1. The second slit 52 may be connected to the first slit 51. By forming the second slit 52, the connecting portion 45 can be moved away from the first portion 41. Therefore, it is possible to suppress heat from the first portion 41 from being transmitted to the second portion 42 .

（第９の変形例）
図１５は、半導体装置１０の一変形例を示す平面図である。半導体チップ群３０は、複数の第２半導体チップ３２を含んでいてもよい。複数の第２半導体チップ３２は、第２方向Ｄ２において並んでいてもよい。この場合、第１スリット５１は、第２方向Ｄ２に並ぶ複数の第２半導体チップ３２に沿って延びていてもよい。 (Ninth modification)
FIG. 15 is a plan view showing a modified example of the semiconductor device 10. The semiconductor chip group 30 may include a plurality of second semiconductor chips 32. The plurality of second semiconductor chips 32 may be lined up in the second direction D2. In this case, the first slit 51 may extend along the plurality of second semiconductor chips 32 aligned in the second direction D2.

（第１０の変形例）
図１６は、半導体装置１０の一変形例を示す平面図である。半導体チップ群３０は、複数の第２半導体チップ３２を含んでいてもよい。複数の第２半導体チップ３２は、第２方向Ｄ２において並んでいてもよい。この場合、第２スリット５２は、第２方向Ｄ２に並ぶ２つの第２半導体チップ３２の間に位置していてもよい。 (10th modification)
FIG. 16 is a plan view showing a modified example of the semiconductor device 10. The semiconductor chip group 30 may include a plurality of second semiconductor chips 32. The plurality of second semiconductor chips 32 may be lined up in the second direction D2. In this case, the second slit 52 may be located between two second semiconductor chips 32 aligned in the second direction D2.

上記実施の形態および変形例に開示されている複数の構成要素を必要に応じて適宜組合せることも可能である。あるいは、上記実施の形態および変形例に示される全構成要素から幾つかの構成要素を削除してもよい。 It is also possible to appropriately combine the plurality of components disclosed in the above embodiments and modifications as necessary. Alternatively, some components may be deleted from all the components shown in the above embodiments and modifications.

次に、本開示の形態を実施例により更に具体的に説明するが、本開示の形態はその要旨を超えない限り、以下の実施例の記載に限定されるものではない。 Next, the embodiments of the present disclosure will be explained in more detail with reference to Examples, but the embodiments of the present disclosure are not limited to the description of the following Examples unless the gist of the disclosure is exceeded.

（比較例１）
図１７に示す比較例１に係る半導体装置１００の熱分布を、シミュレーションによって算出した。比較例１の放熱部材４０は、平面視において第１半導体チップ３１と第２半導体チップ３２の間に位置するスリットを備えていない。 (Comparative example 1)
The thermal distribution of the semiconductor device 100 according to Comparative Example 1 shown in FIG. 17 was calculated by simulation. The heat dissipation member 40 of Comparative Example 1 does not have a slit located between the first semiconductor chip 31 and the second semiconductor chip 32 in plan view.

２つの条件に基づいてシミュレーションを実施した。第１の条件においては、インターポーザ２０の絶縁体２１としてガラス基板を用いた。第２の条件においては、インターポーザ２０の絶縁体２１としてシリコン基板を用いた。第１の条件及び第２の条件において共通する条件は下記の通りである。シミュレーションにおいては、放熱部材４０の熱伝達率〔Ｗ／ｍ^２・Ｋ〕を可変のパラメータとした。
・インターポーザ２０の絶縁体２１の厚み：４００μｍ
・インターポーザ２０の貫通電極２２１の直径：５０μｍ
・インターポーザ２０の貫通電極２２１の配列ピッチ：１００μｍ
・インターポーザ２０の導電層２２３の厚さ：５μｍ
・インターポーザ２０の導電層２２３の熱伝導率：４００Ｗ／ｍ・Ｋ
・インターポーザ２０の導電層２２３の熱伝達率：１０Ｗ／ｍ^２・Ｋ
・第１半導体チップ３１の発熱量：３００Ｗ
・第２半導体チップ３２の発熱量：６．７Ｗ
・第１半導体チップ３１及び第２半導体チップ３２の厚み：５００μｍ
・第１半導体チップ３１及び第２半導体チップ３２の熱伝導率：１４８Ｗ／ｍ・Ｋ
・第１半導体チップ３１と第２半導体チップ３２との間の間隔：１０００μｍ
・放熱部材４０のベース４６の厚み：５ｍｍ
・放熱部材４０のフィン４７の幅：１ｍｍ
・放熱部材４０のフィン４７の高さ：３０ｍｍ
・放熱部材４０のフィン４７の配列ピッチ：３．１５ｍｍ
・放熱部材４０の熱伝導率：２３７．５Ｗ／ｍ・Ｋ
・周囲の流体の温度：２２℃
第１の条件において、絶縁体２１及び貫通電極２２１を含む構成の、第１方向Ｄ１及び第２方向Ｄ２における熱伝導率は２Ｗ／ｍ・Ｋであり、第３方向Ｄ３における熱伝導率は７９Ｗ／ｍ・Ｋである。
第２の条件において、絶縁体２１及び貫通電極２２１を含む構成の、第１方向Ｄ１及び第２方向Ｄ２における熱伝導率は１１１Ｗ／ｍ・Ｋであり、第３方向Ｄ３における熱伝導率は１９５Ｗ／ｍ・Ｋである。 A simulation was performed based on two conditions. In the first condition, a glass substrate was used as the insulator 21 of the interposer 20. In the second condition, a silicon substrate was used as the insulator 21 of the interposer 20. The conditions common to the first condition and the second condition are as follows. In the simulation, the heat transfer coefficient [W/m ² ·K] of the heat radiating member 40 was used as a variable parameter.
・Thickness of insulator 21 of interposer 20: 400 μm
- Diameter of through electrode 221 of interposer 20: 50 μm
- Arrangement pitch of through electrodes 221 of interposer 20: 100 μm
- Thickness of conductive layer 223 of interposer 20: 5 μm
・Thermal conductivity of the conductive layer 223 of the interposer 20: 400 W/m・K
- Heat transfer coefficient of conductive layer 223 of interposer 20: 10W/m ² K
- Calorific value of first semiconductor chip 31: 300W
- Calorific value of second semiconductor chip 32: 6.7W
- Thickness of first semiconductor chip 31 and second semiconductor chip 32: 500 μm
- Thermal conductivity of the first semiconductor chip 31 and the second semiconductor chip 32: 148 W/m・K
- Distance between first semiconductor chip 31 and second semiconductor chip 32: 1000 μm
- Thickness of base 46 of heat dissipation member 40: 5 mm
- Width of fins 47 of heat dissipation member 40: 1 mm
- Height of fins 47 of heat dissipation member 40: 30 mm
- Arrangement pitch of fins 47 of heat dissipation member 40: 3.15 mm
・Thermal conductivity of heat dissipation member 40: 237.5W/m・K
・Temperature of surrounding fluid: 22℃
Under the first condition, the thermal conductivity of the structure including the insulator 21 and the through electrode 221 in the first direction D1 and the second direction D2 is 2 W/m·K, and the thermal conductivity in the third direction D3 is 79 W. /m・K.
Under the second condition, the thermal conductivity of the structure including the insulator 21 and the through electrode 221 in the first direction D1 and the second direction D2 is 111 W/m·K, and the thermal conductivity in the third direction D3 is 195 W. /m・K.

シミュレーションに基づいて、第１半導体チップ３１の温度及び第２半導体チップ３２の温度を算出した。放熱部材４０の熱伝達率〔Ｗ／ｍ^２・Ｋ〕を横軸として第１半導体チップ３１の温度及び第２半導体チップ３２の温度をプロットしたグラフを図１８に示す。
「サンプル１－１」は、第１の条件に基づいて第１半導体チップ３１の温度を算出した結果を表す。
「サンプル２－１」は、第２の条件に基づいて第１半導体チップ３１の温度を算出した結果を表す。
「サンプル１－２」は、第１の条件に基づいて第２半導体チップ３２の温度を算出した結果を表す。
「サンプル２－２」は、第２の条件に基づいて第２半導体チップ３２の温度を算出した結果を表す。 Based on the simulation, the temperature of the first semiconductor chip 31 and the temperature of the second semiconductor chip 32 were calculated. FIG. 18 shows a graph in which the temperature of the first semiconductor chip 31 and the temperature of the second semiconductor chip 32 are plotted using the heat transfer coefficient [W/m ² ·K] of the heat dissipation member 40 as the horizontal axis.
“Sample 1-1” represents the result of calculating the temperature of the first semiconductor chip 31 based on the first condition.
“Sample 2-1” represents the result of calculating the temperature of the first semiconductor chip 31 based on the second condition.
“Sample 1-2” represents the result of calculating the temperature of the second semiconductor chip 32 based on the first condition.
“Sample 2-2” represents the result of calculating the temperature of the second semiconductor chip 32 based on the second condition.

図１８において、符号ΔＴ１は、第１の条件の場合の、第１半導体チップ３１の温度と第２半導体チップ３２の温度の差を表す。符号Ｔ２は、第２の条件の場合の、第１半導体チップ３１の温度と第２半導体チップ３２の温度の差を表す。比較例１においては、第１の温度差ΔＴ１が、第２の温度差ΔＴ２にほぼ等しい。このことは、絶縁体２１を介した第１半導体チップ３１と第２半導体チップ３２との間での熱的な干渉が、第１半導体チップ３１の温度及び第２半導体チップ３２の温度にほとんど影響を与えていないことを意味する。比較例１においては、放熱部材４０を介した第１半導体チップ３１と第２半導体チップ３２との間での熱的な干渉が、第１半導体チップ３１の温度及び第２半導体チップ３２の温度に大きな影響を与えていると考えられる。 In FIG. 18, the symbol ΔT1 represents the difference in temperature between the first semiconductor chip 31 and the second semiconductor chip 32 under the first condition. The symbol T2 represents the difference in temperature between the first semiconductor chip 31 and the second semiconductor chip 32 under the second condition. In Comparative Example 1, the first temperature difference ΔT1 is approximately equal to the second temperature difference ΔT2. This means that thermal interference between the first semiconductor chip 31 and the second semiconductor chip 32 via the insulator 21 has almost no effect on the temperature of the first semiconductor chip 31 and the temperature of the second semiconductor chip 32. It means that it is not given. In Comparative Example 1, thermal interference between the first semiconductor chip 31 and the second semiconductor chip 32 via the heat dissipation member 40 causes the temperature of the first semiconductor chip 31 and the temperature of the second semiconductor chip 32 to increase. It is thought that it has a large impact.

（実施例１）
図４に示すスリット５０を放熱部材４０に形成したこと以外は、比較例１の場合と同様にして、半導体装置１０の熱分布を、シミュレーションによって算出した。放熱部材４０の熱伝達率〔Ｗ／ｍ^２・Ｋ〕を横軸として第１半導体チップ３１の温度及び第２半導体チップ３２の温度をプロットしたグラフを図１９に示す。 (Example 1)
The heat distribution of the semiconductor device 10 was calculated by simulation in the same manner as in Comparative Example 1, except that the slit 50 shown in FIG. 4 was formed in the heat dissipation member 40. FIG. 19 shows a graph in which the temperature of the first semiconductor chip 31 and the temperature of the second semiconductor chip 32 are plotted with the heat transfer coefficient [W/m ² ·K] of the heat dissipation member 40 as the horizontal axis.

図１９に示すように、実施例１においては、第１の温度差ΔＴ１が、第２の温度差ΔＴ２よりも大きい。第１の条件においては、第２の条件に比べて、絶縁体２１を介した第１半導体チップ３１と第２半導体チップ３２との間での熱的な干渉が抑制されていると言える。スリット５０を放熱部材４０に形成したことにより、放熱部材４０を介した第１半導体チップ３１と第２半導体チップ３２との間での熱的な干渉が抑制されたため、第１の温度差ΔＴ１と、第２の温度差ΔＴ２の間に差が生じたと考えられる。 As shown in FIG. 19, in Example 1, the first temperature difference ΔT1 is larger than the second temperature difference ΔT2. It can be said that under the first condition, thermal interference between the first semiconductor chip 31 and the second semiconductor chip 32 via the insulator 21 is suppressed compared to the second condition. By forming the slit 50 in the heat dissipation member 40, thermal interference between the first semiconductor chip 31 and the second semiconductor chip 32 via the heat dissipation member 40 is suppressed, so that the first temperature difference ΔT1 and , and the second temperature difference ΔT2.

（実施例２）
図１２に示すような第２半導体チップ３２を囲むスリット５０を放熱部材４０に形成したこと以外は、比較例１の場合と同様にして、半導体装置１０の熱分布を、シミュレーションによって算出した。放熱部材４０の熱伝達率〔Ｗ／ｍ^２・Ｋ〕を横軸として第１半導体チップ３１の温度及び第２半導体チップ３２の温度をプロットしたグラフを図２０に示す。 (Example 2)
The heat distribution of the semiconductor device 10 was calculated by simulation in the same manner as in Comparative Example 1, except that a slit 50 surrounding the second semiconductor chip 32 as shown in FIG. 12 was formed in the heat dissipation member 40. FIG. 20 shows a graph in which the temperature of the first semiconductor chip 31 and the temperature of the second semiconductor chip 32 are plotted with the heat transfer coefficient [W/m ² ·K] of the heat dissipation member 40 as the horizontal axis.

実施例２においても、実施例１の場合と同様に、第１の温度差ΔＴ１が、第２の温度差ΔＴ２よりも大きい。図１９と図２０の比較から分かるように、実施例２における第１半導体チップ３１の温度は、実施例１における第１半導体チップ３１の温度よりも低い。一方、実施例２における第２半導体チップ３２の温度は、実施例１における第２半導体チップ３２の温度よりも高い。実施例２においては、第２半導体チップ３２を囲むスリット５０を放熱部材４０に形成したことにより、第１半導体チップ３１の冷却能力は増加したが、第２半導体チップ３２の冷却能力は低下したと考えられる。 In Example 2, as in Example 1, the first temperature difference ΔT1 is larger than the second temperature difference ΔT2. As can be seen from the comparison between FIG. 19 and FIG. 20, the temperature of the first semiconductor chip 31 in Example 2 is lower than the temperature of the first semiconductor chip 31 in Example 1. On the other hand, the temperature of the second semiconductor chip 32 in the second embodiment is higher than the temperature of the second semiconductor chip 32 in the first embodiment. In Example 2, by forming the slit 50 surrounding the second semiconductor chip 32 in the heat dissipation member 40, the cooling capacity of the first semiconductor chip 31 increased, but the cooling capacity of the second semiconductor chip 32 decreased. Conceivable.

１システム
２筐体
３マザーボード
５実装基板
１０半導体装置
２０インターポーザ
２１絶縁体
２１１第１面
２１２第２面
２２導電体
２２１貫通電極
２２２パッド
２２３導電層
２５半田
３０半導体チップ群
３１第１半導体チップ
３２第２半導体チップ
３４パッド
３５モールド樹脂
３６リッド
３６１リッドスリット
４０放熱部材
４０１伝熱面
４０２放熱面
４１第１部分
４２第２部分
４３第３部分
４４第４部分
４５接続部分
４６ベース
４７フィン
５０スリット
５１第１スリット
５２第２スリット
Ｄ１第１方向
Ｄ２第２方向
Ｄ３第３方向 1 System 2 Housing 3 Motherboard 5 Mounting board 10 Semiconductor device 20 Interposer 21 Insulator 211 First surface 212 Second surface 22 Conductor 221 Through electrode 222 Pad 223 Conductive layer 25 Solder 30 Semiconductor chip group 31 First semiconductor chip 32 2 semiconductor chip 34 Pad 35 Molding resin 36 Lid 361 Lid slit 40 Heat radiation member 401 Heat transfer surface 402 Heat radiation surface 41 First portion 42 Second portion 43 Third portion 44 Fourth portion 45 Connection portion 46 Base 47 Fin 50 Slit 51 1 slit 52 2nd slit D1 1st direction D2 2nd direction D3 3rd direction

Claims

半導体装置であって、
絶縁体および導電体を含むインターポーザと、
前記インターポーザ上に位置し、前記導電体に電気的に接続された第１半導体チップ及び第２半導体チップを含む半導体チップ群と、
平面視において前記第１半導体チップに重なる第１部分と、平面視において前記第２半導体チップに重なる第２部分と、を含む放熱部材と、を備え、
前記放熱部材は、前記半導体チップ群に対向する伝熱面と、前記伝熱面の法線方向において前記伝熱面から前記放熱部材の最小厚み以上離れ、前記伝熱面よりも大きい表面積を有する放熱面と、を含み、
前記放熱部材には、平面視において前記第１部分と前記第２部分との間に位置し、前記放熱部材を貫通するスリットが形成されている、半導体装置。 A semiconductor device,
an interposer including an insulator and a conductor;
a semiconductor chip group including a first semiconductor chip and a second semiconductor chip located on the interposer and electrically connected to the conductor;
a heat dissipation member including a first portion overlapping the first semiconductor chip in plan view and a second portion overlapping the second semiconductor chip in plan view,
The heat radiating member has a heat transfer surface facing the semiconductor chip group, a distance from the heat transfer surface in the normal direction of the heat transfer surface by a minimum thickness of the heat radiating member or more, and a surface area larger than that of the heat transfer surface. a heat dissipation surface;
A semiconductor device, wherein the heat radiating member has a slit located between the first portion and the second portion in plan view and penetrating the heat radiating member.

前記放熱面の表面積が、前記伝熱面の表面積の２倍以上である、請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the surface area of the heat dissipation surface is at least twice the surface area of the heat transfer surface.

前記放熱部材は、前記スリットが形成されたベースと、前記放熱面に位置し、前記ベースから突出する複数のフィンと、を含む、請求項１又は２に記載の半導体装置。 3. The semiconductor device according to claim 1, wherein the heat radiation member includes a base in which the slit is formed, and a plurality of fins located on the heat radiation surface and protruding from the base.

前記第１部分の前記放熱面の表面積が、前記第２部分の前記放熱面の表面積よりも大きい、請求項１～３のいずれか一項に記載の半導体装置。 4. The semiconductor device according to claim 1, wherein the surface area of the heat radiation surface of the first portion is larger than the surface area of the heat radiation surface of the second portion.

前記放熱部材は、前記スリットが形成されたベースと、前記放熱面に位置し、前記ベースから突出する複数のフィンと、を含み、
前記第１部分において隣り合う２つの前記フィンの間の間隔である第１間隔は、前記第２部分において隣り合う２つの前記フィンの間の間隔である第２間隔よりも小さい、請求項４に記載の半導体装置。 The heat radiation member includes a base in which the slit is formed, and a plurality of fins located on the heat radiation surface and protruding from the base,
According to claim 4, the first interval, which is the interval between two adjacent fins in the first part, is smaller than the second interval, which is the interval between two adjacent fins in the second part. The semiconductor device described.

前記放熱部材は、前記スリットが形成されたベースと、前記放熱面に位置し、前記ベースから突出する複数のフィンと、を含み、
前記第１部分に位置する前記フィンの高さである第１高さは、前記第２部分に位置する前記フィンの間の高さである第２高さよりも大きい、請求項４又は５に記載の半導体装置。 The heat radiation member includes a base in which the slit is formed, and a plurality of fins located on the heat radiation surface and protruding from the base,
A first height, which is a height of the fins located in the first part, is larger than a second height, which is a height between the fins located in the second part. semiconductor devices.

前記放熱部材は、平面視において前記第１部分に隣接する第３部分と、平面視において前記第２部分に隣接する第４部分と、を含む、請求項１～６のいずれか一項に記載の半導体装置。 The heat dissipation member includes a third portion adjacent to the first portion in plan view and a fourth portion adjacent to the second portion in plan view. semiconductor devices.

前記第３部分の前記放熱面の表面積が、前記第４部分の前記放熱面の表面積よりも大きい、請求項７のいずれか一項に記載の半導体装置。 8. The semiconductor device according to claim 7, wherein a surface area of the heat radiation surface of the third portion is larger than a surface area of the heat radiation surface of the fourth portion.

前記第３部分と前記第４部分とが接続されていない、請求項７又は８に記載の半導体装置。 The semiconductor device according to claim 7 or 8, wherein the third portion and the fourth portion are not connected.

前記スリットは、平面視において前記第１部分又は前記第２部分を囲んでいる、請求項９に記載の半導体装置。 The semiconductor device according to claim 9, wherein the slit surrounds the first portion or the second portion in plan view.

前記放熱部材は、平面視において前記第３部分と前記第４部分とを接続する接続部分を含む、請求項７又は８に記載の半導体装置。 9. The semiconductor device according to claim 7, wherein the heat dissipation member includes a connection portion that connects the third portion and the fourth portion in plan view.

前記スリットは、平面視において前記第１部分と前記第２部分との間に位置する第１スリットと、前記第１スリットに交差する方向において前記第２部分の輪郭に沿って延びる第２スリットと、を含む、請求項１～１１のいずれか一項に記載の半導体装置。 The slit includes a first slit located between the first portion and the second portion in plan view, and a second slit extending along the outline of the second portion in a direction intersecting the first slit. The semiconductor device according to any one of claims 1 to 11, comprising:

前記インターポーザの前記絶縁体の熱伝導率は、前記導電体の熱伝導率よりも小さい、請求項１～１２のいずれか一項に記載の半導体装置。 13. The semiconductor device according to claim 1, wherein the insulator of the interposer has a lower thermal conductivity than the conductor.

前記半導体チップ群は、前記第１半導体チップ及び前記第２半導体チップに接するモールド樹脂を含む、請求項１～１３のいずれか一項に記載の半導体装置。 14. The semiconductor device according to claim 1, wherein the semiconductor chip group includes a mold resin in contact with the first semiconductor chip and the second semiconductor chip.

前記半導体チップ群は、平面視において前記第１半導体チップ及び前記第２半導体チップに重なり、前記モールド樹脂を覆うリッドを含む、請求項１４に記載の半導体装置。 15. The semiconductor device according to claim 14, wherein the semiconductor chip group includes a lid that overlaps the first semiconductor chip and the second semiconductor chip in plan view and covers the mold resin.

前記リッドには、平面視において前記第１部分と前記第２部分との間に位置し、前記リッドを貫通するリッドスリットが形成されている、請求項１５に記載の半導体装置。 16. The semiconductor device according to claim 15, wherein a lid slit is formed in the lid, the lid slit being located between the first portion and the second portion in plan view and penetrating the lid.

前記第１半導体チップと前記第１部分との間の間隔が５００μｍ以下である、請求項１４に記載の半導体装置。 15. The semiconductor device according to claim 14, wherein a distance between the first semiconductor chip and the first portion is 500 μm or less.

前記第１半導体チップの消費電力が、前記第２半導体チップの消費電力よりも大きい、請求項１～１７のいずれか一項に記載の半導体装置。 18. The semiconductor device according to claim 1, wherein power consumption of the first semiconductor chip is greater than power consumption of the second semiconductor chip.

前記第１半導体チップは、プロセッシングユニットであり、
前記第２半導体チップは、メモリである、請求項１８に記載の半導体装置。 The first semiconductor chip is a processing unit,
The semiconductor device according to claim 18, wherein the second semiconductor chip is a memory.

請求項１～１９のいずれか一項に記載の半導体装置が搭載された実装基板。 A mounting board on which the semiconductor device according to any one of claims 1 to 19 is mounted.