JP2023132600A - 電子機器、画像形成装置および電子機器の電源制御方法 - Google Patents

Abstract

【課題】プロセッサが実行するプログラムを介在させることなく、電源生成部に適切な電圧を生成させる。
【解決手段】電子機器は、プロセッサと、前記プロセッサにより実行されるプログラムが記憶され、前記プロセッサから有効レベルのクロックイネーブル信号を受けている間、クロック信号に同期して動作するメモリと、前記クロックイネーブル信号が有効レベルに設定される頻度を検出する頻度検出部と、電圧を生成し、前記頻度検出部が検出した前記頻度が低いときの前記電圧を、前記頻度が高いときの前記電圧に比べて低く設定する電源生成部と、前記電源生成部が生成した前記電圧により動作する機能部と、を有する。
【選択図】図３

Description

本発明は、電子機器、画像形成装置および電子機器の電源制御方法に関する。

例えば、画像形成装置は、プリントエンジンを駆動する通常モード時に動作するメイン電源部と、通常モード時およびプリントエンジンを駆動しない省エネモード時に動作するサブ電源部とを有する。そして、動作モードに応じてメイン電源部を動作または停止させることにより、負荷への電源供給能力が切り替えられる。

上述した画像形成装置等の電子機器では、例えば、制御基板に搭載されるプロセッサが実行する制御プログラムにより、メイン電源部による電圧の生成と生成の停止とが切り替えられ、機能部に供給される電圧の値が変更される。しかしながら、制御プログラムを介在させることなく、機能部に供給される電圧の値を、機能部の動作状態に応じて適切に変更する手法は提案されていない。

上記の課題に鑑み、本発明は、プロセッサが実行するプログラムを介在させることなく、電源生成部に適切な電圧を生成させることを目的とする。

上記技術的課題を解決するため、本発明の一形態の電子機器は、プロセッサと、前記プロセッサにより実行されるプログラムが記憶され、前記プロセッサから有効レベルのクロックイネーブル信号を受けている間、クロック信号に同期して動作するメモリと、前記クロックイネーブル信号が有効レベルに設定される頻度を検出する頻度検出部と、電圧を生成し、前記頻度検出部が検出した前記頻度が低いときの前記電圧を、前記頻度が高いときの前記電圧に比べて低く設定する電源生成部と、前記電源生成部が生成した前記電圧により動作する機能部と、を有することを特徴とする。

プロセッサが実行するプログラムを介在させることなく、電源生成部に適切な電圧を生成させることができる。

本発明の第１の実施形態に係る画像形成装置の一例を示す全体構成図である。 図１の画像形成装置の動作モードの遷移の一例を示す状態遷移図である。 図１の画像形成装置の要部のハードウェア構成の概要を示す回路ブロック図である。 図３の電源生成部の一例を示す回路ブロック図である。 図３の電源制御部が生成する選択信号と電圧生成部が生成する直流電圧の設定値との関係の一例を示す説明図である。 本発明の第２の実施形態に係る画像形成装置の要部のハードウェア構成の概要を示す回路ブロック図である。 図６の電源制御部および電源生成部の一例を示す回路ブロック図である。 図７のＲＯＭに保持されるＦＢ電圧用の設定値の一例を示す説明図である。

以下、図面を用いて実施形態を説明する。以下では、信号等の情報が伝達される信号線には、信号名と同じ符号を使用する。また、電圧が伝達される電圧線には、電圧名と同じ符号を使用する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。

＜画像形成装置の全体構成図＞
図１は、本発明の一実施形態に係る画像形成装置の一例を示す全体構成図である。画像形成装置１００は、コピー機能、ＦＡＸ機能、プリント機能、スキャナ機能等を含む複合機（ＭＦＰ：Multi-Function Printer）である。画像形成装置１００は、電子機器の一例である。画像形成装置１００は、入力画像を保存する機能または入力画像を配信する機能等を有してもよい。例えば、入力画像は、スキャナ機能により読み取られた原稿、またはＦＡＸ機能により入力された画像等である。

画像形成装置１００は、ＰＣ（Personal Computer）等の外部装置と通信可能であり、外部装置から受信した指示に応じて動作することもできる。なお、実施形態において、画像形成装置１００で処理される画像は、画像を含む画像データだけでなく、画像が含まれないテキストデータを含んでもよい。

画像形成装置１００は、いわゆる電子写真方式の画像形成装置である。画像形成装置１００は、帯電された感光体表面を選択的に露光することにより静電潜像を形成し、形成した静電潜像にトナーを付着させ、付着させたトナーを用紙等の記録媒体に転写し、定着させる。

画像形成装置１００は、図１に示すように、操作部１０と、起動スイッチ２０と、制御基板５１と、読取部４０と、エンジン制御部７９と、プリンタ部６と、給紙カセット７Ａ、７Ｂと、搬送部８と、電源装置１とを有する。なお、制御基板５１と、エンジン制御部７９と、プリンタ部６と、給紙カセット７Ａ、７Ｂと、搬送部８とは、画像形成装置１００の内部に設けられるが、図１においては内部を透視した状態が示される。

操作部１０は、ユーザの操作に応じた各種の入力を受け付けるとともに、図示しない表示部に各種の情報を表示する。例えば、操作部１０に表示される情報は、入力を受け付けた操作を示す情報、画像形成装置１００の動作状況を示す情報、または、画像形成装置１００の設定状態を示す情報などである。

例えば、操作部１０は、タッチパネル機能を有する液晶表示装置（ＬＣＤ：Liquid Cristal Display）を含んでもよい。あるいは、操作部１０は、タッチパネル機能を有する有機ＥＬ（Electro-Luminescence）表示装置を含んでもよい。さらに、操作部１０は、タッチパネル機能を有する表示装置に加えて、ハードウェアキー等の操作部およびランプ等の表示部の少なくともいずれかを有してもよい。

起動スイッチ２０は、画像形成装置１００の電源を起動するスイッチである。画像形成装置１００は、電源のオフ状態中に起動スイッチ２０が押下されると起動され、起動中に起動スイッチ２０が押下されるとオフ状態になる。なお、画像形成装置１００の電源のオン／オフは、起動スイッチ２０の操作に限定されず、外部装置からの起動指示または終了指示に基づいて行われてもよい。

制御基板５１には、画像形成装置１００の全体の動作を制御するＣＰＵ（Central Processing Unit）等のコントローラを含む複数の電子部品が搭載される。例えば、制御基板５１に搭載される電子部品は、描画処理、通信処理および操作部１０からの入力等を制御する。例えば、制御基板５１に搭載される電子部品は、操作部１０で受け付けた操作に基づいて、画像形成装置１００を制御し、コピー動作等を実施する。

また、制御基板５１に搭載される電子部品は、ＰＣ等の外部機器から受け付けた指示に基づいて、画像形成装置１００を制御してもよい。さらに、制御基板５１に搭載される電子部品は、起動スイッチ２０の押下が検知された場合、または、画像形成装置１００の異常が検知された場合等に、予め決められた動作を画像形成装置１００に実行させてもよい。

なお、制御基板５１には、ＣＰＵ（Central Processing Unit）等のプロセッサの代わりに、ＳｏＣ（System on Chip）またはＦＰＧＡ（Field-Programmable Gate Array）等の半導体チップが搭載されてもよい。あるいは、制御基板５１には、ＣＰＵとともにＳｏＣまたはＦＰＧＡが搭載されてもよい。ＳｏＣまたはＦＰＧＡが制御基板５１に搭載されることで、制御基板５１のサイズを小さくすることができる。

読取部４０は、例えば、ＡＤＦ（Auto Document Feeder）４１とスキャナ部４２とを有する。ＡＤＦ４１は、ＡＤＦ４１上に置かれた原稿を順次スキャナ部４２に搬送し、原稿を光学的に読み取ることで、画像データを生成する。スキャナ部４２は、透明な原稿台の上に載置された原稿を光学的に読み取ることで、画像データを生成する。

エンジン制御部７９は、読取部４０により生成された画像データに基づき、プリンタ部６、スキャナ部４２および搬送部８等を制御する制御信号を生成する。例えば、エンジン制御部７９は、画像データに基づき制御信号を生成するための回路が搭載された回路基板の形態を有してもよい。

プリンタ部６は、画像を形成する画像形成部として機能する。プリンタ部６は、感光体ドラム６１と、帯電部６２と、書込みユニット６３と、現像部６４と、搬送ベルト６５と、定着部６６とを有する。帯電部６２は、感光体ドラム６１の外周面を帯電させる。書き込みユニット６３は、読取部４０により読み取られた画像データに基づいて、帯電された感光体ドラム６１上を露光して、感光体ドラム６１上に静電潜像を書き込む。現像部６４は、感光体ドラム６１上に書き込まれた潜像をトナーで現像する。搬送ベルト６５は、トナー画像を形成する記録媒体を搬送する。定着部６６は、記録媒体上のトナーを記録媒体に定着させ、記録媒体上にトナー画像を形成する。

給紙カセット７Ａ、７Ｂは、トナー画像が形成される前の用紙等の記録媒体を収納する。例えば、給紙カセット７Ａ、７Ｂは、サイズが互いに異なる記録媒体を収納可能である。なお、図１では、２つの給紙カセット７Ａ、７Ｂが画像形成装置１００に設けられる例が示されるが、給紙カセットの数は、１つでもよく、３つ以上でもよい。

搬送部８は、各種ローラを有し、給紙カセット７Ａまたは給紙カセット７Ｂに収納された記録媒体をプリンタ部６に搬送する。なお、図１における矢印Ｃは、記録媒体の搬送方向を示している。電源装置１は、例えば、商用電源等の交流電源に基づいて複数種の直流電圧を生成し、生成した直流電圧を、画像形成装置１００の各構成部に供給する。

画像形成装置１００は、ユーザにより操作部１０の機能切替キー等が操作され、ドキュメントボックス機能、コピー機能、プリンタ機能またはファクシミリ機能等が選択されることで、各機能が動作可能な状態になる。画像形成装置１００の動作モードは、ドキュメントボックス機能の選択時にはドキュメントボックスモードとなり、コピー機能の選択時にはコピーモードとなる。また、画像形成装置１００の動作モードは、プリンタ機能の選択時にはプリンタモードとなり、ファクシミリ機能の選択時にはファクシミリモードとなる。

以下に、画像形成装置１００がコピーモードに設定された場合の画像形成の動作の例が説明される。なお、以下では、プリンタ部６がモノクロの電子写真方式によって画像を形成する例が説明されるが、カラーの電子写真方式またはインクジェット方式などによって画像が形成されてもよい。さらに、画像形成方式は、これらに限定されない。

コピーモードにおいて画像形成装置１００は、コピーする各原稿の画像情報を読取部４０により読み取り、画像データを生成する。画像形成装置１００は、感光体ドラム６１の外周面を、暗中にて帯電部６２により一様に帯電させる。次に、画像形成装置１００は、図１の点線矢印Ａで示す書込みユニット６３からの照射光により感光体ドラム６１上を露光して、感光体ドラム６１の外周面上に静電潜像を形成する。図１の矢印Ｂは、感光体ドラム６１の回転方向を示している。

画像形成装置１００は、現像部６４を動作させ、静電潜像をトナーにより可視像化させる。これにより、感光体ドラム６１上にトナー画像が形成される。次に、画像形成装置１００は、感光体ドラム６１上に形成されたトナー画像を、搬送ベルト６５上の記録媒体に転写する。そして、画像形成装置１００は、記録媒体上のトナー画像を形成しているトナーを定着部６６のヒータ等で加熱溶融し、記録媒体にトナー画像を定着させる。そして、画像形成装置１００は、トナー画像を定着させた記録媒体を排出する。

なお、操作部１０は、制御基板５１によって制御されてもよいし、制御基板５１とは別の制御回路により制御されてもよい。その場合、制御基板５１の制御回路と操作部１０の制御回路とは、相互に通信可能に接続される。そして、制御基板５１は、操作部１０を含む画像形成装置１００の全体を制御する。

＜画像形成装置の状態遷移の例＞
図２は、図１の画像形成装置１００の動作モードの遷移の一例を示す状態遷移図である。画像形成装置１００の動作モードの遷移は、例えば、図１の制御基板５１に搭載されるＣＰＵ等により制御される。画像形成装置１００は、電源スイッチのオンにより起動されたとき、待機モードに設定される。

画像形成装置１００は、待機モード中に、操作部１０を介してユーザからコピーまたはスキャン等の指示を受けた場合、アクティブモードに遷移し、コピー動作（すなわち、プリント動作）またはスキャン動作を実施する（図４（ａ）)。画像形成装置１００は、コピー動作またはスキャン動作が終了した後、待機モードに戻る（図４（ｂ））。

一方、画像形成装置１００は、待機モードにおいて、無操作状態が所定時間継続した場合、待機モードから省エネモード（省エネルギーモード）に遷移する（図４（ｃ））。画像形成装置１００は、例えば、省エネモード中にＡＤＦ４１が開かれた場合などに、動作モードを省エネモードから待機モードに移行する（図４（ｄ））。

＜画像形成装置のハードウェア構成例＞
図３は、図１の画像形成装置１００の要部のハードウェア構成の概要を示す回路ブロック図である。画像形成装置１００は、制御部１１０、電源ユニット１２０、エンジン制御部７９および操作部１０を有する。

制御部１１０は、例えば、図１の制御基板５１に対応し、制御基板５１に搭載されたＣＰＵ（Central Processing Unit）１１１、ＲＯＭ（Read Only Memory）１１２、ＲＡＭ（Random Access Memory）１１３、電源制御部１１４および電源生成部１１５を有する。ＣＰＵ１１１は、メモリコントローラ１１１ａおよび内部メモリ１１１ｂを有する。

電源ユニット１２０は、商用電源等の交流電源を使用して、直流電圧ＤＣ２４（例えば、２４Ｖ）および直流電圧ＤＣ５（例えば、５Ｖ）を生成する。直流電圧ＤＣ２４は、プリンタ部６およびスキャナ部４２を含むエンジン機構に供給され、直流電圧ＤＣ５は、制御部１１０の電源生成部１１５に供給される。

エンジン制御部７９は、画像を紙媒体等にプリントする動作を制御するプリンタ回路部７９ａと、原稿等をスキャンする動作を制御するスキャナ回路部７９ｂを有する。ＣＰＵ１１１は、ＲＯＭ１１２、ＲＡＭ１１３、プリンタ回路部７９ａ、スキャナ回路部７９ｂおよび操作部１０等に接続される。

ＣＰＵ１１１は、アクティブモード中および待機モード中、ＲＡＭ１１３に保持された制御プログラムを実行することで、画像形成装置１００の全体の動作を制御する。また、ＣＰＵ１１１は、省エネモード中、省エネモードから待機モードへの復帰の契機を検出するために内部メモリ１１１ｂに保持された監視プログラムを実行する。ＣＰＵ１１１は、プロセッサの一例である。内部メモリ１１１ｂは、例えば、ＣＰＵ１１１に搭載されるＲＡＭまたはキャッシュのいずれかである。

例えば、ＣＰＵ１１１は、プリンタ回路部７９ａを制御することでプリント動作を実行し、スキャナ回路部７９ｂを制御することでスキャン動作を実行する。また、ＣＰＵ１１１は、操作部１０を制御することで、ユーザの操作を受け付け、画像形成装置１００の動作状態等を操作部１０の図示しない表示部に表示する。

ＲＯＭ１１２は、例えば、ｅＭＭＣ（embedded Multi Media Card）またはフラッシュメモリ等のデータを電気的に書き換え可能な不揮発性メモリである。ＲＯＭ１１２には、ブートプログラムおよび画像形成装置１００の動作で使用する各種パラメータ等が格納されてもよい。ＲＡＭ１１３は、例えば、周期的にリフレッシュ動作が必要なＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）であり、クロック信号ＣＬＫに同期して動作する。

ＲＡＭ１１３とＣＰＵ１１１とは、データ信号線ＤＱ、アドレス信号線ＡＤ、各種コマンド信号線ＣＭＤ、クロック信号線ＣＬＫおよびクロックイネーブル信号線ＣＫＥを介して接続される。例えば、コマンド信号線ＣＭＤは、チップセレクト信号線、ライトイネーブル信号線、ロウアドレスストローブ信号線、カラムアドレスストローブ信号線等を含む。ＲＡＭ１１３は、メモリの一例である。

ＲＡＭ１１３は、ＣＰＵ１１１のメモリコントローラ１１１ａからハイレベルのクロックイネーブル信号ＣＫＥを受けている間に動作する。クロックイネーブル信号ＣＫＥのハイレベルは、有効レベルの一例である。そして、ＲＡＭ１１３は、メモリコントローラ１１１ａ（すなわち、ＣＰＵ１１１）から受信するクロック信号ＣＬＫ、アドレス信号ＡＤおよび各種コマンド信号ＣＭＤに応じて、読み出し動作、書き込み動作またはリフレッシュ動作を実行する。以下では、クロックイネーブル信号ＣＫＥは、ＣＫＥ信号とも称される。

例えば、ＲＡＭ１１３は、メモリコントローラ１１１ａからロウレベルのＣＫＥ信号を受けている間、クロック信号ＣＬＫの受け付けを停止することで動作を停止する。但し、ＲＡＭ１１３は、ＣＫＥ信号の立ち下がりエッジに所定の論理レベルのコマンド信号ＣＭＤを受けた場合、セルフリフレッシュモードに移行する。ＲＡＭ１１３は、セルフリフレッシュモード中、記憶しているデータを保持するために、周期的にリフレッシュ動作を実行する。

例えば、ＣＰＵ１１１は、消費電力を削減する省エネモード中に、エンジン制御部７９よるエンジン機構の動作を停止する。ＣＰＵ１１１は、省エネモード中、メモリコントローラ１１１ａを介してＣＫＥ信号をロウレベルに設定し、ＲＡＭ１１３に保持された制御プログラムのフェッチを停止し、内部メモリ１１１ｂに保持された監視プログラムを実行する。ＲＡＭ１１３は、省エネモード中、セルフリフレッシュモードに移行される。

例えば、監視プログラムは、省エネモード中に操作部１０の操作等に応答して発生する割り込みを監視する簡易なプログラムであり、ＲＯＭ１１２等の外部デバイスのアクセスは実行しない。ＣＰＵ１１１は、監視プログラムにより操作部１０の操作等を検出した場合、メモリコントローラ１１１ａを介してＣＫＥ信号をロウレベルからハイレベルに変化させる。そして、ＣＰＵ１１１は、ＲＡＭ１１３に保持された制御プログラムのフェッチを開始し、動作モードを省エネモードから待機モードに移行する。

ＣＰＵ１１１からＲＡＭ１１３へのメモリアクセス要求は、メモリコントローラ１１１ａの図示しないアクセスキューに保持される。ＣＰＵ１１１が発行するメモリアクセス要求は、制御プログラムまたはデータをＲＡＭ１１３から読み出す読み出しアクセス要求、および、データをＲＡＭ１１３に書き込む書き込みアクセス要求である。

メモリコントローラ１１１ａは、アクセスキューに保持されたメモリアクセス要求をＲＡＭ１１３に順次発行する。メモリコントローラ１１１ａは、アクセスキューにメモリアクセス要求が保持されている場合、ＣＫＥ信号をハイレベルに設定し、アクセスキューに保持されているメモリアクセス要求をＲＡＭ１１３に順次発行する。メモリコントローラ１１１ａは、アクセスキューにメモリアクセス要求が保持されていない場合、ＣＫＥ信号をロウレベルに設定し、ＲＡＭ１１３をセルフリフレッシュモードに移行させる。

このように、この実施形態では、メモリコントローラ１１１ａは、ＣＰＵ１１１による制御を受けることなく、セルフリフレッシュモードへの移行と、セルフリフレッシュモードからの解除を自動的に実行する（オートセルフリレッシュ機能）。換言すれば、ＣＰＵ１１１が実行する制御プログラムを介在させることなく、ＣＰＵ１１１の動作頻度に応じてメモリコントローラ１１１ａにより自動的にＣＫＥ信号を出力することができる。なお、メモリコントローラ１１１ａは、ＣＫＥ信号をハイレベルに設定している間、リフレッシュコマンドをＲＡＭ１１３に周期的に発行する。また、ＣＫＥ信号の出力を制御する回路は、メモリコントローラ１１１ａ以外であってもよい。

電源制御部１１４は、メモリコントローラ１１１ａがＣＫＥ信号をハイレベルに設定する頻度を検出する頻度検出部１１４０を有する。ＣＫＥ信号のハイレベルの頻度は、ＲＡＭ１１３のアクセス頻度を示し、ＣＰＵ１１１の動作頻度を示す。

ＣＫＥ信号のハイレベルの頻度が高い場合、ＣＰＵ１１１の動作頻度は高く、ＣＰＵ１１１の消費電力は大きくなる。また、ＣＰＵ１１１によるＲＯＭ１１２およびＲＡＭ１１３のアクセス頻度が高くなることで、ＲＯＭ１１２およびＲＡＭ１１３の消費電力は大きくなる。

一方、ＣＫＥ信号のハイレベルの頻度が低い場合、ＣＰＵ１１１の動作頻度は低く、ＣＰＵ１１１の消費電力は小さくなる。また、ＣＰＵ１１１によるＲＯＭ１１２およびＲＡＭ１１３のアクセス頻度が低くなることで、ＲＯＭ１１２およびＲＡＭ１１３の消費電力は小さくなる。

例えば、ＣＫＥ信号がハイレベルに設定される頻度は、所定期間におけるＣＫＥ信号のハイレベル期間の比率、または、所定期間におけるＣＫＥ信号の遷移エッジの数により示すことが可能である。遷移エッジの数は、立ち上がりエッジの数または立ち下がりエッジの数である。

電源制御部１１４は、頻度検出部１１４０が検出したＣＫＥ信号のハイレベルの頻度に基づいて、選択信号ＳＥＬ３、ＳＥＬ２、ＳＥＬ１、ＳＥＬ０のいずれかを有効レベル（例えば、ハイレベル）に設定し、他を無効レベル（例えば、ロウレベル）に設定する。選択信号ＳＥＬ３－ＳＥＬ０は、電源生成部１１５に出力される。以下では、選択信号ＳＥＬ３－ＳＥＬ０を区別なく説明する場合、選択信号ＳＥＬと称される。

例えば、ＲＡＭ１１３のアクセス頻度が、高い順に頻度Ａ、頻度Ｂ、頻度Ｃ、頻度Ｄであるとする。なお、頻度Ｄは、アクセス頻度を判定する所定の周期にＣＫＥ信号がロウレベルに固定されている状態を含む。

頻度検出部１１４０は、ＲＡＭ１１３のアクセス頻度が頻度Ａのとき、選択信号ＳＥＬ３を有効レベルに設定し、ＲＡＭ１１３のアクセス頻度が頻度Ｂのとき、選択信号ＳＥＬ２を有効レベルに設定する。頻度検出部１１４０は、ＲＡＭ１１３のアクセス頻度が頻度Ｃのとき、選択信号ＳＥＬ１を有効レベルに設定し、ＲＡＭ１１３のアクセス頻度が頻度Ｃのとき、選択信号ＳＥＬ０を有効レベルに設定する。

所定の周期毎にＣＫＥ信号のハイレベル期間の比率を頻度として検出する場合、頻度検出部１１４０は、例えば、ＤＡＣ（Digital-to-Analog Converter）と平滑化回路と、比較回路とを有してもよい。ＤＡＣは、ＣＫＥ信号の論理レベルを電圧に変換する。平滑化回路は、ＤＡＣの出力電圧を平滑化し、所定の周期におけるＣＫＥ信号の平均電圧を示す電圧ＶＣＫＥを生成する。電圧ＶＣＫＥは、値が高いほどＣＫＥ信号のハイレベルの頻度が高いことを示す。

比較回路は、電圧ＶＣＫＥを複数の閾値電圧とそれぞれ比較することで、選択信号ＳＥＬ３－ＳＥＬ１のいずれかを有効レベルに設定する。したがって、ＣＫＥ信号のハイレベルの頻度を示す電圧ＶＣＫＥを生成することで、電圧ＶＣＫＥの値に応じて選択信号ＳＥＬ３－ＳＥＬ１のいずれかを電源生成部１１５に出力することができる。

一方、所定の周期毎にＣＫＥ信号の遷移エッジの数を頻度として検出する場合、頻度検出部１１４０は、例えば、カウンタと比較回路とを有する。カウンタは、ＣＬＫ信号の立ち上がりエッジまたは立ち下がりエッジに同期してカウント動作し、所定の周期毎にリセットされる。カウンタが生成するカウント値ＣＮＴは、大きいほどＣＫＥ信号のハイレベルの頻度が高いことを示す。比較回路は、リセットされる直前のカウント値ＣＮＴを複数の閾値とそれぞれ比較することで、選択信号ＳＥＬ３－ＳＥＬ１のいずれかを有効レベルに設定する。したがって、所定の周期毎にＣＫＥ信号の遷移エッジの数を頻度として検出することで、カウント値に応じて選択信号ＳＥＬ３－ＳＥＬ１のいずれかを電源生成部１１５に出力することができる。

電源生成部１１５は、電源ユニット１２０から供給される直流電圧ＤＣ５を使用して、選択信号ＳＥＬ３－ＳＥＬ０に応じて複数種の直流電圧ＤＣ３３、ＤＣ１８、ＤＣ１２、ＤＣ１０５を生成する。そして、電源制御部１１４および電源生成部１１５により画像形成装置１００（電子機器）の電源制御方法が実行される。

以下では、直流電圧ＤＣ３３、ＤＣ１８、ＤＣ１２、ＤＣ１０５は、単に電圧ＤＣ３３、ＤＣ１８、ＤＣ１２、ＤＣ１０５とも称される。また、電源生成部１１５は、選択信号ＳＥＬに応じて電圧ＤＣ３３、ＤＣ１８、ＤＣ１２、ＤＣ１０５の電圧値をそれぞれ調整する機能を有する。

例えば、電圧ＤＣ３３の標準値は、３．３Ｖであり、電圧ＤＣ１８の標準値は、１．８Ｖである。例えば、電圧ＤＣ１２の標準値は、１．２Ｖであり、電圧ＤＣ１０５の標準値は、１．０５Ｖである。特に限定されないが、電圧ＤＣ３３、ＤＣ１８は、例えば、ＲＯＭ１１２を動作させるための電源電圧である。電圧ＤＣ１２は、例えば、ＲＡＭ１１３を動作させるための電源電圧である。電圧ＤＣ１０５は、例えば、ＣＰＵ１１１を動作させるための電源電圧である。ＣＰＵ１１１、ＲＯＭ１１２およびＲＡＭ１１３のそれぞれは、電源生成部１１５が生成する電圧により動作する機能部の一例である。

＜電源生成部の回路ブロック＞
図４は、図３の電源生成部１１５の一例を示す回路ブロック図である。電源生成部１１５は、電源ユニット１２０から供給される直流電圧ＤＣ５と電源制御部１１４から出力される選択信号ＳＥＬ３－ＳＥＬ０とを受けて動作する。例えば、電源生成部１１５は、電圧ＤＣ３３、ＤＣ１８、ＤＣ１２、ＤＣ１０５をそれぞれ生成する４つの電源生成部１１５３、１１５２、１１５１、１１５０を有する。

電源生成部１１５３は、電圧値が互いに異なる３つの電圧ＤＣ３３をそれぞれ生成する電源生成回路Ｇ３４、Ｇ３３、Ｇ３２を有する。例えば、電源生成回路Ｇ３４、Ｇ３３、Ｇ３２は、ＤＣ／ＤＣコンバータである。電源生成回路Ｇ３４は、ハイレベルの選択信号ＳＥＬ３を受けているときに動作し、３．４Ｖの電圧ＤＣ３３を出力する。

電源生成回路Ｇ３３は、ハイレベルの選択信号ＳＥＬ２を受けているときに動作し、３．３Ｖの電圧ＤＣ３３を出力する。電源生成回路Ｇ３２は、ハイレベルの選択信号ＳＥＬ１を受けているときに動作し、３．２Ｖの電圧ＤＣ３３を出力する。

電源生成部１１５２は、電圧値が互いに異なる３つの電圧ＤＣ１８をそれぞれ生成する電源生成回路Ｇ１９、Ｇ１８、Ｇ１７を有する。例えば、電源生成回路Ｇ１９、Ｇ１８、Ｇ１７は、ＤＣ／ＤＣコンバータである。電源生成回路Ｇ１９は、ハイレベルの選択信号ＳＥＬ３を受けているときに動作し、１．９Ｖの電圧ＤＣ１８を出力する。

電源生成回路Ｇ１８は、ハイレベルの選択信号ＳＥＬ２を受けているときに動作し、１．８Ｖの電圧ＤＣ１８を出力する。電源生成回路Ｇ１７は、ハイレベルの選択信号ＳＥＬ１を受けているときに動作し、１．７Ｖの電圧ＤＣ１８を出力する。

電源生成部１１５１は、電圧値が互いに異なる３つの電圧ＤＣ１２をそれぞれ生成する電源生成回路Ｇ１３、Ｇ１２ａ、Ｇ１２ｂ、Ｇ１１を有する。例えば、電源生成回路Ｇ１３、Ｇ１２ａ、Ｇ１２ｂ、Ｇ１１は、ＤＣ／ＤＣコンバータである。電源生成回路Ｇ１３は、ハイレベルの選択信号ＳＥＬ３を受けているときに動作し、１．３Ｖの電圧ＤＣ１２を出力する。

電源生成回路Ｇ１２ａは、ハイレベルの選択信号ＳＥＬ２を受けているときに動作し、１．２Ｖの電圧ＤＣ１２を出力する。電源生成回路Ｇ１２ｂは、ハイレベルの選択信号ＳＥＬ１を受けているときに動作し、１．２Ｖの電圧ＤＣ１２を出力する。すなわち、電源生成部１１５１は、選択信号ＳＥＬ２および選択信号ＳＥＬ１を受けているときに１．２Ｖの電圧ＤＣ１２を出力する。電源生成回路Ｇ１１は、ハイレベルの選択信号ＳＥＬ０を受けているときに動作し、１．１Ｖの電源電圧ＤＣ１２を出力する。

電源生成部１１５０は、電圧値が互いに異なる４つの電圧ＤＣ１０５をそれぞれ生成する電源生成回路Ｇ１２５、Ｇ１１５、Ｇ１０５、Ｇ１０とを有する。例えば、電源生成回路Ｇ１２５、Ｇ１１５、Ｇ１０５、Ｇ１０は、ＤＣ／ＤＣコンバータである。電源生成回路Ｇ１２５は、ハイレベルの選択信号ＳＥＬ３を受けているときに動作し、１．２５Ｖの電圧ＤＣ１０５を出力する。

電源生成回路Ｇ１１５は、ハイレベルの選択信号ＳＥＬ２を受けているときに動作し、１．１５Ｖの電圧ＤＣ１０５を出力する。電源生成回路Ｇ１０５は、ハイレベルの選択信号ＳＥＬ１を受けているときに動作し、１．０５Ｖの電圧ＤＣ１０５を出力する。電源生成回路Ｇ１０は、ハイレベルの選択信号ＳＥＬ０を受けているときに動作し、１．０Ｖの電圧ＤＣ１０５を出力する。

以上より、電源生成部１１５は、ハイレベルの選択信号ＳＥＬ３を受けている期間、３．４Ｖの電圧ＤＣ３３と、１．９Ｖの電圧ＤＣ１８と、１．３Ｖの電圧ＤＣ１２と、１．２５Ｖの電圧ＤＣ１０５とを出力する。電源生成部１１５は、ハイレベルの選択信号ＳＥＬ２を受けている期間、３．３Ｖの電圧ＤＣ３３と、１．８Ｖの電圧ＤＣ１８と、１．２Ｖの電圧ＤＣ１２と、１．１５Ｖの電圧ＤＣ１０５とを出力する。

電源生成部１１５は、ハイレベルの選択信号ＳＥＬ１を受けている期間、３．２Ｖの電圧ＤＣ３３と、１．７Ｖの電圧ＤＣ１８と、１．２Ｖの電圧ＤＣ１２と、１．０５Ｖの電圧ＤＣ１０５とを出力する。電源生成部１１５は、ハイレベルの選択信号ＳＥＬ０を受けている期間、１．１Ｖの電圧ＤＣ１２と、１．０Ｖの電圧ＤＣ１０５とを出力し、電圧ＤＣ３３および電圧ＤＣ１８の出力を停止する。以下では、直流電圧ＤＣを区別なく説明する場合、単に電圧ＤＣとも称される。

このように、ＣＰＵ１１１の動作頻度が高く、ＣＫＥ信号のハイレベルの頻度が高くなり、ＣＰＵ１１１の消費電力が増加するとき、ＣＰＵ１１１に供給される電圧ＤＣは高く設定される。ＣＰＵ１１１の動作頻度が高いとき、ＲＯＭ１１２およびＲＡＭ１１３の動作頻度も高くなり、ＲＯＭ１１２およびＲＡＭ１１３の消費電力は増大する。ＲＯＭ１１２およびＲＡＭ１１３の消費電力が増大するとき、ＲＯＭ１１２およびＲＡＭ１１３に供給される電圧ＤＣは高く設定される。これにより、ＣＰＵ１１１、ＲＯＭ１１２およびＲＡＭ１１３の消費電力の増大による電圧ＤＣの低下を抑制することができる。

また、ＣＰＵ１１１の動作頻度が低く、ＣＫＥ信号のハイレベルの頻度が低くなり、ＣＰＵ１１１の消費電力が減少するとき、ＣＰＵ１１１に供給される電圧ＤＣは低く設定される。ＣＰＵ１１１の動作頻度が低いとき、ＲＯＭ１１２およびＲＡＭ１１３の動作頻度も低くなり、ＲＯＭ１１２およびＲＡＭ１１３の消費電力は減少する。ＲＯＭ１１２およびＲＡＭ１１３の消費電力が減少するとき、ＲＯＭ１１２およびＲＡＭ１１３に供給される電圧ＤＣは低く設定される。これにより、ＣＰＵ１１１、ＲＯＭ１１２およびＲＡＭ１１３に無駄な電圧ＤＣが供給されることを抑制することができる。

電源制御部１１４による直流電圧ＤＣを調整する制御は、ＣＰＵ１１１が実行する制御プログラムを介在することなく実施することができる。そして、ＣＰＵ１１１が実行する制御プログラムを介在することなく、ＣＰＵ１１１の動作頻度に応じて、ＣＰＵ１１１、ＲＯＭ１１２およびＲＡＭ１１３に適切な電圧ＤＣ（すなわち、電力）をそれぞれ供給することができる。

図５は、図３の電源制御部１１４が生成する選択信号ＳＥＬと電源生成部１１５が生成する直流電圧の設定値との関係の一例を示す説明図である。図５では、頻度検出部１１４０がＣＫＥ信号のハイレベルの頻度を示す電圧ＶＣＫＥ（ＣＫＥ信号の平均電圧）を生成する例が示される。

電源制御部１１４は、電圧ＶＣＫＥが０Ｖのとき、選択信号ＳＥＬ０を出力し、電圧ＶＣＫＥが０Ｖより大きく０．６Ｖ以下のとき、選択信号ＳＥＬ１を出力する。電源制御部１１４は、電圧ＶＣＫＥが０．６Ｖより大きく１．２Ｖ以下のとき、選択信号ＳＥＬ２を出力し、電圧ＶＣＫＥが１．２Ｖより大きいとき、選択信号ＳＥＬ３を出力する。０Ｖ、０．６Ｖ、および１．２Ｖは、電圧ＶＣＫＥと比較される閾値電圧の一例である。そして、選択信号ＳＥＬ３－ＳＥＬ０に応じて、図４に示した所定の電源生成回路（Ｇ３４、Ｇ３３等）が選択され、電圧ＤＣ３３、ＤＣ１８、ＤＣ１２、ＤＣ１．０５の値がそれぞれ設定される。

なお、頻度検出部１１４０がＣＫＥ信号の遷移エッジの数を検出する場合、図５の平均電圧ＶＣＫＥの代わりに、カウンタがカウントする遷移エッジの数が使用される。そして、比較器は、カウンタがカウントした遷移エッジの数を３つの閾値とそれぞれ比較することで選択信号ＳＥＬ３－ＳＥＬ１のいずれかを出力する。

以上、この実施形態では、ＲＡＭ１１３に記憶される制御プログラムを実行するＣＰＵ１１１がＲＡＭ１１３に出力するＣＫＥ信号のハイレベルの頻度に応じて、電源生成部１１５０は、ＣＰＵ１１１に供給する直流電圧ＤＣ１０５の値を調整する。これにより、ＣＰＵ１１１が実行する制御プログラムを介在させることなく、ＣＰＵ１１１の動作頻度に応じて、ＣＰＵ１１１に供給する適切な直流電圧ＤＣ１０５（すなわち、電力）を電源生成部１１５に生成させることができる。

また、この実施形態では、例えば、１．２５Ｖ、１．１５Ｖ、１．０５Ｖおよび１．０Ｖをそれぞれ生成する電源生成回路Ｇ１２５、Ｇ１１５、Ｇ１０５、Ｇ１０のいずれかを選択信号ＳＥＬ３－ＳＥＬ０に応じて動作させる。これにより、論理信号である選択信号ＳＥＬを使用して、電源生成部１１５０が出力する直流電圧ＤＣ１０５の値を調整することができる。同様に、他の電源生成部１１５３、１１５２、１１５１は、論理信号である選択信号ＳＥＬを使用して、直流電圧ＤＣ３３、ＤＣ１８、ＤＣ１２の値をそれぞれ調整することができる。

以上より、ＣＰＵ１１１、ＲＯＭ１１２およびＲＡＭ１１３に、動作頻度に応じた適切な直流電圧ＤＣを供給することができる。すなわち、ＣＰＵ１１１、ＲＯＭ１１２およびＲＡＭ１１３に、過剰な電力が供給されることを抑制することができる。また、ＣＰＵ１１１、ＲＯＭ１１２およびＲＡＭ１１３に供給される電力が不足することを抑制することができる。この結果、ＣＰＵ１１１、ＲＯＭ１１２およびＲＡＭ１１３を安定して動作させることができ、画像形成装置１００の信頼性の低下を抑制することができる。

また、頻度検出部１１４０によるＣＫＥ信号がハイレベルに設定される頻度の検出は、画像形成装置１００の動作モードによらず、常に実施される。このため、例えば、動作モードが省エネモードから待機モードを経由してアクティブモードに遷移される場合、電源生成部１１５が生成する各直流電圧ＤＣを高くすることができる。換言すれば、電源生成部１１５が生成する各直流電圧ＤＣを動作モードを跨いで調整することができる。この結果、画像形成装置１００の消費電力の適正化と安定動作とを両立させることができる。

例えば、電源制御部１１４は、頻度検出部１１４０によりＣＫＥ信号のハイレベルの頻度を示す電圧ＶＣＫＥを生成し、電圧ＶＣＫＥの値に応じて選択信号ＳＥＬ３－ＳＥＬ１のいずれかを電源生成部１１５に出力することができる。あるいは、電源制御部１１４は、頻度検出部１１４０によりＣＫＥ信号の遷移エッジの数をＣＫＥ信号のハイレベルの頻度としてカウントし、カウント値に応じて選択信号ＳＥＬ３－ＳＥＬ１のいずれかを電源生成部１１５に出力することができる。

また、電源生成部１１５３、１１５２は、ＣＫＥ信号のハイレベルの頻度に応じて、ＲＯＭ１１２に供給する直流電圧ＤＣ３３、ＤＣ１８をそれぞれ生成する。電源生成部１１５１は、ＣＫＥ信号のハイレベルの頻度に応じて、ＲＡＭ１１３に供給する直流電圧ＤＣ１２を生成する。これにより、ＣＰＵ１１１が実行する制御プログラムを介在させることなく、ＣＰＵ１１１の動作頻度に応じて、ＲＯＭ１１２およびＲＡＭ１１３のそれぞれに供給する適切な直流電圧ＤＣを電源生成部１１５に生成させることができる。

さらに、この実施形態では、アクセスキューにメモリアクセス要求が保持されているときにＣＫＥ信号をハイレベルに設定するメモリコントローラ１１１ａが、ＣＰＵ１１１に設けられる。これにより、ＣＰＵ１１１が実行する制御プログラムを介在させることなく、ＣＰＵ１１１の動作頻度に応じてメモリコントローラ１１１ａにより自動的にＣＫＥ信号を出力することができる。

＜第２の実施形態の画像形成装置の要部のハードウェア構成＞
図６は、本発明の第２の実施形態に係る画像形成装置の要部のハードウェア構成の概要を示す回路ブロック図である。図３と同様の要素については、同じ符号を付し、詳細な説明は省略する。図６に示す画像形成装置１００Ａは、図３の電源制御部１１４および電源生成部１１５の代わりに電源制御部１２４および電源生成部１２５を有する。画像形成装置１００Ａのその他の構成は、図３の画像形成装置１００の構成と同様である。

電源制御部１２４は、頻度検出部１２４０、ＲＯＭ１２４３および４つのＦＢ設定部１２４４を有する。例えば、ＲＯＭ１２４３は、電気的に書き換え可能なフラッシュメモリ等でもよい。頻度検出部１２４０は、所定の周期におけるＣＫＥ信号の平均電圧を示す電圧ＶＣＫＥをＣＫＥ信号がハイレベルの頻度を示す頻度情報として生成する。頻度検出部１２４０の例は、図７に示される。

ＲＯＭ１２４３は、電圧ＶＣＫＥと、４つのＦＢ設定部１２４４がそれぞれ出力する調整電圧ＦＢ３、ＦＢ２、ＦＢ１、ＦＢ０との対応関係を示す対応情報を保持する。以下では、調整電圧ＦＢ３、ＦＢ２、ＦＢ１、ＦＢ０を区別なく説明する場合、調整電圧ＦＢと称される。ＲＯＭ１２４３は、保持部の一例である。ＲＯＭ１２４３に保持される電圧ＶＣＫＥと調整電圧ＦＢとの対応関係を示す対応情報の例は、図８に示される。

４つのＦＢ設定部１２４４は、ＲＯＭ１２４３に保持された電圧ＶＣＫＥと調整電圧ＦＢとの対応関係を示す対応情報を参照して、頻度検出部１２４０から受ける電圧ＶＣＫＥに対応する調整電圧ＦＢ３－ＦＢ０の値をそれぞれ決定する。そして、４つのＦＢ設定部１２４４は、決定した値の調整電圧ＦＢ３－ＦＢ０を、例えば、直流電圧ＤＣ５を降圧することでそれぞれ生成し、生成した調整電圧ＦＢ３－ＦＢ０を電源生成部１２５に出力する。

例えば、４つのＦＢ設定部１２４４は、決定した調整電圧ＦＢ３－ＦＢ０の値に応じて、直流電圧ＤＣ５から調整電圧ＦＢ３－ＦＢ０を生成する分割回路の抵抗分割比を変更する。ＦＢ設定部１２４４は、ＣＫＥ信号のハイレベルの頻度に応じた調整電圧ＦＢを生成する調整電圧生成部の一例である。

電源生成部１２５は、調整電圧ＦＢ３に応じて、直流電圧ＤＣ３３を生成し、調整電圧ＦＢ２に応じて、直流電圧ＤＣ１８を生成する。また、電源生成部１２５は、調整電圧ＦＢ１に応じて、直流電圧ＤＣ１２を生成し、調整電圧ＦＢ０に応じて、直流電圧ＤＣ１．０５を生成する。そして、電源制御部１２４および電源生成部１２５により画像形成装置１００Ａ（電子機器）の電源制御方法が実行される。電源生成部１２５の例は、図７に示される。

＜電源制御部および電源生成部の回路ブロック＞
図７は、図６の電源制御部１２４および電源生成部１２５の一例を示す回路ブロック図である。例えば、頻度検出部１２４０は、ＤＡＣ１２４１と平滑化回路１２４２を有する。ＤＡＣ１２４１は、ＣＫＥ信号の論理レベルを電圧に変換する。平滑化回路１２４２は、ＤＡＣ１２４１の出力電圧を平滑化し、所定の周期におけるＣＫＥ信号の平均電圧を示す電圧ＶＣＫＥを生成する。

なお、頻度検出部１２４０は、所定の周期毎にＣＫＥ信号の遷移エッジの数をカウントするカウンタと、カウンタがカウントしたカウント値に応じて電圧ＶＣＫＥを生成するＤＡＣを有してもよい。

各ＦＢ設定部１２４４は、電圧ＶＣＫＥと、調整電圧ＦＢ３－ＦＢ０毎にＲＯＭ１２４３に保持された対応情報とに基づいて、調整電圧ＦＢ３－ＦＢ０のいずれかを生成する。

電源生成部１２５は、直流電圧ＤＣ５に応じて直流電圧ＤＣ３３、ＤＣ１８、ＤＣ１２、ＤＣ１０５をそれぞれ生成する４つの電源生成回路Ｇ３３Ａ、Ｇ１８Ａ、Ｇ１２Ａ、Ｇ１０５Ａを有する。例えば、電源生成回路Ｇ３３Ａ、Ｇ１８Ａ、Ｇ１２Ａ、Ｇ１０５Ａは、ＤＣ／ＤＣコンバータである。電源生成回路Ｇ３３Ａは、電圧調整端子ＦＢ（フィードバック端子）で受ける調整電圧ＦＢ３に応じて、ＲＯＭ１１２に供給する直流電圧ＤＣ３３の値を調整可能である。

電源生成回路Ｇ１８Ａは、電圧調整端子ＦＢで受ける調整電圧ＦＢ２に応じて、ＲＯＭ１１２に供給する直流電圧ＤＣ１８の値を調整可能である。電源生成回路Ｇ１２Ａは、電圧調整端子ＦＢで受ける調整電圧ＦＢ１に応じて、ＲＡＭ１１３に供給する直流電圧ＤＣ１２の値を調整可能である。電源生成回路Ｇ１０５Ａは、電圧調整端子ＦＢで受ける調整電圧ＦＢ０に応じて、ＣＰＵ１１１に供給する直流電圧ＤＣ１０５の値を調整可能である。

＜ＲＯＭ１２４３に保持される対応情報＞
図８は、図７のＲＯＭ１２４３に保持されるＦＢ電圧用の設定値の一例を示す説明図である。ＲＯＭ１２４３には、ＣＫＥ信号のハイレベルの頻度を示す電圧ＶＣＫＥ（ＣＫＥ信号の平均電圧）の所定範囲毎に、調整電圧ＦＢ３－ＦＢ０の設定値ＶＳＥＴが保持される。図８中の符号ＯＦＦは、対応する設定値ＶＳＥＴが存在しないことを示す。なお、図８に示す対応情報は、テーブル構造で示されるが、数値列または文字列で示されてもよい。

ＲＯＭ１２４３には、電圧ＶＣＫＥが０Ｖのときに対応して、調整電圧ＦＢ１、ＦＢ０の設定値ＶＳＥＴ１１、ＶＳＥＴ１０が保持される。設定値ＶＳＥＴ１１は、直流電圧ＤＣ１２を１．１Ｖに調整する調整電圧ＦＢ１を示す。設定値ＶＳＥＴ１０は、直流電圧ＤＣ１０５を１．０Ｖに調整する調整電圧ＦＢ０を示す。電圧ＶＣＫＥが０Ｖのとき、直流電圧ＤＣ３３、ＤＣ１８は生成されないため、調整電圧ＦＢ３、ＦＢ２用の設定値ＶＳＥＴは、ＲＯＭ１２４３に保持されない。

ＲＯＭ１２４３には、電圧ＶＣＫＥが０Ｖより大きく０．６Ｖ以下のときに対応して、調整電圧ＦＢ３－ＦＢ０の設定値ＶＳＥＴ３２、ＶＳＥＴ１７、ＶＳＥＴ１２、ＶＳＥＴ１０５が保持される。設定値ＶＳＥＴ３２は、直流電圧ＤＣ３３を３．２Ｖに調整する調整電圧ＦＢ３を示す。設定値ＶＳＥＴ１７は、直流電圧ＤＣ１８を１．７Ｖに調整する調整電圧ＦＢ２を示す。設定値ＶＳＥＴ１２は、直流電圧ＤＣ１２を１．２Ｖに調整する調整電圧ＦＢ１を示す。設定値ＶＳＥＴ１０５は、直流電圧ＤＣ１０５を１．０５Ｖに調整する調整電圧ＦＢ０を示す。

ＲＯＭ１２４３には、電圧ＶＣＫＥが０．６Ｖより大きく１．２Ｖ以下のときに対応して、調整電圧ＦＢ３－ＦＢ０の設定値ＶＳＥＴ３３、ＶＳＥＴ１８、ＶＳＥＴ１２、ＶＳＥＴ１１５が保持される。設定値ＶＳＥＴ３３は、直流電圧ＤＣ３３を３．３Ｖに調整する調整電圧ＦＢ３を示す。設定値ＶＳＥＴ１８は、直流電圧ＤＣ１８を１．８Ｖに調整する調整電圧ＦＢ２を示す。設定値ＶＳＥＴ１２は、直流電圧ＤＣ１２を１．２Ｖに調整する調整電圧ＦＢ１を示す。設定値ＶＳＥＴ１１５は、直流電圧ＤＣ１０５を１．１５Ｖに調整する調整電圧ＦＢ０を示す。

図８に示す調整電圧ＦＢ１用の設定値において、電圧ＶＣＫＥが０Ｖより大きく１．２Ｖ以下のとき、ＦＢ設定部１２４４は、設定値ＶＳＥＴ１２に基づいて、ＲＡＭ１１３に供給される直流電圧ＤＣ１２を１．２Ｖに調整する調整電圧ＦＢ１を生成する。電圧ＶＣＫＥが０Ｖより大きい場合、ＲＡＭ１１３は、ある頻度でハイレベルのＣＫＥ信号を受け、アクセス動作を実施している。この場合、電圧ＶＣＫＥが０．６Ｖ以下の場合にも設定値ＶＳＥＴをＶＳＥＴ１２とすることで、ＲＡＭ１１３に十分な直流電圧ＤＣ１２を供給することができ、ＲＡＭ１１３の動作マージンが低下することを抑制することができる。

ＲＯＭ１２４３には、電圧ＶＣＫＥが１．２Ｖより大きいときに対応して、調整電圧ＦＢ３－ＦＢ０の設定値ＶＳＥＴ３４、ＶＳＥＴ１９、ＶＳＥＴ１３、ＶＳＥＴ１２５が保持される。設定値ＶＳＥＴ３４は、直流電圧ＤＣ３３を３．４Ｖに調整する調整電圧ＦＢ３を示す。設定値ＶＳＥＴ１９は、直流電圧ＤＣ１８を１．９Ｖに調整する調整電圧ＦＢ２を示す。設定値ＶＳＥＴ１３は、直流電圧ＤＣ１２を１．３Ｖに調整する調整電圧ＦＢ１を示す。設定値ＶＳＥＴ１２５は、直流電圧ＤＣ１０５を１．２５Ｖに調整する調整電圧ＦＢ０を示す。

ＲＯＭ１２４３に電圧ＶＣＫＥと調整電圧ＦＢ３－ＦＢ０との対応関係を示す対応情報を保持することで、各ＦＢ設定部１２４４は、電圧ＶＣＫＥの所定範囲毎に設定される調整電圧ＦＢ３－ＦＢ０の設定値ＶＳＥＴを容易に参照することができる。したがって、各ＦＢ設定部１２４４による調整電圧ＦＢ３－ＦＢ０の生成制御を容易にすることができる。

なお、例えば、ＣＰＵ１１１が動作可能な直流電圧ＤＣ１０５の最小値が予め分かっている場合、設定値ＶＳＥＴ１１は、この最小値に合わせて設定されてもよい。ＲＯＭ１２４３が動作可能な直流電圧ＤＣ３３、ＤＣ１８の各々の最小値が予め分かっている場合、設定値ＶＳＥＴ３２、ＶＳＥＴ１７のそれぞれは、これら最小値のそれぞれに合わせて設定されてもよい。

同様に、ＲＡＭ１１３が動作可能な直流電圧ＤＣ１２の最小値が予め分かっている場合、設定値ＶＳＥＴ１１は、この最小値に合わせて設定されてもよい。ここで、直流電圧ＤＣの最小値は、各デバイスの電気的仕様で設定された最小動作電圧ではなく、各デバイスの実力値である。これにより、デバイスの実力値に応じて、消費電力を抑制しつつ、適切な直流電圧ＤＣを設定することができる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。例えば、ＣＰＵ１１１が実行する制御プログラムを介在させることなく、ＣＰＵ１１１、ＲＯＭ１１２およびＲＡＭ１１３に、動作頻度に応じた適切な直流電圧ＤＣを供給することができる。この結果、ＣＰＵ１１１、ＲＯＭ１１２およびＲＡＭ１１３を安定して動作させることができ、画像形成装置１００の信頼性の低下を抑制することができる。

さらに、この実施形態では、直流電圧ＤＣ３３の値を、電圧調整端子ＦＢに供給する調整電圧ＦＢ３により調整することで、１つの電源生成回路Ｇ３３Ａにより、ＣＫＥ信号のハイレベルの頻度に応じた直流電圧ＤＣ３３を生成することができる。直流電圧ＤＣ１８の値を、電圧調整端子ＦＢに供給する調整電圧ＦＢ２により調整することで、１つの電源生成回路Ｇ１８Ａにより、ＣＫＥ信号のハイレベルの頻度に応じた直流電圧ＤＣ１８を生成することができる。

同様に、直流電圧ＤＣ１２の値を、電圧調整端子ＦＢに供給する調整電圧ＦＢ１により調整することで、１つの電源生成回路Ｇ１２Ａにより、ＣＫＥ信号のハイレベルの頻度に応じた直流電圧ＤＣ１２を生成することができる。直流電圧ＤＣ１０５の値を、電圧調整端子ＦＢに供給する調整電圧ＦＢ０により調整することで、１つの電源生成回路Ｇ１０５Ａにより、ＣＫＥ信号のハイレベルの頻度に応じた直流電圧ＤＣ１０５を生成することができる。この結果、電源生成部１２５の回路規模を図４に示した電源生成部１１５の回路規模に比べて低減することができ、制御部１１０を実現する制御基板５１を小さくすることができる。この結果、画像形成装置１００Ａのコストを削減することができる。

ＲＯＭ１２４３に電圧ＶＣＫＥと調整電圧ＦＢ３－ＦＢ０との対応関係を示す対応情報を保持することで、電圧ＶＣＫＥの所定範囲毎に設定される調整電圧ＦＢ３－ＦＢ０の設定値ＶＳＥＴを容易に参照することができる。したがって、各ＦＢ設定部１２４４による調整電圧ＦＢ３－ＦＢ０の生成制御を容易にすることができる。

なお、上述した実施形態は、複合機等の画像形成装置１００、１００Ａに限定されることなく、例えば、単体のプリンタ、スキャナ、ファクシミリ、または電子黒板、プロジェクター、ドライブデコーダー等の電子機器に適用可能である。

以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。

１ 電源装置
６ プリンタ部
１０ 操作部
２０ 起動スイッチ
４０ 読取部
４１ ＡＤＦ
４２ スキャナ部
５１ 制御基板
７９ エンジン制御部
７９ａ プリンタ回路部
７９ｂ スキャナ回路部
１００、１００Ａ 画像形成装置
１１０ 制御部
１１１ ＣＰＵ
１１１ａ メモリコントローラ
１１１ｂ 内部メモリ
１１２ ＲＯＭ
１１３ ＲＡＭ
１１４ 電源制御部
１１５ 電源生成部
１２０ 電源ユニット
１２４ 電源制御部
１２５ 電源生成部
１１４０ 頻度検出部
１１５０、１１５１、１１５２、１１５３ 電源生成部
１２４０ 頻度検出部
１２４１ ＤＡＣ
１２４２ 平滑化回路
１２４３ ＲＯＭ
１２４４ ＦＢ設定部
ＡＤ アドレス信号
ＣＫＥ クロックイネーブル信号
ＣＬＫ クロック信号
ＣＭＤ コマンド信号
ＣＮＴ カウント値
ＤＣ１０５、ＤＣ１２、ＤＣ１８、ＤＣ３３ 直流電圧
ＤＣ５、ＤＣ２４ 直流電圧
ＤＱ データ信号
Ｇ１０、Ｇ１０５、Ｇ１０５Ａ、Ｇ１１５、Ｇ１２５ 電源生成回路
Ｇ１１、Ｇ１２ａ、Ｇ１２ｂ、Ｇ１２Ａ、Ｇ１３ 電源生成回路
Ｇ１７、Ｇ１８、Ｇ１８Ａ、Ｇ１９ 電源生成回路
Ｇ３２、Ｇ３３、Ｇ３３Ａ、Ｇ３４ 電源生成回路
ＳＥＬ（ＳＥＬ１－ＳＥＬ３） 選択信号
ＶＣＫＥ 電圧
ＶＳＥＴ 設定値

特開２０１２－１１４９７３号公報

Claims (10)

1. プロセッサと、
   前記プロセッサにより実行されるプログラムが記憶され、前記プロセッサから有効レベルのクロックイネーブル信号を受けている間、クロック信号に同期して動作するメモリと、
   前記クロックイネーブル信号が有効レベルに設定される頻度を検出する頻度検出部と、
   電圧を生成し、前記頻度検出部が検出した前記頻度が低いときの前記電圧を、前記頻度が高いときの前記電圧に比べて低く設定する電源生成部と、
   前記電源生成部が生成した前記電圧により動作する機能部と、
   を有することを特徴とする電子機器。
2. 前記電源生成部は、互いに異なる前記電圧を生成する複数の電源生成回路を有し、前記頻度に応じて前記複数の電源生成回路のいずれかを動作させることで、前記機能部に供給する前記電圧の値を調整すること
   を特徴とする請求項１に記載の電子機器。
3. 前記頻度に応じた調整電圧を生成する調整電圧生成部を有し、
   前記電源生成部は、前記調整電圧に応じて前記機能部に供給する前記電圧の値を調整すること
   を特徴とする請求項１に記載の電子機器。
4. 前記頻度と前記調整電圧との対応関係を保持する保持部を有し、
   前記調整電圧生成部は、前記保持部を参照して前記頻度に対応する前記調整電圧を決定し、決定した前記調整電圧を前記電源生成部に出力すること
   を特徴とする請求項３に記載の電子機器。
5. 前記頻度検出部は、所定の周期毎に前記クロックイネーブル信号の平均電圧を前記頻度として検出すること
   を特徴とする請求項１ないし請求項４のいずれか１項に記載の電子機器。
6. 前記頻度検出部は、所定の周期毎に前記クロックイネーブル信号の遷移エッジの数を前記頻度として検出すること
   を特徴とする請求項１ないし請求項４のいずれか１項に記載の電子機器。
7. 電圧値が互いに異なる複数種の電圧によりそれぞれ動作する複数の前記機能部と、
   前記頻度に基づいて前記複数種の電圧をそれぞれ生成する複数の前記電源生成部と、を有し、
   前記プロセッサは、前記複数の機能部の１つであること
   を特徴とする請求項１ないし請求項６のいずれか１項に記載の電子機器。
8. 前記プロセッサは、前記メモリに発行するメモリアクセス要求を保持するアクセスキューを含むメモリコントローラを有し、
   前記メモリコントローラは、前記アクセスキューに前記メモリアクセス要求が保持されているときに前記クロックイネーブル信号を有効レベルに設定し、前記アクセスキューに前記メモリアクセス要求が保持されていないときに前記クロックイネーブル信号を無効レベルに設定すること
   を特徴とする請求項１ないし請求項７のいずれか１項に記載の電子機器。
9. 画像を形成する画像形成部と、
   前記画像形成部の動作を制御するプログラムを実行するプロセッサと、
   前記プログラムが記憶され、前記プロセッサから有効レベルのクロックイネーブル信号を受けている間、クロック信号に同期して動作するメモリと、
   前記クロックイネーブル信号が有効レベルに設定される頻度を検出する頻度検出部と、
   電圧を生成し、前記頻度検出部が検出した前記頻度が低いときの前記電圧を、前記頻度が高いときの前記電圧に比べて低く設定する電源生成部と、
   前記電源生成部が生成した前記電圧により動作する機能部と、
   を有することを特徴とする画像形成装置。
10. プロセッサと、
    前記プロセッサにより実行されるプログラムが記憶され、前記プロセッサから有効レベルのクロックイネーブル信号を受けている間、クロック信号に同期して動作するメモリと、電圧を生成する電源生成部と、前記電源生成部が生成した前記電圧により動作する機能部と、を有する電子機器の電源制御方法であって、
    前記クロックイネーブル信号が有効レベルに設定される頻度を検出し、
    前記電源生成部に、検出した前記頻度が低いときの前記電圧を、前記頻度が高いときの前記電圧に比べて低く設定させること
    を特徴とする電子機器の電源制御方法。

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