JP2023110595A - 電子部品、電子回路および電子部品の製造方法 - Google Patents

電子部品、電子回路および電子部品の製造方法 Download PDF

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Abstract

Figure 2023110595000001
【課題】実装面積を小さくできる電子部品、電子回路及び電子部品の製造方法を提供する。
【解決手段】キャパシタ素子７と、キャパシタ素子に電気的に接続されたインダクタ素子２と、を備える電子部品１であって、キャパシタ素子は、第１主面５ａと第２主面５ｂの間で第１主面に交差する方向に延在し、基板５側に位置する第１電極部７１と、第１主面と第２主面の間において第１主面に交差する方向に延在し、第１電極部に対して第１主面に平行な方向に対向する第２電極部７２と、第１電極部と第２電極部の間に位置する第１誘電部７４と、を有する。インダクタ素子は、基板と反対側に位置する第３主面１０ａを有し、磁性材料を含む素体１０と、素体内に設けられ、第１主面に平行な方向に延在するインダクタ配線２１と、素体内に設けられ、インダクタ配線の端部に接続され第３主面まで延在する垂直配線５１～５６と、を有する。
【選択図】図２

Description

本開示は、電子部品、電子回路および電子部品の製造方法に関する。
従来、電子部品としては、特開２０２０－１０７８８０号公報（特許文献１）に記載されたものがある。電子部品は、磁性層と、非磁性基板と、非磁性基板と磁性層の間に配置されたインダクタおよびキャパシタとを有する。インダクタとキャパシタは、磁性層の上面に配置されている。
特開２０２０－１０７８８０号公報
ところで、従来のような電子部品では、インダクタとキャパシタは、同一の平面上に配置されているため、磁性層の下面側を実装基板に実装すると、実装面積が大きくなる問題がある。
そこで、本開示は、実装面積を小さくすることができる電子部品、電子回路および電子部品の製造方法を提供することにある。
前記課題を解決するため、本開示の一態様である電子部品は、
互いに対向する第１主面および第２主面を有し、シリコン元素を含む基板と、
前記基板の前記第１主面側に設けられたキャパシタ素子と、
前記基板の前記第１主面上または前記第２主面上で前記キャパシタ素子に対して前記第１主面に直交する方向に設けられ、前記キャパシタ素子に電気的に接続されたインダクタ素子と
を備え、
前記キャパシタ素子は、
前記第１主面と前記第２主面の間において前記第１主面に交差する方向に延在し、前記基板側に位置する第１電極部と、
前記第１主面と前記第２主面の間において前記第１主面に交差する方向に延在し、前記第１電極部に対して前記第１主面に平行な方向に対向する第２電極部と、
前記第１電極部と前記第２電極部の間に位置する誘電部と
を有し、
前記インダクタ素子は、
前記基板と反対側に位置する第３主面を有し、磁性材料を含む素体と、
前記素体内に設けられ、前記第１主面に平行な方向に延在するインダクタ配線と、
前記素体内に設けられ、前記インダクタ配線の端部に接続され前記第３主面まで延在する垂直配線と
を有し、
前記インダクタ配線の厚みは、前記第２電極部の厚みよりも厚い。
ここで、「主面上」とは、重力方向に規定される鉛直上方のような絶対的な一方向ではなく、当該主面を境界とする基板の外側と内側とのうち、外側に向かう方向を指す。したがって、「主面上」とは主面の向きによって定まる相対的な方向である。また、ある要素に対して「上」には、当該要素と接する直上の位置（on）だけではなく、当該要素とは離れた上方、すなわち当該要素上の他の物体を介した上側の位置や間隔を空けた上側の位置（above）も含む。
「キャパシタ素子が基板の第１主面側に設けられている」とは、キャパシタ素子が基板の第１主面よりも基板の内側に設けられていることをいい、キャパシタ素子が部分的に基板の第１主面よりも基板の外側に存在していてもよい。
「インダクタ配線の厚み」とは、第１主面に直交する方向の長さをいう。「第２電極部の厚み」とは、第２電極部が膜状である場合、膜状の主面に直交する方向の膜厚をいう。
前記態様によれば、インダクタ素子とキャパシタ素子は、異なる層に設けられているので、電子部品における第１主面に平行な主面を実装面として実装すると、電子部品の実装面積を小さくすることができる。
また、インダクタ配線の厚みを厚くできるので、抵抗を低くでき、インダクタンスの取得効率を向上できる。一方、第２電極部の厚みを薄くできるので、電子部品の大型化を抑制しつつ、第１電極部および第２電極部をそれぞれ第１主面に平行な方向に複数重ねることでキャパシタの容量を増大できる。
好ましくは、電子部品の一実施形態では、
さらに、前記キャパシタ素子と前記インダクタ素子の間にシールド層を備え、
前記シールド層は、前記第１主面に平行な方向に延在するシールド導体層を有する。
前記実施形態によれば、磁束がキャパシタ素子を通過すると、キャパシタ素子の電場を変動させるが、シールド導体層を有するため、インピーダンスが変動することを抑制できる。
好ましくは、電子部品の一実施形態では、前記インダクタ配線の厚みは、前記シールド導体層の厚みよりも厚い。
前記実施形態によれば、シールド導体層よりも大きな直流電流が流れるインダクタ配線の厚みを十分に厚くすることで、直流抵抗を低減することができる。
好ましくは、電子部品の一実施形態では、
さらに、前記キャパシタ素子と前記インダクタ素子の間に、前記キャパシタ素子と前記インダクタ素子を接続する接続層を備え、
前記接続層は、前記第１主面に平行な方向に延在する接続導体層を有し、
前記接続導体層は、１ターンより大きく周回しない。
前記実施形態によれば、接続導体層を最小化できるので、キャパシタ素子やインダクタ素子の占める領域（体積）を相対的に増加することができ、キャパシタ素子やインダクタ素子の回路定数を取得することができる。
好ましくは、電子部品の一実施形態では、前記インダクタ配線の厚みは、前記接続導体層の厚みよりも厚い。
前記実施形態によれば、接続導体層よりも大きな直流電流が流れるインダクタ配線の厚みを十分に厚くすることで、直流抵抗を低減することができる。
好ましくは、電子部品の一実施形態では、前記キャパシタ素子は、前記第１電極部または前記第２電極部に接続し、前記素体を貫通して前記第３主面まで延在し、かつ、前記インダクタ配線に接続されない垂直配線を有する。
前記実施形態によれば、キャパシタ素子だけの回路定数を取得することができる。
好ましくは、電子部品の一実施形態では、前記インダクタ配線の厚みは、前記第２電極部の厚みの１０倍以上である。
前記実施形態によれば、第２電極部よりも大きな直流電流が流れるインダクタ配線の厚みを十分に厚くすることで、直流抵抗をより低減することができる。また、第２電極部の厚みを十分に薄くできるので、電子部品の大型化を抑制しつつ、第１電極部および第２電極部をそれぞれ第１主面に平行な方向に複数重ねることでキャパシタの容量をより増大できる。
好ましくは、電子部品の一実施形態では、前記インダクタ配線の組成と前記第１電極部および前記第２電極部のそれぞれの組成とは異なる。
前記実施形態によれば、製造容易性や素子特性から適切な材料を選択することができる。例えば、電極部にアルミニウムや不純物ドーピングしたポリシコンを用いることで、微細加工による容量の向上を図ることができる。また、インダクタ配線に銀や銅を用いることで、直流電流が流れるときの発熱を抑制することができる。
好ましくは、電子部品の一実施形態では、前記キャパシタ素子の厚みは、１００μｍ以下であり、前記インダクタ素子の厚みは、２００μｍ以下であり、前記電子部品の厚みは、３００μｍ以下である。
ここで、各部材の厚みとは、各部材の外面における第１主面に直交する方向の長さである。
前記実施形態によれば、電子部品の薄型化を図ることができる。
好ましくは、電子部品の一実施形態では、前記キャパシタ素子または前記インダクタ素子の少なくとも一方は、複数存在する。
前記実施形態によれば、電子部品の特性を調整できる。
好ましくは、電子部品の一実施形態では、
さらに、前記キャパシタ素子と前記インダクタ素子の間に、前記キャパシタ素子と前記インダクタ素子を接続する接続層を備え、
前記接続層は、前記インダクタ素子側の第１端面と前記キャパシタ素子側の第２端面とを含み、かつ、前記第１主面に直交する方向に延在する垂直配線を有し、前記第１端面の面積は、前記第２端面の面積よりも大きい。
前記実施形態によれば、垂直配線のキャパシタ素子側よりも大きな直流電流が流れる垂直配線のインダクタ素子側の電気抵抗を下げることができる。
好ましくは、電子部品の一実施形態では、
前記基板は、前記第１主面側に、前記第２電極部が挿入される溝部を有し、
前記インダクタ素子は、前記基板に対して、前記溝部の開口側と逆側に位置する。
前記実施形態によれば、キャパシタ素子とインダクタ素子を離すことができて、キャパシタ素子とインダクタ素子の互いの干渉を低減できる。
好ましくは、電子部品の一実施形態では、
前記基板は、前記第１主面側に、前記第２電極部が挿入される溝部を有し、
前記インダクタ素子は、前記基板に対して、前記溝部の開口側に位置する。
前記実施形態によれば、キャパシタ素子の溝部の開口側は、凹凸形状を有するので、インダクタ素子が、基板に対して、溝部の開口側に位置することで、キャパシタ素子のインダクタ素子との接触面積を増加でき、素子間の機械強度を向上できる。例えば、リフロー負荷などの熱ストレスによる素子間の剥離を抑制することができる。
好ましくは、電子部品の一実施形態では、
前記基板は、前記第１主面側に、前記第２電極部が挿入される溝部を有し、
前記第１主面に直交する方向からみて、前記基板の前記第１主面の前記溝部を除いた形状は、複数の多角形からなり、前記多角形の頂点は、６個以上である。
ここで、多角形とは、外側に凸形状となる多角形や、内側に凹形状となる多角形を含む。頂点とは、２つの直線の交点や、Ｒ面取りされた曲面状の点や、凹状の屈曲点を含む。
前記実施形態によれば、基板の溝部を除いた残存部の表面積を大きくでき、第１電極部の表面積を増加できて、キャパシタ素子の容量を増大できる。
好ましくは、電子部品の一実施形態では、
前記第１電極部は、前記第１主面上または前記第２主面上に設けられた多孔質金属層であり、
前記多孔質金属層は、前記第１主面に交差する方向に延在する細孔を有し、
前記誘電部は、前記細孔の内面に設けられ、
前記第２電極部は、前記誘電部に積層される。
前記実施形態によれば、多孔質金属層を設けているので、第１電極部および誘電部の表面積を増加でき、キャパシタ素子の容量を増大できる。
好ましくは、電子部品の一実施形態では、前記基板の電気抵抗率は、１Ω・ｃｍ以下である。
前記実施形態によれば、基板の電気抵抗率を下げることで、基板自体をグランドとして用いることができ、グランドの安定性を向上できる。
好ましくは、電子部品の一実施形態では、
前記インダクタ配線の延在方向に直交する断面において、前記インダクタ配線は、前記第１主面に平行な天面および底面と、前記第１主面に直交する２つの側面とを有し、
前記天面および底面のうちの少なくとも１つの面と、前記第１主面に直交する２つの側面とは、前記素体に接触している。
前記実施形態によれば、素体の体積を多くできて、インダクタンスを向上することができる。
好ましくは、電子回路の一実施形態では、
前記電子部品と、
前記インダクタ素子に電気的に接続されるスイッチング素子と、
前記キャパシタ素子に電気的に接続されるグランドと、
前記インダクタ素子および前記キャパシタ素子に電気的に接続される負荷素子と
を備える。
前記実施形態によれば、小型のＤＣＤＣコンバータを提供することができる。
好ましくは、電子部品の製造方法の一実施形態では、
互いに対向する第１主面および第２主面を有し、シリコン元素を含む基板を準備する工程と、
無機材料を用いて前記基板にキャパシタ素子を形成する工程と、
有機材料を用いて前記第１主面上または前記第２主面上で前記キャパシタ素子と異なる層にインダクタ素子を形成する工程と
を備え、
前記キャパシタ素子を形成する工程の後に前記インダクタ素子を形成する工程を行う。
前記実施形態によれば、インダクタ素子とキャパシタ素子は、異なる層に設けられているので、電子部品の実装面積を小さくすることができる。
また、焼成しても残存する無機材料を用いてキャパシタ素子を先に形成し、その後、熱で飛散する有機材料を用いてインダクタ素子を形成するので、インダクタ素子に不要な熱負荷を与えない。これにより、品質を向上できる電子部品を製造することができる。
本開示の一態様である電子部品、電子回路および電子部品の製造方法によれば、実装面積を小さくすることができる。
電子部品の第１実施形態を示す平面図である。 図１のＡ－Ａ断面図である。 電子部品の第１実施形態の等価回路図である。 基板の第１主面側からみた平面図である。 他の基板の第１主面側からみた平面図である。 図２の一部の拡大図である。 電子部品の製法を説明する説明図である。 電子部品の製法を説明する説明図である。 電子部品の製法を説明する説明図である。 電子部品の製法を説明する説明図である。 電子部品の製法を説明する説明図である。 電子部品の製法を説明する説明図である。 電子部品の製法を説明する説明図である。 電子部品の製法を説明する説明図である。 電子部品の製法を説明する説明図である。 電子部品の製法を説明する説明図である。 電子部品の製法を説明する説明図である。 電子部品の製法を説明する説明図である。 電子部品の製法を説明する説明図である。 電子部品の製法を説明する説明図である。 電子部品の製法を説明する説明図である。 電子部品の製法を説明する説明図である。 電子部品の製法を説明する説明図である。 電子部品の第２実施形態を示す断面図である。 電子部品の第２実施形態の等価回路図である。 電子部品の第３実施形態を示す断面図である。 電子部品の第３実施形態の等価回路図である。 電子部品の第４実施形態を示す断面図である。 電子回路の実施形態を示す概略図である。
以下、本開示の一態様である電子部品、電子回路および電子部品の製造方法を図示の実施の形態により詳細に説明する。なお、図面は一部模式的なものを含み、実際の寸法や比率を反映していない場合がある。
＜第１実施形態＞
［概要構成］
図１は、電子部品の第１実施形態を示す平面図である。図２は、図１のＡ－Ａ断面図である。図３は、電子部品の第１実施形態の等価回路図である。図１と図２と図３に示すように、電子部品１は、基板５とキャパシタ素子７とインダクタ素子２とを備える。
基板５は、シリコン元素を含む。基板５は、互いに対向する第１主面５ａおよび第２主面５ｂを有する。キャパシタ素子７は、基板５の第１主面５ａ側に設けられている。インダクタ素子２は、基板５の第１主面５ａ上でキャパシタ素子７に対して第１主面５ａに直交する方向に設けられ、キャパシタ素子７に電気的に接続されている。インダクタ素子２は、キャパシタ素子７上に位置する。図１において、インダクタ素子２およびキャパシタ素子７は、それぞれ、概略、二点鎖線の枠にて囲まれた範囲を示す。
キャパシタ素子７は、第１電極部７１と第２電極部７２と第１誘電部７４とを有する。第１電極部７１は、第１主面５ａと第２主面５ｂの間において第１主面５ａに交差する方向に延在し、基板５側に位置する。第２電極部７２は、第１主面５ａと第２主面５ｂの間において第１主面５ａに交差する方向に延在し、第１電極部７１に対して第１主面５ａに平行な方向に対向する。第１誘電部７４は、第１電極部７１と第２電極部７２の間に位置する。キャパシタ素子７は、基板５の第１主面５ａよりも基板５の内側に設けられており、キャパシタ素子７は、部分的に基板５の第１主面５ａよりも基板５の外側に存在している。
インダクタ素子２は、素体１０とインダクタ配線２１と第１垂直配線５１および第２垂直配線５２とを有する。素体１０は、磁性材料を含む。素体１０は、基板５と反対側に位置する第３主面１０ａを有する。インダクタ配線２１は、素体１０内に設けられ、第１主面５ａに平行な方向に延在する。第１垂直配線５１および第２垂直配線５２は、それぞれ、素体１０内に設けられ、インダクタ配線２１の端部に接続され第３主面１０ａまで延在する。
インダクタ配線２１の厚みｔ２１は、第２電極部７２の厚みｔ７２よりも厚い。インダクタ配線２１の厚みｔ２１は、第１主面５ａに直交する方向の長さをいう。第２電極部７２の厚みｔ７２は、第２電極部７２が膜状であるため、膜状の主面に直交する方向の膜厚をいう。
上記構成によれば、インダクタ素子２とキャパシタ素子７は、異なる層に設けられているので、電子部品１における第１主面５ａに平行な主面を実装面として実装すると、電子部品１の実装面積を小さくすることができる。実装面は、第３主面１０ａ側である。
また、インダクタ配線２１の厚みｔ２１を厚くできるので、抵抗を低くでき、インダクタンスの取得効率を向上できる。一方、第２電極部７２の厚みｔ７２を薄くできるので、電子部品１の大型化を抑制しつつ、第１電極部７１および第２電極部７２をそれぞれ第１主面５ａに平行な方向に複数重ねることでキャパシタの容量を増大できる。
なお、インダクタ素子２は、基板５の第１主面５ａ上に設けられているが、基板５の第２主面５ｂ上に設けられていてもよい。
また、実装面は、第３主面１０ａ側であるが、第２主面５ｂ側であってもよい。または、実装面は、第３主面１０ａ側と第２主面５ｂ側の両側であってもよく、電子部品１を２つの部品に同時に実装することができる。
また、電子部品１が、実装基板に埋め込まれていてもよく、この場合、第１垂直配線５１および第２垂直配線５２を外部端子としてもよい。
また、キャパシタ素子７またはインダクタ素子２の少なくとも一方は、複数存在してもよい。これによれば、電子部品１の特性を調整できる。
［各部材の好ましい構成］
（電子部品１）
電子部品１は、例えば、パソコン、ＤＶＤプレーヤー、デジタルカメラ、ＴＶ、携帯電話、カーエレクトロニクスなどの電子機器に搭載される。電子部品１は、基板５と、インダクタ素子２と、キャパシタ素子７と、シールド層８と、接続層９と、第１外部端子４１と、第２外部端子４２と、第３外部端子４３とを有する。
シールド層８および接続層９は、インダクタ素子２とキャパシタ素子７の間に配置される。シールド層８は、インダクタ素子２の磁束がキャパシタ素子７側に流れることを低減する。接続層９は、キャパシタ素子７とインダクタ素子２を電気的に接続する。
インダクタ素子２のインダクタ配線２１の第１端２１ａは、第１垂直配線５１を介して、第１外部端子４１に接続される。インダクタ素子２のインダクタ配線２１の第２端２１ｂは、第２垂直配線５２を介して、第２外部端子４２に接続される。
キャパシタ素子７の第１端は、接続層９を介して、インダクタ配線２１の第２端２１ｂに接続される。キャパシタ素子７の第２端は、第３外部端子４３に接続される。このように、インダクタ素子２とキャパシタ素子７は、直列に接続され、ＬＣ共振回路を構成する。
図中、電子部品１の厚み方向をＺ方向とし、順Ｚ方向を上側、逆Ｚ方向を下側とする。電子部品１のＺ方向に直交する平面において、電子部品１の長手方向であり、第１外部端子４１、第２外部端子４２および第３外部端子４３が並ぶ方向である長さ方向をＸ方向とし、長さ方向に直交する方向である電子部品１の幅方向をＹ方向とする。
（インダクタ素子２）
インダクタ素子２は、素体１０と、素体１０内に配置されたインダクタ配線２１と、インダクタ配線２１の少なくとも一部を覆う非磁性体の絶縁体６０と、素体１０の第３主面１０ａから端面が露出するように素体１０内に設けられた第１垂直配線５１および第２垂直配線５２とを備える。第１外部端子４１、第２外部端子４２および第３外部端子４３は、素体１０の第３主面１０ａに配置され、素体１０の第３主面１０ａには、第１外部端子４１、第２外部端子４２および第３外部端子４３を露出する被覆膜５０が設けられている。
素体１０は、磁性層から構成され、磁性層は、磁性粉と当該磁性粉を含有する樹脂とを含む。樹脂は、例えば、エポキシ系、フェノール系、液晶ポリマー系、ポリイミド系、アクリル系もしくはそれらを含む混合物からなる有機絶縁材料である。磁性粉は、例えば、ＦｅＳｉＣｒなどのＦｅＳｉ系合金、ＦｅＣｏ系合金、ＮｉＦｅなどのＦｅ系合金、または、それらのアモルファス合金である。したがって、フェライトからなる磁性層と比較して、磁性粉により直流重畳特性を向上でき、樹脂により磁性粉間が絶縁されるので、高周波でのロス（鉄損）が低減される。なお、磁性層は、フェライトや磁性粉の焼結体など、有機樹脂を含まない場合であってもよい。
インダクタ配線２１は、第１主面５ａに沿ってスパイラル形状に延びる配線である。インダクタ配線２１のターン数は、１周を超えることが好ましい。これにより、インダクタンスを向上させることができる。インダクタ配線２１は、例えば、Ｚ方向からみて、内周端である第１端２１ａから外周端である第２端２１ｂに向かって反時計回り方向に渦巻状に巻回されている。
インダクタ配線２１の第１端２１ａは、その第１端２１ａの上面に接する第１垂直配線５１を介して、第１外部端子４１に接続される。インダクタ配線２１の第２端２１ｂは、その第２端２１ｂの上面に接する第２垂直配線５２を介して、第２外部端子４２に接続される。なお、インダクタ配線２１は、Ｚ方向に沿って、複数存在し、複数のインダクタ配線２１が直列に接続されていてもよい。
インダクタ配線２１の厚みは、例えば、４０μｍ以上１２０μｍ以下であることが好ましい。インダクタ配線２１の実施例として、厚みが３０μｍ、配線幅が４５μｍである。インダクタ配線２１は、導電性材料からなり、例えばＣｕ、Ａｇ、Ａｕ、Ａｌなどの低電気抵抗な金属材料からなる。なお、インダクタ配線は、シード層と電解めっき層との２層構成であってもよく、シード層として、ＴｉやＮｉを含んでいてもよい。
インダクタ配線２１の延在方向に直交する断面において、インダクタ配線２１は、第１主面５ａに平行な天面２１１および底面２１２と、第１主面５ａに直交する２つの側面２１３とを有する。天面２１１は、順Ｚ方向に位置し、底面２１２は、逆Ｚ方向に位置する。天面２１１および２つの側面２１３は、絶縁体６０に接触している。底面２１２は、素体１０の磁性層に接触している。
第１垂直配線５１は、導電性材料からなり、インダクタ配線２１の上面からＺ方向に延在し、素体１０の内部を貫通している。第１垂直配線５１は、インダクタ配線２１の第１端２１ａの上面に設けられ、絶縁体６０の内部を貫通するビア配線と、該ビア配線の上面から順Ｚ方向に延在し、素体１０の内部を貫通し、端面が素体１０の第３主面１０ａに露出する柱状配線とを含む。ビア配線は、柱状配線よりも線幅（径、断面積）が小さい導体である。
第２垂直配線５２は、第１垂直配線５１と同様の構成である。つまり、第２垂直配線５２は、インダクタ配線２１の第２端２１ｂの上面に設けられ、絶縁体６０の内部を貫通するビア配線と、該ビア配線の上面から順Ｚ方向に延在し、素体１０の内部を貫通し、端面が素体１０の第３主面１０ａに露出する柱状配線とを含む。
第１外部端子４１、第２外部端子４２および第３外部端子４３は、それぞれ、導電性材料からなり、例えば、低電気抵抗かつ耐応力性に優れたＣｕ、耐食性に優れたＮｉ、はんだ濡れ性と信頼性に優れたＡｕが内側から外側に向かってこの順に並ぶ３層構成である。Ｃｕ／Ｎｉ／Ａｕの各層の厚みは、例えば、５／５／０．０１μｍである。
絶縁体６０は、磁性体を含まない絶縁性材料からなる。絶縁体６０は、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、液晶ポリマーやこれらの組み合わせなどの有機樹脂や、ガラスやアルミナなどの焼結体、シリコン酸化膜やシリコン窒化膜、シリコン酸窒化膜などの薄膜などである。
（キャパシタ素子７）
キャパシタ素子７は、第１電極部７１と第２電極部７２と第３電極部７３と第１誘電部７４と第２誘電部７５と第３垂直配線５３と第４垂直配線５４と第５垂直配線５５とを有する。
第１電極部７１は、第１主面５ａと第２主面５ｂの間において第１主面５ａに直交する方向に延在し、最も基板５側に位置する。第１電極部７１は、図２のＸＺ断面において、Ｚ方向に折り返しながらＸ方向に延在するミアンダ状に形成されている。第１電極部７１は、基板５の第１主面５ａに不純物をドーピングして形成されたドープ層である。つまり、第１電極部７１は、基板５の一部でもある。なお、第１電極部７１は、金属材料の薄膜としてもよい。つまり、例えば、化学的気相成長法（ＣＶＤ：Chemical Vapor Deposition）、原子層堆積法（ＡＬＤ：Atomic Layer Deposition）、または、スパッタリングなどを用いて、薄膜の第１電極部７１を基板５上に形成してもよい。
第２電極部７２は、第１主面５ａと第２主面５ｂの間において第１主面５ａに直交する方向に延在し、第１電極部７１に対して第１主面５ａに平行な方向に対向する。第２電極部７２は、図２のＸＺ断面において、Ｚ方向に折り返しながらＸ方向に延在するミアンダ状に形成されている。第２電極部７２は、第１電極部７１に沿って形成されている。第２電極部７２は、金属材料の薄膜である。第２電極部７２は、例えば、化学的気相成長法、原子層堆積法、または、スパッタリングなどを用いて形成される。
第３電極部７３は、第１主面５ａと第２主面５ｂの間において第１主面５ａに直交する方向に延在し、第２電極部７２に対して第１主面５ａに平行な方向に対向する。第３電極部７３は、図２のＸＺ断面において、Ｚ方向に延在する複数の歯部を有し、複数の歯部がＸ方向に並んで配列された櫛歯状に形成されている。第３電極部７３の歯部は、第２電極部７２の折り返しの隙間に挿入される。第３電極部７３は、金属材料の薄膜である。第３電極部７３は、例えば、化学的気相成長法、原子層堆積法、または、スパッタリングなどを用いて形成される。
第１電極部７１、第２電極部７２および第３電極部７３のそれぞれの組成は、インダクタ配線２１の組成と異なる。これによれば、製造容易性や素子特性から適切な材料を選択することができる。例えば、第１電極部７１、第２電極部７２および第３電極部７３にアルミニウムや不純物ドーピングしたポリシコンを用いることで、微細加工による容量の向上を図ることができる。また、インダクタ配線２１に銀や銅を用いることで、直流電流が流れるときの発熱を抑制することができる。
第１誘電部７４は、第１電極部７１と第２電極部７２の間に位置する。第１誘電部７４は、第１電極部７１に沿って形成されている。第２誘電部７５は、第２電極部７２と第３電極部７３の間に位置する。第２誘電部７５は、第２電極部７２に沿って形成されている。第１誘電部７４および第２誘電部７５は、誘電材料の薄膜である。第１誘電部７４および第２誘電部７５は、例えば、化学的気相成長法または原子層堆積法などを用いて形成される。
第１電極部７１は、第４垂直配線５４に接続され、第４垂直配線５４は、接続層９に接続される。これにより、第１電極部７１は、インダクタ配線２１の第２端２１ｂに電気的に接続されて、第２外部端子４２に電気的に接続される。
第３電極部７３は、第５垂直配線５５に接続され、第５垂直配線５５は、接続層９に接続される。これにより、第３電極部７３は、インダクタ配線２１の第２端２１ｂに電気的に接続されて、第２外部端子４２に電気的に接続される。
第２電極部７２は、第３垂直配線５３に接続され、第３垂直配線５３は、第３外部端子４３に接続される。これにより、第２電極部７２は、第３外部端子４３に電気的に接続される。したがって、第２外部端子４２と第３外部端子４３に電圧を加えることで、第１電極部７１と第２電極部７２の間で容量を形成でき、第２電極部７２と第３電極部７３の間で容量を形成できる。
第３電極部７３の上面には、第１絶縁層６１が積層され、第１絶縁層６１の上面には、第２絶縁層６２が積層されている。第２絶縁層６２の上面に素体１０が積層されている。第１絶縁層６１および第２絶縁層６２の材料は、絶縁体６０の材料と同じである。
第３垂直配線５３は、第２電極部７２の上面に接続し、第１絶縁層６１および第２絶縁層６２および素体１０の内部を貫通して、素体１０の第３主面１０ａまでＺ方向に延在する。第３垂直配線５３は、柱状配線と、ビア配線と、インダクタ配線２１と同一層でインダクタ配線２１に接続されていない接続配線とを有する。つまり、第３垂直配線５３は、インダクタ配線２１に電気的に接続されない。したがって、キャパシタ素子７だけの回路定数を取得することができる。
第４垂直配線５４は、第１電極部７１の上面に接続し、第１絶縁層６１および第２絶縁層６２の内部を貫通して、接続層９までＺ方向に延在する。第５垂直配線５５は、第３電極部７３の上面に接続し、第１絶縁層６１の内部を貫通して、接続層９までＺ方向に延在する。
なお、第３垂直配線５３は、第２電極部７２でなく、第１電極部７１に接続してもよく、このとき、第２電極部７２は、第４垂直配線５４に接続し、第３電極部７３は、第３垂直配線５３に接続される。
（シールド層８）
シールド層８は、第２絶縁層６２の一部と、第２絶縁層６２の上面に設けられたシールド導体層８１とを有する。シールド導体層８１は、第１主面５ａに平行な方向に延在する平板状の形状であり、キャパシタ素子７の上方を覆うように配置されている。したがって、磁束がキャパシタ素子７を通過すると、キャパシタ素子７の電場を変動させるが、シールド導体層８１を有するため、インピーダンスが変動することを抑制できる。
シールド導体層８１の材料は、インダクタ配線２１の材料と同じであり、シールド導体層８１は、例えば、銅配線からなる。第１主面５ａに垂直な方向、具体的にはＺ方向からみて、シールド層８におけるシールド導体層８１（銅配線）の割合が高いほど、シールド効果は高くなる。このため、Ｚ方向からみたシールド層８におけるシールド導体層８１の面積の割合は、８０％以上が好ましい。また、シールド層８は、インダクタ素子２によって発生する磁束の密度が高い領域を覆うことが好ましく、例えば、インダクタ配線２１に囲まれる内周領域の下部を覆うことが好ましい。
（接続層９）
接続層９は、第２絶縁層６２の一部と、接続導体層９１と、第６垂直配線５６とを有する。接続導体層９１は、第１主面５ａに平行な方向に延在する。接続導体層９１は、１ターンより大きく周回しない。したがって、接続導体層９１を最小化できるので、キャパシタ素子７やインダクタ素子２の占める領域（体積）を相対的に増加することができ、キャパシタ素子７やインダクタ素子２の回路定数を取得することができる。
第６垂直配線５６は、第１主面５ａに直交する方向に延在する。第６垂直配線５６は、インダクタ配線２１の第２端２１ｂとキャパシタ素子７の第４垂直配線５４との間に接続される。
第６垂直配線５６は、インダクタ素子２側の第１端面とキャパシタ素子７側の第２端面とを含む。具体的に述べると、第１端面は、インダクタ配線２１の第２端２１ｂに接続され、第２端面は、第４垂直配線５４に接続される。
好ましくは、第１端面の面積は、第２端面の面積よりも大きい。これによれば、第６垂直配線５６のキャパシタ素子７側よりも大きな直流電流が流れる第６垂直配線５６のインダクタ素子２側の電気抵抗を下げることができる。
ここで、第１端面の面積を第２端面の面積よりも大きく形成するには、例えば、電子部品１の製造において、第６垂直配線５６が貫通する貫通孔をインダクタ素子２側からレーザ加工により形成することで実現できる。つまり、キャパシタ素子７、接続層９およびインダクタ素子２を順に積層することになる。したがって、インダクタ素子２が有機樹脂を多く含む場合であっても、キャパシタ素子７から製造することができるので、インダクタ素子２に与える熱負荷を低減して製造することができる。
（基板５）
基板５は、シリコン元素を含むシリコン基板である。好ましくは、基板５の電気抵抗率は、１Ω・ｃｍ以下である。これによれば、基板５の電気抵抗率を下げることで、基板５自体をグランドとして用いることができ、グランドの安定性を向上できる。
ここで、基板５に不純物をドーピングしてドープ層である第１電極部７１を形成する際、例えば、シリコン基板５にIII族もしくはＶ族の不純物を１×１０１６／ｃｍ３以上の濃度でドーピングすることで、基板５の電気抵抗率を下げることができ、ドープ層を導体として用いることができる。
第１電極部７１は、キャパシタ素子７の一部であるが、第１電極部７１は、基板５のドープ層であるため、基板５の一部でもある。以下、第１電極部７１を基板５の一部として説明する。なお、第１電極部７１が、ドープ層でなく、基板５上に設けられた金属材料の薄膜である場合、第１電極部７１を基板５の一部でないものとする。
図４Ａは、基板５の第１主面５ａ側からみた平面図である。図２と図４Ａに示すように、基板５は、第１主面５ａ側に、第２電極部７２が挿入される溝部５ｃを有する。第１主面５ａに直交する方向からみて、基板５の第１主面５ａの溝部５ｃを除いた形状は、複数の多角形からなり、多角形の頂点は、６個以上である。
具体的に述べると、基板５は、溝部５ｃを除いた残存部５ｄを有する。残存部５ｄは、複数設けられている。溝部５ｃは、隣り合う残存部５ｄの間に形成される。残存部５ｄは、六角柱に形成されている。第１主面５ａに直交する方向からみて、残存部５ｄの形状は、六角形である。この六角形は、外側に凸形状となる六角形である。このように、基板５の第１主面５ａの溝部５ｃを除いた形状は、複数の六角形からなる。
上記構成によれば、基板５の溝部５ｃを除いた残存部５ｄの表面積を大きくでき、第１電極部７１の表面積を増加できて、キャパシタ素子７の容量を増大できる。
図４Ｂは、他の基板５Ａの第１主面５ａ側からみた平面図である。図４Ｂに示すように第１主面５ａに直交する方向からみて、基板５Ａの溝部５ｃを除いた残存部５ｄの形状は、十二角形である。この十二角形は、一部が内側に凹形状となる十二角形である。このように、基板５の第１主面５ａの溝部５ｃを除いた形状は、複数の十二角形からなる。なお、第１主面５ａに直交する方向からみて、残存部５ｄの形状は、６個以上の頂点を有する他の多角形であってもよい。
図２に示すように、インダクタ素子２は、基板５に対して、溝部５ｃの開口側に位置する。これによれば、キャパシタ素子７の溝部５ｃの開口側は、凹凸形状を有するので、インダクタ素子２が、基板５に対して、溝部５ｃの開口側に位置することで、キャパシタ素子７のインダクタ素子２との接触面積を増加でき、素子間の機械強度を向上できる。例えば、リフロー負荷などの熱ストレスによる素子間の剥離を抑制することができる。
図５は、図２の一部の拡大図である。図５に示すように、第３電極部７３は、基板５の溝部５ｃに挿入されるため、第３電極部７３の溝部５ｃに重なる上面に、凹部７３ａが形成される。第１絶縁層６１および第２絶縁層６２は、薄膜であるため、凹部７３ａは、第１絶縁層６１および第２絶縁層６２のそれぞれにおける凹部７３ａに重なる上面に転写される。つまり、第２絶縁層６２の上面に凹部が形成され、素体１０と第２絶縁層６２の接触面積が増加する。これにより、インダクタ素子２とキャパシタ素子７の間の密着性が向上する。
凹部７３ａの深さは、例えば、１μｍ以上４μｍ以下である。好ましくは、凹部７３ａの深さは、第３電極部７３の厚みｔ７３の０．５倍以上３倍以下の範囲にある。凹部７３ａの深さが小さいと、素子間の機械強度（密着性）の向上が小さくなり、凹部７３ａの深さが大きいと、第３電極部７３で断線などが生じるおそれがある。
（各部材の厚み）
インダクタ配線２１の厚みｔ２１は、第２電極部７２の厚みｔ７２よりも厚い。これにより、インダクタ配線２１の厚みｔ２１を厚くできるので、抵抗を低くでき、インダクタンスの取得効率を向上できる。一方、第２電極部７２の厚みｔ７２を薄くできるので、電子部品１の大型化を抑制しつつ、第１電極部７１および第２電極部７２をそれぞれ第１主面５ａに平行な方向に複数重ねることでキャパシタの容量を増大できる。
ここで、第１電極部７１が基板５のドープ層であり、基板５においてドープ層と非ドープ層の境界が判別できない場合を考慮して、第１電極部７１の厚みでなく第２電極部７２の厚みｔ７２を、インダクタ配線２１の厚みｔ２１と比較する。
電極部およびインダクタ配線のそれぞれの厚みは、特に断りのない限り、電子部品のＹ方向の中央部の横断面のＳＥＭ（走査型電子顕微鏡）画像から測定する。この際、ＳＥＭ画像は、例えば１０００倍の倍率で取得する。以上のようなＳＥＭ画像を上記横断面から５カ所取得し、それぞれの厚みを測定して、それらの平均値を算出して厚みとする。また、電極部およびインダクタ配線が多層に積層されている場合、各層の平均値をそれぞれの厚みとする。
好ましくは、インダクタ配線２１の厚みｔ２１は、第２電極部７２の厚みｔ７２の１０倍以上である。例えば、インダクタ配線２１は、５０μｍの厚みを有する銅配線であり、第２電極部７２は、２μｍの厚みを有するポリシリコン配線である。これによれば、第２電極部７２よりも大きな直流電流が流れるインダクタ配線２１の厚みを十分に厚くすることで、直流抵抗を低減することができる。また、第２電極部７２の厚みｔ７２を十分に薄くできるので、電子部品１の大型化を抑制しつつ、第１電極部７１および第２電極部７２をそれぞれ第１主面５ａに平行な方向に複数重ねることでキャパシタの容量をより増大できる。
好ましくは、インダクタ配線２１の厚みｔ２１は、第３電極部７３の厚みｔ７３よりも厚い。これにより、第３電極部７３の厚みｔ７３を薄くできるので、電子部品１の大型化を抑制しつつ、第２電極部７２および第３電極部７３をそれぞれ第１主面５ａに平行な方向に複数重ねることでキャパシタの容量を増大できる。
好ましくは、インダクタ配線２１の厚みｔ２１は、シールド導体層８１の厚みよりも厚い。これによれば、シールド導体層８１よりも大きな直流電流が流れるインダクタ配線２１の厚みを十分に厚くすることで、直流抵抗を低減することができる。
好ましくは、インダクタ配線２１の厚みｔ２１は、接続導体層９１の厚みよりも厚い。これによれば、接続導体層９１よりも大きな直流電流が流れるインダクタ配線２１の厚みを十分に厚くすることで、直流抵抗を低減することができる。
好ましくは、キャパシタ素子７の厚みは、１００μｍ以下であり、インダクタ素子２の厚みは、２００μｍ以下であり、電子部品１の厚みは、３００μｍ以下である。キャパシタ素子７の厚みとは、第１電極部７１の下面から第１絶縁層６１の上面までのＺ方向の長さである。インダクタ素子２の厚みとは、インダクタ配線２１の下面から素体１０の上面（第３主面１０ａ）までのＺ方向の長さである。電子部品１の厚みとは、電子部品１のＺ方向の長さである。これによれば、電子部品１の薄型化を図ることができる。
［製造方法］
次に、電子部品１の製造方法について説明する。図６Ａから図６Ｑは、図１のＡ－Ａ断面（図２）に対応する。
図６Ａに示すように、互いに対向する第１主面５ａおよび第２主面５ｂを有し、シリコン元素を含む基板５を準備する。基板５は、シリコン基板である。図示しないが、第１主面５ａ上にハードマスクとなる膜を形成し、当該膜をパターニングしてハードマスクを形成する。そして、シリコン深掘りエッチング（ボッシュ工法）を行ってからハードマスクを除去する。これにより、図６Ｂに示すように、基板５の第１主面５ａに、溝部５ｃと残存部５ｄを形成する。
図６Ｃに示すように、第１主面５ａにレジスト１０１をパターニングし、ホスフィン（ＰＨ３）などのガスを用いてリンなどの不純物をドーピングする。これにより、第１主面５ａにドープ層である第１電極部７１を形成する。
図６Ｄに示すように、第１電極部７１上に、第１誘電部７４、第２電極部７２、第２誘電部７５および第３電極部７３を順に形成する。このとき、例えば、化学的気相成長法または原子層堆積法などを用いて形成する。なお、第１電極部７１は、高濃度不純物ドープをしたポリシリコンの電極であってもよく、第１誘電部７４は、ハフニウムオキサイドのようなＨｉｇｈ－Ｋのシリコン酸化膜の絶縁膜であってもよい。
図６Ｅに示すように、フォトリソグラフィ工法を用いて、第３電極部７３、第２誘電部７５、第２電極部７２および第１誘電部７４を順に所定パターンにエッチングする。このとき、第１電極部７１の一部が露出し、第２電極部７２の一部が露出するように形成する。
図６Ｆに示すように、化学的気相成長法または原子層堆積法などを用いて、第１絶縁層６１を第１電極部７１、第２電極部７２および第３電極部７３上に形成する。図６Ｇに示すように、フォトリソグラフィ工法を用いて、第１絶縁層６１を所定パターンにエッチングする。このとき、第１電極部７１の一部が露出し、第２電極部７２の一部が露出し、第３電極部７３の一部が露出するように形成する。
図６Ｈに示すように、化学的気相成長法または原子層堆積法などを用いて、第１導電層１２１を第１電極部７１の一部、第２電極部７２の一部および第３電極部７３の一部上に形成し、フォトリソグラフィ工法を用いて、第１導電層１２１を所定パターンにエッチングする。このとき、第１電極部７１の一部と第３電極部７３の一部とが電気的に接続され、第１電極部７１の一部と第２電極部７２の一部とが電気的に接続されないように形成する。このようにして、無機材料を用いて基板５にキャパシタ素子７を形成する。
そして、化学的気相成長法または原子層堆積法などを用いて、第２絶縁層６２を第１絶縁層６１および第１導電層１２１上に形成し、フォトリソグラフィ工法を用いて、第２絶縁層６２を所定パターンにエッチングする。このとき、第１導電層１２１における第１電極部７１および第３電極部７３に接続された第１部分が露出し、第１導電層１２１における第２電極部７２に接続された第２部分が露出するように形成する。
その後、第１導電層１２１および第２絶縁層６２上に図示しないシード層を形成する。そして、図示しないレジストを貼付け、フォトリソグラフィ工法を用いてレジストに所定パターンを形成する。図６Ｉに示すように、シード層に給電しつつ、電解めっき法を用いて第１導電層１２１および第２絶縁層６２上に、シールド導体層８１および接続導体層９１に相当する第２導電層１２２を形成する。その後、レジストを剥離し、シード層をエッチングする。このようにして、キャパシタ素子７上にシールド層８および接続層９を形成する。
その後、第２導電層１２２上に図示しないシード層を形成する。そして、図示しないレジストを貼付け、フォトリソグラフィ工法を用いてレジストに所定パターンを形成する。図６Ｊに示すように、シード層に給電しつつ、電解めっき法を用いて第２導電層１２２上に、第１垂直導電層１３１を形成する。その後、レジストを剥離し、シード層をエッチングする。このとき、第１垂直導電層１３１は、第１部分と、第１部分とは電気的に接続されない第２部分とを有する。第１垂直導電層１３１の第１部分は、第１導電層１２１の上記第１部分に重なる位置に設けられ、第６垂直配線５６に相当する。第１垂直導電層１３１の第２部分は、第１導電層１２１の上記第２部分に重なる位置に設けられ、第３垂直配線５３の一部に相当する。
図６Ｋに示すように、第１磁性層１１を第１垂直導電層１３１の上方から圧着して、第１垂直導電層１３１を第１磁性層１１により覆う。その後、第１磁性層１１の上面を研削し、第１垂直導電層１３１の第１部分の端面と、第１垂直導電層１３１の第２部分の端面とを第１磁性層１１の上面から露出させる。
その後、第１磁性層１１上に図示しないシード層を形成する。そして、ＤＦＲ（ドライフィルムレジスト）を貼付け、フォトリソグラフィ工法を用いてＤＦＲに所定パターンを形成する。図６Ｌに示すように、シード層に給電しつつ、電解めっき法を用いて第１磁性層１１上に、インダクタ配線２１とインダクタ配線２１に接続されていない接続配線１２３とを形成する。その後、ＤＦＲを剥離し、シード層をエッチングする。このとき、インダクタ配線２１は、第１垂直導電層１３１の上記第１部分に接続され、接続配線１２３は、第１垂直導電層１３１の上記第２部分に接続される。なお、第１磁性層１１上に絶縁層をパターニングしてもよく、または、複数層のインダクタ配線を形成してもよい。
図６Ｍに示すように、インダクタ配線２１および接続配線１２３上に絶縁体６０を塗布して硬化する。その後、インダクタ配線２１の上面のうちのビア配線が接続される部分と、接続配線１２３の上面のうちのビア配線が接続される部分とが露出するように、絶縁体６０をレーザ照射して開口部を形成する。
その後、絶縁体６０上にシード層を形成する。再度、ＤＦＲを貼付け、フォトリソグラフィ工法を用いてＤＦＲに所定パターンを形成する。所定パターンは、インダクタ配線２１および接続配線１２３上の柱状配線を設ける位置に対応した貫通孔である。電解めっきを用いてインダクタ配線２１および接続配線１２３上に、ビア配線および柱状配線を形成する。つまり、インダクタ配線２１の第１端２１ａ上に第１垂直配線５１を形成し、インダクタ配線２１の第２端２１ｂ上に第２垂直配線５２を形成し、接続配線１２３上に第２垂直導電層１３２を形成する。接続配線１２３および第２垂直導電層１３２は、第３垂直配線５３の一部に相当する。その後、ＤＦＲを剥離し、シード層をエッチングする。
図６Ｎに示すように、第２磁性層１２を第１垂直配線５１、第２垂直配線５２および第３垂直配線５３の上方からインダクタ配線２１に向けて圧着して、インダクタ配線２１と第１垂直配線５１、第２垂直配線５２および第３垂直配線５３とを第２磁性層１２により覆う。その後、第２磁性層１２の上面を研削し、第１垂直配線５１、第２垂直配線５２および第３垂直配線５３の端面を第２磁性層１２の上面から露出させる。第１磁性層１１および第２磁性層１２により素体１０を形成する。このようにして、有機材料を用いて基板５の第１主面５ａ上でキャパシタ素子７と異なる層にインダクタ素子２を形成する。
図６Ｏに示すように、素体１０の上面に被覆膜５０となる絶縁層を塗布する。そして、フォトリソグラフィ工法を用いて当該絶縁層を所定パターンに形成して硬化する。所定パターンは、被覆膜５０が、素体１０の上面のうち、第１外部端子４１、第２外部端子４２および第３外部端子４３が形成される領域を除いた領域を覆うことができるパターンである。なお、基板５の下面を研磨により除去してもよく、基板５の厚みを調整できる。
図６Ｐに示すように、素体１０から露出する第１垂直配線５１、第２垂直配線５２および第３垂直配線５３の端面を覆うように、第１外部端子４１、第２外部端子４２および第３外部端子４３を無電解めっきにより形成する。第１外部端子４１、第２外部端子４２および第３外部端子４３は、例えば、第３主面１０ａ側から順に積層されたＣｕ／Ｎｉ／Ａｕである。
図６Ｑに示すように、切断線Ｄにて電子部品１を個片化して、図２に示すように、電子部品１を製造する。
以上、電子部品１の製造方法は、無機材料を用いて基板５にキャパシタ素子７を形成する工程と、有機材料を用いて基板５の第１主面５ａ上でキャパシタ素子７と異なる層にインダクタ素子２を形成する工程とを備える。キャパシタ素子７を形成する工程の後にインダクタ素子２を形成する工程を行う。
上記構成によれば、インダクタ素子２とキャパシタ素子７は、異なる層に設けられているので、電子部品１の実装面積を小さくすることができる。また、焼成しても残存する無機材料を用いてキャパシタ素子７を先に形成し、その後、熱で飛散する有機材料を用いてインダクタ素子２を形成するので、インダクタ素子２に不要な熱負荷を与えない。これにより、品質を向上できる電子部品を製造することができる。
＜第２実施形態＞
図７は、電子部品の第２実施形態を示す断面図である。図７は、図２に対応する断面図である。図８は、電子部品の第２実施形態の等価回路図である。第２実施形態は、第１実施形態とは、キャパシタ素子に接続される端子配線を設けた点が相違する。この相違する構成を以下に説明する。その他の構成は、第１実施形態と同じ構成であり、第１実施形態と同一の符号を付してその説明を省略する。
図７と図８に示すように、第２実施形態の電子部品１Ａでは、基板５の第２主面５ｂ上に、端子配線５７を設けている。端子配線５７は、キャパシタ素子７の第１電極部７１に接触し、第１電極部７１に電気的に接続されている。端子配線５７は、第１から第３垂直配線５１～５３と同様の導電性材料からなる。例えば、基板５の第２主面５ｂは、第１電極部７１が露出するように研削されている。端子配線５７は、第１電極部７１の第２主面５ｂからの露出面の全てに接触するように、第２主面５ｂの全面に設けられている。
＜第３実施形態＞
図９は、電子部品の第３実施形態を示す断面図である。図９は、図２に対応する断面図である。図１０は、電子部品の第３実施形態の等価回路図である。第３実施形態は、第１実施形態とは、インダクタ素子の基板に対する位置関係とインダクタ素子の構造とが相違する。この相違する構成を以下に説明する。その他の構成は、第１実施形態と同じ構成であり、第１実施形態と同一の符号を付してその説明を省略する。
図９と図１０に示すように、第３実施形態の電子部品１Ｂでは、インダクタ素子２Ｂは、基板５に対して、溝部５ｃの開口側と逆側に位置する。つまり、インダクタ素子２Ｂは、基板５の第２主面５ｂ上に位置する。これによれば、キャパシタ素子７とインダクタ素子２を離すことができて、キャパシタ素子７とインダクタ素子２の互いの干渉を低減できる。
インダクタ素子２Ｂは、第１インダクタ配線２１Ｂと第２インダクタ配線２２Ｂとを有する。第１インダクタ配線２１Ｂおよび第２インダクタ配線２２Ｂは、それぞれ、第１実施形態のインダクタ配線２１と同様の構成であり、第１主面５ａに沿ってスパイラル形状に延びる配線である。第１インダクタ配線２１Ｂおよび第２インダクタ配線２２Ｂは、Ｚ方向に順に配置されている。
第１インダクタ配線２１Ｂの第１端２１ａは、ビア配線を介して、第２インダクタ配線２２Ｂの第１端２２ａに接続される。第２インダクタ配線２２Ｂの第２端２２ｂは、第１垂直配線５１Ｂを介して、第１外部端子４１に接続される。第１インダクタ配線２１Ｂの第２端２１ｂは、ビア配線を介して、接続配線５８に接続される。接続配線５８は、第１垂直配線５１Ｂと同様の導電性材料からなる。接続配線５８は、基板５の第２主面５ｂ上に設けられている。キャパシタ素子７の第１電極部７１は、基板５の第２主面５ｂに対して露出している。接続配線５８は、キャパシタ素子７の第１電極部７１に接触し、第１電極部７１に電気的に接続されている。
第１電極部７１は、第４垂直配線５４に接続されている。第３電極部７３は、第５垂直配線５５に接続されている。第４垂直配線５４と第５垂直配線５５は、互いに接続され、端子配線５７Ｂを構成する。第２電極部７２は、第３垂直配線５３Ｂに接続されている。これにより、端子配線５７Ｂおよび第３垂直配線５３Ｂは、第１外部端子４１と反対側に位置する。
好ましくは、素体１０の第３主面１０ａ上に、ダミー端子４５が設けられている。ダミー端子４５は、インダクタ素子２Ｂおよびキャパシタ素子７に電気的に接続されていない。ダミー端子４５は、例えば、電子部品１Ｂの方向性を示すマーカとして用いられる。
好ましくは、第１インダクタ配線２１Ｂにおいて、天面２１１および底面２１２のうちの少なくとも１つの面と、２つの側面２１３とは、素体１０に接触している。この実施形態では、天面２１１、底面２１２および２つの側面２１３は、素体１０（磁性層）に接触している。これによれば、素体１０の体積を多くできて、インダクタンスを向上することができる。なお、天面２１１または底面２１２が、絶縁体などの非磁性層に接触していてもよい。
＜第４実施形態＞
図１１は、電子部品の第４実施形態を示す断面図である。図１１は、図２に対応する断面図である。第４実施形態は、第１実施形態とは、キャパシタ素子の構造が相違する。この相違する構成を以下に説明する。その他の構成は、第１実施形態と同じ構成であり、その説明を省略する。
図１１に示すように、第４実施形態の電子部品１Ｃのキャパシタ素子７Ｃでは、第１電極部７１は、第１主面５ａ上に設けられた多孔質金属層である。多孔質金属層は、第１主面５ａに交差する方向に延在する細孔７１ａを有する。第１誘電部７４は、細孔７１ａの内面に設けられている。第２電極部７２は、第１誘電部７４に積層される。図示しないが、第２電極部７２に、第２誘電部７５および第３電極部７３を順に積層する。これによれば、多孔質金属層を設けているので、第１電極部７１および第１誘電部７４の表面積を増加でき、キャパシタ素子７Ｃの容量を増大できる。なお、多孔質金属層を基板５の第２主面５ｂ上に設けてもよい。
キャパシタ素子７Ｃの製造方法を説明する。多孔質金属層は、エッチング、焼結、脱合金化法などの方法により作製することができる。例えば、基板５上にアルミニウムなどの金属を蒸着させ、金属をエッチングして多孔質化（ポーラス化）し、基板５上に第１電極部としての多孔質金属層を取り付ける。その後、多孔質金属層の表面に、化学的気相成長法や原子層堆積法などを用いて、薄膜の誘電部を形成する。これにより、多孔質金属層の細孔の内面に誘電部を形成する。さらに、誘電部の表面に、化学的気相成長法や原子層堆積法などを用いて、薄膜の第２電極部を形成する。さらに、同様に、第２誘電部および第３電極部を順に形成する。
なお、その他のキャパシタ素子として、多孔質金属層を第１誘電部としてもよい。つまり、基板上にドーピングや薄膜により第１電極部を形成し、その後、第１電極部上にＡｌ２Ｏ３などの酸化膜（絶縁体）を形成し、酸化膜をエッチングして多孔質化し、第１電極部上に第１誘電部としての多孔質金属層（酸化膜）を取り付ける。その後、多孔質金属層の細孔の内面に、第２電極部、第２誘電部および第３電極部を順に形成する。
＜第５実施形態＞
図１２は、電子回路の実施形態を示す概略図である。図１２に示すように、電子回路３は、電子部品１と、インダクタ素子２に電気的に接続されるスイッチング素子３０１と、キャパシタ素子７に電気的に接続されるグランド３０２と、インダクタ素子２およびキャパシタ素子７に電気的に接続される負荷素子３０３とを有する。これによれば、小型のＤＣＤＣコンバータを提供することができる。
電子部品１は、第１実施形態の電子部品を示すが、第２から第４実施形態の電子部品の何れであってもよい。スイッチング素子３０１は、例えば、ＣＭＯＳスイッチである。スイッチング素子３０１は、入力電圧（Ｖin）に接続される。負荷素子３０３は、例えば、抵抗である。なお、電子部品は、複数のインダクタ素子や複数のコンデンサ素子を有してもよい。
なお、本開示は上述の実施形態に限定されず、本開示の要旨を逸脱しない範囲で設計変更可能である。例えば、第１から第５実施形態のそれぞれの特徴点を様々に組み合わせてもよい。
前記実施形態では、インダクタ素子のインダクタ配線とは、電流が流れた場合に磁性層に磁束を発生させることによって、インダクタ素子にインダクタンスを付与させるものであって、その構造、形状、材料などに特に限定はない。特に、実施形態のような平面上を延びる直線や曲線（スパイラル＝二次元曲線）に限られず、ミアンダ配線などの公知の様々な配線形状を用いることができる。
前記実施形態では、キャパシタ素子の電極部とは、少なくとも２つ存在し、２つの電極部に電圧を加えることで誘電部を介して２つの電極部の間に電荷を蓄えるものであればよく、その構造、形状、材料などに特に限定はない。特に、実施形態のような断面ミアンダ状に限られず、平板などの公知の様々な電極形状を用いることができる。
１、１Ａ、１Ｂ 電子部品
２、２Ｂ インダクタ素子
３ 電子回路
５、５Ａ 基板
５ａ 第１主面
５ｂ 第２主面
５ｃ 溝部
５ｄ 残存部
７、７Ｃ キャパシタ素子
８ シールド層
９ 接続層
１０ 素体
１０ａ 第３主面
１１ 第１磁性層
１２ 第２磁性層
２１ インダクタ配線
２１ａ 第１端
２１ｂ 第２端
２１Ｂ 第１インダクタ配線
２１１ 天面
２１２ 底面
２１３ 側面
２２Ｂ 第２インダクタ配線
２２ａ 第１端
２２ｂ 第２端
４１、４２、４３ 第１～第３外部端子
４５ ダミー端子
５０ 被覆膜
５１、５１Ｂ、５２、５３、５３Ｂ、５４、５５、５６ 第１～第６垂直配線
５７、５７Ｂ 端子配線
５８ 接続配線
６０ 絶縁体
６１ 第１絶縁層
６２ 第２絶縁層
７１、７２、７３ 第１～第３電極部
７１ａ 細孔
７３ａ 凹部
７４ 第１誘電部
７５ 第２誘電部
８１ シールド導体層
９１ 接続導体層
３０１ スイッチング素子
３０２ グランド
３０３ 負荷素子
ｔ２１ インダクタ配線の厚み
ｔ７２ 第２電極部の厚み
ｔ７３ 第３電極部の厚み

Claims (19)

  1. 互いに対向する第１主面および第２主面を有し、シリコン元素を含む基板と、
    前記基板の前記第１主面側に設けられたキャパシタ素子と、
    前記基板の前記第１主面上または前記第２主面上で前記キャパシタ素子に対して前記第１主面に直交する方向に設けられ、前記キャパシタ素子に電気的に接続されたインダクタ素子と
    を備え、
    前記キャパシタ素子は、
    前記第１主面と前記第２主面の間において前記第１主面に交差する方向に延在し、前記基板側に位置する第１電極部と、
    前記第１主面と前記第２主面の間において前記第１主面に交差する方向に延在し、前記第１電極部に対して前記第１主面に平行な方向に対向する第２電極部と、
    前記第１電極部と前記第２電極部の間に位置する誘電部と
    を有し、
    前記インダクタ素子は、
    前記基板と反対側に位置する第３主面を有し、磁性材料を含む素体と、
    前記素体内に設けられ、前記第１主面に平行な方向に延在するインダクタ配線と、
    前記素体内に設けられ、前記インダクタ配線の端部に接続され前記第３主面まで延在する垂直配線と
    を有し、
    前記インダクタ配線の厚みは、前記第２電極部の厚みよりも厚い、電子部品。
  2. さらに、前記キャパシタ素子と前記インダクタ素子の間にシールド層を備え、
    前記シールド層は、前記第１主面に平行な方向に延在するシールド導体層を有する、請求項１に記載の電子部品。
  3. 前記インダクタ配線の厚みは、前記シールド導体層の厚みよりも厚い、請求項２に記載の電子部品。
  4. さらに、前記キャパシタ素子と前記インダクタ素子の間に、前記キャパシタ素子と前記インダクタ素子を接続する接続層を備え、
    前記接続層は、前記第１主面に平行な方向に延在する接続導体層を有し、
    前記接続導体層は、１ターンより大きく周回しない、請求項１から３の何れか一つに記載の電子部品。
  5. 前記インダクタ配線の厚みは、前記接続導体層の厚みよりも厚い、請求項４に記載の電子部品。
  6. 前記キャパシタ素子は、前記第１電極部または前記第２電極部に接続し、前記素体を貫通して前記第３主面まで延在し、かつ、前記インダクタ配線に接続されない垂直配線を有する、請求項１から５の何れか一つに記載の電子部品。
  7. 前記インダクタ配線の厚みは、前記第２電極部の厚みの１０倍以上である、請求項１から６の何れか一つに記載の電子部品。
  8. 前記インダクタ配線の組成と前記第１電極部および前記第２電極部のそれぞれの組成とは異なる、請求項１から７の何れか一つに記載の電子部品。
  9. 前記キャパシタ素子の厚みは、１００μｍ以下であり、前記インダクタ素子の厚みは、２００μｍ以下であり、前記電子部品の厚みは、３００μｍ以下である、請求項１から８の何れか一つに記載の電子部品。
  10. 前記キャパシタ素子または前記インダクタ素子の少なくとも一方は、複数存在する、請求項１から９の何れか一つに記載の電子部品。
  11. さらに、前記キャパシタ素子と前記インダクタ素子の間に、前記キャパシタ素子と前記インダクタ素子を接続する接続層を備え、
    前記接続層は、前記インダクタ素子側の第１端面と前記キャパシタ素子側の第２端面とを含み、かつ、前記第１主面に直交する方向に延在する垂直配線を有し、前記第１端面の面積は、前記第２端面の面積よりも大きい、請求項１から１０の何れか一つに記載の電子部品。
  12. 前記基板は、前記第１主面側に、前記第２電極部が挿入される溝部を有し、
    前記インダクタ素子は、前記基板に対して、前記溝部の開口側と逆側に位置する、請求項１から１１の何れか一つに記載の電子部品。
  13. 前記基板は、前記第１主面側に、前記第２電極部が挿入される溝部を有し、
    前記インダクタ素子は、前記基板に対して、前記溝部の開口側に位置する、請求項１から１１の何れか一つに記載の電子部品。
  14. 前記基板は、前記第１主面側に、前記第２電極部が挿入される溝部を有し、
    前記第１主面に直交する方向からみて、前記基板の前記第１主面の前記溝部を除いた形状は、複数の多角形からなり、前記多角形の頂点は、６個以上である、請求項１から１３の何れか一つに記載の電子部品。
  15. 前記第１電極部は、前記第１主面上または前記第２主面上に設けられた多孔質金属層であり、
    前記多孔質金属層は、前記第１主面に交差する方向に延在する細孔を有し、
    前記誘電部は、前記細孔の内面に設けられ、
    前記第２電極部は、前記誘電部に積層される、請求項１から１４の何れか一つに記載の電子部品。
  16. 前記基板の電気抵抗率は、１Ω・ｃｍ以下である、請求項１から１５の何れか一つに記載の電子部品。
  17. 前記インダクタ配線の延在方向に直交する断面において、前記インダクタ配線は、前記第１主面に平行な天面および底面と、前記第１主面に直交する２つの側面とを有し、
    前記天面および底面のうちの少なくとも１つの面と、前記第１主面に直交する２つの側面とは、前記素体に接触している、請求項１から１６の何れか一つに記載の電子部品。
  18. 請求項１から１７の何れか一つに記載の電子部品と、
    前記インダクタ素子に電気的に接続されるスイッチング素子と、
    前記キャパシタ素子に電気的に接続されるグランドと、
    前記インダクタ素子および前記キャパシタ素子に電気的に接続される負荷素子と
    を備える、電子回路。
  19. 互いに対向する第１主面および第２主面を有し、シリコン元素を含む基板を準備する工程と、
    無機材料を用いて前記基板にキャパシタ素子を形成する工程と、
    有機材料を用いて前記第１主面上または前記第２主面上で前記キャパシタ素子と異なる層にインダクタ素子を形成する工程と
    を備え、
    前記キャパシタ素子を形成する工程の後に前記インダクタ素子を形成する工程を行う、電子部品の製造方法。
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