JP2023103681A - 窒化物半導体装置の製造方法 - Google Patents

Abstract

【課題】高濃度で、濃度のばらつきが小さいＰ型領域を実現可能な窒化物半導体装置の製造方法を提供する。【解決手段】窒化物半導体装置の製造方法は、窒化物半導体にアクセプタ元素をイオン注入して、窒化物半導体におけるアクセプタ元素の濃度を１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下にする工程と、窒化物半導体においてアクセプタ元素がイオン注入された領域上に第１保護膜を形成する工程と、第１保護膜が形成された窒化物半導体に第１熱処理を施して、窒化物半導体にＰ型領域を形成する工程と、を備える。第１保護膜は、窒化物半導体の表層部に電子を誘起させるような分極を有する結晶性の膜である。【選択図】図４

Description

本発明は、窒化物半導体装置の製造方法に関する。

縦型のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する窒化物半導体装置が知られている（例えば、特許文献１参照）。また、窒化物半導体装置では、マグネシウム（Ｍｇ）をドーパントとして用いることによりＰ型の伝導度制御が可能である（例えば、特許文献２参照）。

窒化物半導体装置において、良好なオーミック接触を実現するためには、高濃度のＰ型領域を窒化物半導体に選択的に形成する必要がある。Ｐ型領域を選択形成する手法としては、コスト、生産性、信頼性の観点でイオン注入が望ましい。しかし、窒化物半導体に対してＭｇを高濃度にイオン注入し、Ｍｇを活性化させるために高温度で熱処理を施すと、Ｍｇがロッド状に高密度に偏析する。Ｍｇがロッド状に高密度に偏析すると、偏析が生じている領域以外の領域でＭｇ濃度は低下する。このため、高濃度で、濃度のばらつきが小さいＰ型領域をイオン注入で形成することは難しかった（例えば、非特許文献１参照）。

特開２０１９－０９６７４４号公報 特開２０１４－０８６６９８号公報

Ｋｕｍａｒ ｅｔ．ａｌ．，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．１２６（２０１９）２３５７０４．

窒化物半導体装置において、高濃度で、濃度のばらつきが小さいＰ型領域を実現することが望まれている。

本発明は上記課題に着目してなされたものであって、高濃度で、濃度のばらつきが小さいＰ型領域を実現可能な窒化物半導体装置の製造方法を提供することを目的とする。

上記課題を解決するために、本発明の一態様に係る窒化物半導体装置の製造方法は、窒化物半導体にアクセプタ元素をイオン注入して、前記窒化物半導体における前記アクセプタ元素の濃度を１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下にする工程と、前記窒化物半導体において前記アクセプタ元素がイオン注入された領域上に第１保護膜を形成する工程と、前記第１保護膜が形成された前記窒化物半導体に第１熱処理を施して、前記窒化物半導体にＰ型領域を形成する工程と、を備える。前記第１保護膜は、前記窒化物半導体の表層部に電子を誘起させるような分極を有する結晶性の膜である。

本発明によれば、高濃度で、濃度のばらつきが小さいＰ型領域を実現可能な窒化物半導体装置の製造方法を提供することができる。

図１は、本発明の実施形態に係るＧａＮ半導体装置の構成例を示す平面図である。 図２は、本発明の実施形態に係るＧａＮ半導体装置の構成例を示す断面図である。 図３Ａは、本発明の実施形態に係るＧａＮ半導体装置の製造方法を工程順に示す断面図である。 図３Ｂは、本発明の実施形態に係るＧａＮ半導体装置の製造方法を工程順に示す断面図である。 図３Ｃは、本発明の実施形態に係るＧａＮ半導体装置の製造方法を工程順に示す断面図である。 図３Ｄは、本発明の実施形態に係るＧａＮ半導体装置の製造方法を工程順に示す断面図である。 図３Ｅは、本発明の実施形態に係るＧａＮ半導体装置の製造方法を工程順に示す断面図である。 図４は、本発明の実施形態に係るＧａＮ半導体装置の製造方法を工程順に示すフローチャートである。 図５は、第１保護膜の分極と、ＧａＮ基板の表層部に誘起される電子とを模式的に示す断面図である。 図６は、ＧａＮ基板において単結晶のＡｌＮ膜と接する表層部のバンド図であって、アクセプタ元素を活性化するための熱処理前と、熱処理後と、熱処理後であってＡｌＮ膜を除去した後と、におけるフェルミ準位Ｅｆを示す図である。 図７は、ＧａＮにおけるＭｇアクセプタの形成エネルギー等とＧａＮのフェルミ準位との関係を示すグラフである。

以下に本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

また、以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。例えば、Ｘ軸方向及びＹ軸方向は、後述のＧａＮ基板１０の表面１０ａに平行な方向である。Ｘ軸方向及びＹ軸方向を水平方向ともいう。また、Ｚ軸方向は、ＧａＮ基板１０の表面１０ａと垂直に交わる方向である。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。

また、以下の説明では、Ｚ軸の正方向を「上」と称し、Ｚ軸の負方向を「下」と称する場合がある。「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。「上」及び「下」は、領域、層、膜及び基板等における相対的な位置関係を特定する便宜的な表現に過ぎず、本発明の技術的思想を限定するものではない。例えば、紙面を１８０度回転すれば「上」が「下」に、「下」が「上」になることは勿論である。

また以下の説明において、導電型を示すＰやＮに付す＋や－は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じＰとＰ（または、ＮとＮ）とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。

＜実施形態＞
（構成例）
図１は、本発明の実施形態に係る窒化ガリウム半導体装置（本発明の「窒化物半導体装置」の一例；以下、ＧａＮ半導体装置）１００の構成例を示す平面図である。図２は、本発明の実施形態に係るＧａＮ半導体装置１００の構成例を示す断面図である。図２は、図１に示す平面図をＸ軸方向に平行なＸ－Ｘ´線で切断した断面を示しており、縦型ＭＯＳＦＥＴ１の繰り返しの単位構造を示している。なお、図１では、縦型ＭＯＳＦＥＴ１の繰り返し構造を示すため、ゲートパッド１１２及びソースパッド１１４（図２参照）の図示を省略している。

図１及び図２に示すように、ＧａＮ半導体装置１００は、縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１を複数備える。ＧａＮ半導体装置１００では、縦型ＭＯＳＦＥＴ１がＹ軸方向に繰り返し設けられている。１つの縦型ＭＯＳＦＥＴ１が繰り返しの単位構造であり、この単位構造が一方向（例えば、Ｘ軸方向）に並んで配置されている。

図１及び図２に示すように、縦型ＭＯＳＦＥＴ１は、ＧａＮ基板１０（本発明の「窒化物半導体」の一例）に設けられたＮ－型のドリフト領域１２、Ｐ型のウェル領域１４、Ｐ＋型のコンタクト領域１６（本発明の「Ｐ型領域」の一例）及びＮ＋型のソース領域１８と、ＧａＮ基板１０の表面１０ａ上に設けられたゲート絶縁膜２１と、ゲート絶縁膜２１上に設けられたゲート電極２３と、ＧａＮ基板１０の表面１０ａ側に設けられてコンタクト領域１６及びソース領域１８と電気的に接続するソース電極２５と、ＧａＮ基板１０の裏面１０ｂ側に設けられてドリフト領域１２に電気的に接続するドレイン電極２７と、を有する。

ＧａＮ基板１０は、Ｎ＋型のＧａＮ単結晶基板１１と、ＧａＮ単結晶基板１１上にエピタキシャル成長されたＮ－型のＧａＮ層（以下、エピタキシャル層ともいう）とを含む。

ＧａＮ基板１０に含まれるドナー（Ｎ型不純物）は、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、及びＯ（酸素）の一種類以上の元素であってよい。また、ＧａＮ基板１０に含まれるアクセプタ元素（Ｐ型不純物）は、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｂｅ（ベリリウム）及びＺｎ（亜鉛）の一種類以上の元素であってよい。

ＧａＮ単結晶基板１１は、貫通転位密度が１×１０^７ｃｍ^－２未満である低転位自立基板であってもよい。ＧａＮ単結晶基板１１が低転位自立基板であることにより、ＧａＮ基板１０に大面積のパワーデバイスが形成される場合でも、パワーデバイスにおけるリーク電流を少なくすることができる。これにより、パワーデバイスを高い良品率で製造することが可能となる。また、縦型ＭＯＳＦＥＴ１の製造工程に含まれる熱処理において、イオン注入された不純物が転位に沿って深く拡散することを防止することができる。

ＧａＮ基板１０のエピタキシャル層に、ドリフト領域１２、ウェル領域１４、コンタクト領域１６及びソース領域１８がそれぞれ設けられている。ウェル領域１４、コンタクト領域１６及びソース領域１８は、それぞれ、ＧａＮ基板１０の表面１０ａから所定の深さに不純物がイオン注入され、熱処理により不純物が活性化された領域である。

例えば、ウェル領域１４の表面側にコンタクト領域１６が設けられている。ウェル領域１４はＰ型の領域であり、コンタクト領域１６はＰ＋型の領域である。ウェル領域１４よりもコンタクト領域１６の方が、Ｐ型の不純物濃度が高い。ウェル領域１４及びコンタクト領域１６は、アクセプタ元素として、Ｍｇ及びＢｅの少なくとも一方を含む。

例えば、ウェル領域１４及びコンタクト領域１６は、アクセプタ元素として、Ｍｇを含む。ウェル領域１４におけるＭｇの濃度は、１×１０^１６ｃｍ^－３以上３×１０^１８ｃｍ^－３以下である。コンタクト領域１６におけるＭｇの濃度は、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下である。

ドリフト領域１２はＮ－型の領域であり、ソース領域１８はＮ＋型の領域である。ドリフト領域１２よりもソース領域１８の方が、Ｎ型の不純物濃度が高い。ドリフト領域１２及びソース領域１８は、Ｎ型の不純物として、例えばＳｉを含む。例えば、ドリフト領域１２のＮ型の不純物濃度は、ＧａＮ基板１０のエピタキシャル層と同じである。この場合、ドリフト領域１２には、Ｎ型の不純物がイオン注入されていなくてもよい。ドリフト領域１２におけるＳｉの濃度は、１×１０^１５ｃｍ^－３以上１×１０^１７ｃｍ^－３以下である。

ソース領域１８はウェル領域１４の表面側に設けられている。ソース領域１８は、ウェル領域１４の表面側にＳｉがイオン注入され、熱処理によりＳｉが活性化されることにより形成される。ソース領域１８におけるＳｉの濃度は、１×１０^１９ｃｍ^－３以上１×１０^２２ｃｍ^－３以下である。

ソース領域１８の上部は、ＧａＮ基板１０の表面１０ａに露出している。ソース領域１８は、Ｘ軸方向における一方の側部と、Ｘ軸方向において一方の反対側に位置する他方の側部とを有する。ソース領域１８の一方の側部と底部はウェル領域１４に接し、ソース領域１８の他方の側部がコンタクト領域１６に接している。ソース領域１８の一方の側部は、縦型ＭＯＳＦＥＴ１のチャネルが形成される領域（以下、チャネル領域）１４１側に位置する。なお、縦型ＭＯＳＦＥＴ１のチャネルは、ウェル領域１４に形成される。

コンタクト領域１６は、ＧａＮ基板１０の表面１０ａに露出している。コンタクト領域１６は、Ｘ軸方向における両側部がソース領域１８に接し、底部がウェル領域１４に接している。ウェル領域１４、コンタクト領域１６及びソース領域１８は、Ｙ軸方向に延伸するストライプ形状を有する。

ドリフト領域１２は、ドレイン電極２７とチャネル領域１４１との間の電流経路として機能する。コンタクト領域１６は、ウェル領域１４と電極（例えば、ソース電極２５）とのコンタクトを取るための領域である。コンタクト領域１６は、ゲートオフ時の正孔引き抜き経路としても機能する。

ゲート絶縁膜２１は、例えばシリコン酸化膜（ＳｉＯ_２膜）である。ゲート絶縁膜２１は、例えば平坦な表面１０ａ上に設けられる。

ゲート電極２３は、ゲート絶縁膜２１を介してチャネル領域１４１の上方に設けられている。例えば、ゲート電極２３は、平坦なゲート絶縁膜２１上に設けられたプレーナ型である。ゲート電極２３は、ゲートパッド１１２と異なる材料で形成されている。ゲート電極２３は不純物をドープしたポリシリコンで形成され、ゲートパッド１１２はＡｌ又はＡｌ‐Ｓｉの合金で形成されている。

ソース電極２５は、ＧａＮ基板１０の表面１０ａ上に設けられている。ソース電極２５は、ソース領域１８の一部とコンタクト領域１６とに接している。ソース電極２５は、図示しない層間絶縁膜を介してゲート電極２３上にも設けられてもよい。層間絶縁膜は、ゲート電極２３とソース電極２５とが電気的に接続しないように、ゲート電極２３の上部及び側部を覆ってもよい。

ソース電極２５は、ソースパッド１１４と同一の材料で構成されている。例えば、Ａｌ又はＡｌ－Ｓｉの合金からなるソース電極２５が、ソースパッド１１４を兼ねている。ソース電極２５は、ＧａＮ基板１０の表面１０ａとＡｌ（または、Ａｌ－Ｓｉ）との間にバリアメタル層を有してもよい。バリアメタル層の材料としてチタン（Ｔｉ）を使用してもよい。ドレイン電極２７は、ＧａＮ基板１０の裏面１０ｂ側に設けられており、裏面１０ｂに接している。ドレイン電極２７もソース電極２５と同様の材料で構成されている。

図２において、ゲート端子、ソース端子及びドレイン端子を、それぞれＧ、Ｄ及びＳで示す。例えば、ゲート端子Ｇを介してゲート電極２３に閾値電圧以上の電位が与えられると、チャネル領域１４１に反転層が形成される。チャネル領域１４１に反転層が形成されている状態で、ドレイン電極２７に所定の高電位が与えられ、かつ、ソース電極２５に低電位（例えば、接地電位）が与えられると、ドレイン端子Ｄからソース端子Ｓへ電流が流れる。また、ゲート電極２３に閾値電圧よりも低い電位が与えられるとチャネル領域１４１に反転層は形成されず、電流は遮断される。これにより、縦型ＭＯＳＦＥＴ１は、ソース端子Ｓ及びドレイン端子Ｄ間における電流をスイッチングすることができる。

図１及び図２に示すＧａＮ半導体装置１００において、コンタクト領域１６は、Ｍｇ偏析の少ない表層部を有する。表層部とは、表面及びその近傍の部位のことである。表層部の表面１０ａからの深さは、例えば１ｎｍ以上３０ｎｍ以下である。コンタクト領域１６の表層部におけるＭｇ偏析の密度は、コンタクト領域１６において表層部よりも深い部位（以下、深部）におけるＭｇ偏析の密度よりも低くなっている。

これは、後述するように、コンタクト形成領域１６´にイオン注入されたＭｇを熱処理で活性化する際に、予め、コンタクト形成領域１６´の表面を結晶性の第１保護膜６０で覆うことで実現される。第１保護膜６０の分極（自発分極）により、コンタクト形成領域１６´の表層部に電子を誘起させ、表層部におけるフェルミ準位を伝導帯に近づける。これにより、コンタクト領域１６の表層部のＭｇ偏析を抑制している。

（製造方法）
次に、本発明の実施形態に係るＧａＮ半導体装置１００の製造方法について説明する。図３Ａから図３Ｅは、本発明の実施形態に係るＧａＮ半導体装置１００の製造方法を工程順に示す断面図である。図４は、本発明の実施形態に係るＧａＮ半導体装置１００の製造方法を工程順に示すフローチャートである。なお、図３Ａから図３Ｅは、Ｘ軸方向に繰り返し配置される複数の縦型ＭＯＳＦＥＴ１のうちの、１つの縦型ＭＯＳＦＥＴ１について、その製造方法を工程順に示している。また、ＧａＮ半導体装置１００は、成膜装置、露光装置、エッチング装置、イオン注入装置、熱処理装置など、各種の装置によって製造される。以下、これらの装置を、製造装置と総称する。

図３Ａにおいて、ＧａＮ基板１０には、例えば、Ｎ－型のドリフト領域１２と、Ｐ型のウェル領域１４と、Ｎ＋型のソース領域１８とが形成されている。製造装置は、ＧａＮ基板１０の表面１０ａ側であって、Ｎ＋型のソース領域１８に隣接する位置にＰ型のコンタクト領域１６（図２参照）を形成する。図４に示すステップＳＴ１からＳＴ６が、Ｐ型のコンタクト領域１６を形成するための工程である。

まず、製造装置は、ＧａＮ基板１０の表面１０ａ上にマスクＭ１を形成する。マスクＭ１は、ＧａＮ基板１０に対して選択的に除去可能なＳｉＯ_２膜又はフォトレジストである。マスクＭ１は、コンタクト領域１６が形成される領域（以下、コンタクト形成領域）１６´の上方を開口し、他の領域の上方を覆う形状を有する。

次に、製造装置は、ＧａＮ基板１０の表面１０ａ側であって、マスクＭ１から露出しているコンタクト形成領域１６´にアクセプタ元素としてＭｇをイオン注入する（ステップＳＴ１）。このステップＳＴ１のイオン注入工程では、コンタクト形成領域１６´のＭｇ濃度が１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下となるように、Ｍｇのドーズ量及び注入エネルギー（加速電圧）等のイオン注入条件を設定する。

例えば、このイオン注入工程では、ＧａＮ基板１０の表面１０ａから注入ピーク位置までの深さが例えば１ｎｍ以上３０ｎｍ以下となるように、注入エネルギーが設定される。また、このイオン注入工程では、イオン注入されるＭｇについて、注入ピーク位置におけるＭｇ濃度が１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下となるように、Ｍｇのドーズ量が設定される。

または、このイオン注入工程では、注入ピーク位置だけでなく、コンタクト形成領域１６´全体におけるＭｇ濃度が１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下となるように、Ｍｇの注入エネルギーとドーズ量とが設定されてもよい。このイオン注入工程は、注入エネルギーが１条件である一段イオン注入で行ってもよいし、注入エネルギーが複数条件ある多段イオン注入で行ってもよい。

このイオン注入工程では、Ｍｇのイオン注入により、コンタクト形成領域１６´の結晶構造に欠陥（ダメージ）が生じる。図３Ａでは、この欠陥を注入ダメージ層ＤＬとして模式的に示している。イオン注入後、製造装置は、ＧａＮ基板１０上からマスクＭ１を除去する。

次に、製造装置は、ＧａＮ基板１０に熱処理（本発明の「第２熱処理」の一例）を施して、Ｍｇイオン注入によりコンタクト形成領域１６´の表面側に生じたダメージを回復させる。図３Ｂに示すように、この熱処理により、コンタクト形成領域１６´に生じていた注入ダメージ層ＤＬ（図３Ａ参照）を除去する（ステップＳＴ２）。

ステップＳＴ２の熱処理の最高温度は、後述の活性化熱処理（ステップＳＴ６）の最高温度よりも低く、例えば６００℃以上１３００℃未満である。ステップＳＴ２の熱処理の条件について、一例を示すと、１気圧のＮ_２雰囲気下で、最高温度は８００℃、最高温度での処理時間は５分である。なお、ステップＳＴ２の熱処理の雰囲気は、Ｎ_２に限定されない。この熱処理は、Ｎ_２以外の他の不活性ガスを含む雰囲気（例えば、Ａｒ雰囲気）下であってもよい。

なお、本発明の実施形態では、ステップＳＴ２の熱処理工程から、次に説明するステップＳＴ３の洗浄工程まで、ＧａＮ基板１０をＮ_２等の不活性ガス雰囲気下で搬送することが好ましい。これにより、ＧａＮ基板１０の表面１０ａが酸素（Ｏ_２）に晒されることを抑制することができ、ＧａＮ基板１０の表面１０ａに自然酸化膜が形成されることを抑制することができる。

次に、製造装置は、ＧａＮ基板１０の表面１０ａを洗浄する（ステップＳＴ３）。この洗浄処理は、Ｎ_２等の不活性ガス雰囲気下で行うことが好ましい。これにより、ＧａＮ基板１０の洗浄中に、ＧａＮ基板１０の表面１０ａが酸素（Ｏ_２）に晒されることを抑制することができ、ＧａＮ基板１０の表面に自然酸化膜が形成されることを抑制することができる。

なお、本発明の実施形態では、ステップＳＴ３の洗浄工程から、次に説明するステップＳＴ４の第１保護膜６０の形成工程まで、ＧａＮ基板１０をＮ_２等の不活性ガス雰囲気下で搬送することが好ましい。これにより、ＧａＮ基板１０の表面１０ａが酸素（Ｏ_２）に晒されることを抑制することができ、ＧａＮ基板１０の表面１０ａに自然酸化膜が形成されることを抑制することができる。自然酸化膜を極力介さずに、ＧａＮ基板１０の表面１０ａに第１保護膜６０を直接形成することが容易となる。

次に、図３Ｃに示すように、製造装置は、ＧａＮ基板１０の表面１０ａ上に第１保護膜６０を形成する（ステップＳＴ４）。ＧａＮ基板１０の表面１０ａに直に接するように第１保護膜６０を形成する。第１保護膜６０は、ＧａＮ基板１０の表面１０ａ及びその近傍（すなわち、表層部）に電子を誘起させるような分極（自発分極）を有する結晶性の膜である。図３Ｃ及び図３Ｄでは、第１保護膜６０の自発分極によってＧａＮ基板１０の表層部に誘起された電子を、誘起電子層ＥＬとして模式的に示している。

第１保護膜６０は、ＧａＮよりも大きな分極を有し、後述の活性化熱処理（ステップＳＴ６）の最高温度においても、ＧａＮよりも大きな分極を有する。このような特性を有する第１保護膜６０として、単結晶のＡｌＮ膜が挙げられる。また、第１保護膜６０は、ｃ軸方向に配向し、面内で多結晶であるＡｌＮ膜であってもよい。

なお、本発明の実施形態において、第１保護膜６０は、ＡｌＮ膜に限定されるものではない。第１保護膜６０は、ＡｌＮ膜、ＡｌＧａＮ膜、又は、ＡｌＩｎＮ膜を含んでもよい。すなわち、第１保護膜６０は、ＡｌＮ膜とＧａＮ膜との混晶からなるＡｌＧａＮ膜、又は、ＡｌＮ膜とＩｎＮ膜との混晶からなるＡｌＩｎＮ膜であってもよい。或いは、第１保護膜６０は、ＧａＮ基板１０側からＡｌＧａＮ膜とＡｌＮ膜とがこの順で積層された積層膜、又は、ＧａＮ基板１０側からＡｌＩｎＮ膜とＡｌＮ膜とがこの順で積層された積層膜であってもよい。第１保護膜６０がＡｌＧａＮ膜又はＡｌＩｎＮ膜を含むことで、ＧａＮ基板１０と第１保護膜６０とを格子整合させることが容易となる場合がある。

第１保護膜６０の膜厚は、良好な結晶性と分極特性を有する観点から、厚さが薄いことが好ましい。第１保護膜６０を薄く形成する方法として、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法が挙げられる。ＡＬＤ法により、第１保護膜６０として、単結晶のＡｌＮ膜を２ｎｍ以上５０ｎｍ以下の薄膜に形成することが可能である。

ＡｌＮ膜の形成は４５０℃以上の高温で行うことで、結晶性に優れた（すなわち、配向性を保った）ＡｌＮ膜をＧａＮ上に成長させることが可能である。

また、ＡｌＮ膜の形成は、低温で行う場合でも、ｌａｙｅｒ－ｂｙ－ｌａｙｅｒで（すなわち、原子層を１層ずつ成長させながら）プラズマ処理を行うことで、ＧａＮ基板１０との界面に高濃度な二次元電子ガス（２ＤＥＧ）を生じさせるＡｌＮ膜を成長させることが可能である。例えば、ＧａＮ基板１０との界面にシートキャリアが１×１０^１３ｃｍ^－２以上の２ＤＥＧを生じさせるＡｌＮ膜を成長させることが可能である。

ＡｌＮ膜は、その結晶性（配向性）の指標として、ＧａＮのｃ面に相当する結晶面のＸ線回折ピークの半値幅が、３２０ａｒｃｓｅｃ以下であることが好ましい。

次に、図３Ｄに示すように、製造装置は、第１保護膜６０上に、第１保護膜６０上に第２保護膜６５を形成する（ステップＳＴ５）。第２保護膜６５は、第１保護膜６０の膜厚以上の厚さに形成する。例えば、第２保護膜６５はアモルファスのＡＬＮ膜である。このＡｌＮの膜厚は１００ｎｍ以上５００ｎｍ以下であり、その形成方法はスパッタ法又はＡＬＤ法である。

なお、第２保護膜６５は、ＡｌＮ膜に限定されない。第２保護膜６５は、Ｂ、Ａｌ、Ｓｉ、Ｇａ、Ｔｉ、Ｙ、Ｚｒ、Ｈｆ、Ｔａ、Ｗを少なくとも１つ含む窒化膜、酸化膜、酸窒化膜、又は、Ｗ若しくはＴａを含む高融点金属膜であってもよい。

次に、製造装置は、第１保護膜６０及び第２保護膜６５が形成されたＧａＮ基板１０に熱処理（本発明の「第１熱処理」の一例）を施して、コンタクト形成領域１６´にイオン注入されたＭｇを活性化させる（ステップＳＴ６）。この熱処理の最高温度は、例えば１３００℃以上２０００℃以下である。これにより、図３Ｅに示すように、ＧａＮ基板１０の表面１０ａ側にＰ＋型のコンタクト領域１６が形成される。

上述したように、第１保護膜６０は、例えば単結晶のＡｌＮである。第１保護膜６０は、結晶性の膜であるため、厚膜に形成することは難しい。第１保護膜６０は薄膜であるため、その機械的強度は高くない。しかし、本発明の実施形態では、第１保護膜６０上に第２保護膜６５を形成することにより、第１保護膜６０を補強している。この補強した状態でステップＳＴ６の活性化熱処理を行うことによって、（第２保護膜６５が無い場合と比べて）第１保護膜６０に割れ等が生じる可能性を低減している。

また、本発明の実施形態では、第１保護膜６０上に第２保護膜６５を形成し、保護膜全体の厚みを増すことによって、ステップＳＴ６の活性化熱処理の際に、ＧａＮ基板１０の表面１０ａから窒素元素（Ｎ）が抜けることを抑制している。

次に、製造装置は、第２保護膜６５及び第１保護膜６０をＧａＮ基板１０の表面１０ａ上から順次除去する（ステップＳＴ７）。これにより、ＧａＮ基板１０の表層部に誘起された電子（誘起電子層ＥＬ）は解消される。

次に、製造装置は、ＧａＮ基板１０上にゲート絶縁膜２１（図２参照）を形成する。次に、製造装置は、ゲート電極２３（図２参照）とソース電極２５（図２参照）とを形成する。次に、製造装置は、ゲート電極２３とソース電極２５とが覆わるようにＧａＮ基板１０の表面１０ａ上に層間絶縁膜（図示せず）を形成する。次に、製造装置は、ゲート電極２３に電気的に接続するゲートパッド１１２（図２参照）と、ソース電極２５に電気的に接続するソースパッド１１４（図２参照）とを形成する。その後、製造装置は、ＧａＮ基板１０の裏面１０ｂにドレイン電極２７（図２参照）を形成する。このような工程を経て、縦型ＭＯＳＦＥＴ１を備えるＧａＮ半導体装置１００が完成する。

（電子の誘起）
図５は、第１保護膜６０の分極と、ＧａＮ基板１０の表層部に誘起される電子とを模式的に示す断面図である。第１保護膜６０は、例えば単結晶のＡｌＮ膜であり、ＧａＮよりも大きな分極を有する。これにより、図５に示すように、第１保護膜６０がＧａＮ基板１０の表面１０ａと接すると、ＧａＮ基板１０の表層部に電子ｅが誘起される。単結晶のＡｌＮ膜は、図４のステップＳＴ６の活性化熱処理の最高温度においても、ＧａＮよりも大きな分極を有し、ＧａＮ基板１０の表層部に電子ｅを誘起させる。

（ＧａＮ基板の表層部のフェルミ準位）
図６は、ＧａＮ基板において単結晶のＡｌＮ膜と接する表層部のバンド図であって、アクセプタ元素を活性化するための熱処理前と、熱処理後と、熱処理後であってＡｌＮ膜を除去した後と、におけるフェルミ準位Ｅｆを示す図である。なお、図６に示すＧａＮにはアクセプタ元素としてＭｇがイオン注入されている。

図６の熱処理前Ｅｆ（ＡｌＮ膜有り）は、Ｍｇを活性化する熱処理前であって、ＧａＮ基板の表面が単結晶のＡｌＮ膜と接触しているときのＧａＮ基板の表層部のフェルミ準位Ｅｆを示している。この状態では、単結晶のＡｌＮ膜の分極により、ＧａＮ基板の表層部には電子が誘起されているので、ＧａＮ基板のフェルミ準位Ｅｆは伝導帯Ｅｃに近い側に位置する。

図６の熱処理後Ｅｆ（ＡｌＮ膜有り）は、Ｍｇを活性化する熱処理後であって、ＧａＮ基板の表面が単結晶のＡｌＮ膜と接触しているときのＧａＮ基板の表層部のフェルミ準位Ｅｆを示している。この状態では、Ｍｇの活性化によりＧａＮ基板はＰ型となるため、ＧａＮ基板のフェルミ準位Ｅｆは価電子帯Ｅｖに近づく。

図６の熱処理後Ｅｆ（ＡｌＮ膜除去後）は、Ｍｇを活性化する熱処理後であって、ＧａＮ基板の表面から単結晶のＡｌＮ膜を除去した後のＧａＮ基板の表層部のフェルミ準位Ｅｆを示している。この状態では、ＡｌＮ膜の分極による電子の誘起は解消されるため、ＧａＮ基板のフェルミ準位Ｅｆは価電子帯Ｅｖにさらに近づく。

（フェルミ準位の制御によるＭｇ偏析の抑制）
図７は、ＧａＮにおけるＭｇアクセプタの形成エネルギー等とＧａＮのフェルミ準位との関係を示すグラフである。このグラフは、第一原理計算で算出されたデータである。図７の横軸はフェルミ準位Ｅｆ（ｅＶ）を示し、図７の縦軸はエネルギー（ｅＶ）を示す。図７の実線（ａ）は、Ｍｇアクセプタの形成エネルギー（すなわち、ＧａＮのＧａサイトにＭｇを入れるために要するエネルギー）と、ＧａＮのフェルミ準位Ｅｆとの関係を示している。図７の破線（ｂ）は、ＧａＮの格子間にＧａが入るのに要するエネルギーと、ＧａＮのフェルミ準位Ｅｆとの関係を示す。

図７において、フェルミ準位Ｅｆが０（ｅＶ）に近づくほど（すなわち、フェルミ準位Ｅｆが価電子帯に近づき、ＧａＮの導電型がＰ型に近づくほど）、Ｍｇアクセプタの形成エネルギーは大きくなる。また、フェルミ準位Ｅｆが０（ｅＶ）に近づくほど、ＧａＮの格子間にＧａが入るのに要するエネルギーは小さくなる。

図７のグラフから、ＧａＮのフェルミ準位Ｅｆが価電子帯に近づき、ＧａＮの導電型がＰ型に近づくほど、Ｍｇは活性化され難くなり、アクセプタとして機能し難くなることがわかる。換言すると、ＧａＮのフェルミ準位Ｅｆが伝導帯に近づき、ＧａＮの導電型がＮ型に近づくほど、Ｍｇは活性化され易くなり、アクセプタとして機能し易くなることがわかる。

本発明の実施形態では、Ｍｇを活性化するための熱処理を行う際に、コンタクト形成領域１６´の表面は、ＧａＮ基板１０の表面１０ａ及びその近傍（すなわち、表層部）に電子を誘起させるような分極を有する結晶性の第１保護膜６０と接触している。第１保護膜６０の分極により、コンタクト形成領域１６´の表層部には電子が誘起され、フェルミ準位Ｅｆは伝導帯Ｅｃに近い側に位置する。この状態で、Ｍｇを活性化するための熱処理を行うため、コンタクト領域１６の表層部では、Ｍｇは活性化され易くなり、アクセプタとして機能し易くなる。

（実施形態の効果）
以上説明したように、本発明の実施形態に係るＧａＮ半導体装置１００の製造方法は、ＧａＮ基板１０にＭｇをイオン注入して、ＧａＮ基板１０におけるＭｇ濃度を１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下にする工程と、ＧａＮ基板１０においてＭｇがイオン注入されたコンタクト形成領域１６´上に第１保護膜６０を形成する工程と、第１保護膜６０が形成されたＧａＮ基板１０にＭｇ活性化の熱処理を施して、ＧａＮ基板１０にＰ＋型のコンタクト領域１６を形成する工程と、を備える。第１保護膜６０は、ＧａＮ基板１０の表層部に電子を誘起させるような分極を有する結晶性の膜（例えば、単結晶のＡｌＮ膜）である。

これによれば、第１保護膜６０の分極により、コンタクト形成領域１６´の表層部に電子が誘起され、フェルミ準位Ｅｆは伝導帯に近づく。また、コンタクト形成領域１６´の表面１０ａからの深さが十分に浅い場合は、コンタクト形成領域１６´の表層部だけでなく、コンタクト形成領域１６´の深さ方向の全域に電子が誘起され、この深さ方向の全域においてフェルミ準位Ｅｆは伝導帯に近づく。

これにより、コンタクト形成領域１６´において、Ｍｇは活性化され易くなり、アクセプタとして機能し易くなるので、Ｍｇの偏析が抑制される。偏析によるＭｇ濃度のばらつきを抑制することができる。これにより、高濃度で、濃度のばらつきが小さいコンタクト領域１６を実現することができる。

すなわち、本発明の実施形態では、第１保護膜６０として、ＡｌＮなどの分極をもつ結晶をＧａＮ（Ｇａ面）の表面に成長させる。ＡｌＮとＧａＮとの分極差から、ＡｌＮとＧａＮとの界面に電子キャリアが誘起される。これは、ＧａＮの表層部のフェルミ準位が伝導帯側に保たれることに相当し、ＧａＮの表層部ではＧａサイトを置換したＭｇが安定化される。これにより、第１保護膜６０の伝導性制御を行うことなく、Ｍｇの偏析を抑制し、高濃度ＭｇによるＰ＋型のコンタクト領域１６の形成が可能になる。

本発明の比較例として、ＧａＮのエピタキシャル成長後に、ＭＯＣＶＤ法などでＧａＮ上にＡｌＮを連続的に成長させ、ＡｌＮ層をスルー膜としてＧａＮにＭｇを高濃度にイオン注入する方法が考えられる。この比較例の方法では、ＡｌＮ成長後にＭｇのイオン注入を行うため、ＡｌＮの結晶がダメージを受ける。結晶にダメージを受けたＡｌＮは、Ｍｇを活性化させる熱処理時に、ＧａＮの表層部に電子を誘起させることができないため、Ｍｇの偏析を抑制することは困難である。

（その他の実施形態）
上記のように、本発明は実施形態及びその変形例によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、変形例が明らかとなろう。

例えば、上記の実施形態では、ＧａＮ半導体装置１００がプレーナ構造の縦型ＭＯＳＦＥＴ１を備える場合を説明した。しかしながら、縦型ＭＯＳＦＥＴはプレーナ構造に限定されない。縦型ＭＯＳＦＥＴはトレンチゲート構造であってもよい。また、ＧａＮ半導体装置１００が備えるＭＯＳＦＥＴはＧａＮ基板の垂直方向に電流が流れる縦型ではなく、ＧａＮ基板の水平方向に電流が流れる横型のＭＯＳＦＥＴであってもよい。

また、本発明のＧａＮ半導体装置１００において、高濃度で、濃度のばらつきが小さいＰ型領域（例えば、コンタクト領域１６）を有する素子は、ＭＯＳＦＥＴに限定されず、ＭＯＳＦＥＴ以外の他の素子（例えば、バイポーラトランジスタ、ＰＮダイオード、キャパシタ、抵抗体など）であってもよい。ＧａＮ半導体装置１００は、電源回路、インバータなどであってもよい。

このように、本技術はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。

１ 縦型ＭＯＳＦＥＴ
１０ ＧａＮ基板
１０ａ 表面
１０ｂ 裏面
１１ ＧａＮ単結晶基板
１２ ドリフト領域
１４ ウェル領域
１６ コンタクト領域
１６´ コンタクト形成領域
１８ ソース領域
２１ ゲート絶縁膜
２３ ゲート電極
２５ ソース電極
２７ ドレイン電極
６０ 第１保護膜
６５ 第２保護膜
１００ ＧａＮ半導体装置
１１２ ゲートパッド
１１４ ソースパッド
１４１ チャネル領域
Ｄ ドレイン端子
ＤＬ 注入ダメージ層
Ｅｃ 伝導帯
Ｅｆ フェルミ準位
ＥＬ 誘起電子層
ｅＶ フェルミ準位
Ｅｖ 価電子帯
Ｇ ゲート端子
Ｍ１ マスク
Ｓ ソース端子

Claims (13)

1. 窒化物半導体にアクセプタ元素をイオン注入して、前記窒化物半導体における前記アクセプタ元素の濃度を１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下にする工程と、
   前記窒化物半導体において前記アクセプタ元素がイオン注入された領域上に第１保護膜を形成する工程と、
   前記第１保護膜が形成された前記窒化物半導体に第１熱処理を施して、前記窒化物半導体にＰ型領域を形成する工程と、を備え、
   前記第１保護膜は、前記窒化物半導体の表層部に電子を誘起させるような分極を有する結晶性の膜である、窒化物半導体装置の製造方法。
2. 前記第１保護膜の膜厚は２ｎｍ以上５０ｎｍ以下である、請求項１に記載の窒化物半導体装置の製造方法。
3. 前記第１保護膜は、ＧａＮのｃ面に相当する結晶面のＸ線回折ピークの半値幅が３２０ａｒｃｓｅｃ以下である、請求項１又は２に記載の窒化物半導体装置の製造方法。
4. 前記第１熱処理の最高温度は１３００℃以上２０００℃以下である、請求項１から３のいずれか１項に記載の窒化物半導体装置の製造方法。
5. 前記第１保護膜は、前記第１熱処理の最高温度において、前記窒化物半導体よりも大きな分極を有する請求項１から４のいずれか１項に記載の窒化物半導体装置の製造方法。
6. 前記第１保護膜は、ＡｌＮ膜、ＡｌＧａＮ膜、又は、ＡｌＩｎＮ膜を含む、請求項１から５のいずれか１項に記載の窒化物半導体装置の製造方法。
7. 前記第１保護膜をＡＬＤ法で形成する、請求項１から６のいずれか１項に記載の窒化物半導体装置の製造方法。
8. 前記第１保護膜上に第２保護膜を形成する工程をさらに含み、
   前記第２保護膜は、Ｂ、Ａｌ、Ｓｉ、Ｇａ、Ｔｉ、Ｙ、Ｚｒ、Ｈｆ、Ｔａ、Ｗを少なくとも１つ含む窒化膜、酸化膜、酸窒化膜、又は、Ｗ若しくはＴａを含む高融点金属膜であり、
   前記第１熱処理は、前記第１保護膜及び前記第２保護膜が形成された前記窒化物半導体に対して行う、請求項１から７のいずれか１項に記載の窒化物半導体装置の製造方法。
9. 前記第１保護膜を形成する前に、前記アクセプタ元素がイオン注入された前記窒化物半導体に、前記第１熱処理よりも最高温度が低い第２熱処理を施す工程、をさらに含む請求項１から８のいずれか１項に記載の窒化物半導体装置の製造方法。
10. 前記第２熱処理は、不活性ガス雰囲気化で行う、請求項９に記載の窒化物半導体装置の製造方法。
11. 前記第１保護膜を形成する前に、前記窒化物半導体を不活性ガス雰囲気下で洗浄する工程、をさらに含む請求項１から１０のいずれか１項に記載の窒化物半導体装置の製造方法。
12. 前記窒化物半導体を洗浄する工程から前記第１保護膜を形成する工程まで、前記窒化物半導体を不活性ガス雰囲気下で搬送する、請求項１１に記載の窒化物半導体装置の製造方法。
13. 前記アクセプタ元素は、Ｍｇ及びＢｅの少なくとも一方を含む、請求項１から１２のいずれか１項に記載の窒化物半導体装置の製造方法。

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