JP2023090298A - Method for manufacturing device package - Google Patents

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Abstract

To reduce warpage of an inside-protruded shape in a sealing substrate.SOLUTION: A method for manufacturing a device package includes an arrangement step of mutually separating a plurality of device chips on the surface side of a support substrate, and arranging one or a plurality of dummy chips in a region where the device chips are not arranged on the surface side, a sealing substrate formation step of sealing each of the device chips and each of the dummy chips arranged on the surface side of the support substrate with a resin, and forming the sealing substrate on the surface side, and a division step of dividing the sealing substrate into individual device packages, wherein each of the dummy chips has a first surface and a second surface which is positioned opposite to the first surface in a thickness direction and has an area larger than the area of the first surface, and in the arrangement step, each of the dummy chips is arranged on the surface side so that the first surface faces the surface of the support substrate.SELECTED DRAWING: Figure 1

Description

本発明は、樹脂で封止されたデバイスチップを有するデバイスパッケージを製造するデバイスパッケージの製造方法に関する。 The present invention relates to a device package manufacturing method for manufacturing a device package having a device chip sealed with resin.

デバイスチップは、通常、樹脂で封止されたデバイスパッケージの状態で電子機器に実装される。近年、電子機器の小型化に伴い、デバイスパッケージにも小型化が要求されている。この小型化の要求に応じて、例えば、ＷＬＰ（Wafer Level Package）、ＷＬＣＳＰ（Wafer Level Chip Size(Scale) Package）等のデバイスパッケージが製造されている。 A device chip is usually mounted in an electronic device in a state of a device package sealed with resin. In recent years, along with the miniaturization of electronic equipment, miniaturization of device packages is also required. Device packages such as WLPs (Wafer Level Packages) and WLCSPs (Wafer Level Chip Size (Scale) Packages) are being manufactured in response to this demand for miniaturization.

また近年では、ウェーハレベルの再配線技術を用いてデバイスチップの領域外にパッケージ端子を形成するＦＯＷＬＰ（Fan Out Wafer Level Package）と呼ばれるデバイスパッケージも製造されている（例えば、特許文献１参照）。 In recent years, a device package called FOWLP (Fan Out Wafer Level Package) in which package terminals are formed outside the device chip area using wafer level rewiring technology has also been manufactured (see, for example, Patent Document 1).

ＦＯＷＬＰの製造方法の一例として、まず、支持基板の一面に複数のデバイスチップを所定の間隔で配置する。次に、当該一面側に液状の熱硬化性樹脂を供給した後、加熱により樹脂を硬化させて、各デバイスチップを樹脂層で封止する。 As an example of a FOWLP manufacturing method, first, a plurality of device chips are arranged at predetermined intervals on one surface of a support substrate. Next, after a liquid thermosetting resin is supplied to the one surface side, the resin is cured by heating to seal each device chip with a resin layer.

次に、樹脂層と支持基板とを分離して、デバイスチップ及び樹脂層を有する封止基板を得る。そして、封止基板の外表面のうち支持基板と接していた一面に再配線層を形成し、その後、封止基板及び再配線層をデバイスチップ単位で個片化する。これにより、ＦＯＷＬＰを製造できる。 Next, the resin layer and the support substrate are separated to obtain a sealing substrate having the device chip and the resin layer. Then, a rewiring layer is formed on one surface of the outer surface of the sealing substrate that was in contact with the support substrate, and then the sealing substrate and the rewiring layer are separated into individual device chips. Thereby, FOWLP can be manufactured.

しかし、各デバイスチップを樹脂層で封止すると、封止基板を上面視した場合に封止基板の中央部が外周部に比べて突出する中凸形状（Cry Shape）の反り（Warpage）が生じやすい。反りが生じている封止基板は、搬送、吸引保持、加工等を行う際に扱いが難しくなるので、デバイスパッケージの製造が比較的難しくなる。 However, when each device chip is sealed with a resin layer, when the sealing substrate is viewed from above, warpage of a Cry Shape occurs, in which the central portion of the sealing substrate protrudes compared to the outer peripheral portion. Cheap. A warped sealing substrate is difficult to handle when it is transported, held by suction, processed, etc., and thus manufacturing a device package becomes relatively difficult.

特開２０１３－５８５２０号公報JP 2013-58520 A

本発明は係る問題点に鑑みてなされたものであり、封止基板における中凸形状の反りを低減することを目的とする。 SUMMARY OF THE INVENTION The present invention has been made in view of such problems, and it is an object of the present invention to reduce warpage of a convex shape in a sealing substrate.

本発明の一態様によれば、デバイスパッケージの製造方法であって、支持基板の表面側に複数のデバイスチップを互いに離して配置し、該表面側のうちデバイスチップが配置されていない領域に１又は複数のダミーチップを配置する配置ステップと、該支持基板の該表面側に配置された各デバイスチップ及び各ダミーチップを樹脂で封止して、該表面側に封止基板を形成する封止基板形成ステップと、該封止基板を個々のデバイスパッケージに分割する分割ステップと、を備え、各ダミーチップは、第１面と、厚さ方向において該第１面とは反対側に位置し、且つ、該第１面の面積よりも大きい面積を有する第２面と、を有し、該配置ステップにおいて、各ダミーチップは、該第１面が該支持基板の該表面と対面する様に、該表面側に配置されるデバイスパッケージの製造方法が提供される。 According to one aspect of the present invention, there is provided a method for manufacturing a device package, in which a plurality of device chips are arranged on the front surface side of a supporting substrate, and one device chip is arranged in a region of the front surface side where the device chips are not arranged. Alternatively, an arrangement step of arranging a plurality of dummy chips, and sealing each device chip and each dummy chip arranged on the surface side of the support substrate with resin to form a sealing substrate on the surface side. a substrate forming step; and a dividing step of dividing the sealing substrate into individual device packages, wherein each dummy chip is located on the first surface and on the opposite side of the first surface in the thickness direction, and a second surface having an area larger than that of the first surface. A method for manufacturing the device package disposed on the front side is provided.

好ましくは、各ダミーチップは、該第２面から該第１面に進む該厚さ方向において細くなっており、該配置ステップにおいて、各ダミーチップは、該第１面が該支持基板の該表面と対面する様に、該表面に配置される。 Preferably, each dummy chip is tapered in the thickness direction proceeding from the second surface to the first surface, and in the disposing step, each dummy chip has the first surface extending from the surface of the support substrate. is placed on the surface so as to face the

また、好ましくは、少なくとも１つのダミーチップは、側部にテーパー形状又は段差形状を有し、該配置ステップにおいて、各ダミーチップは、該第１面が該支持基板の該表面と対面する様に、該表面側に配置される。 In addition, preferably, at least one dummy chip has a tapered shape or a stepped shape on a side portion, and in the arranging step, each dummy chip is arranged such that the first surface faces the surface of the support substrate. , is arranged on the surface side.

また、好ましくは、少なくとも１つのダミーチップは、平板状の第１のチップと、平面視した場合に該第１のチップよりも大きい面積を有し、該第１のチップと積層された平板状の第２のチップと、を有し、該配置ステップにおいて、該少なくとも１つのダミーチップは、該第１のチップが該支持基板の該表面と対面する様に、該表面側に配置される。 Preferably, the at least one dummy chip has a flat plate-like first chip and a flat plate-like shape that has an area larger than that of the first chip when viewed from above, and is laminated with the first chip. and in the placing step, the at least one dummy chip is placed on the surface side of the support substrate so that the first chip faces the surface.

また、好ましくは、該表面は円形状を有し、該配置ステップにおいて、該複数のデバイスチップは、該表面側の中央部を含む所定の領域に配置され、該１又は複数のダミーチップは、該表面を上面視した場合に該表面側の外周部に配置される。 Further, preferably, the surface has a circular shape, and in the placing step, the plurality of device chips are placed in a predetermined region including a central portion of the surface side, and the one or more dummy chips are: When the surface is viewed from above, it is arranged on the outer peripheral portion of the surface side.

本発明の一態様に係るデバイスパッケージの製造方法の配置ステップでは、第１面と、厚さ方向において第１面とは反対側に位置する第２面と、を有するダミーチップを、第１面が支持基板の表面と対面する様に、支持基板の表面側に配置する。このダミーチップにおける第２面の面積は、第１面の面積よりも大きい。 In the arrangement step of the device package manufacturing method according to one aspect of the present invention, a dummy chip having a first surface and a second surface located opposite to the first surface in a thickness direction is placed on the first surface. is arranged on the surface side of the support substrate so that the surface of the support substrate faces the surface of the support substrate. The area of the second surface of this dummy chip is larger than the area of the first surface.

それゆえ、第２面と同じ高さ位置にある樹脂の表面に平行な所定方向での膨張量は、第１面と同じ高さ位置にある樹脂の当該所定方向での膨張量に比べて小さくなる。これにより、封止基板における中凸形状の反りを低減できる。 Therefore, the expansion amount in the predetermined direction parallel to the surface of the resin at the same height position as the second surface is smaller than the expansion amount in the predetermined direction of the resin at the same height position as the first surface. Become. As a result, warping of the central convex shape in the sealing substrate can be reduced.

デバイスパッケージの製造方法のフロー図である。It is a flow diagram of a manufacturing method of a device package. デバイスチップ配置ステップを示す斜視図である。It is a perspective view which shows a device chip arrangement|positioning step. 図３（Ａ）はダミーチップ配置ステップを示す斜視図であり、図３（Ｂ）はダミーチップの断面図である。FIG. 3A is a perspective view showing a dummy chip placement step, and FIG. 3B is a sectional view of the dummy chip. 配置ステップ後の支持基板の上面図である。Fig. 10 is a top view of the support substrate after the placement step; 配置ステップ後の支持基板等の断面図である。It is sectional drawing of a support substrate etc. after an arrangement|positioning step. 樹脂供給ステップを示す図である。It is a figure which shows a resin supply step. 硬化ステップ後の支持基板及び封止基板の積層体の断面図である。FIG. 4B is a cross-sectional view of the stack of support and encapsulation substrates after a curing step; 図８（Ａ）は比較例における封止基板等の拡大断面図であり、図８（Ｂ）は第１の実施形態における封止基板等の拡大断面図である。FIG. 8A is an enlarged cross-sectional view of the sealing substrate and the like in the comparative example, and FIG. 8B is an enlarged cross-sectional view of the sealing substrate and the like in the first embodiment. 分割ステップを示す図である。FIG. 10 illustrates a splitting step; 分割ステップ後のデバイスパッケージを示す図である。Fig. 3 shows the device package after the dividing step; 第２の実施形態におけるデバイスパッケージの製造方法のフロー図である。FIG. 10 is a flow diagram of a method for manufacturing a device package according to the second embodiment; 分離ステップを示す図である。FIG. 13 shows a separation step; 再配線層形成ステップを示す図である。It is a figure which shows a rewiring layer formation step. 第２の実施形態における分割ステップを示す図である。It is a figure which shows the division|segmentation step in 2nd Embodiment. 第３の実施形態における配置ステップ後の支持基板等の断面図である。FIG. 11 is a cross-sectional view of a support substrate and the like after an arrangement step in the third embodiment; 図１６（Ａ）は第１変形例におけるダミーチップを示す図であり、図１６（Ｂ）は第２変形例におけるダミーチップを示す図であり、図１６（Ｃ）は第３変形例におけるダミーチップを示す図である。16A is a diagram showing a dummy chip in the first modification, FIG. 16B is a diagram showing a dummy chip in the second modification, and FIG. 16C is a diagram showing a dummy chip in the third modification FIG. 4 shows a chip;

添付図面を参照して、本発明の一態様に係る実施形態について説明する。図１は、第１の実施形態におけるデバイスパッケージ２（図１０参照）の製造方法のフロー図である。デバイスパッケージ２を製造する際には、まず、図２に示す様に、円板形状の支持基板４に複数のデバイスチップ６を配置する。 An embodiment according to one aspect of the present invention will be described with reference to the accompanying drawings. FIG. 1 is a flowchart of a manufacturing method for the device package 2 (see FIG. 10) in the first embodiment. When manufacturing the device package 2, first, as shown in FIG.

支持基板４は、それぞれ円形状の表面４ａ及び裏面４ｂを有する。表面４ａ側及び裏面４ｂ側の外周縁には面取り加工が施されている（図５等参照）。また、支持基板４の一部には切り欠き４ｃが形成されている。 The support substrate 4 has a circular front surface 4a and a back surface 4b. Chamfering is applied to the outer peripheral edges of the front surface 4a side and the rear surface 4b side (see FIG. 5, etc.). A notch 4 c is formed in a part of the support substrate 4 .

本実施形態の支持基板４は、単結晶シリコンで形成された直径６インチ（約１５０ｍｍ）のウェーハを使用である。但し、支持基板４の材料は、シリコンに限定されず、炭化ケイ素、ガリウムヒ素等の他の半導体材料で形成されてもよい。 The support substrate 4 of this embodiment uses a wafer of 6 inches (about 150 mm) in diameter made of single crystal silicon. However, the material of the support substrate 4 is not limited to silicon, and may be formed of other semiconductor materials such as silicon carbide and gallium arsenide.

支持基板４には、デバイスチップ６が配置される矩形領域に、デバイスチップ６と電気的な接続を取るための端子、回路等（いずれも不図示）が形成されており、更に、表面４ａから裏面４ｂに貫通する電極(例えば、ＴＳＶ（Through-Silicon Via）)が形成されている。 Terminals, circuits, etc. (none of which are shown) for electrical connection with the device chip 6 are formed on the support substrate 4 in a rectangular area where the device chip 6 is arranged. A penetrating electrode (for example, TSV (Through-Silicon Via)) is formed on the rear surface 4b.

加えて、デバイスチップ６が配置される矩形領域の端子には、銀ペースト等の導電性接着剤（不図示）が予め設けられており、矩形領域に配置されたデバイスチップ６は、この導電性接着剤で表面４ａ側に固定される。 In addition, a conductive adhesive (not shown) such as silver paste is provided in advance on the terminals of the rectangular area where the device chip 6 is arranged, and the device chip 6 arranged in the rectangular area It is fixed to the surface 4a side with an adhesive.

デバイスチップ６は、直方体形状を有する。例えば、デバイスチップ６は、略正方形の平板状であり、縦１０ｍｍ、横１０ｍｍ、厚さ０．６ｍｍである。デバイスチップ６には、ＩＣ（Integrated Circuit）、ＤＲＡＭ（Dynamic Random Access Memory）等のデバイスが形成されている。 Device chip 6 has a rectangular parallelepiped shape. For example, the device chip 6 has a substantially square flat plate shape, 10 mm long, 10 mm wide, and 0.6 mm thick. Devices such as an IC (Integrated Circuit) and a DRAM (Dynamic Random Access Memory) are formed in the device chip 6 .

図２は、デバイスチップ配置ステップＳ１２を示す斜視図である。デバイスチップ配置ステップＳ１２では、支持基板４の第１方向８ａと第２方向８ｂとに沿って、隣接するデバイスチップ６同士が互いに所定距離６ａだけ離れる様に複数のデバイスチップ６を配置する。 FIG. 2 is a perspective view showing the device chip placement step S12. In the device chip arrangement step S12, the plurality of device chips 6 are arranged along the first direction 8a and the second direction 8b of the support substrate 4 so that adjacent device chips 6 are separated from each other by a predetermined distance 6a.

本実施形態では、第１方向８ａに沿って５個、更に、表面４ａと平行であり且つ第１方向８ａに直交する第２方向８ｂに沿って５個のデバイスチップ６を、表面４ａ側の矩形状の中央部４ａ１に格子状に配置する。即ち、表面４ａ側の中央部４ａ１には、２５（＝５×５）個のデバイスチップ６が配置される。 In this embodiment, five device chips 6 along the first direction 8a and five device chips 6 along the second direction 8b parallel to the surface 4a and orthogonal to the first direction 8a are arranged on the surface 4a side. They are arranged in a grid pattern in the rectangular central portion 4a1 . That is, 25 (=5×5) device chips 6 are arranged in the central portion 4a1 on the front surface 4a side.

加えて、中央部４ａ１において第１方向８ａの一方側の最も外側に位置するデバイスチップ６のうち第２方向８ｂの中央（即ち、３つ目）に位置するデバイスチップ６よりも第１方向８ａの一方側における表面４ａの外周部４ａ２にも、デバイスチップ６を配置する。 In addition, among the device chips 6 positioned at the outermost side on one side in the first direction 8a in the central portion 4a1 , the device chip 6 positioned at the center (that is, the third chip) in the second direction 8b is positioned in the first direction. A device chip 6 is also arranged on the outer peripheral portion 4a2 of the surface 4a on one side of 8a.

同様に、中央部４ａ１において第１方向８ａの他方側の最も外側に位置するデバイスチップ６のうち第２方向８ｂの中央（即ち、３つ目）に位置するデバイスチップ６よりも第１方向８ａの他方側における表面４ａの外周部４ａ２にも、デバイスチップ６を配置する。 Similarly, among the device chips 6 positioned at the outermost side on the other side in the first direction 8a in the central portion 4a1 , the device chip 6 positioned at the center (i.e., third) in the second direction 8b is positioned in the first direction. A device chip 6 is also arranged on the outer peripheral portion 4a2 of the surface 4a on the other side of 8a.

また、中央部４ａ１において第２方向８ｂの一方側の最も外側に位置するデバイスチップ６のうち第１方向８ａの中央（即ち、３つ目）に位置するデバイスチップ６よりも第２方向８ｂの一方側における表面４ａの外周部４ａ２にも、デバイスチップ６を配置する。 In addition, among the device chips 6 positioned at the outermost side on one side in the second direction 8b in the central portion 4a1 , the device chip 6 positioned at the center (that is, the third chip) in the first direction 8a is positioned further in the second direction 8b. A device chip 6 is also arranged on the outer peripheral portion 4a2 of the surface 4a on one side of the .

同様に、中央部４ａ１において第２方向８ｂの他方側の最も外側に位置するデバイスチップ６のうち第１方向８ａの中央（即ち、３つ目）に位置するデバイスチップ６よりも第２方向８ｂの他方側における表面４ａの外周部４ａ２にも、デバイスチップ６を配置する。 Similarly, among the device chips 6 positioned at the outermost side on the other side in the second direction 8b in the central portion 4a1 , the device chip 6 positioned at the center (i.e., third) in the first direction 8a is positioned in the second direction. A device chip 6 is also arranged on the outer peripheral portion 4a2 of the surface 4a on the other side of 8b.

この様に、複数のデバイスチップ６は、中央部４ａ１及び外周部４ａ２を含む表面４ａ側の所定の領域に配置される。外周部４ａ２に配置されるデバイスチップ６と、中央部４ａ１に配置されるデバイスチップ６との間隔も、同様に、所定距離６ａとする。 In this manner, the plurality of device chips 6 are arranged in a predetermined area on the surface 4a side including the central portion 4a1 and the outer peripheral portion 4a2 . Similarly, the distance between the device chip 6 arranged in the outer peripheral portion 4a2 and the device chip 6 arranged in the central portion 4a1 is set to the predetermined distance 6a.

各デバイスチップ６を、所定距離６ａだけ離して配置することで、表面４ａ側には、それぞれ所定の幅を有する複数の分割予定ライン１２（図４の一点鎖線参照）が設定される。 By arranging the device chips 6 apart from each other by a predetermined distance 6a, a plurality of division lines 12 each having a predetermined width (see one-dot chain lines in FIG. 4) are set on the surface 4a side.

なお、図２に示すデバイスチップ配置ステップＳ１２では、各デバイスチップ６を個別に表面４ａ側に配置するが、複数又は全部のデバイスチップ６を同時に表面４ａ側に配置してもよい。 In the device chip placement step S12 shown in FIG. 2, each device chip 6 is individually placed on the front surface 4a side, but a plurality or all of the device chips 6 may be placed on the front surface 4a side at the same time.

デバイスチップ配置ステップＳ１２の後、表面４ａ側のうちデバイスチップ６が配置されていない領域に、それぞれデバイスチップ６と略同じ厚さを有する１又は複数のダミーチップ１０を配置する（ダミーチップ配置ステップＳ１４）。 After the device chip placement step S12, one or a plurality of dummy chips 10 each having substantially the same thickness as the device chip 6 are placed in regions on the front surface 4a side where the device chips 6 are not placed (dummy chip placement step S14).

図３（Ａ）は、ダミーチップ配置ステップＳ１４を示す斜視図である。図３（Ａ）では、デバイスチップ６とダミーチップ１０とを見分け易くするために、便宜上、ダミーチップ１０にドットのパターンを付している。 FIG. 3A is a perspective view showing the dummy chip placement step S14. In FIG. 3A, the dummy chip 10 is provided with a dot pattern for the sake of convenience so that the device chip 6 and the dummy chip 10 can be easily distinguished from each other.

ダミーチップ１０は、表面４ａと対面する下面（第１面）１０ａを有する。また、ダミーチップ１０は、厚さ方向１０ｃで下面１０ａと反対側に位置し、下面１０ａの面積よりも大きな面積を有する上面（第２面）１０ｂを有する。 The dummy chip 10 has a lower surface (first surface) 10a facing the surface 4a. The dummy chip 10 also has an upper surface (second surface) 10b located on the opposite side of the lower surface 10a in the thickness direction 10c and having an area larger than that of the lower surface 10a.

図３（Ｂ）は、ダミーチップ１０の断面図である。図３（Ｂ）に示すダミーチップ１０は、テーパー形状の四つの側面１０ｄを有し、上面１０ｂから下面１０ａに進む厚さ方向１０ｃに進むにつれて徐々に細くなる逆四角錐台形状を有する。 FIG. 3B is a cross-sectional view of the dummy chip 10. FIG. The dummy chip 10 shown in FIG. 3B has four tapered side surfaces 10d, and has an inverted truncated pyramidal shape that tapers in the thickness direction 10c extending from the upper surface 10b to the lower surface 10a.

例えば、上面１０ｂは縦６ｍｍ及び横６ｍｍであり、下面１０ａは縦４ｍｍ及び横４ｍｍであり、厚さは０．６ｍｍである。ダミーチップ１０は、例えば、単結晶シリコンで形成されているウェーハ（例えば、ベアウェーハ）を円環状の切削ブレード（不図示）で切削することで形成できる。 For example, the upper surface 10b is 6 mm long and 6 mm wide, and the lower surface 10a is 4 mm long and 4 mm wide and has a thickness of 0.6 mm. The dummy chip 10 can be formed, for example, by cutting a wafer (eg, bare wafer) made of single crystal silicon with an annular cutting blade (not shown).

より具体的には、切削ブレードの径方向を通る断面視で外周側面がＶ字形状に尖っている切削ブレード（ベベルブレードとも称される）を使用して、所定厚さのウェーハを格子状に切削することで、ダミーチップ１０を形成できる。 More specifically, using a cutting blade (also referred to as a bevel blade) whose outer peripheral side surface is V-shaped in a cross-sectional view passing through the radial direction of the cutting blade, a wafer of a predetermined thickness is cut into a lattice. The dummy chip 10 can be formed by cutting.

ダミーチップ配置ステップＳ１４では、支持基板４の径方向において支持基板４の外周縁よりも外側にはみ出さず、且つ、それぞれ所定の幅を有する複数の分割予定ライン１２（図４の一点鎖線参照）で区画される領域内に配置される様に、各ダミーチップ１０を表面４ａ側の外周部４ａ２に配置する。 In the dummy chip arranging step S14, a plurality of planned division lines 12 (see one-dot chain lines in FIG. 4) each having a predetermined width and not protruding outside the outer peripheral edge of the support substrate 4 in the radial direction of the support substrate 4 are formed. Each dummy chip 10 is arranged on the outer peripheral portion 4a2 on the side of the front surface 4a so as to be arranged in the area partitioned by .

なお、図３（Ａ）に示すダミーチップ配置ステップＳ１４では、各ダミーチップ１０を個別に表面４ａ側に配置するが、複数又は全部のダミーチップ１０を同時に表面４ａ側に配置してもよい。各ダミーチップ１０は、例えば、接着剤（不図示）で表面４ａ側に固定される。 In the dummy chip placement step S14 shown in FIG. 3A, each dummy chip 10 is individually placed on the front surface 4a side, but a plurality or all of the dummy chips 10 may be placed on the front surface 4a side at the same time. Each dummy chip 10 is fixed to the front surface 4a side with an adhesive (not shown), for example.

本実施形態では、デバイスチップ配置ステップＳ１２及びダミーチップ配置ステップＳ１４を合せて、配置ステップＳ１０と称する（図１参照）。図４は、配置ステップＳ１０後に表面４ａ側を上面視した支持基板４の上面図である。なお、図４では、分割予定ライン１２を一点鎖線で示す。 In this embodiment, the device chip placement step S12 and the dummy chip placement step S14 are collectively referred to as placement step S10 (see FIG. 1). FIG. 4 is a top view of the support substrate 4 in which the surface 4a side is viewed from above after the disposing step S10. In addition, in FIG. 4, the planned division line 12 is indicated by a one-dot chain line.

図５は、配置ステップＳ１０後の支持基板４、デバイスチップ６及びダミーチップ１０の断面図であり、図４のＡ‐Ａ断面に対応する。配置ステップＳ１０の後、硬化した樹脂１３でデバイスチップ６及びダミーチップ１０が封止された封止基板１５（図７参照）を形成する（封止基板形成ステップＳ２０）。 FIG. 5 is a cross-sectional view of the support substrate 4, the device chip 6 and the dummy chip 10 after the placement step S10, and corresponds to the AA cross section of FIG. After the placement step S10, the sealing substrate 15 (see FIG. 7) in which the device chip 6 and the dummy chip 10 are sealed with the cured resin 13 is formed (sealing substrate formation step S20).

封止基板形成ステップＳ２０は、例えば、圧縮成形（Compression Molding）により封止基板１５（図７参照）を形成する。このために、まず、上型及び下型を有するモールド金型（不図示）の下型に、支持基板４等を配置する。 In the sealing substrate forming step S20, for example, the sealing substrate 15 (see FIG. 7) is formed by compression molding. For this purpose, first, the support substrate 4 and the like are arranged in a lower mold of a molding die (not shown) having upper and lower molds.

このとき、支持基板４は、裏面４ｂが下型に接し、且つ、表面４ａが露出する様に、下型に配置される。次に、液状の樹脂１１（図６参照）を表面４ａ側に供給する。図６は、樹脂供給ステップＳ２２を示す図である。 At this time, the support substrate 4 is placed on the lower mold such that the back surface 4b is in contact with the lower mold and the front surface 4a is exposed. Next, a liquid resin 11 (see FIG. 6) is supplied to the surface 4a side. FIG. 6 is a diagram showing the resin supply step S22.

樹脂１１は、フィラー等を含む液状の熱硬化性樹脂（例えば、エポキシ樹脂）であり、ＥＭＣ（Epoxy Molding Compound）とも呼ばれる。樹脂供給ステップＳ２２の後、上型を下型に押し込むと共に、所定の温度（例えば、２８０℃から３００℃）で加熱する。 The resin 11 is a liquid thermosetting resin (for example, epoxy resin) containing fillers and the like, and is also called EMC (Epoxy Molding Compound). After the resin supply step S22, the upper mold is pushed into the lower mold and heated at a predetermined temperature (for example, 280° C. to 300° C.).

これにより、樹脂１１を硬化させて、各デバイスチップ６及び各ダミーチップ１０が固体の樹脂１３で封止された封止基板１５（図７参照）を、支持基板４の表面４ａ側に形成する（硬化ステップＳ２４）。 As a result, the resin 11 is cured to form the sealing substrate 15 (see FIG. 7) in which the device chips 6 and the dummy chips 10 are sealed with the solid resin 13 on the front surface 4a side of the supporting substrate 4. (Curing step S24).

図７は、硬化ステップＳ２４後の支持基板４及び封止基板１５の積層体の断面図である。なお、図１に示す様に、本実施形態では、樹脂供給ステップＳ２２及び硬化ステップＳ２４を合せて、封止基板形成ステップＳ２０と称する。 FIG. 7 is a cross-sectional view of the laminate of the support substrate 4 and the sealing substrate 15 after the curing step S24. As shown in FIG. 1, in this embodiment, the resin supply step S22 and the curing step S24 are collectively referred to as a sealing substrate forming step S20.

ところで、封止基板形成ステップＳ２０で使用する樹脂１１は、液状の樹脂１１に限定されない。液状の樹脂１１に代えて、粒状、シート状、又は、ゲル状の樹脂を表面４ａ側に供給してもよい。また、代替的な手法として、圧縮成形に代えて、トランスファー成形（Transfer Molding）により封止基板１５を形成してもよい。 By the way, the resin 11 used in the sealing substrate forming step S20 is not limited to the liquid resin 11 . Instead of the liquid resin 11, granular, sheet-like, or gel-like resin may be supplied to the surface 4a side. Alternatively, instead of compression molding, the sealing substrate 15 may be formed by transfer molding.

なお、デバイスチップ６及びダミーチップ１０が樹脂１３で封止されているとは、デバイスチップ６及びダミーチップ１０の全面（例えば、六面体の場合は六面全て）が樹脂１３に接触していることを、必ずしも意味しない。 The fact that the device chip 6 and the dummy chip 10 are sealed with the resin 13 means that the entire surfaces of the device chip 6 and the dummy chip 10 (for example, all six surfaces in the case of a hexahedron) are in contact with the resin 13. does not necessarily mean

本実施形態では、各々六面体であるデバイスチップ６及びダミーチップ１０のうち表面４ａと対向する面を除く五面が固体の樹脂１３に接触していれば、デバイスチップ６及びダミーチップ１０が樹脂１３で封止されていると表現する。 In this embodiment, if five surfaces of the device chip 6 and the dummy chip 10, which are hexahedrons, are in contact with the solid resin 13, excluding the surface facing the front surface 4a, the device chip 6 and the dummy chip 10 are in contact with the resin 13. It is expressed as being sealed with

次に、比較例を用いてダミーチップ１０の作用について説明する。図８（Ａ）は、比較例における封止基板１５等の拡大断面図である。比較例のダミーチップ２０は、矩形の平板状を有し、上面２０ｂ及び下面２０ａの各面積は、ダミーチップ１０の上面１０ｂの面積と同じである。 Next, the operation of the dummy chip 10 will be described using a comparative example. FIG. 8A is an enlarged cross-sectional view of the sealing substrate 15 and the like in the comparative example. The dummy chip 20 of the comparative example has a rectangular flat plate shape, and the areas of the upper surface 20b and the lower surface 20a are the same as the area of the upper surface 10b of the dummy chip 10 .

図８（Ａ）の比較例では、上面２０ｂの高さ位置において、表面４ａに平行な所定方向Ｂにおけるダミーチップ１０から樹脂１３の外周側面までの距離２４ｂは、下面２０ａの高さ位置において、所定方向Ｂにおけるダミーチップ１０から樹脂１３の外周側面までの距離２４ａと、同じである。 In the comparative example of FIG. 8A, at the height position of the upper surface 20b, the distance 24b from the dummy chip 10 to the outer peripheral side surface of the resin 13 in the predetermined direction B parallel to the surface 4a is, at the height position of the lower surface 20a, It is the same as the distance 24a from the dummy chip 10 to the outer peripheral side surface of the resin 13 in the predetermined direction B.

また、上面２０ｂの高さ位置において、所定方向Ｂにおけるデバイスチップ６からダミーチップ１０までの距離２６ｂは、下面２０ａの高さ位置において、所定方向Ｂにおけるデバイスチップ６からダミーチップ１０までの距離２６ａと同じである。 Further, the distance 26b from the device chip 6 to the dummy chip 10 in the predetermined direction B at the height position of the upper surface 20b is equal to the distance 26a from the device chip 6 to the dummy chip 10 in the predetermined direction B at the height position of the lower surface 20a. is the same as

この場合、ダミーチップ２０を設けない場合に比べて封止基板１５の反り量を低減できるものの、ダミーチップ２０よりも上面２０ｂ側に位置する樹脂１３の所定厚さ領域１３ａの影響により、扱いが比較的困難になる程度の反りが依然として残る。 In this case, although the amount of warping of the sealing substrate 15 can be reduced compared to the case where the dummy chip 20 is not provided, it is difficult to handle due to the influence of the predetermined thickness region 13a of the resin 13 located on the upper surface 20b side of the dummy chip 20. Warpage still remains to the extent that it becomes relatively difficult.

図８（Ｂ）は、第１の実施形態における封止基板１５等の拡大断面図である。上述の様に、第１の実施形態のダミーチップ１０は、上面１０ｂの面積が下面１０ａの面積よりも大きい。 FIG. 8B is an enlarged cross-sectional view of the sealing substrate 15 and the like in the first embodiment. As described above, in the dummy chip 10 of the first embodiment, the area of the upper surface 10b is larger than the area of the lower surface 10a.

それゆえ、上面１０ｂの高さ位置において、所定方向Ｂにおけるダミーチップ１０から樹脂１３の外周側面までの距離１４ｂは、下面１０ａの高さ位置において、所定方向Ｂにおけるダミーチップ１０から樹脂１３の外周側面までの距離１４ａよりも、小さくなる。 Therefore, the distance 14b from the dummy chip 10 to the outer peripheral side surface of the resin 13 in the predetermined direction B at the height position of the upper surface 10b is equal to the outer periphery of the resin 13 from the dummy chip 10 in the predetermined direction B at the height position of the lower surface 10a. It is smaller than the distance 14a to the side.

また、同様に、上面１０ｂの高さ位置において、所定方向Ｂにおけるデバイスチップ６からダミーチップ１０までの距離１６ｂは、下面１０ａの高さ位置において、所定方向Ｂにおけるデバイスチップ６からダミーチップ１０までの距離１６ａよりも、小さくなる。 Similarly, the distance 16b from the device chip 6 to the dummy chip 10 in the predetermined direction B at the height position of the upper surface 10b is equal to the distance 16b from the device chip 6 to the dummy chip 10 in the predetermined direction B at the height position of the lower surface 10a. becomes smaller than the distance 16a of .

樹脂１３の線熱膨張係数は一定であるので、上面１０ｂと同じ高さ位置において、所定方向Ｂにおける樹脂１３の膨張量（ΔＬ）は、下面１０ａと同じ高さ位置において、所定方向Ｂにおける樹脂１３の膨張量（ΔＬ＋δ）よりも小さくなる。 Since the coefficient of linear thermal expansion of the resin 13 is constant, the expansion amount (ΔL) of the resin 13 in the predetermined direction B at the same height position as the upper surface 10b is the same as that of the resin 13 in the predetermined direction B at the same height position as the lower surface 10a. 13 expansion amount (ΔL+δ).

この熱膨張量の差（δ）は、樹脂１３の所定厚さ領域１３ａの熱膨張の影響を緩和するように作用する。それゆえ、比較例に示すダミーチップ２０が配置されている場合と比べて、封止基板１５における中凸形状の反りを低減できる。勿論、ダミーチップ１０が配置されていない場合と比べても、中凸形状の反りを十分に低減できる。 This difference (δ) in the amount of thermal expansion acts to reduce the effect of thermal expansion of the predetermined thickness region 13 a of the resin 13 . Therefore, compared with the case where the dummy chip 20 shown in the comparative example is arranged, it is possible to reduce the warpage of the central convex shape in the sealing substrate 15 . Of course, warpage of the central convex shape can be sufficiently reduced even when compared with the case where the dummy chip 10 is not arranged.

封止基板形成ステップＳ２０の後、図９に示す様に、切削装置３０を用いて支持基板４及び封止基板１５の積層体をデバイスチップ６単位に分割する（分割ステップＳ３０）。図９は、分割ステップＳ３０を示す図である。なお、図９に示す、Ｘ軸方向、Ｙ軸方向及びＺ軸方向は互いに直交する。 After the sealing substrate forming step S20, as shown in FIG. 9, a cutting device 30 is used to divide the laminate of the supporting substrate 4 and the sealing substrate 15 into 6 device chips (dividing step S30). FIG. 9 is a diagram showing the dividing step S30. Note that the X-axis direction, the Y-axis direction, and the Z-axis direction shown in FIG. 9 are orthogonal to each other.

切削装置３０は、円板形状のチャックテーブル（不図示）を有する。チャックテーブルは、Ｘ‐Ｙ平面に略平行に配置された略平坦な円形の保持面を有する。保持面には、エジェクタ等の吸引源（不図示）から負圧が作用する。 The cutting device 30 has a disc-shaped chuck table (not shown). The chuck table has a substantially flat circular holding surface arranged substantially parallel to the XY plane. A negative pressure is applied to the holding surface from a suction source (not shown) such as an ejector.

チャックテーブルは、Ｘ‐Ｙ平面に直交するＺ軸方向（切り込み送り方向）の周りに回転可能、且つ、Ｘ軸方向（加工送り方向）へ移動可能に構成されている。チャックテーブルの上方には切削ユニット３２が配置されている。 The chuck table is configured to be rotatable around the Z-axis direction (cutting feed direction) perpendicular to the XY plane and movable in the X-axis direction (processing feed direction). A cutting unit 32 is arranged above the chuck table.

切削ユニット３２は、Ｙ軸方向（割り出し送り方向）に沿って長手部が設けられたスピンドルハウジング（不図示）を有する。スピンドルハウジングは、Ｙ軸方向及びＺ軸方向に沿って移動可能に構成されている。 The cutting unit 32 has a spindle housing (not shown) having a longitudinal portion along the Y-axis direction (index feed direction). The spindle housing is configured to be movable along the Y-axis direction and the Z-axis direction.

スピンドルハウジングには、赤外線カメラ等のカメラユニット（不図示）が固定されている。カメラユニットは、分割予定ライン１２の検出等に利用される。カメラユニットは、対物レンズを含む所定の光学系と、ＣＣＤ（Charge-Coupled Device）イメージセンサ等の撮像素子と、を有する。 A camera unit (not shown) such as an infrared camera is fixed to the spindle housing. The camera unit is used for detection of the planned division line 12 and the like. The camera unit has a predetermined optical system including an objective lens, and an imaging device such as a CCD (Charge-Coupled Device) image sensor.

スピンドルハウジングは、長手部がＹ軸方向に沿って配置された円柱状のスピンドル３４の一部が回転可能に収容されている。スピンドル３４の基端部には、モータ等の回転駆動源（不図示）が設けられており、スピンドル３４の先端部には、円環状の切り刃を有する切削ブレード３６が装着されている。 The spindle housing rotatably accommodates part of a columnar spindle 34 whose longitudinal portion is arranged along the Y-axis direction. A rotational drive source (not shown) such as a motor is provided at the base end of the spindle 34 , and a cutting blade 36 having an annular cutting edge is attached to the tip end of the spindle 34 .

分割ステップＳ３０では、まず、支持基板４の裏面４ｂ側にダイシングテープ（不図示）を貼り付けた後、裏面４ｂ側をチャックテーブルで吸引保持する。次に、カメラユニットで表面４ａ側を撮像する。 In the dividing step S30, first, after a dicing tape (not shown) is attached to the back surface 4b side of the support substrate 4, the back surface 4b side is held by suction with a chuck table. Next, the camera unit picks up an image of the surface 4a side.

表面４ａ側の撮像により、デバイスチップ６の外周縁や、表面４ａ側に予め設けられた所定のパターン（アライメントマーク、キーパターン）等の任意の対象を目印として利用して、分割予定ライン１２がＸ軸方向と略平行になる様に、チャックテーブルの向きを調整する。 By imaging the surface 4a side, the planned division line 12 can be determined using arbitrary targets such as the outer periphery of the device chip 6 and predetermined patterns (alignment marks, key patterns) provided in advance on the surface 4a side as marks. Adjust the orientation of the chuck table so that it is substantially parallel to the X-axis direction.

そして、各分割予定ライン１２に沿って、支持基板４及び封止基板１５の積層体を個々のデバイスパッケージ２に分割する。図１０は、分割ステップＳ３０後のデバイスパッケージ２を示す図である。 Then, the laminate of the support substrate 4 and the sealing substrate 15 is divided into the individual device packages 2 along each dividing line 12 . FIG. 10 is a diagram showing the device package 2 after the dividing step S30.

本実施形態では、ダミーチップ１０が配置されていない場合と比べて、封止基板１５における中凸形状の反りを低減できる。更に、ダミーチップ２０が配置されている場合と比べても、反りを低減できる。それゆえ、支持基板４及び封止基板１５の積層体の搬送、吸引保持、加工等を行う際に扱いが比較的容易になり、デバイスパッケージ２の製造が比較的容易になる。 In this embodiment, warpage of the central convex shape in the sealing substrate 15 can be reduced compared to the case where the dummy chip 10 is not arranged. Furthermore, warping can be reduced even when compared with the case where the dummy chip 20 is arranged. Therefore, the stack of the support substrate 4 and the sealing substrate 15 can be handled relatively easily when conveying, holding by suction, processing, etc., and manufacturing of the device package 2 becomes relatively easy.

次に、第２の実施形態について説明する。図１１は、第２の実施形態におけるデバイスパッケージ２の製造方法のフロー図である。第２の実施形態では、分離ステップＳ２６と、再配線層形成ステップＳ２８と、を行う点が、主として第１の実施形態と異なる。なお、第１の実施形態と重複する内容については、説明を省略する。 Next, a second embodiment will be described. FIG. 11 is a flowchart of a method for manufacturing the device package 2 according to the second embodiment. The second embodiment is mainly different from the first embodiment in that a separating step S26 and a rewiring layer forming step S28 are performed. In addition, description is abbreviate|omitted about the content which overlaps with 1st Embodiment.

第２の実施形態の配置ステップＳ１０では、デバイスチップ６及びダミーチップ１０が、糊層（不図示）で支持基板４に仮固定される。糊層は、例えば、紫外線を受けて接着力が低減する紫外線硬化樹脂である。 In the placement step S10 of the second embodiment, the device chip 6 and the dummy chip 10 are temporarily fixed to the support substrate 4 with a glue layer (not shown). The glue layer is, for example, an ultraviolet curable resin whose adhesive strength is reduced by receiving ultraviolet rays.

第２の実施形態の支持基板４は、７００μｍから８００μｍの厚さを有し、回路等が形成されていない略透明なガラス基板である。また、支持基板４は、糊層の接着力を低下する際に紫外線を透過可能である。なお、第２の実施形態の支持基板４は、分離ステップＳ２６において封止基板１５から分離されることが予定されている。 The support substrate 4 of the second embodiment is a substantially transparent glass substrate having a thickness of 700 μm to 800 μm and having no circuit or the like formed thereon. Further, the support substrate 4 can transmit ultraviolet rays when the adhesive strength of the adhesive layer is reduced. Note that the support substrate 4 of the second embodiment is planned to be separated from the sealing substrate 15 in the separation step S26.

第２の実施形態では、封止基板形成ステップＳ２０の後、且つ、分割ステップＳ３０の前に、支持基板４と封止基板１５とを分離する分離ステップＳ２６を行う。図１２は、分離ステップＳ２６を示す図である。 In the second embodiment, a separating step S26 for separating the supporting substrate 4 and the sealing substrate 15 is performed after the sealing substrate forming step S20 and before the dividing step S30. FIG. 12 is a diagram showing the separation step S26.

分離ステップＳ２６では、支持基板４を介して紫外線帯域の波長を有する光、レーザービーム等を照射して接着力を低減させた後、支持基板４と封止基板１５とを相対的に引き離すことで支持基板４と封止基板１５とを分離する。 In the separation step S26, light having a wavelength in the ultraviolet band, a laser beam, or the like is irradiated through the support substrate 4 to reduce the adhesive force, and then the support substrate 4 and the sealing substrate 15 are relatively separated. The support substrate 4 and the sealing substrate 15 are separated.

なお、封止基板１５に糊層が残った場合には、この残った糊層を物理的又は化学的処理により剥離する。次いで、封止基板１５のうち支持基板４の表面４ａと対面していた一面１５ａに再配線層１７を形成する（再配線層形成ステップＳ２８）。 If a glue layer remains on the sealing substrate 15, the remaining glue layer is removed by physical or chemical treatment. Next, the rewiring layer 17 is formed on the surface 15a of the sealing substrate 15 facing the surface 4a of the support substrate 4 (rewiring layer forming step S28).

図１３は、再配線層形成ステップＳ２８を示す図である。再配線層１７は、低誘電率層間絶縁膜（Ｌｏｗ－ｋ膜）と、低誘電率層間絶縁膜中に形成された金属配線層と、を含む。再配線層形成ステップＳ２８の後、再配線層１７及び封止基板１５の積層体をデバイスチップ６単位に分割する（分割ステップＳ３０）。 FIG. 13 is a diagram showing the rewiring layer forming step S28. The rewiring layer 17 includes a low dielectric constant interlayer insulating film (Low-k film) and a metal wiring layer formed in the low dielectric constant interlayer insulating film. After the rewiring layer forming step S28, the laminate of the rewiring layer 17 and the sealing substrate 15 is divided into 6 device chips (division step S30).

図１４は、第２の実施形態における分割ステップＳ３０を示す図である。なお、第２の実施形態では、再配線層１７の一面に露出している端子等をアライメントマークとして利用できるので、切削ユニット３２に搭載されるカメラユニットは、可視光帯域の波長を撮像するカメラユニットを用いる。 FIG. 14 is a diagram showing the division step S30 in the second embodiment. In the second embodiment, the terminal or the like exposed on one surface of the rewiring layer 17 can be used as an alignment mark. use the unit.

第２の実施形態でも、封止基板１５における中凸形状の反りを低減できる。それゆえ、封止基板１５及び再配線層１７の積層体の搬送、吸引保持、加工等を行う際に扱いが比較的容易になり、デバイスパッケージの製造が比較的容易になる。 Also in the second embodiment, it is possible to reduce the warp of the sealing substrate 15 in the convex shape. Therefore, handling becomes relatively easy when carrying, suction holding, processing, etc. of the laminate of the sealing substrate 15 and the rewiring layer 17, and manufacturing of the device package becomes relatively easy.

次に、図１５を参照し、第３の実施形態について説明する。第３の実施形態では、配置ステップＳ１０において、再配線層１７が表面４ａに形成された支持基板４の表面４ａ側に、デバイスチップ６及びダミーチップ１０を配置する。 Next, with reference to FIG. 15, a third embodiment will be described. In the third embodiment, in the placement step S10, the device chip 6 and the dummy chip 10 are placed on the surface 4a side of the support substrate 4 having the rewiring layer 17 formed on the surface 4a.

このために、再配線層１７と、支持基板４の表面４ａとの間には、上述の糊層が設けられている。また、再配線層１７のうちデバイスチップ６及びダミーチップ１０が配置される各矩形領域には、導電性接着剤（不図示）が予め設けられている。 For this purpose, the glue layer described above is provided between the rewiring layer 17 and the surface 4 a of the support substrate 4 . A conductive adhesive (not shown) is provided in advance in each rectangular area of the rewiring layer 17 where the device chip 6 and the dummy chip 10 are arranged.

デバイスチップ６及びダミーチップ１０は、再配線層１７上（即ち、表面４ａ側）の対応する矩形領域にそれぞれ配置されると、導電性接着剤により再配線層１７に固定される（配置ステップＳ１０）。なお、ダミーチップ１０は、導電性を有しない樹脂製の接着剤で再配線層１７に固定されてもよい。 When the device chip 6 and the dummy chip 10 are arranged in corresponding rectangular regions on the rewiring layer 17 (that is, on the surface 4a side), they are fixed to the rewiring layer 17 with a conductive adhesive (placement step S10). ). The dummy chip 10 may be fixed to the rewiring layer 17 with a non-conductive resin adhesive.

図１５は、第３の実施形態における配置ステップＳ１０後の支持基板４等の断面図である。配置ステップＳ１０以降の各ステップは、再配線層形成ステップＳ２８を省略する点を除いて、図１１に示すフロー図と同じである。 FIG. 15 is a cross-sectional view of the support substrate 4 and the like after the placement step S10 in the third embodiment. Each step after the disposing step S10 is the same as the flow chart shown in FIG. 11 except that the rewiring layer forming step S28 is omitted.

なお、代替的な実施形態として、再配線層１７に代えて、略５０μｍの厚さのシリコン製の回路基板（不図示）を設けてもよい。回路基板は、所定の回路を有し、デバイスチップ６の動作を制御する機能を有する。 As an alternative embodiment, instead of the rewiring layer 17, a silicon circuit board (not shown) having a thickness of approximately 50 μm may be provided. The circuit board has a predetermined circuit and has a function of controlling the operation of the device chip 6 .

次に、図１６（Ａ）から図１６（Ｃ）を参照し、ダミーチップ１０の変形例について説明する。図１６（Ａ）から図１６（Ｃ）は、硬化ステップＳ２４後の支持基板４及び封止基板１５の積層体の拡大断面図（図８（Ｂ）参照）に対応する。 Next, a modified example of the dummy chip 10 will be described with reference to FIGS. 16(A) to 16(C). FIGS. 16A to 16C correspond to enlarged cross-sectional views (see FIG. 8B) of the laminate of the support substrate 4 and the sealing substrate 15 after the curing step S24.

図１６（Ａ）は、第１変形例におけるダミーチップ４０を示す図である。ダミーチップ４０は、表面４ａと対面する下面（第１面）４０ａと、厚さ方向４０ｃで下面４０ａと反対側に位置する上面（第２面）４０ｂと、を有し、上面４０ｂの面積は、下面４０ａの面積よりも大きい。 FIG. 16A is a diagram showing a dummy chip 40 in the first modified example. The dummy chip 40 has a lower surface (first surface) 40a facing the surface 4a and an upper surface (second surface) 40b located on the opposite side of the lower surface 40a in the thickness direction 40c. , is larger than the area of the lower surface 40a.

ダミーチップ４０は、上面４０ｂから厚さ方向４０ｃの略半分４０ｄまでは、上面４０ｂに直交する側面４０ｅ１を含む正方形の平板状である。更に、厚さ方向４０ｃの略半分４０ｄから下面４０ａまでは、各々テーパー形状の四つの側面４０ｅ２を含み、厚さ方向１０ｃに進むにつれて徐々に細くなる逆四角錐台形状を有する。 The dummy chip 40 has a square plate shape including a side surface 40e1 orthogonal to the upper surface 40b from the upper surface 40b to a substantially half 40d in the thickness direction 40c. Furthermore, from the approximate half 40d in the thickness direction 40c to the lower surface 40a, each has four tapered side surfaces 40e2 , and has an inverted truncated quadrangular pyramid shape that gradually tapers in the thickness direction 10c.

ダミーチップ１０と同様に、ダミーチップ４０は、上面４０ｂが縦６ｍｍ及び横６ｍｍであり、下面４０ａが縦５ｍｍ及び横５ｍｍであり、厚さが０．６ｍｍである。 Similar to the dummy chip 10, the dummy chip 40 has a top surface 40b of 6 mm long and 6 mm wide, a bottom surface 40a of 5 mm long and 5 mm wide, and a thickness of 0.6 mm.

ダミーチップ４０を製造する場合には、例えば、まず、上述のベベルブレードをベアウェーハの厚さの半分まで切り込んだ状態で、格子状に設定された複数の分割予定ライン（不図示）に沿ってハーフカット溝を形成する。 When manufacturing the dummy chip 40, for example, first, in a state in which the above-described bevel blade is cut to half the thickness of the bare wafer, the wafer is cut along a plurality of dividing lines (not shown) set in a grid pattern. Form a half-cut groove.

その後、このベベルブレードよりも薄い刃厚の切削ブレードでハーフカット溝の底部を更に切り込んでベアウェーハを小片化することで、上面４０ｂ側の半分が平板状であり、下面４０ａ側の半分が逆四角錐台形状のダミーチップ４０を形成できる。 After that, the bottom of the half-cut groove is further cut with a cutting blade having a thickness thinner than the bevel blade to cut the bare wafer into small pieces, so that the half on the upper surface 40b side is flat and the half on the lower surface 40a side is the opposite. A dummy chip 40 having a truncated quadrangular pyramid shape can be formed.

図１６（Ｂ）は、第２変形例におけるダミーチップ５０を示す図である。ダミーチップ５０は、表面４ａと対面する下面（第１面）５０ａと、厚さ方向５０ｃで下面５０ａと反対側に位置する上面（第２面）５０ｂと、を有する。但し、ダミーチップ５０においても、ダミーチップ１０と同様に、上面５０ｂの面積は、下面５０ａの面積よりも大きい。 FIG. 16B is a diagram showing a dummy chip 50 in the second modified example. The dummy chip 50 has a lower surface (first surface) 50a facing the surface 4a and an upper surface (second surface) 50b located on the opposite side of the lower surface 50a in the thickness direction 50c. However, in the dummy chip 50 as well, as in the dummy chip 10, the area of the upper surface 50b is larger than the area of the lower surface 50a.

ダミーチップ５０は、上面５０ｂから厚さ方向５０ｃの略半分５０ｄまでは、上面５０ｂに直交する側面５０ｅ１を含む正方形の平板状である。また、厚さ方向５０ｃの略半分５０ｄから下面５０ａまでは、下面５０ａに直交する側面５０ｅ２を含む正方形の平板状である。 The dummy chip 50 has a square flat plate shape including a side surface 50e1 perpendicular to the top surface 50b from the top surface 50b to approximately half 50d in the thickness direction 50c. Further, the portion from the approximate half 50d in the thickness direction 50c to the lower surface 50a is a square flat plate including side surfaces 50e2 orthogonal to the lower surface 50a.

側面５０ｅ１及び５０ｅ２は、段差形状の側部を形成している。例えば、ダミーチップ５０は、上面５０ｂが縦６ｍｍ及び横６ｍｍであり、下面５０ａが縦３ｍｍ及び横３ｍｍであり、厚さが０．６ｍｍである。 Sides 50e 1 and 50e 2 form stepped sides. For example, the dummy chip 50 has a top surface 50b with a length of 6 mm and a width of 6 mm, a bottom surface 50a with a length of 3 mm and a width of 3 mm, and a thickness of 0.6 mm.

ダミーチップ５０は、例えば、まず、フラットドレスされた切削ブレードをベアウェーハの厚さの半分まで切り込んだ状態で、格子状に設定された複数の分割予定ライン（不図示）に沿ってハーフカット溝を形成する。 For example, the dummy chip 50 is cut by a flat-dressed cutting blade to half the thickness of the bare wafer, and half-cut grooves are formed along a plurality of dividing lines (not shown) set in a grid pattern. to form

なお、フラットドレスされた切削ブレードとは、円環状の切削ブレードの径方向を通る断面視で外周側面（即ち、切削ブレードの先端の形状）が略平坦な形状になっている切削ブレードを指す。 The flat-dressed cutting blade refers to a cutting blade whose outer peripheral side surface (that is, the shape of the tip of the cutting blade) has a substantially flat shape in a cross-sectional view passing through the radial direction of the annular cutting blade.

ハーフカット溝を形成した後、この切削ブレードよりも薄い刃厚を有する通常の切削ブレードでハーフカット溝の底部を更に切り込んでベアウェーハを小片化することで、段差形状の側部を有するダミーチップ５０を形成できる。 After forming the half-cut groove, the bottom of the half-cut groove is further cut with a normal cutting blade having a thinner blade thickness than the cutting blade to cut the bare wafer into small pieces, thereby forming a dummy chip having a stepped side. 50 can be formed.

図１６（Ｃ）は、第３変形例におけるダミーチップ６０を示す図である。ダミーチップ６０は、各々略正方形の平板状である上側チップ（第２のチップ）６２及び下側チップ（第１のチップ）６４を有する。 FIG. 16C is a diagram showing a dummy chip 60 in the third modified example. The dummy chip 60 has an upper chip (second chip) 62 and a lower chip (first chip) 64 each having a substantially square flat plate shape.

ダミーチップ６０は、例えば、ベアウェーハを小片化することで各々形成された上側チップ６２及び下側チップ６４を積層し、接着剤（不図示）で固定することで形成される。 The dummy chip 60 is formed, for example, by laminating an upper chip 62 and a lower chip 64 each formed by dividing a bare wafer into small pieces and fixing them with an adhesive (not shown).

下側チップ６４は、表面４ａと対面する下面（第１面）６０ａを有し、上側チップ６２は、厚さ方向６０ｃで下面６０ａと反対側に位置する上面（第２面）６０ｂを有する。図１６（Ｃ）に示す様に、平面視した場合に、上側チップ６２は、下側チップ６４よりも大きい面積を有する。 The lower chip 64 has a lower surface (first surface) 60a facing the surface 4a, and the upper chip 62 has an upper surface (second surface) 60b positioned opposite to the lower surface 60a in the thickness direction 60c. As shown in FIG. 16C, the upper chip 62 has a larger area than the lower chip 64 in plan view.

つまり、ダミーチップ６０においても、ダミーチップ１０と同様に、上面６０ｂの面積は、下面６０ａの面積よりも大きい。上側チップ６２及び下側チップ６４の側部は、段差形状を形成している。 That is, in the dummy chip 60 as well, as in the dummy chip 10, the area of the upper surface 60b is larger than the area of the lower surface 60a. The sides of the upper chip 62 and the lower chip 64 form a stepped shape.

例えば、上側チップ６２は、縦６ｍｍ、横６ｍｍ、厚さ０．３ｍｍであり、下側チップ６４は、縦３ｍｍ、横３ｍｍ、厚さ０．３ｍｍである。第１から第３の変形例を用いることでも、封止基板１５における中凸形状の反りを低減できる。 For example, the upper chip 62 is 6 mm long, 6 mm wide and 0.3 mm thick, and the lower chip 64 is 3 mm long, 3 mm wide and 0.3 mm thick. By using the first to third modifications, it is also possible to reduce warpage of the central convex shape in the sealing substrate 15 .

その他、上述の実施形態に係る構造、方法等は、本発明の目的の範囲を逸脱しない限りにおいて適宜変更して実施できる。例えば、第１から第３の実施形態で採用されるダミーチップとしては、ダミーチップ１０、４０、５０、６０のうち２種類以上を組み合わせてもよい。 In addition, the structures, methods, and the like according to the above-described embodiments can be modified as appropriate without departing from the scope of the present invention. For example, as dummy chips employed in the first to third embodiments, two or more of the dummy chips 10, 40, 50, and 60 may be combined.

上述の説明では、ベアウェーハを小片化してダミーチップ１０、４０、５０、６０を形成する例を説明したが、第２面が第１面よりも大きいという条件を充たす限り、デバイスウェーハを小片化することでダミーチップ１０、４０、５０、６０を形成してもよい。 In the above description, an example in which the dummy chips 10, 40, 50, and 60 are formed by dividing the bare wafer into small pieces has been described. By doing so, the dummy chips 10, 40, 50, 60 may be formed.

また、上述の説明では、ダミーチップ１０、４０、５０、６０を支持基板４の表面４ａ側の外周部４ａ２のみに配置する場合を示した。しかし、外周部４ａ２に加えて、デバイスチップ６が配置されていない矩形状の中央部４ａ１に、空き領域（但し、分割予定ライン１２を除く）がある場合には、この空き領域に配置してもよい。 Also, in the above description, the case where the dummy chips 10, 40, 50, 60 are arranged only on the outer peripheral portion 4a2 of the support substrate 4 on the front surface 4a side has been shown. However, in addition to the outer peripheral portion 4a2 , if there is a vacant area (except for the dividing line 12) in the rectangular central portion 4a1 where the device chip 6 is not arranged, the device chip 6 is placed in this vacant area. You may

ところで、ダミーチップ１０、４０、５０、６０は、逆四角錐台形状や段差形状を有するので、表面４ａ側を上面視した場合に、矩形（例えば、正方形）に見えるが、逆円錐台形状を有することで、表面４ａ側を上面視した場合に、円形に見えてもよい。 By the way, the dummy chips 10, 40, 50, and 60 have an inverted truncated quadrangular pyramid shape or a stepped shape. Therefore, when the surface 4a side is viewed from the top, it looks like a rectangle (for example, a square). By having it, when the surface 4a side is viewed from above, it may look like a circle.

更に、ダミーチップ１０、４０、５０、６０は、逆三角錐台形状を有することで、表面４ａ側を上面視した場合に、三角形に見えてもよく、五角形以上の逆多角錐台形状を有することで、表面４ａ側を上面視した場合に、五角形以上の多角形に見えてもよい。 Furthermore, the dummy chips 10, 40, 50, and 60 have an inverted truncated triangular pyramid shape, so that when viewed from above the surface 4a side, they may look triangular, and have an inverted truncated polygonal pyramid shape with five or more sides. Thus, when the surface 4a side is viewed from above, it may look like a polygon of pentagons or more.

また、支持基板４の直径は、表面４ａ側に配置されるデバイスチップ６及びダミーチップ１０、４０、５０、６０等の配置及び数に応じて、６インチ（約１５０ｍｍ）よりも大きくてもよく、小さくてもよい。例えば、支持基板４の直径は、１２インチ（約３００ｍｍ）や、４インチ（約１００ｍｍ）である。 Further, the diameter of the support substrate 4 may be larger than 6 inches (approximately 150 mm) depending on the arrangement and number of the device chips 6 and the dummy chips 10, 40, 50, 60, etc. arranged on the front surface 4a side. , can be smaller. For example, the diameter of the support substrate 4 is 12 inches (approximately 300 mm) or 4 inches (approximately 100 mm).

２：デバイスパッケージ
４：支持基板、４ａ：表面、４ａ１：中央部、４ａ２：外周部
４ｂ：裏面、４ｃ：切り欠き
６：デバイスチップ、６ａ：所定距離、８ａ：第１方向、８ｂ：第２方向
１０：ダミーチップ、１０ａ：下面（第１面）、１０ｂ：上面（第２面）
１０ｃ：厚さ方向、１０ｄ：側面
１１：樹脂（液状）、１３：樹脂（固体）、１３ａ：所定厚さ領域
１２：分割予定ライン
１４ａ，１４ｂ，１６ａ，１６ｂ：距離
１５：封止基板、１５ａ：一面、１７：再配線層
２０：ダミーチップ、２０ａ：下面、２０ｂ：上面
２４ａ，２４ｂ，２６ａ，２６ｂ：距離
３０：切削装置、３２：切削ユニット、３４：スピンドル、３６：切削ブレード
４０，５０，６０：ダミーチップ
４０ａ，５０ａ，６０ａ：下面（第１面）
４０ｂ，５０ｂ，６０ｂ：上面（第２面）
４０ｃ，５０ｃ，６０ｃ：厚さ方向
４０ｄ，５０ｄ：半分、４０ｅ１，４０ｅ２，５０ｅ１，５０ｅ２：側面
６２：上側チップ（第２のチップ）、６４：下側チップ（第１のチップ）、Ｂ：所定方向
Ｓ１０：配置ステップ
Ｓ１２：デバイスチップ配置ステップ、Ｓ１４：ダミーチップ配置ステップ
Ｓ２０：封止基板形成ステップ、Ｓ２２：樹脂供給ステップ、Ｓ２４：硬化ステップ
Ｓ２６：分離ステップ、Ｓ２８：再配線層形成ステップ、Ｓ３０：分割ステップ 2: Device package 4: Support substrate 4a: Front surface 4a 1 : Central part 4a 2 : Peripheral part 4b : Back surface 4c: Notch 6: Device chip 6a: Predetermined distance 8a: First direction 8b: Second direction 10: dummy chip, 10a: lower surface (first surface), 10b: upper surface (second surface)
10c: thickness direction, 10d: side surface 11: resin (liquid), 13: resin (solid), 13a: predetermined thickness region 12: planned division lines 14a, 14b, 16a, 16b: distance 15: sealing substrate, 15a : one surface 17: rewiring layer 20: dummy chip 20a: lower surface 20b: upper surface 24a, 24b, 26a, 26b: distance 30: cutting device, 32: cutting unit, 34: spindle, 36: cutting blades 40, 50 , 60: dummy chips 40a, 50a, 60a: lower surface (first surface)
40b, 50b, 60b: upper surface (second surface)
40c, 50c, 60c: thickness direction 40d, 50d: half, 40e1 , 40e2 , 50e1 , 50e2 : side surface 62: upper chip (second chip), 64: lower chip (first chip) , B: predetermined direction S10: arrangement step S12: device chip arrangement step S14: dummy chip arrangement step S20: sealing substrate formation step S22: resin supply step S24: curing step S26: separation step S28: rewiring layer formation step, S30: division step

Claims (5)

デバイスパッケージの製造方法であって、
支持基板の表面側に複数のデバイスチップを互いに離して配置し、該表面側のうちデバイスチップが配置されていない領域に１又は複数のダミーチップを配置する配置ステップと、
該支持基板の該表面側に配置された各デバイスチップ及び各ダミーチップを樹脂で封止して、該表面側に封止基板を形成する封止基板形成ステップと、
該封止基板を個々のデバイスパッケージに分割する分割ステップと、を備え、
各ダミーチップは、第１面と、厚さ方向において該第１面とは反対側に位置し、且つ、該第１面の面積よりも大きい面積を有する第２面と、を有し、
該配置ステップにおいて、各ダミーチップは、該第１面が該支持基板の該表面と対面する様に、該表面側に配置されることを特徴とするデバイスパッケージの製造方法。 A method of manufacturing a device package, comprising:
an arrangement step of arranging a plurality of device chips apart from each other on the front surface side of a support substrate, and arranging one or more dummy chips in a region of the front surface side where the device chips are not arranged;
a sealing substrate forming step of sealing each device chip and each dummy chip arranged on the front surface side of the supporting substrate with a resin to form a sealing substrate on the front surface side;
a dividing step of dividing the encapsulation substrate into individual device packages;
each dummy chip has a first surface and a second surface located on the opposite side of the first surface in the thickness direction and having an area larger than that of the first surface;
A method of manufacturing a device package, wherein in said placing step, each dummy chip is placed on the front surface side of said support substrate such that said first surface faces said front surface of said support substrate. 各ダミーチップは、該第２面から該第１面に進む該厚さ方向において細くなっており、
該配置ステップにおいて、各ダミーチップは、該第１面が該支持基板の該表面と対面する様に、該表面に配置されることを特徴とする請求項１に記載のデバイスパッケージの製造方法。 each dummy chip is tapered in the thickness direction proceeding from the second surface to the first surface;
2. The method of manufacturing a device package according to claim 1, wherein in said placement step, each dummy chip is placed on said surface of said support substrate such that said first surface faces said surface of said support substrate. 少なくとも１つのダミーチップは、側部にテーパー形状又は段差形状を有し、
該配置ステップにおいて、各ダミーチップは、該第１面が該支持基板の該表面と対面する様に、該表面側に配置されることを特徴とする請求項１又は２に記載のデバイスパッケージの製造方法。 at least one dummy chip has a tapered shape or a stepped shape on the side,
3. The device package according to claim 1, wherein in said placement step, each dummy chip is placed on said surface side so that said first surface faces said surface of said support substrate. Production method. 少なくとも１つのダミーチップは、
平板状の第１のチップと、
平面視した場合に該第１のチップよりも大きい面積を有し、該第１のチップと積層された平板状の第２のチップと、
を有し、
該配置ステップにおいて、該少なくとも１つのダミーチップは、該第１のチップが該支持基板の該表面と対面する様に、該表面側に配置されることを特徴とする請求項１から３のいずれかに記載のデバイスパッケージの製造方法。 at least one dummy chip
a flat first chip;
a flat plate-shaped second chip having an area larger than that of the first chip when viewed in plan and stacked with the first chip;
has
4. The method according to any one of claims 1 to 3, wherein in said placement step, said at least one dummy chip is placed on said front surface of said support substrate such that said first chip faces said front surface. A method of manufacturing a device package according to any one of the above. 該支持基板の該表面は円形状を有し、
該配置ステップにおいて、該複数のデバイスチップは、該表面側の中央部を含む所定の領域に配置され、該１又は複数のダミーチップは、該表面を上面視した場合に該表面側の外周部に配置されることを特徴とする請求項１から４のいずれかに記載のデバイスパッケージの製造方法。 the surface of the support substrate has a circular shape;
In the arranging step, the plurality of device chips are arranged in a predetermined region including the central portion of the front surface side, and the one or more dummy chips are arranged in the outer peripheral portion of the front surface side when the front surface is viewed from above. 5. The method of manufacturing a device package according to claim 1, wherein the device package is arranged in the .
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