JP2023082478A - 電流検出回路、ｄｃ／ｄｃコンバータ、電気機器 - Google Patents

電流検出回路、ｄｃ／ｄｃコンバータ、電気機器 Download PDF

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Abstract

【課題】コストの削減が図れるとともに、電流を検出するタイミングの制御が容易かつ、高い検出精度を持つ電流検出回路を提供する。【解決手段】第１スイッチ素子（Ｑ１）及び第２スイッチ素子（Ｑ２）を直列に接続するように構成されるスイッチング出力段の第２スイッチ素子（Ｑ２）に流れる電流を検出するように構成される電流検出部（１）と、電流検出部（１）で検出された電流に応じたアナログ信号を生成するように構成されるアナログ信号生成部（２）と、前記アナログ信号が入力され、前記アナログ信号をアナログ信号の積分値に相当するデジタル信号に変換し、前記デジタル信号を出力するように構成される変換部（３）と、変換部（３）の駆動電圧、入力、出力のいずれかを第２スイッチ素子（Ｑ２）のオンＤＵＴＹに応じて補正するように構成される補正部（４）と、を有する。【選択図】図５

Description

本明細書中に開示されている発明は、ＤＣ/ＤＣコンバータに設けられる電流検出回路に関する。
ＤＣ/ＤＣコンバータにおいて、検出した電流に基づいてスイッチング出力段のスイッチ素子の制御を行うため、あるいは過電流保護に用いるため、電流検出回路が設けられている。電流検出回路に用いられる検出手法は様々ある。
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
特開２０２１－０９０２７２号公報
スイッチング出力段の上側のスイッチ素子に流れる電流と、下側のスイッチ素子に流れる電流との検出を行うためには、上側のスイッチ素子及び下側のスイッチ素子それぞれに電流検出回路を設ける必要があるので、コストが高くなる。
上側のスイッチ素子または下側のスイッチ素子がオンしている区間の中間点の電流を検出する手法を用いれば、上側のスイッチ素子及び下側のスイッチ素子それぞれに電流検出回路を設ける必要はなくなるが、電流を検出するタイミングの制御が難しく、電流の検出精度が悪くなるおそれがある。
本明細書中に開示されている電流検出回路は、第１スイッチ素子及び第２スイッチ素子を直列に接続するように構成されるスイッチング出力段の前記第２スイッチ素子に流れる電流を検出するように構成される電流検出部と、前記電流検出部で検出された電流に応じたアナログ信号を生成するように構成されるアナログ信号生成部と、前記アナログ信号が入力され、前記アナログ信号を前記アナログ信号の積分値に相当するデジタル信号に変換し、前記デジタル信号を出力するように構成される変換部と、前記変換部の駆動電圧、入力、出力のいずれかを前記第２スイッチ素子のオンＤＵＴＹに応じて補正するように構成される補正部と、を有する。
本明細書中に開示されているＤＣ/ＤＣコンバータは、上記構成の電流検出回路と、前記第１スイッチ素子及び前記第２スイッチ素子を直列に接続するように構成される前記スイッチング出力段と、前記第１スイッチ素子及び前記第２スイッチ素子のスイッチングを制御するように構成される制御回路と、を有する。
本明細書中に開示されている電気機器は、上記構成のＤＣ/ＤＣコンバータを有する。
本明細書中に開示されている発明によれば、コストの削減が図れるとともに、電流を検出するタイミングの制御が容易かつ、高い検出精度を持つ電流検出回路を提供することが可能となる。
図１は、第１実施形態に係るＤＣ/ＤＣコンバータの全体構成を示す図である。 図２は、第１実施形態に係る電流検出回路の構成を示す図である。 図３は、第１実施形態に係るアナログ信号の積分値の積分期間を示す図である。 図４は、第２実施形態に係るＤＣ/ＤＣコンバータの全体構成を示す図である。 図５は、第２実施形態に係る電流検出回路の第１構成例を示す図である。 図６は、アナログ信号の積分値の積分期間を示す図である。 図７は、第２実施形態に係る電流検出回路の第１構成例の詳細を示す図である。 図８は、マスク期間を設けた場合のアナログ信号の積分値の積分期間を示す図である。 図９は、第２実施形態に係る電流検出回路の第２構成例を示す図である。 図１０は、第２実施形態に係る電流検出回路の第３構成例を示す図である。 図１１は、第３実施形態に係るＤＣ/ＤＣコンバータの全体構成を示す図である。 図１２は、第３実施形態に係る電流検出回路の構成を示す図である。 図１３は、電気機器の外観図である。
＜第１実施形態＞
図１は、第１実施形態に係るＤＣ/ＤＣコンバータの全体構成を示す図である。本実施形態に係るＤＣ/ＤＣコンバータは、半導体装置１００と、インダクタＬ０と、ブートストラップキャパシタＣＢ０と、出力キャパシタＣＯＵＴと、を有する。
本実施形態に係るＤＣ/ＤＣコンバータは、直流入力電圧ＶＩＮを降圧した出力電圧ＶＯＵＴを生成する。
半導体装置１００は、端子ＶＣＣ＿ＤＲＩＶＥと、端子ＶＩＮ０と、端子ＬＸ０と、を有する。半導体装置１００は、端子ＶＣＣ＿ＤＲＩＶＥに直流入力電圧ＶＣＣを受け、端子ＶＩＮ０に直流入力電圧ＶＩＮを受け、出力端子ＬＸ０からスイッチ電圧を出力する。
出力端子ＬＸ０から出力されるスイッチ電圧は、インダクタＬ０及び出力キャパシタＣＯＵＴによって出力電圧ＶＯＵＴに変換される。出力電圧ＶＯＵＴは、インダクタＬ０及び出力キャパシタＣＯＵＴの接続ノードに接続される負荷（不図示）に供給される。
半導体装置１００は、端子ＢＯＯＴ０と、端子ＰＧＲＮＤ０と、端子ＦＢと、を更に有する。端子ＢＯＯＴ０にブートストラップキャパシタＣＢ０の第１端が接続される。ブートストラップキャパシタＣＢ０の第２端は、端子ＬＸ０とインダクタＬ０との接続ノードに接続される。端子ＰＧＲＮＤ０は、グランド電位に接続される。端子ＦＢは、インダクタＬ０及び出力キャパシタＣＯＵＴの接続ノードに接続される。
半導体装置１００は、第１スイッチ素子Ｑ１と、第２スイッチ素子Ｑ２と、制御回路ＣＴ１と、ドライバＧＤ１と、ドライバＧＤ２と、電流検出回路ＣＳ１と、電流検出回路ＣＳ２と、抵抗Ｒ１及びＲ２と、ダイオードＤ１と、を更に有する。
本実施形態では第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２はそれぞれＮＭＯＳトランジスタで構成される。第１スイッチ素子Ｑ１のドレインは端子ＶＩＮ０に接続され、第１スイッチ素子Ｑ１のソース及び第２スイッチ素子Ｑ２のドレインは端子ＬＸ０に接続され、第２スイッチ素子Ｑ２のソースは端子ＰＧＲＮＤ０に接続される。本実施形態のように第１スイッチ素子Ｑ１にＮＭＯＳトランジスタを用いる場合には、端子ＶＣＣ＿ＤＲＩＶＥ、ダイオードＤ１、及びブートストラップキャパシタＣＢ０を含むブートストラップ回路が用いられる。ブートストラップ回路によって、第１スイッチ素子Ｑ１を確実にオンさせることができる高い電圧を生成することができる。
制御回路ＣＴ１は、出力電圧ＶＯＵＴの値に応じて第１スイッチ素子Ｑ１及び前記第２スイッチ素子Ｑ２のスイッチングを制御する。ドライバＧＤ１は、制御回路ＣＴ１から制御信号を受け取り、第１スイッチ素子Ｑ１のゲートに電圧を印加する。ドライバＧＤ２は、制御回路ＣＴ１から制御信号を受け取り、第２スイッチ素子Ｑ２のゲートに電圧を印加する。電流検出回路ＣＳ１は、第１スイッチ素子Ｑ１に流れる電流を検出する。電流検出回路ＣＳ２は、第２スイッチ素子Ｑ２に流れる電流を検出する。抵抗Ｒ１及びＲ２は、出力電圧ＶＯＵＴの分圧を制御回路ＣＴ１に供給する。
図２は、電流検出回路ＣＳ２の一構成例を示す図である。図２に示す構成例の電流検出回路ＣＳ２は、電流検出部１と、アナログ信号生成部２と、変換部３と、を有する。電流検出部１は、第２スイッチ素子のソース－ドレイン間に流れる電流を検出する。アナログ信号生成部２は、電流検出部１で検出した電流に応じたアナログ信号を生成する。変換部３は、アナログ信号生成部２にて生成されたアナログ信号の積分値をデジタル信号に変換する。
第１スイッチ素子Ｑ１に流れる電流を検出する電流検出回路ＣＳ１と第２スイッチ素子Ｑ２に流れる電流を検出する電流検出回路ＣＳ２は同じ構成になる。ただし、電流検出回路ＣＳ２は低圧素子を用いて構成されるのに対して、電流検出回路ＣＳ１は高耐圧素子を用いて構成される。
図３は、アナログ信号の積分値の積分期間を示す図である。ｔ１からｔ２までの期間は第１スイッチ素子Ｑ１がオンしている。この期間、電流検出回路ＣＳ１にて電流が検出される。ｔ２からｔ３までの期間は第２スイッチ素子Ｑ２がオンしている。この期間、電流検出回路ＣＳ２にて電流が検出される。ｔ１からｔ３までの期間におけるアナログ信号の積分値をデジタル信号に変換する手法を用いることによって、第１スイッチ素子Ｑ１または第２スイッチ素子Ｑ２がオンしている区間の中間点の電流を検出する手法と比較して、電流を検出するタイミングの制御が容易になり、電流の検出精度を高くすることができる。
＜第２実施形態＞
図４は、第２実施形態に係るＤＣ/ＤＣコンバータの全体構成を示す図である。本実施形態に係るＤＣ/ＤＣコンバータは、半導体装置１００の代わりに半導体装置１０１を有する点で第１実施形態に係るＤＣ/ＤＣコンバータと異なり、それ以外の点で第１実施形態に係るＤＣ/ＤＣコンバータと同様である。
半導体装置１０１は、電流検出回路ＣＳ１及びＣＳ２の代わりに電流検出回路ＣＳ３を有する点で半導体装置１００と異なり、それ以外の点で半導体装置１００と同様である。
図５は、電流検出回路ＣＳ３の第１構成例を示す図である。第１構成例の電流検出回路ＣＳ３は、電流検出部１と、アナログ信号生成部２と、変換部３と、補正部４と、を有する。電流検出部１は、第２スイッチ素子Ｑ２に流れる電流を検出する。アナログ信号生成部２は、電流検出部１で検出した電流に応じたアナログ信号を生成する。補正部４は、第２スイッチ素子Ｑ２のオンＤＵＴＹに応じて駆動電圧ＶＤを補正する。アナログ信号生成部２にて生成されたアナログ信号は、変換部３に入力される。変換部３は、アナログ信号生成部２にて生成されたアナログ信号を、当該アナログ信号の積分値に相当するデジタル信号に変換し、当該デジタル信号を出力する。
図６は、アナログ信号の積分値の積分期間を示す図である。ｔ２からｔ３までの期間は第２スイッチ素子Ｑ２がオンしている。この期間、電流検出回路ＣＳ３にて電流が検出される。ｔ２からｔ３までの期間におけるアナログ信号の積分値をデジタル信号に変換する手法を用いることによって、第１スイッチ素子Ｑ１または第２スイッチ素子Ｑ２がオンしている区間の中間点の電流を検出する手法と比較して、電流を検出するタイミングの制御が容易になり、電流の検出精度を高くすることができる。図６では、第２スイッチ素子Ｑ２のオンＤＵＴＹが５０％場合を示したが、オンＤＵＴＹが５０％であるとは特に限定されない。
図７は、電流検出回路ＣＳ３の第１構成例を詳細に示す図である。
スイッチ１１、スイッチ１２、及び出力部１３によって電流検出部１（図５参照）が構成される。第２スイッチ素子Ｑ２のドレイン―ソース間の入力を受けて出力部１３から電流検出信号Ｓ１が出力される。ノイズを抑えるため、スイッチ１１とスイッチ１２は、第２スイッチ素子Ｑ２がオンしているときにのみオンする。
フィルタ２１、バッファ２２、及び加算部２３によってアナログ信号生成部２（図５参照）が構成される。フィルタ２１、バッファ２２、及び加算部２３によって構成されるアナログ信号生成部２は、出力部１３から出力される電流検出信号Ｓ１からアナログ信号Ｓ２を生成する。
ＡＤＣ（Analog-Digital Converter）３１によって変換部３（図５参照）が構成される。本構成例では、ＡＤＣ３１は１０ビットのＡＤＣであるが、１０ビット以外のＡＤＣであってもよい。ＡＤＣ３１は、ｔ２からｔ３までの期間を積分期間として、アナログ信号Ｓ２を、アナログ信号Ｓ２の積分値に相当するデジタル信号に変換する。ＡＤＣ３１は、ｔ２及びｔ３に関する情報を制御回路ＣＴ１から取得する。本構成例とは異なり、変換部３（図５参照）は、アナログ信号Ｓ２を平滑化するフィルタと、駆動電圧ＶＤによって駆動して当該フィルタの出力をデジタル信号に変換するＡＤＣと、を備える構成であってもよい。この場合でも、変換部３（図５参照）は、ｔ２からｔ３までの期間を積分期間として、アナログ信号Ｓ２を、アナログ信号Ｓ２の積分値に相当するデジタル信号に変換する。また、本構成例とは異なり、変換部３（図５参照）は、駆動電圧ＶＤによって駆動してアナログ信号Ｓ２をデジタル信号に変換するＡＤＣと、当該ＡＤＣから出力されるデジタル信号を演算処理するデジタル演算部と、を備える構成であってもよい。当該デジタル演算部は、ｔ２及びｔ３に関する情報を制御回路ＣＴ１から取得し、ｔ２からｔ３までの期間を積分期間としてデジタル信号を積分する。この場合でも、変換部３（図５参照）は、ｔ２からｔ３までの期間を積分期間として、アナログ信号Ｓ２を、アナログ信号Ｓ２の積分値に相当するデジタル信号に変換する。
定電流源４１、スイッチ４２、ＮＭＯＳトランジスタ４３、抵抗４４、キャパシタ４５、及びリニア電源回路４６によって補正部４（図５参照）が構成される。本構成例では、リニア電源回路４６はＬＤＯであるが、ＬＤＯ（Low Dropout）以外のリニア電源回路であってもよい。ＮＭＯＳトランジスタ４３のゲートには、一定のバイアス電圧ＶＢＩＡＳが供給される。したがって、ＮＭＯＳトランジスタ４３のソース－ドレイン間の抵抗値は略一定になる。
信号Ｓ４に応じてスイッチ４２がオン/オフされる。信号Ｓ４は、制御回路ＣＴ１から出力される。スイッチ４２とＮＭＯＳトランジスタ４３との接続ノードには矩形波の電圧が発生する。この矩形波の電圧は、抵抗４４とキャパシタ４５にて平滑化されて基準電圧ＶＲＥＦとなる。リニア電源回路４６は、基準電圧ＶＲＥＦに基づき直流入力電圧ＶＣＣを駆動電圧ＶＤに変換する。ＡＤＣ３１は、リニア電源回路から出力される駆動電圧ＶＤによって駆動する。ＡＤＣ３１は、アナログ信号Ｓ２をデジタル信号Ｓ３に変換し、デジタル信号Ｓ３を出力する。信号Ｓ４は、第２スイッチ素子Ｑ２のオンしているタイミングのみ、スイッチ４２をオンする。そのため、リニア電源回路４６で用いられる基準電圧ＶＲＥＦの値は、第２スイッチ素子Ｑ２のオンＤＵＴＹに応じて可変することになる。したがって、駆動電圧ＶＤの値は、第２スイッチ素子Ｑ２のオンＤＵＴＹに応じて可変する。具体的には、駆動電圧ＶＤの値は、第２スイッチ素子Ｑ２のオンＤＵＴＹに比例する。これにより、第２スイッチ素子Ｑ２のオンＤＵＴＹが可変しても、インダクタＬ０に流れる電流の平均値が同じであれば、同じ値のデジタル信号Ｓ３がＡＤＣ３１から出力される。
第２実施形態では、第１実施形態と比較して電流検出回路の個数を減らすことができるので、コストの低減を図ることができる。
上述した説明では、マスク期間を設けていないが、ノイズによる影響を抑制するためにマスク期間を設けてもよい。図８は、マスク期間を設けた場合のアナログ信号の積分値の積分期間を示す図である。第２スイッチ素子Ｑ２がオンしてから所定時間経過後にスイッチ１１及びスイッチ１２をオンすることで、第２スイッチ素子Ｑ２がオンしており且つ電流検出部が第２スイッチ素子に流れる電流を検出しないマスク期間を設けることができる。
図９は、電流検出回路ＣＳ３の第２構成例を示す図である。第２構成例の電流検出回路ＣＳ３は、電流検出部１と、アナログ信号生成部２と、変換部３と、アナログ信号補正部５と、を有する。
電流検出部１は、第２スイッチ素子Ｑ２に流れる電流を検出する。アナログ信号生成部２は、電流検出部１で検出した電流に応じたアナログ信号を生成する。アナログ信号補正部５は、アナログ信号生成部２で生成されたアナログ信号を第２スイッチ素子Ｑ２のオンＤＵＴＹに応じて補正する。変換部３は、アナログ信号補正部５から出力される補正後のアナログ信号の積分値をデジタル信号に変換する。
図１０は、電流検出回路ＣＳ３の第３構成例を示す図である。第３構成例の電流検出回路ＣＳ３は、電流検出部１と、アナログ信号生成部２と、変換部３と、デジタル信号補正部６と、を有する。
電流検出部１は、第２スイッチ素子Ｑ２に流れる電流を検出する。アナログ信号生成部２は、電流検出部１で検出した電流に応じたアナログ信号を生成する。変換部３は、アナログ信号生成部２にて生成されたアナログ信号の積分値をデジタル信号に変換する。デジタル信号補正部６は、変換部３で生成されたデジタル信号を第２スイッチ素子Ｑ２のオンＤＵＴＹに応じて補正する。
第１構成例の電流検出回路ＣＳ３は、第２構成例の電流検出回路ＣＳ３のように瞬時値を継続して補正する必要がなく、第３構成例の電流検出回路ＣＳ３のようにＡＤ変換された後のデジタル信号を補正する必要もないため、第２構成例の電流検出回路ＣＳ３及び第３構成例の電流検出回路ＣＳ３よりも電流の検出精度を高めることができる。
＜第３実施形態＞
図１１は、第３実施形態に係るＤＣ/ＤＣコンバータの全体構成を示す図である。本実施形態に係るＤＣ/ＤＣコンバータは、マルチフェーズ出力のＤＣ/ＤＣコンバータである。本実施形態に係るＤＣ/ＤＣコンバータは、半導体装置１０１の代わりに半導体装置１０２を有し、インダクタＬ１及びブートストラップキャパシタＣＢ１が追加されている点で第２実施形態に係るＤＣ/ＤＣコンバータと異なり、それ以外の点で第２実施形態に係るＤＣ/ＤＣコンバータと同様である。
半導体装置１０２は、電流検出回路ＣＳ３の代わりに電流検出回路ＣＳ４を有し、端子ＶＩＮ１、端子ＬＸ１、端子ＢＯＯＴ１、端子ＰＧＲＮＤ１、第１スイッチ素子Ｑ１１、第２スイッチ素子Ｑ１２、制御回路ＣＴ１１、ドライバＧＤ１１、ドライバＧＤ１２、及びダイオードＤ１１が追加されている点で半導体装置１００と異なり、それ以外の点で半導体装置１０１と同様である。
端子ＶＩＮ１、端子ＬＸ１、端子ＢＯＯＴ１、端子ＰＧＲＮＤ１、第１スイッチ素子Ｑ１１、第２スイッチ素子Ｑ１２、制御回路ＣＴ１１、ドライバＧＤ１１、ドライバＧＤ１２、及びダイオードＤ１１は、端子ＶＩＮ０、端子ＬＸ０、端子ＢＯＯＴ０、端子ＰＧＲＮＤ０、第１スイッチ素子Ｑ１、第２スイッチ素子Ｑ２、制御回路ＣＴ１、ドライバＧＤ１、ドライバＧＤ２、及びダイオードＤ１とフェーズが異なるだけであるため、ここでは詳細な説明を省略する。
図１２は、電流検出回路ＣＳ４の一構成例を詳細に示す図である。図１２に示す電流検出回路ＣＳ４は、スイッチ１１、スイッチ１２、出力部１３、フィルタ２１、バッファ２２、及び加算部２３の代わりに２つのフェーズであるスイッチ１１＿０、スイッチ１２＿０、出力部１３＿０、フィルタ２１＿０、バッファ２２＿０、加算部２３＿０、スイッチ１１＿１、スイッチ１２＿１、出力部１３＿１、フィルタ２１＿１、バッファ２２＿１、及び加算部２３＿１を有し、ＶＩ変換部２４＿０、ＶＩ変換部２４＿１、及び抵抗２５が追加されている点で図７に示す電流検出回路ＣＳ３と異なり、それ以外の点で図７に示す電流検出回路ＣＳ３と同様である。
図１２に示す電流検出回路ＣＳ４では、アナログ信号Ｓ２は、各フェーズで検出された電流の加算値に応じた値となる。具体的には、第２スイッチＱ２に流れる電流に応じた電圧がＶＩ変換部２４＿０によって電流に変換され、第２スイッチＱ１２に流れる電流に応じた電圧がＶＩ変換部２４＿１によって電流に変換され、ＶＩ変換部２４＿０から出力される電流とＶＩ変換部２４＿１から出力される電流との合成電流が抵抗２５によって電圧に変換されてアナログ信号Ｓ２となる。
第３実施形態も第２実施形態と同様に、コストの削減が図れるとともに、電流を検出するタイミングの制御が容易かつ、高い検出精度を持つ電流検出回路を実現することができる。
図１２は、電流検出回路ＣＳ４の一構成例として、変換部３の駆動電圧を補正する構成を示したが、変換部３の入力または出力を補正する構成であってもよい。
＜適用例＞
図１３は、電気機器を示す図である。図１３に示す電気機器２００は、プリンタである。電気機器２００に内蔵される電源装置３００として、これまでに説明してきたＤＣ/ＤＣコンバータを用いることができる。なお、プリンタ以外の電気機器においても、これまでに説明してきたＤＣ/ＤＣコンバータを搭載することができる。
＜その他＞
本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
例えば、第２実施形態及び第３実施形態では、下側スイッチに流れる電流を検出する電流検出回路が用いられたが、下側スイッチに流れる電流を検出する電流検出回路の代わりに上側スイッチに流れる電流を検出する電流検出回路が用いられてもよい。ただし、下側スイッチに流れる電流を検出する電流検出回路は、上側スイッチに流れる電流を検出する電流検出回路とは異なり、低耐圧素子を用いることができ、低コスト化を図ることができるという利点を有する。
以上説明した電流検出回路（ＣＳ３）は、第１スイッチ素子（Ｑ１）及び第２スイッチ素子（Ｑ２）を直列に接続するように構成されるスイッチング出力段の前記第２スイッチ素子に流れる電流を検出するように構成される電流検出部（１）と、前記電流検出部で検出された電流に応じたアナログ信号を生成するように構成されるアナログ信号生成部（２）と、前記アナログ信号が入力され、前記アナログ信号を前記アナログ信号の積分値に相当するデジタル信号に変換し、前記デジタル信号を出力するように構成される変換部（３）と、前記変換部の駆動電圧、入力、出力のいずれかを前記第２スイッチ素子のオンＤＵＴＹに応じて補正するように構成される補正部（４）と、を有する構成（第１の構成）である。
上記第１の構成である電流検出回路は、コストの削減が図れるとともに、電流を検出するタイミングの制御が容易かつ、高い検出精度を持つことができる。
上記第１の構成である電流検出回路において、前記積分値の積分期間において、前記第２スイッチ素子はオンしている構成（第２の構成）であってもよい。
上記第２の構成である電流検出回路は、無駄な積分期間（第１スイッチ素子がオンしているときの積分期間）をなくすことができる。
上記第２の構成である電流検出回路において、前記第２スイッチ素子がオンしており且つ前記電流検出部が前記第２スイッチ素子に流れる電流を検出しないマスク期間を設け、前記補正部は、前記駆動電圧、前記入力、前記出力のいずれかを前記オンＤＵＴＹ及び前記マスク期間に応じて補正するように構成される構成（第３の構成）であってもよい。
上記第３の構成である電流検出回路は、ノイズによる影響を抑制することができる。
上記第１～第３いずれかの構成である電流検出回路において、前記第１スイッチ素子の第１端は、第１電圧が印加されるように構成され、前記第１スイッチ素子の第２端は、前記第２スイッチ素子の第１端に接続され、前記第２スイッチ素子の第２端は、第２電圧が印加されるように構成され、前記第２電圧は前記第１電圧より小さい構成（第４の構成）であってもよい。
上記第４の構成である電流検出回路は、低耐圧素子を用いることができる。これにより、より一層低コスト化を図ることができる。
上記第１～第４いずれかの構成である電流検出回路において、前記補正部は、前記駆動電圧を補正するように構成される構成（第５の構成）であってもよい。
上記第５の構成である電流検出回路は、検出精度をより一層高めることができる。
上記第５の構成である電流検出回路において、前記補正部は、前記駆動電圧を生成するように構成されるリニア電源回路を有し、前記リニア電源回路で用いられる基準電圧の値は、前記オンＤＵＴＹに応じて可変する構成（第６の構成）であってもよい。
上記第６の構成である電流検出回路は、補正部を簡単な回路構成で実現することができる。
以上説明したＤＣ／ＤＣコンバータは、上記第１～第６いずれかの構成である電流検出回路と、前記第１スイッチ素子及び前記第２スイッチ素子を直列に接続するように構成される前記スイッチング出力段と、を有する構成（第７の構成）である。
上記第７の構成であるＤＣ／ＤＣコンバータでは、電流検出回路において、コストの削減が図れるとともに、電流を検出するタイミングの制御が容易かつ、高い検出精度を持つことができる。
上記第７の構成であるＤＣ／ＤＣコンバータにおいて、前記ＤＣ／ＤＣコンバータは、前記スイッチング出力段を複数備え、前記電流検出回路は、複数の前記スイッチング出力段それぞれに対応する複数の前記電流検出部を備え、前記アナログ信号生成部は、複数の前記電流検出部それぞれによって検出された電流の加算値に応じた前記アナログ信号を生成するように構成される構成（第８の構成）である。
上記第８の構成であるＤＣ／ＤＣコンバータでは、マルチフェーズ出力が可能となる。
以上説明した電気機器は、上記第７又は第８の構成であるＤＣ／ＤＣコンバータを有する構成（第９の構成）である。
上記第９の構成である電気機器では、電流検出回路において、コストの削減が図れるとともに、電流を検出するタイミングの制御が容易かつ、高い検出精度を持つことができる。
１ 電流検出部
２ アナログ信号生成部
３ 変換部
４ 補正部
５ アナログ信号補正部
６ デジタル信号補正部
１１、１１_０、１１_１ スイッチ
１２、１２_０、１２_１ スイッチ
１３、１３_０、１３_１ 出力部
２１、２１_０、２１_１ フィルタ
２２、２２_０、２２_１ バッファ
２３、２３_０、２３_１ 加算部
２４_０、２４_１ ＶＩ変換部
２５ 抵抗
３１ ＡＤＣ
４１ 定電流源
４２ スイッチ
４３ ＮＭＯＳトランジスタ
４４ 抵抗
４５ キャパシタ
４６ リニア電源回路
１００、１０１、１０２ 半導体装置
２００ 電気機器
３００ 電源装置
ＣＢ０、ＣＢ１ ブートストラップキャパシタ
ＣＯＵＴ 出力キャパシタ
ＣＳ１、ＣＳ２、ＣＳ３、ＣＳ４ 電流検出回路
ＣＴ１、ＣＴ１１ 制御回路
Ｄ１、Ｄ１１ ダイオード
ＧＤ１、ＧＤ２、ＧＤ１１、ＧＤ１２ ドライバ
Ｌ０、Ｌ１ インダクタ
Ｑ１、Ｑ２、Ｑ１１、Ｑ１２ スイッチ素子
Ｒ1、Ｒ２ 抵抗

Claims (9)

  1. 第１スイッチ素子及び第２スイッチ素子を直列に接続するように構成されるスイッチング出力段の前記第２スイッチ素子に流れる電流を検出するように構成される電流検出部と、
    前記電流検出部で検出された電流に応じたアナログ信号を生成するように構成されるアナログ信号生成部と、
    前記アナログ信号が入力され、前記アナログ信号を前記アナログ信号の積分値に相当するデジタル信号に変換し、前記デジタル信号を出力するように構成される変換部と、
    前記変換部の駆動電圧、入力、出力のいずれかを前記第２スイッチ素子のオンＤＵＴＹに応じて補正するように構成される補正部と、
    を有する、電流検出回路。
  2. 前記積分値の積分期間において、前記第２スイッチ素子はオンしている、請求項１に記載の電流検出回路。
  3. 前記第２スイッチ素子がオンしており且つ前記電流検出部が前記第２スイッチ素子に流れる電流を検出しないマスク期間を設け、
    前記補正部は、前記駆動電圧、前記入力、前記出力のいずれかを前記オンＤＵＴＹ及び前記マスク期間に応じて補正するように構成される、請求項２に記載の電流検出回路。
  4. 前記第１スイッチ素子の第１端は、第１電圧が印加されるように構成され、
    前記第１スイッチ素子の第２端は、前記第２スイッチ素子の第１端に接続され、
    前記第２スイッチ素子の第２端は、第２電圧が印加されるように構成され、
    前記第２電圧は前記第１電圧より小さい、請求項１～３のいずれか一項に記載の電流検出回路。
  5. 前記補正部は、前記駆動電圧を補正するように構成される、請求項１～４のいずれか一項に記載の電流検出回路。
  6. 前記補正部は、前記駆動電圧を生成するように構成されるリニア電源回路を有し、
    前記リニア電源回路で用いられる基準電圧の値は、前記オンＤＵＴＹに応じて可変する、請求項５に記載の電流検出回路。
  7. 請求項１～請求項６のいずれか一項に記載の電流検出回路と、
    前記第１スイッチ素子及び前記第２スイッチ素子を直列に接続するように構成される前記スイッチング出力段と、
    を有する、ＤＣ／ＤＣコンバータ。
  8. 前記ＤＣ／ＤＣコンバータは、前記スイッチング出力段を複数備え、
    前記電流検出回路は、複数の前記スイッチング出力段それぞれに対応する複数の前記電流検出部を備え、
    前記アナログ信号生成部は、複数の前記電流検出部それぞれによって検出された電流の加算値に応じた前記アナログ信号を生成するように構成される、請求項７に記載のＤＣ／ＤＣコンバータ。
  9. 請求項７又は請求項８に記載のＤＣ／ＤＣコンバータを有する、電気機器。
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