JP2023074122A

JP2023074122A - Semiconductor device for power

Info

Publication number: JP2023074122A
Application number: JP2021186902A
Authority: JP
Inventors: 佐武郎田中; Saburo Tanaka; 貴哉武藤; Takaya Muto; 直秀前田; Naohide Maeda
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2021-11-17
Filing date: 2021-11-17
Publication date: 2023-05-29
Anticipated expiration: 2041-11-17
Also published as: JP7329578B2

Abstract

To obtain a semiconductor device for a power, obtained by suppressing a dielectric voltage and reducing noises.SOLUTION: A semiconductor device for a power, comprises: a plurality of lead frames which is formed in a plate shape, and is arranged in parallel onto a same plate; a first semiconductor element connected to one surface of a first lead frame; a wiring member connecting one surface of a second lead frame and a surface on a side opposite to the first lead frame in the first semiconductor element; a power module having a capacitor; and a fuse part provided to a route of a current entered into the power module. The capacitor is connected to between the first lead frame and the second lead frame.SELECTED DRAWING: Figure 1

Description

本願は、電力用半導体装置に関するものである。 The present application relates to a power semiconductor device.

電力用半導体装置は、パワーモジュールを例えば複数個組み合わせることで構成した電力変換回路を内部に備える。パワーモジュールは、スイッチング可能なパワー半導体チップを内部に有し、ヒートシンク上に配置される。電力用半導体装置は電力変換回路に加えて制御基板を有し、制御基板から電力変換回路に信号が伝達され、パワー半導体チップをオンオフさせて電力変換回路の電力を制御する。電力用半導体装置は、制御の際に生じる電圧変動、及びノイズを吸収する平滑コンデンサを備える。また、電力用半導体装置は電源、パワーモジュール及び平滑コンデンサを接続する金属製の板で形成されたバスバーを備え、動作時にバスバーを介して電力を伝達し合う。電力変換回路には３相回路が構成され、例えば３相回路を２回路分並列に配置することで、モータと接続して動作させるときに電磁音の低減及び駆動トルク変動の平滑化を図ることができる。 2. Description of the Related Art A power semiconductor device internally includes a power conversion circuit configured by, for example, combining a plurality of power modules. The power module has a switchable power semiconductor chip inside and is arranged on a heat sink. A power semiconductor device has a control board in addition to a power conversion circuit, and a signal is transmitted from the control board to the power conversion circuit to turn on/off the power semiconductor chip to control the power of the power conversion circuit. A power semiconductor device includes a smoothing capacitor that absorbs voltage fluctuations and noise that occur during control. Moreover, the power semiconductor device includes a bus bar formed of a metal plate that connects the power source, the power module, and the smoothing capacitor, and transmits power to each other via the bus bar during operation. A three-phase circuit is configured in the power conversion circuit. For example, by arranging two three-phase circuits in parallel, it is possible to reduce electromagnetic noise and smooth drive torque fluctuations when operating the circuit by connecting it to a motor. can be done.

パワーモジュールは、配線パターン状に成形されたリードフレーム上にパワー半導体チップを搭載し、パワー半導体チップの上面電極パッドは配線部材で接続され、これらをモールド樹脂で封止したものである。パワー半導体チップは通電により発熱が生じ、パワー半導体チップの温度は上昇する。パワー半導体チップには許容温度が定められているため、この温度を超えないように通電する電流を制御する必要がある。すなわち、電力用半導体装置の出力を限界まで引き出す場合、通電時のパワー半導体チップの温度が許容温度以下となる範囲の最大電力で電力用半導体装置を動作させることになる。パワー半導体チップの動作温度が許容温度以下となる範囲内で電力を上げるには、同じ電力が入力されたときにパワー半導体チップで生じる発熱損失を低減すること、パワー半導体チップが外部から受ける熱量を低減すること、パワー半導体チップで生じた熱を放熱しやすくすること、もしくはパワー半導体チップの温度を監視し許容温度になる寸前まで入力する電力を許容することなどで可能になる。また、電力用半導体装置は上述のとおり、バスバー、リードフレーム、パワー半導体チップなど様々な部材、及びこれらの部材の溶接部などの接続部を介して通電される。 A power module has a power semiconductor chip mounted on a lead frame molded into a wiring pattern, electrode pads on the upper surface of the power semiconductor chip are connected by a wiring member, and these are sealed with a mold resin. The power semiconductor chip generates heat when energized, and the temperature of the power semiconductor chip rises. Since the power semiconductor chip has a permissible temperature, it is necessary to control the current so as not to exceed this temperature. That is, when drawing out the output of the power semiconductor device to the limit, the power semiconductor device is operated with the maximum power in a range in which the temperature of the power semiconductor chip during power supply is equal to or lower than the allowable temperature. In order to raise the power within the range where the operating temperature of the power semiconductor chip is below the allowable temperature, it is necessary to reduce the heat loss that occurs in the power semiconductor chip when the same power is input, and to reduce the amount of heat that the power semiconductor chip receives from the outside. This can be achieved by reducing the temperature, facilitating the dissipation of heat generated in the power semiconductor chip, or monitoring the temperature of the power semiconductor chip and permitting power to be input just before reaching the allowable temperature. As described above, the power semiconductor device is energized through various members such as bus bars, lead frames, and power semiconductor chips, and connection portions such as welded portions of these members.

電力用半導体装置の通電時にパワー半導体チップ等の電子部品が短絡故障すると、電力用半導体装置に過大な短絡電流が流れる。短絡状態において、電源と電力変換回路を繋ぐリレーを接続する、または接続を継続すると、大電流によりパワーモジュールは故障する。また定格を超える過電流が電力用半導体装置に流れることにより、電力用半導体装置に接続された電源が損害を受ける場合もある。こうした事態を回避するために、過電流が流れた場合、通常は過電流を検知するセンサを用いて、パワー半導体チップのスイッチングを高速に制御して電流を遮断している。しかしながら、不測の事態に対応するために更なる対策を施して、パワーモジュールの故障モードを確実に防ぐことも有益と考えられている。このような要求に対応するために、様々な電力用半導体装置が提案されている（例えば、特許文献１参照）。 If an electronic component such as a power semiconductor chip short-circuits while the power semiconductor device is energized, an excessive short-circuit current flows through the power semiconductor device. If the relay that connects the power supply and the power conversion circuit is connected or left connected in the short-circuit state, the power module will fail due to the large current. In addition, the power supply connected to the power semiconductor device may be damaged due to overcurrent flowing through the power semiconductor device that exceeds the rated current. In order to avoid such a situation, when an overcurrent flows, a sensor that detects the overcurrent is usually used to control the switching of the power semiconductor chip at high speed to cut off the current. However, it is also considered beneficial to take additional measures to deal with contingencies to ensure that power module failure modes are prevented. In order to meet such demands, various power semiconductor devices have been proposed (see Patent Document 1, for example).

開示された電力用半導体装置では、電力用半導体装置と一体となった回転電機の構造が示されている。この電力用半導体装置は、パワー半導体チップと、パワー半導体チップを実装したパワーリードと、パワーリードの一部を露出させてパワー半導体チップ及びパワーリードをモールドした樹脂と、露出したパワーリードの露出部に設けたヒューズ部とを備える。ヒューズ部を設けたことで過電流は確実に遮断されるため、電力用半導体装置はパワーモジュールの故障モードの耐性に優れた構成を備えている。 The disclosed power semiconductor device shows a structure of a rotating electric machine integrated with the power semiconductor device. This power semiconductor device includes a power semiconductor chip, power leads mounted with the power semiconductor chip, resin molding the power semiconductor chip and the power leads with part of the power leads exposed, and exposed parts of the power leads. and a fuse portion provided in the The provision of the fuse section reliably cuts off the overcurrent, so that the power semiconductor device has a configuration that is highly resistant to failure modes of the power module.

国際公開第２０１８／０７９３５２号WO2018/079352

上記特許文献１における電力用半導体装置の構造では、ヒューズ部を設けたため、過電流を遮断することはできる。しかしながら、ヒューズ部において局所的に電流密度が上がるため、寄生インダクタンスの増加に応じて発生する誘起電圧により、ノイズが大きくなる。そのため、電力用半導体装置のノイズ低減が阻害されるという課題があった。 In the structure of the power semiconductor device in Patent Document 1, since the fuse portion is provided, overcurrent can be cut off. However, since the current density locally increases in the fuse portion, noise increases due to the induced voltage generated according to the increase in parasitic inductance. Therefore, there is a problem that the noise reduction of the power semiconductor device is hindered.

そこで、本願は、誘起電圧を抑制して、ノイズを低減した電力用半導体装置を得ることを目的とする。 Accordingly, an object of the present application is to obtain a power semiconductor device with reduced noise by suppressing the induced voltage.

本願に開示される電力用半導体装置は、板状に形成され、同一平面上に並べられた複数のリードフレーム、第１のリードフレームの一方の面に接続された第１の半導体素子、第２のリードフレームの一方の面と第１の半導体素子における第１のリードフレームの側とは反対側の面とを接続する配線部材、及びコンデンサを有したパワーモジュールと、パワーモジュールに流入する電流の経路に設けられたヒューズ部とを備え、コンデンサは、第１のリードフレームと第２のリードフレームとの間に接続されているものである。 A power semiconductor device disclosed in the present application includes a plurality of lead frames formed in a plate shape and arranged on the same plane, a first semiconductor element connected to one surface of the first lead frame, and a second lead frame. and a power module having a capacitor and a wiring member connecting one surface of the lead frame and a surface of the first semiconductor element opposite to the first lead frame side; and a fuse portion provided in the path, and the capacitor is connected between the first lead frame and the second lead frame.

本願に開示される電力用半導体装置によれば、第１のリードフレームの一方の面に接続された第１の半導体素子、第２のリードフレームの一方の面と第１の半導体素子における第１のリードフレームの側とは反対側の面とを接続する配線部材、及びコンデンサを有したパワーモジュールと、パワーモジュールに流入する電流の経路に設けられたヒューズ部とを備え、コンデンサが第１のリードフレームと第２のリードフレームとの間に接続されているため、コンデンサがヒューズ部における寄生インダクタンスの増加に応じて発生する誘起電圧を抑制してノイズを低減するので、誘起電圧を抑制して、ノイズを低減した電力用半導体装置１００を得ることができる。 According to the power semiconductor device disclosed in the present application, the first semiconductor element connected to one surface of the first lead frame, the one surface of the second lead frame and the first semiconductor element in the first semiconductor element. a power module having a capacitor and a wiring member connecting a surface opposite to the lead frame side of the power module; Since it is connected between the lead frame and the second lead frame, the capacitor suppresses the induced voltage generated in accordance with the increase of the parasitic inductance in the fuse section, thereby reducing noise. , the power semiconductor device 100 with reduced noise can be obtained.

実施の形態１に係る電力用半導体装置の構成の概略を示す平面図である。1 is a plan view showing an outline of a configuration of a power semiconductor device according to Embodiment 1; FIG. 図１のＡ－Ａ断面位置で切断した電力用半導体装置の概略を示す断面図である。FIG. 2 is a cross-sectional view schematically showing the power semiconductor device taken along line AA in FIG. 1; 実施の形態２に係る電力用半導体装置の構成の概略を示す平面図である。FIG. 11 is a plan view showing an outline of the configuration of a power semiconductor device according to a second embodiment; 実施の形態３に係る電力用半導体装置の構成の概略を示す平面図である。FIG. 11 is a plan view showing an outline of the configuration of a power semiconductor device according to a third embodiment; 実施の形態４に係る電力用半導体装置の構成の概略を示す平面図である。FIG. 11 is a plan view showing the outline of the configuration of a power semiconductor device according to a fourth embodiment; 実施の形態５に係る電力用半導体装置の構成の概略を示す平面図である。FIG. 12 is a plan view showing an outline of a configuration of a power semiconductor device according to a fifth embodiment;

以下、本願の実施の形態による電力用半導体装置を図に基づいて説明する。なお、各図において同一、または相当部材、部位については同一符号を付して説明する。 Power semiconductor devices according to embodiments of the present application will be described below with reference to the drawings. In each figure, the same or corresponding members and parts are denoted by the same reference numerals.

実施の形態１．
図１は電力用半導体装置１００の構成の概略を示す平面図で、封止部材であるモールド樹脂４を取り除いて示した図、図２は図１のＡ－Ａ断面位置で切断した電力用半導体装置１００の概略を示す断面図である。図１において、破線はモールド樹脂４の外形である。電力用半導体装置１００は半導体素子であるパワー半導体チップ１を複数有し、パワー半導体チップ１のスイッチング動作にて電力を変換する装置である。本実施の形態に示す図では電力用半導体装置１００に１つのパワーモジュール５０を示しているが、パワーモジュール５０の個数は１つに限るものではない。電力用半導体装置１００は複数のパワーモジュール５０を組み合わせて構成しても構わない。 Embodiment 1.
FIG. 1 is a plan view showing an outline of the structure of a power semiconductor device 100, showing the mold resin 4, which is a sealing member, removed, and FIG. 1 is a cross-sectional view showing an outline of the device 100; FIG. In FIG. 1, the dashed line is the outer shape of the mold resin 4. As shown in FIG. A power semiconductor device 100 is a device that has a plurality of power semiconductor chips 1 that are semiconductor elements and that converts electric power by switching operation of the power semiconductor chips 1 . Although one power module 50 is shown in the power semiconductor device 100 in the diagrams of the present embodiment, the number of power modules 50 is not limited to one. The power semiconductor device 100 may be configured by combining a plurality of power modules 50 .

＜電力用半導体装置１００＞
電力用半導体装置１００は、図１に示すように、パワーモジュール５０及びヒューズ部６を備える。パワーモジュール５０は、パワーモジュール５０に供給された電力を変換して出力する。ヒューズ部６は、パワーモジュール５０に流入する電流の経路に設けられる。ヒューズ部６は、パワーモジュール５０が有したパワー半導体チップ１が短絡故障した際にパワーモジュール５０に流入する過電流を遮断する。ヒューズ部６を設けることで、過電流に起因したパワーモジュール５０の損傷を抑制することができ、電力用半導体装置１００の信頼性を向上させることができる。ヒューズ部６は、銅またはアルミを基材にした合金の板材から作製される。ヒューズ部６は、例えば、図２に示すように断面積が前後の部分よりも小さくなるようにして形成される。図２では、ヒューズ部６は上の方向に延出しているが、ヒューズ部６の配置はこれに限るものではない。ヒューズ部６に接続されるバスバーなどの配置に応じて、ヒューズ部６の配置を定めて構わない。 <Power semiconductor device 100>
The power semiconductor device 100 includes a power module 50 and a fuse section 6, as shown in FIG. The power module 50 converts the power supplied to the power module 50 and outputs the converted power. The fuse section 6 is provided on the path of current flowing into the power module 50 . The fuse section 6 cuts off an overcurrent flowing into the power module 50 when the power semiconductor chip 1 included in the power module 50 has a short-circuit failure. By providing the fuse portion 6, damage to the power module 50 due to overcurrent can be suppressed, and the reliability of the power semiconductor device 100 can be improved. The fuse portion 6 is made of a plate material of an alloy using copper or aluminum as a base material. The fuse portion 6 is formed, for example, so as to have a smaller cross-sectional area than the front and rear portions as shown in FIG. Although the fuse portion 6 extends upward in FIG. 2, the arrangement of the fuse portion 6 is not limited to this. The arrangement of the fuse section 6 may be determined according to the arrangement of the busbars and the like connected to the fuse section 6 .

パワーモジュール５０は、複数のリードフレーム（第１のリードフレームであるＰ電位リード２ａ、第２のリードフレームであるＡＣ電位リード２ｂ、第３のリードフレームであるＮ電位リード２ｃ）と、パワー半導体チップ１と、インナーリード３ａ、３ｂと、モールド樹脂４と、コンデンサ５とを備える。図１は、複数のリードフレームの一方の面に垂直な方向に見た平面図である。複数のリードフレームは、板状に形成され、同一平面上に並べられ、配線パターンを形成する。本実施の形態では、複数のリードフレームは、２つのＰ電位リード２ａ、２つのＡＣ電位リード２ｂ、及び２つのＮ電位リード２ｃである。複数のリードフレームの構成はこれに限るものではなく、さらにリードフレームを備えた構成でも構わない。また、第１のリードフレームをＰ電位リード２ａとし、第２のリードフレームをＡＣ電位リード２ｂとしたが、第１のリードフレームをＡＣ電位リード２ｂとし、第２のリードフレームをＰ電位リード２ａとしても構わない。 The power module 50 includes a plurality of lead frames (a P potential lead 2a as a first lead frame, an AC potential lead 2b as a second lead frame, and an N potential lead 2c as a third lead frame) and a power semiconductor. It has a chip 1, inner leads 3a and 3b, a mold resin 4, and a capacitor 5. - 特許庁FIG. 1 is a plan view of a plurality of lead frames viewed in a direction perpendicular to one surface. The plurality of lead frames are plate-shaped and arranged on the same plane to form a wiring pattern. In this embodiment, the lead frames are two P potential leads 2a, two AC potential leads 2b and two N potential leads 2c. The configuration of the plurality of lead frames is not limited to this, and a configuration including further lead frames may be used. The first lead frame is the P potential lead 2a and the second lead frame is the AC potential lead 2b. I don't mind.

第１の半導体素子である第１のパワー半導体チップ１ａは、Ｐ電位リード２ａの一方の面に接続される。第２の半導体素子である第２のパワー半導体チップ１ｂは、ＡＣ電位リード２ｂの一方の面に接続される。配線部材であるインナーリード３ａは、ＡＣ電位リード２ｂの一方の面と第１のパワー半導体チップ１ａにおけるＰ電位リード２ａの側とは反対側の面とを接続する。第２の配線部材であるインナーリード３ｂは、Ｎ電位リード２ｃの一方の面と第２のパワー半導体チップ１ｂにおけるＡＣ電位リード２ｂの側とは反対側の面とを接続する。コンデンサ５は、Ｐ電位リード２ａとＡＣ電位リード２ｂとの間に接続されている。モールド樹脂４は、Ｐ電位リード２ａ、ＡＣ電位リード２ｂ、及びＮ電位リード２ｃのそれぞれの少なくとも一部を外部に露出させた状態で、Ｐ電位リード２ａ、ＡＣ電位リード２ｂ、及びＮ電位リード２ｃとパワー半導体チップ１とインナーリード３ａ、３ｂとコンデンサ５とを封止する。 A first power semiconductor chip 1a, which is a first semiconductor element, is connected to one surface of a P-potential lead 2a. A second power semiconductor chip 1b, which is a second semiconductor element, is connected to one surface of an AC potential lead 2b. The inner lead 3a, which is a wiring member, connects one surface of the AC potential lead 2b to the surface of the first power semiconductor chip 1a opposite to the P potential lead 2a. Inner lead 3b, which is a second wiring member, connects one surface of N potential lead 2c to a surface of second power semiconductor chip 1b opposite to AC potential lead 2b. A capacitor 5 is connected between the P potential lead 2a and the AC potential lead 2b. The mold resin 4 connects the P potential lead 2a, the AC potential lead 2b, and the N potential lead 2c in a state in which at least a part of each of the P potential lead 2a, the AC potential lead 2b, and the N potential lead 2c is exposed to the outside. , the power semiconductor chip 1, the inner leads 3a and 3b, and the capacitor 5 are sealed.

＜パワーモジュール５０の構成要素＞
パワーモジュール５０の各構成要素について説明する。リードフレームは、銅またはアルミを基材にした合金の板材を配線パターン状に成形して作製される。リードフレームを構成するＰ電位リード２ａ、ＡＣ電位リード２ｂ、及びＮ電位リード２ｃは、モールド樹脂４で封止された後に電気配線上不要な部分が除去され、それぞれが切り離されることで形成される。リードフレームは、一方の面の側にパワー半導体チップ１、インナーリード３ａ、インナーリード３ｂ、はんだ７などの導電性部材、ワイヤボンド配線、電流検出用抵抗器などが実装される。一方の面は、実装面２ｄである。リードフレームの配線パターン状への加工は、板状の材料のエッチング加工、またはプレス加工にて行われる。リードフレームの表面は、基材の金属が露出しているものも使用可能であるが、一部もしくは全部にめっき処理を行っても構わない。めっき処理を施すことで、リードフレームへの部材の実装が容易になる。 <Constituent Elements of Power Module 50>
Each component of the power module 50 will be described. A lead frame is produced by forming a plate material of an alloy using copper or aluminum as a base material into a wiring pattern. The P-potential lead 2a, the AC-potential lead 2b, and the N-potential lead 2c, which constitute the lead frame, are formed by removing unnecessary portions of the electrical wiring after sealing with the mold resin 4 and separating them. . On one side of the lead frame, the power semiconductor chip 1, inner leads 3a, 3b, conductive members such as solder 7, wire bond wiring, a current detection resistor, and the like are mounted. One surface is the mounting surface 2d. The lead frame is processed into a wiring pattern shape by etching or pressing a plate-shaped material. As for the surface of the lead frame, it is possible to use one in which the metal of the base material is exposed, but a part or the whole of the lead frame may be plated. Plating makes it easy to mount the member on the lead frame.

Ｐ電位リード２ａ、ＡＣ電位リード２ｂ、及びＮ電位リード２ｃの他方の面は、図２に示すように、モールド樹脂４から外部に露出する。露出した面は、放熱面２ｅとされる。実装面２ｄに対して熱硬化性樹脂などのモールド樹脂４で成形することにより、実装面２ｄの側は樹脂封止される。放熱面２ｅを外部に露出することで、放熱面２ｅを効率よく冷却することができる。放熱面２ｅを効率よく冷却できるので、パワー半導体チップ１を効率よく冷却することができる。Ｐ電位リード２ａ、ＡＣ電位リード２ｂ、及びＮ電位リード２ｃの一部は、図１に示すように、モールド樹脂４から外部に露出する。Ｐ電位リード２ａ、ＡＣ電位リード２ｂ、及びＮ電位リード２ｃの一部が外部に露出することで、Ｐ電位リード２ａ、ＡＣ電位リード２ｂ、及びＮ電位リード２ｃと外部の機器もしくは電源等とを容易に接続することができる。 The other surfaces of the P-potential lead 2a, the AC-potential lead 2b, and the N-potential lead 2c are exposed outside from the mold resin 4, as shown in FIG. Let the exposed surface be the heat radiation surface 2e. By molding the mounting surface 2d with a molding resin 4 such as a thermosetting resin, the mounting surface 2d side is resin-sealed. By exposing the heat dissipation surface 2e to the outside, the heat dissipation surface 2e can be efficiently cooled. Since the heat radiation surface 2e can be efficiently cooled, the power semiconductor chip 1 can be efficiently cooled. Part of the P-potential lead 2a, the AC-potential lead 2b, and the N-potential lead 2c are exposed outside from the mold resin 4, as shown in FIG. By partially exposing the P potential lead 2a, the AC potential lead 2b, and the N potential lead 2c, the P potential lead 2a, the AC potential lead 2b, and the N potential lead 2c are connected to an external device or power source. Easy to connect.

第１のパワー半導体チップ１ａについて説明するが、第２のパワー半導体チップ１ｂも同様の構成である。第１のパワー半導体チップ１ａは、図２に示すように、一方側にチップ上面電極１ａ１を備え、他方側にチップ下面電極１ａ２を備える。実施の形態１では、パワー半導体チップ１は一例としてＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）を示すが、第１のパワー半導体チップ１ａはＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）であっても構わない。ＭＯＳＦＥＴ及びＩＧＢＴはスイッチング素子の機能を有しており、チップ上面電極１ａ１と同じ面に、チップ上面電極１ａ１とは別にゲート電極（図示せず）を備える。ゲート電極は、複数のリードフレームとは別に設けられたゲート端子（図示せず）とワイヤボンドにより接続される。ゲート端子は、モールド樹脂４の外周部から外部に露出する端子である。パワー半導体チップ１は、シリコン、炭化ケイ素、窒化シリコン、窒化ガリウム、もしくはガリウム砒素などの材料からなる半導体が用いられる。また、第１のパワー半導体チップ１ａのチップ上面電極１ａ１は、はんだ７などの導電性部材を介して他の部材を接合するためにニッケルめっき層などを備える。 Although the first power semiconductor chip 1a will be described, the second power semiconductor chip 1b has the same configuration. As shown in FIG. 2, the first power semiconductor chip 1a has a chip upper surface electrode 1a1 on one side and a chip lower surface electrode 1a2 on the other side. In Embodiment 1, the power semiconductor chip 1 is a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) as an example, but the first power semiconductor chip 1a may be an IGBT (Insulated Gate Bipolar Transistor). The MOSFET and IGBT have the function of switching elements, and are provided with gate electrodes (not shown) on the same surface as the chip upper surface electrode 1a1, separately from the chip upper surface electrode 1a1. The gate electrode is connected by wire bonding to a gate terminal (not shown) provided separately from the plurality of lead frames. The gate terminal is a terminal exposed outside from the outer peripheral portion of the mold resin 4 . The power semiconductor chip 1 uses a semiconductor made of a material such as silicon, silicon carbide, silicon nitride, gallium nitride, or gallium arsenide. Further, the chip upper surface electrode 1a1 of the first power semiconductor chip 1a is provided with a nickel plating layer or the like for joining other members via a conductive member such as solder 7. As shown in FIG.

インナーリード３ａ、３ｂは、銅またはアルミを基材にした合金の板材から作製される。図２に示すように、第１のパワー半導体チップ１ａのチップ上面電極１ａ１とインナーリード３ａとの間、インナーリード３ａとＡＣ電位リード２ｂとの間、及び第１のパワー半導体チップ１ａのチップ下面電極１ａ２とＰ電位リード２ａとの間は、はんだ７により接続される。第２のパワー半導体チップ１ｂとインナーリード３ｂについても、同様にはんだ７により接続される。また本実施の形態では、電流検出用抵抗器（図示せず）をインナーリード３ｂの近傍に、電子部品としてはんだ７により接合している。はんだ７は接した箇所をリフロー装置などの一括した熱処理により接合することが可能なため、電力用半導体装置１００の生産性を向上することができる。電力用半導体装置１００の使用時に温度変化などに起因したひずみがはんだ７に生じた場合、はんだ７の接合部分によって耐久性に差が生じることがある。このような場合は、電力用半導体装置１００を適用する場所毎に異なる組成のはんだを使用して、耐久性を改善する構成としてもよい。また、本実施の形態では導電性部材としてはんだ７を用いた例を示したが導電性部材ははんだ７に限るものではなく、導電性樹脂ペーストまたはシンタリングペーストを使用しても構わない。 The inner leads 3a and 3b are made of a plate material of an alloy using copper or aluminum as a base material. As shown in FIG. 2, between the chip upper surface electrode 1a1 of the first power semiconductor chip 1a and the inner lead 3a, between the inner lead 3a and the AC potential lead 2b, and between the chip lower surface of the first power semiconductor chip 1a. A solder 7 connects between the electrode 1a2 and the P-potential lead 2a. The second power semiconductor chip 1b and inner leads 3b are also connected by solder 7 in the same manner. Further, in the present embodiment, a current detection resistor (not shown) is joined by solder 7 as an electronic component near the inner lead 3b. Since the solder 7 can be joined by collective heat treatment using a reflow device or the like, the productivity of the power semiconductor device 100 can be improved. When the solder 7 is distorted due to a change in temperature or the like during use of the power semiconductor device 100 , a difference in durability may occur depending on the bonding portion of the solder 7 . In such a case, solder having a different composition may be used for each location where the power semiconductor device 100 is applied to improve the durability. In this embodiment, an example using solder 7 as the conductive member is shown, but the conductive member is not limited to solder 7, and conductive resin paste or sintering paste may be used.

＜コンデンサ５とヒューズ部６＞
本願の要部であるコンデンサ５とヒューズ部６について説明する。コンデンサ５は、複数のリードフレームにおける、異なる電位を有した２つのリードフレームの間に接続されている。コンデンサ５は、異なる電位を有した２つのリードフレームにおける一方のリードフレームに接続されたパワー半導体チップ１と並列に接続されている。ヒューズ部６をパワーモジュール５０に流入する電流の経路に設けることで、ヒューズ部６において局所的に電流密度が上がる。そのため、寄生インダクタンスの増加に応じて発生する誘起電圧により、電力用半導体装置１００においてノイズが大きくなる。コンデンサ５は、誘起電圧を抑制してノイズを低減する。ヒューズ部６を設けたことで、パワー半導体チップ１が短絡故障した際にパワーモジュール５０に流入する過電流を遮断することができ、コンデンサ５を設けたことで、誘起電圧を抑制して、ノイズを低減した電力用半導体装置１００を得ることができる。 <Capacitor 5 and Fuse 6>
The capacitor 5 and the fuse section 6, which are essential parts of the present application, will be described. A capacitor 5 is connected between two lead frames with different potentials in the plurality of lead frames. A capacitor 5 is connected in parallel with the power semiconductor chip 1 connected to one of two lead frames having different potentials. By providing the fuse portion 6 in the path of the current flowing into the power module 50 , the current density locally increases in the fuse portion 6 . Therefore, noise increases in the power semiconductor device 100 due to the induced voltage generated according to the increase in the parasitic inductance. The capacitor 5 suppresses the induced voltage and reduces noise. By providing the fuse section 6, it is possible to cut off the overcurrent flowing into the power module 50 when the power semiconductor chip 1 is short-circuited. can be obtained.

コンデンサ５は、パワーモジュール５０の内部に設けられる。そのため、パワーモジュール５０とは別体のコンデンサ部品を電力用半導体装置１００に搭載するよりも、電力用半導体装置１００を別体のコンデンサ部品の分だけ小さくレイアウトすることができるので、小型化した電力用半導体装置１００を得ることができる。 The capacitor 5 is provided inside the power module 50 . Therefore, the power semiconductor device 100 can be laid out smaller by the size of the separate capacitor component than when a capacitor component separate from the power module 50 is mounted on the power semiconductor device 100. Therefore, the size of the power semiconductor device 100 can be reduced. can obtain the semiconductor device 100 for

本実施の形態では、ヒューズ部６は、第１のパワー半導体チップ１ａが接続されたＰ電位リード２ａの本体部分から延出した端子部２ａ１に接続されている。このように構成することで、ヒューズ部６と第１のパワー半導体チップ１ａとの距離が近くなると共に、ヒューズ部６とコンデンサ５との距離が近くなる。第１のパワー半導体チップ１ａとヒューズ部６との間のインダクタンスの増加に対して、第１のパワー半導体チップ１ａと並列にコンデンサ５を実装することで、第１のパワー半導体チップ１ａがヒューズ部６から受けるインダクタンスの増加をコンデンサ５により効率的に抑制することできる。インダクタンスの増加が抑制されるので、破損しにくく、ノイズを低減した電力用半導体装置１００を得ることができる。また、ヒューズ部６とパワーモジュール５０が接近するので、小型化した電力用半導体装置１００を得ることができる。 In this embodiment, fuse portion 6 is connected to terminal portion 2a1 extending from the body portion of P-potential lead 2a to which first power semiconductor chip 1a is connected. By configuring in this manner, the distance between the fuse portion 6 and the first power semiconductor chip 1a is shortened, and the distance between the fuse portion 6 and the capacitor 5 is shortened. In response to an increase in inductance between the first power semiconductor chip 1a and the fuse portion 6, by mounting the capacitor 5 in parallel with the first power semiconductor chip 1a, the first power semiconductor chip 1a is reduced to the fuse portion. The increase in inductance received from 6 can be efficiently suppressed by capacitor 5 . Since an increase in inductance is suppressed, it is possible to obtain the power semiconductor device 100 that is less likely to be damaged and has reduced noise. Also, since the fuse portion 6 and the power module 50 are close to each other, the power semiconductor device 100 can be miniaturized.

本実施の形態では、コンデンサ５は、表面に２つの電極を有したチップ状に形成され、コンデンサ５の一方の電極は、Ｐ電位リード２ａの実装面２ｄに接続され、コンデンサ５の他方の電極は、ＡＣ電位リード２ｂの実装面２ｄに接続されている。このように構成することで、パワーモジュール５０を製造する際に、コンデンサ５とパワー半導体チップ１とを同時にリードフレームに実装することできるので、１つの工程でコンデンサ５とパワー半導体チップ１を実装することができる。１つの工程でコンデンサ５とパワー半導体チップ１の双方が実装されるので、電力用半導体装置１００の生産性を向上させることができる。 In this embodiment, the capacitor 5 is formed in a chip shape having two electrodes on its surface, one electrode of the capacitor 5 is connected to the mounting surface 2d of the P potential lead 2a, and the other electrode of the capacitor 5 is connected to the mounting surface 2d of the P potential lead 2a. are connected to the mounting surface 2d of the AC potential lead 2b. With this configuration, when manufacturing the power module 50, the capacitor 5 and the power semiconductor chip 1 can be mounted on the lead frame at the same time, so that the capacitor 5 and the power semiconductor chip 1 can be mounted in one process. be able to. Since both the capacitor 5 and the power semiconductor chip 1 are mounted in one step, the productivity of the power semiconductor device 100 can be improved.

本実施の形態では、Ｐ電位リード２ａ、ＡＣ電位リード２ｂ、及びＮ電位リード２ｃのそれぞれの少なくとも一部を外部に露出させた状態で、コンデンサ５は他の部材と共にモールド樹脂４により封止されている。このように構成することで、コンデンサ５及びコンデンサ５の電極が封止されているため、コンデンサ５は外部環境の影響を受けにくく、繰り返しの熱膨張、収縮による応力が緩和され、コンデンサ５の寿命を延ばすことができる。コンデンサ５の寿命が延びるので、信頼性に優れた電力用半導体装置１００を得ることができる。 In the present embodiment, the capacitor 5 is sealed with the mold resin 4 together with other members while at least a part of each of the P potential lead 2a, the AC potential lead 2b, and the N potential lead 2c is exposed to the outside. ing. With this configuration, the capacitor 5 and the electrodes of the capacitor 5 are sealed, so that the capacitor 5 is less susceptible to the external environment, and the stress caused by repeated thermal expansion and contraction is alleviated, thereby extending the life of the capacitor 5. can be extended. Since the life of the capacitor 5 is extended, a highly reliable power semiconductor device 100 can be obtained.

本実施の形態では、コンデンサ５の一方の電極が接続されたＰ電位リード２ａの実装面２ｄに第１のパワー半導体チップ１ａが接続され、コンデンサ５の他方の電極が接続されたＡＣ電位リード２ｂの実装面２ｄに第２のパワー半導体チップ１ｂが接続されている。このように構成することで、コンデンサ５とパワー半導体チップ１が接続されるリードフレームが共有化されるので、電力用半導体装置１００を小型化することができる。 In this embodiment, the first power semiconductor chip 1a is connected to the mounting surface 2d of the P potential lead 2a to which one electrode of the capacitor 5 is connected, and the AC potential lead 2b to which the other electrode of the capacitor 5 is connected. A second power semiconductor chip 1b is connected to the mounting surface 2d. With this configuration, the lead frame to which the capacitor 5 and the power semiconductor chip 1 are connected is shared, so that the power semiconductor device 100 can be miniaturized.

本実施の形態では、ヒューズ部６は、モールド樹脂４から突出したＰ電位リード２ａに設けられている。このように構成することで、ヒューズ部６とコンデンサ５との距離が近くなるため、ヒューズ部６によるインダクタンスの増加をコンデンサ５により効率的に抑制することができる。インダクタンスの増加が効率的に抑制されるので、さらにノイズを低減した電力用半導体装置１００を得ることができる。また、ヒューズ部６がパワーモジュール５０に接近していてもパワーモジュール５０はモールド樹脂４により封止されているため、過電流を遮断した際のヒューズ部６の破損からパワーモジュール５０の各部材を保護することができる。 In this embodiment, the fuse portion 6 is provided on the P-potential lead 2a projecting from the mold resin 4. As shown in FIG. With this configuration, the distance between the fuse portion 6 and the capacitor 5 becomes short, so that the increase in inductance due to the fuse portion 6 can be efficiently suppressed by the capacitor 5 . Since the increase in inductance is efficiently suppressed, the power semiconductor device 100 with further reduced noise can be obtained. In addition, even if the fuse portion 6 is close to the power module 50, since the power module 50 is sealed with the mold resin 4, the members of the power module 50 will not be damaged when the overcurrent is interrupted. can be protected.

以上のように、実施の形態１による電力用半導体装置１００において、Ｐ電位リード２ａの実装面２ｄに接続された第１のパワー半導体チップ１ａ、ＡＣ電位リード２ｂの実装面２ｄと第１のパワー半導体チップ１ａにおけるＰ電位リード２ａの側とは反対側の面とを接続するインナーリード３ａ、及びコンデンサ５を有したパワーモジュール５０と、パワーモジュール５０に流入する電流の経路に設けられたヒューズ部６とを備え、コンデンサ５がＰ電位リード２ａとＡＣ電位リード２ｂとの間に接続されているため、コンデンサ５がヒューズ部６における寄生インダクタンスの増加に応じて発生する誘起電圧を抑制してノイズを低減するので、誘起電圧を抑制して、ノイズを低減した電力用半導体装置１００を得ることができる。 As described above, in the power semiconductor device 100 according to the first embodiment, the first power semiconductor chip 1a connected to the mounting surface 2d of the P potential lead 2a, the mounting surface 2d of the AC potential lead 2b, and the first power semiconductor chip 1a are connected to the mounting surface 2d of the AC potential lead 2b. A power module 50 having a capacitor 5 and an inner lead 3a connecting the surface of the semiconductor chip 1a opposite to the side of the P-potential lead 2a; 6, and since the capacitor 5 is connected between the P potential lead 2a and the AC potential lead 2b, the capacitor 5 suppresses the induced voltage generated according to the increase of the parasitic inductance in the fuse portion 6, thereby suppressing noise. is reduced, the induced voltage is suppressed, and the power semiconductor device 100 with reduced noise can be obtained.

ヒューズ部６が第１のパワー半導体チップ１ａが接続されたＰ電位リード２ａの本体部分から延出した端子部２ａ１に接続されている場合、ヒューズ部６と第１のパワー半導体チップ１ａとの距離が近くなると共に、ヒューズ部６とコンデンサ５との距離が近くなるため、第１のパワー半導体チップ１ａがヒューズ部６から受けるインダクタンスの増加をコンデンサ５により効率的に抑制することできるので、破損しにくく、ノイズを低減した電力用半導体装置１００を得ることができる。 When the fuse portion 6 is connected to the terminal portion 2a1 extending from the main portion of the P-potential lead 2a to which the first power semiconductor chip 1a is connected, the distance between the fuse portion 6 and the first power semiconductor chip 1a is As the distance between the fuse portion 6 and the capacitor 5 decreases, the increase in the inductance that the first power semiconductor chip 1a receives from the fuse portion 6 can be efficiently suppressed by the capacitor 5. It is possible to obtain the power semiconductor device 100 with reduced noise.

コンデンサ５が表面に２つの電極を有したチップ状に形成され、コンデンサ５の一方の電極がＰ電位リード２ａの実装面２ｄに接続され、コンデンサ５の他方の電極がＡＣ電位リード２ｂの実装面２ｄに接続されている場合、パワーモジュール５０を製造する際に、コンデンサ５とパワー半導体チップ１とを同時にリードフレームに実装することできるので、電力用半導体装置１００の生産性を向上させることができる。また、パワーモジュール５０が第２のパワー半導体チップ１ｂ、Ｎ電位リード２ｃ、及びインナーリード３ｂを有し、コンデンサ５の一方の電極が接続されたＰ電位リード２ａの実装面２ｄに第１のパワー半導体チップ１ａが接続され、コンデンサ５の他方の電極が接続されたＡＣ電位リード２ｂの実装面２ｄに第２のパワー半導体チップ１ｂが接続されている場合、コンデンサ５とパワー半導体チップ１が接続されるリードフレームが共有化されるので、電力用半導体装置１００を小型化することができる。 A capacitor 5 is formed in a chip shape having two electrodes on its surface, one electrode of the capacitor 5 is connected to the mounting surface 2d of the P potential lead 2a, and the other electrode of the capacitor 5 is connected to the mounting surface of the AC potential lead 2b. 2d, the capacitor 5 and the power semiconductor chip 1 can be mounted on the lead frame at the same time when manufacturing the power module 50, so the productivity of the power semiconductor device 100 can be improved. . Also, the power module 50 has a second power semiconductor chip 1b, an N potential lead 2c, and an inner lead 3b, and the first power is applied to the mounting surface 2d of the P potential lead 2a to which one electrode of the capacitor 5 is connected. When the semiconductor chip 1a is connected and the second power semiconductor chip 1b is connected to the mounting surface 2d of the AC potential lead 2b to which the other electrode of the capacitor 5 is connected, the capacitor 5 and the power semiconductor chip 1 are connected. Since the lead frame is shared, the power semiconductor device 100 can be miniaturized.

Ｐ電位リード２ａ、ＡＣ電位リード２ｂ、及びＮ電位リード２ｃのそれぞれの少なくとも一部を外部に露出させた状態で、コンデンサ５が他の部材と共にモールド樹脂４により封止されている場合、コンデンサ５及びコンデンサ５の電極が封止されているため、コンデンサ５の寿命を延ばすことができるので、信頼性に優れた電力用半導体装置１００を得ることができる。また、ヒューズ部６がモールド樹脂４から突出したＰ電位リード２ａに設けられている場合、ヒューズ部６とコンデンサ５との距離が近くなるため、ヒューズ部６によるインダクタンスの増加をコンデンサ５により効率的に抑制することができるので、さらにノイズを低減した電力用半導体装置１００を得ることができる。 When the capacitor 5 is sealed with the mold resin 4 together with other members while at least a part of each of the P potential lead 2a, the AC potential lead 2b, and the N potential lead 2c is exposed to the outside, the capacitor 5 And since the electrodes of the capacitor 5 are sealed, the life of the capacitor 5 can be extended, so that the power semiconductor device 100 with excellent reliability can be obtained. Further, when the fuse portion 6 is provided on the P-potential lead 2a protruding from the mold resin 4, the distance between the fuse portion 6 and the capacitor 5 becomes short, so that the increase in inductance due to the fuse portion 6 can be effectively prevented by the capacitor 5. Therefore, the power semiconductor device 100 with further reduced noise can be obtained.

実施の形態２．
実施の形態２に係る電力用半導体装置１００について説明する。図３は実施の形態２に係る電力用半導体装置１００の構成の概略を示す平面図で、封止部材であるモールド樹脂４を取り除いて示した図である。図３において、破線はモールド樹脂４の外形である。実施の形態２に係る電力用半導体装置１００は、第２のコンデンサ５ｂを備えた構成になっている。 Embodiment 2.
A power semiconductor device 100 according to the second embodiment will be described. FIG. 3 is a plan view schematically showing the configuration of the power semiconductor device 100 according to the second embodiment, with the mold resin 4 as the sealing member removed. In FIG. 3, the dashed line is the outer shape of the mold resin 4. As shown in FIG. A power semiconductor device 100 according to the second embodiment is configured to include a second capacitor 5b.

実施の形態１に示したコンデンサ５を第１のコンデンサ５ａとする。第１のコンデンサ５ａは、Ｐ電位リード２ａとＡＣ電位リード２ｂとの間に接続されている。Ｐ電位リード２ａとＡＣ電位リード２ｂとは、異なる電位を有している。第１のコンデンサ５ａは、第１のパワー半導体チップ１ａと並列に接続されている。パワーモジュール５０は、第２のコンデンサ５ｂを有する。第２のコンデンサ５ｂは、ＡＣ電位リード２ｂとＮ電位リード２ｃとの間に接続されている。ＡＣ電位リード２ｂとＮ電位リード２ｃとは、異なる電位を有している。第２のコンデンサ５ｂは、第２のパワー半導体チップ１ｂと並列に接続されている。第２のコンデンサ５ｂは、表面に２つの電極を有したチップ状に形成され、第２のコンデンサ５ｂの一方の電極は、ＡＣ電位リード２ｂの実装面２ｄに接続され、第２のコンデンサ５ｂの他方の電極は、Ｎ電位リード２ｃの実装面２ｄに接続されている。 The capacitor 5 shown in the first embodiment is assumed to be the first capacitor 5a. A first capacitor 5a is connected between the P potential lead 2a and the AC potential lead 2b. The P potential lead 2a and the AC potential lead 2b have different potentials. The first capacitor 5a is connected in parallel with the first power semiconductor chip 1a. The power module 50 has a second capacitor 5b. A second capacitor 5b is connected between the AC potential lead 2b and the N potential lead 2c. AC potential lead 2b and N potential lead 2c have different potentials. The second capacitor 5b is connected in parallel with the second power semiconductor chip 1b. The second capacitor 5b is formed in a chip shape having two electrodes on its surface, and one electrode of the second capacitor 5b is connected to the mounting surface 2d of the AC potential lead 2b. The other electrode is connected to the mounting surface 2d of the N potential lead 2c.

このように構成することで、第１のコンデンサ５ａにより、ヒューズ部６に近接して配置され、ヒューズ部６によるインダクタンスの増加の影響を最も受けやすい第１のパワー半導体チップ１ａにおけるノイズを効率的に低減することができ、さらに第２のコンデンサ５ｂにより、第２のパワー半導体チップ１ｂにおけるノイズを効率的に低減することができる。第１のパワー半導体チップ１ａ及び第２のパワー半導体チップ１ｂの双方におけるノイズを効率的に低減できるので、さらにノイズを低減した電力用半導体装置１００を得ることができる。 With this configuration, the first capacitor 5a efficiently suppresses noise in the first power semiconductor chip 1a which is arranged close to the fuse section 6 and is most susceptible to an increase in inductance due to the fuse section 6. Furthermore, the noise in the second power semiconductor chip 1b can be efficiently reduced by the second capacitor 5b. Since the noise in both the first power semiconductor chip 1a and the second power semiconductor chip 1b can be efficiently reduced, the power semiconductor device 100 with further reduced noise can be obtained.

実施の形態３．
実施の形態３に係る電力用半導体装置１００について説明する。図４は実施の形態３に係る電力用半導体装置１００の構成の概略を示す平面図で、封止部材であるモールド樹脂４を取り除いて示した図である。図４において、破線はモールド樹脂４の外形である。実施の形態３に係る電力用半導体装置１００は、バスバー８を備えた構成になっている。 Embodiment 3.
A power semiconductor device 100 according to the third embodiment will be described. FIG. 4 is a plan view showing the outline of the configuration of the power semiconductor device 100 according to the third embodiment, with the mold resin 4 as the sealing member removed. In FIG. 4, the dashed line is the outer shape of the mold resin 4. As shown in FIG. A power semiconductor device 100 according to the third embodiment has a configuration including a bus bar 8 .

電力用半導体装置１００は、リードフレームに接続されたバスバー８を備える。本実施の形態では、バスバー８はＰ電位リード２ａに接続される。バスバー８は、パワーモジュール５０に電力を供給する部材である。バスバー８は、銅またはアルミを基材にした合金の板材により作製される。ヒューズ部６は、バスバー８に設けられる。ヒューズ部６とモールド樹脂から突出したＰ電位リード２ａとが接続されている。 A power semiconductor device 100 includes a bus bar 8 connected to a lead frame. In this embodiment, bus bar 8 is connected to P potential lead 2a. The busbar 8 is a member that supplies power to the power module 50 . The bus bar 8 is made of a plate material of an alloy using copper or aluminum as a base material. The fuse portion 6 is provided on the busbar 8 . A fuse portion 6 and a P-potential lead 2a protruding from the mold resin are connected.

このように構成することで、パワーモジュール５０が有したパワー半導体チップ１からヒューズ部６を離れた位置に設けることができる。パワー半導体チップ１からヒューズ部６が離れているため、ヒューズ部６が溶断する際の発熱、及びヒューズ部６の電流密度が高いことに起因したヒューズ部６の発熱の影響をパワー半導体チップ１が受けにくくすることができる。ヒューズ部６の発熱の影響をパワー半導体チップ１が受けにくいので、電力用半導体装置１００の信頼性を向上させることができる。 By configuring in this way, the fuse section 6 can be provided at a position separated from the power semiconductor chip 1 of the power module 50 . Since the fuse portion 6 is separated from the power semiconductor chip 1, the power semiconductor chip 1 is not affected by the heat generated when the fuse portion 6 melts and the heat generated by the fuse portion 6 due to the high current density of the fuse portion 6. can be made unacceptable. Since the power semiconductor chip 1 is less likely to be affected by the heat generated by the fuse portion 6, the reliability of the power semiconductor device 100 can be improved.

実施の形態４．
実施の形態４に係る電力用半導体装置１００について説明する。図５は実施の形態４に係る電力用半導体装置１００の構成の概略を示す平面図で、封止部材であるモールド樹脂４を取り除いて示した図である。図５において、破線はモールド樹脂４の外形である。実施の形態４に係る電力用半導体装置１００は、コンデンサユニット９を備えた構成になっている。 Embodiment 4.
A power semiconductor device 100 according to the fourth embodiment will be described. FIG. 5 is a plan view showing an outline of the configuration of the power semiconductor device 100 according to the fourth embodiment, with the mold resin 4 as the sealing member removed. In FIG. 5, the dashed line is the outer shape of the mold resin 4. As shown in FIG. A power semiconductor device 100 according to the fourth embodiment is configured to include a capacitor unit 9 .

電力用半導体装置１００は、バスバー８に接続されたコンデンサユニット９を備える。コンデンサユニット９の静電容量は、コンデンサ５の静電容量よりも大きい。コンデンサユニット９は、単数または複数のコンデンサにより構成される。コンデンサユニット９に接続されたＮ電位リード９ａは、パワーモジュール５０のＮ電位リード２ｃに接続される。ヒューズ部６は、パワーモジュール５０とコンデンサユニット９との間に設けられている。 A power semiconductor device 100 includes a capacitor unit 9 connected to a bus bar 8 . The capacitance of capacitor unit 9 is greater than that of capacitor 5 . The capacitor unit 9 is composed of one or more capacitors. The N potential lead 9 a connected to the capacitor unit 9 is connected to the N potential lead 2 c of the power module 50 . The fuse section 6 is provided between the power module 50 and the capacitor unit 9 .

このように構成することで、パワーモジュール５０内に設けたコンデンサ５により、高周波のノイズを除去することができ、容量の大きいコンデンサユニット９により、低周波のノイズを除去することができる。低周波と高周波の双方のノイズが除去できるので、さらにノイズを低減した電力用半導体装置１００を得ることができる。 With this configuration, the capacitor 5 provided in the power module 50 can remove high-frequency noise, and the large-capacity capacitor unit 9 can remove low-frequency noise. Since both low frequency and high frequency noise can be removed, the power semiconductor device 100 with further reduced noise can be obtained.

実施の形態５．
実施の形態５に係る電力用半導体装置１００について説明する。図６は実施の形態５に係る電力用半導体装置１００の構成の概略を示す平面図で、封止部材であるモールド樹脂４を取り除いて示した図である。図６において、破線はモールド樹脂４の外形である。実施の形態５に係る電力用半導体装置１００は、実施の形態１と比較して、リードフレームの配置が異なる構成になっている。 Embodiment 5.
A power semiconductor device 100 according to the fifth embodiment will be described. FIG. 6 is a plan view showing an outline of the configuration of the power semiconductor device 100 according to the fifth embodiment, with the mold resin 4 as the sealing member removed. In FIG. 6, the dashed line is the outer shape of the mold resin 4. As shown in FIG. The power semiconductor device 100 according to the fifth embodiment has a configuration different from that of the first embodiment in the arrangement of lead frames.

モールド樹脂４の外形は、複数のリードフレームが並べられた同一平面に平行な板面を有する矩形板状に形成される。Ｐ電位リード２ａとＮ電位リード２ｃとは、モールド樹脂４の同じ側面から外部に露出している。 The molding resin 4 has an outer shape of a rectangular plate having a plate surface parallel to the same plane on which a plurality of lead frames are arranged. The P potential lead 2a and the N potential lead 2c are exposed to the outside from the same side surface of the mold resin 4. As shown in FIG.

このように構成することで、Ｐ電位リード２ａから流入した電流は、ループ状に流れてＮ電位リード２ｃから外部へ流出する。ループ状に流れる電流の経路になるため、インダクタンスを低減することができる。インダクタンスが低減されるので、さらにノイズを低減した電力用半導体装置１００を得ることができる。 With this configuration, the current flowing in from the P-potential lead 2a flows in a loop and flows out from the N-potential lead 2c. Inductance can be reduced because it becomes a path for current to flow in a loop. Since the inductance is reduced, the power semiconductor device 100 with further reduced noise can be obtained.

また本願は、様々な例示的な実施の形態及び実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。
従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。 Also, while this application has described various exemplary embodiments and examples, various features, aspects, and functions described in one or more of the embodiments may vary from particular embodiment to specific embodiment. The embodiments are applicable singly or in various combinations without being limited to the application.
Accordingly, numerous variations not illustrated are envisioned within the scope of the technology disclosed herein. For example, modification, addition or omission of at least one component, extraction of at least one component, and combination with components of other embodiments shall be included.

１パワー半導体チップ、１ａ第１のパワー半導体チップ、１ｂ第２のパワー半導体チップ、１ａ１チップ上面電極、１ａ２チップ下面電極、２ａＰ電位リード、２ａ１端子部、２ｂＡＣ電位リード、２ｃＮ電位リード、２ｄ実装面、２ｅ放熱面、３ａインナーリード、３ｂインナーリード、４モールド樹脂、５コンデンサ、５ａ第１のコンデンサ、５ｂ第２のコンデンサ、６ヒューズ部、７はんだ、８バスバー、９コンデンサユニット、９ａＮ電位リード、５０パワーモジュール、１００電力用半導体装置 1 power semiconductor chip, 1a first power semiconductor chip, 1b second power semiconductor chip, 1a1 chip upper surface electrode, 1a2 chip lower surface electrode, 2a P potential lead, 2a1 terminal portion, 2b AC potential lead, 2c N potential lead, 2d mounting surface 2e heat dissipation surface 3a inner lead 3b inner lead 4 molding resin 5 capacitor 5a first capacitor 5b second capacitor 6 fuse portion 7 solder 8 bus bar 9 capacitor unit 9a N potential lead, 50 power module, 100 power semiconductor device

本願に開示される電力用半導体装置は、板状に形成され、同一平面上に並べられた複数のリードフレーム、第１のリードフレームの一方の面に接続された第１の半導体素子、第２のリードフレームの一方の面と第１の半導体素子における第１のリードフレームの側とは反対側の面とを接続する配線部材、及びコンデンサを有したパワーモジュールと、パワーモジュールに流入する電流の経路に設けられたヒューズ部とを備え、同一平面に平行な一つの特定の方向を第一方向とし、同一平面に平行で第一方向に垂直な方向を第二方向とし、パワーモジュールとして、第一方向に隣接して配置された、第一組のパワーモジュールと第二組のパワーモジュールとが設けられ、第一組のパワーモジュールにおいて、コンデンサは、第１の半導体素子の周囲であって、第１のリードフレームと第１のリードフレームの第一方向の一方側に隣接した第２のリードフレームの部分との間に接続され、ヒューズ部は、第１の半導体素子が接続された第１のリードフレームの本体部分から第二方向の一方側に延出した端子部の、第１のリードフレームの本体部分に隣接した位置に接続され、第二組のパワーモジュールにおいて、コンデンサは、第１の半導体素子の周囲であって、第１のリードフレームと第１のリードフレームの第一方向の他方側に隣接した第２のリードフレームの部分との間に接続され、ヒューズ部は、第１の半導体素子が接続された第１のリードフレームの本体部分から第二方向の一方側に延出した端子部の、第１のリードフレームの本体部分に隣接した位置に接続され、第一組のパワーモジュールにおける端子部及びヒューズ部と、第二組のパワーモジュールにおける端子部及びヒューズ部とは、それぞれ、第一方向に隣接して配置されているものである。

A power semiconductor device disclosed in the present application includes a plurality of lead frames formed in a plate shape and arranged on the same plane, a first semiconductor element connected to one surface of the first lead frame, and a second lead frame. and a power module having a capacitor and a wiring member connecting one surface of the lead frame and a surface of the first semiconductor element opposite to the first lead frame side; a fuse part provided in the path, one specific direction parallel to the same plane as the first direction, and a direction parallel to the same plane and perpendicular to the first direction as the second direction, the power module comprising: A first set of power modules and a second set of power modules are provided adjacently arranged in one direction, and in the first set of power modules, the capacitor is disposed around the first semiconductor element , It is connected between the first lead frame and the portion of the second lead frame adjacent to one side of the first lead frame in the first direction , and the fuse portion is the first lead frame to which the first semiconductor element is connected. is connected to a position adjacent to the body portion of the first lead frame of the terminal portion extending in one side in the second direction from the body portion of the lead frame of the second set of power modules, wherein the capacitor is the first is connected between the first lead frame and the portion of the second lead frame adjacent to the first lead frame on the other side in the first direction, and the fuse portion is connected to the periphery of the semiconductor element of the first connected to a position adjacent to the main body portion of the first lead frame of the terminal portion extending in one side in the second direction from the main body portion of the first lead frame to which the semiconductor element of the first pair is connected; The terminal portion and the fuse portion of the power module and the terminal portion and the fuse portion of the second set of power modules are arranged adjacent to each other in the first direction.

Claims

板状に形成され、同一平面上に並べられた複数のリードフレーム、第１の前記リードフレームの一方の面に接続された第１の半導体素子、第２の前記リードフレームの一方の面と前記第１の半導体素子における前記第１のリードフレームの側とは反対側の面とを接続する配線部材、及びコンデンサを有したパワーモジュールと、
前記パワーモジュールに流入する電流の経路に設けられたヒューズ部と、を備え、
前記コンデンサは、前記第１のリードフレームと前記第２のリードフレームとの間に接続されている電力用半導体装置。 A plurality of plate-shaped lead frames arranged on the same plane, a first semiconductor element connected to one surface of the first lead frame, one surface of the second lead frame and the a power module having a wiring member for connecting a surface of a first semiconductor element opposite to the first lead frame side, and a capacitor;
a fuse section provided in a path of current flowing into the power module,
The power semiconductor device, wherein the capacitor is connected between the first lead frame and the second lead frame.

前記ヒューズ部は、前記第１の半導体素子が接続された前記第１のリードフレームの本体部分から延出した端子部に接続されている請求項１に記載の電力用半導体装置。 2. The power semiconductor device according to claim 1, wherein said fuse portion is connected to a terminal portion extending from a body portion of said first lead frame to which said first semiconductor element is connected.

前記コンデンサは、表面に２つの電極を有したチップ状に形成され、前記コンデンサの一方の電極は、前記第１のリードフレームの一方の面に接続され、前記コンデンサの他方の電極は、前記第２のリードフレームの一方の面に接続されている請求項２に記載の電力用半導体装置。 The capacitor is formed in a chip shape having two electrodes on its surface, one electrode of the capacitor is connected to one surface of the first lead frame, and the other electrode of the capacitor is connected to the first lead frame. 3. The power semiconductor device according to claim 2, wherein said power semiconductor device is connected to one surface of said lead frame.

前記パワーモジュールは、第３の前記リードフレーム、前記第２のリードフレームの一方の面に接続された第２の半導体素子、及び前記第３のリードフレームの一方の面と前記第２の半導体素子における前記第２のリードフレームの側とは反対側の面とを接続する第２の配線部材を有している請求項３に記載の電力用半導体装置。 The power module includes a third lead frame, a second semiconductor element connected to one surface of the second lead frame, and one surface of the third lead frame and the second semiconductor element. 4. The power semiconductor device according to claim 3, further comprising a second wiring member connecting the surface of said second lead frame to the surface opposite to said second lead frame.

前記パワーモジュールは、第２のコンデンサを有し、
前記第２のコンデンサは、前記第２のリードフレームと前記第３のリードフレームとの間に接続されている請求項４に記載の電力用半導体装置。 The power module has a second capacitor,
5. The power semiconductor device according to claim 4, wherein said second capacitor is connected between said second lead frame and said third lead frame.

前記パワーモジュールは、複数の前記リードフレームのそれぞれの少なくとも一部を外部に露出させた状態で、各部材を封止するモールド樹脂を備えた請求項１から５のいずれか１項に記載の電力用半導体装置。 The electric power according to any one of claims 1 to 5, wherein the power module includes a mold resin that seals each member in a state where at least a part of each of the plurality of lead frames is exposed to the outside. for semiconductor equipment.

前記ヒューズ部は、前記モールド樹脂から突出した前記第１のリードフレームに設けられている請求項６に記載の電力用半導体装置。 7. The power semiconductor device according to claim 6, wherein said fuse portion is provided on said first lead frame projecting from said mold resin.

前記リードフレームに接続されたバスバーを備え、
前記ヒューズ部は、前記バスバーに設けられ、
前記ヒューズ部と前記モールド樹脂から突出した前記第１のリードフレームとが接続されている請求項６に記載の電力用半導体装置。 A bus bar connected to the lead frame,
The fuse portion is provided on the bus bar,
7. The power semiconductor device according to claim 6, wherein said fuse portion and said first lead frame projecting from said mold resin are connected.

前記バスバーに接続され、静電容量が前記コンデンサよりも大きいコンデンサユニットを備え、
前記ヒューズ部は、前記パワーモジュールと前記コンデンサユニットとの間に設けられている請求項８に記載の電力用半導体装置。 A capacitor unit connected to the bus bar and having a larger capacitance than the capacitor,
9. The power semiconductor device according to claim 8, wherein said fuse portion is provided between said power module and said capacitor unit.

前記モールド樹脂の外形は、前記同一平面に平行な板面を有する矩形板状に形成され、
前記第１のリードフレームと前記第３のリードフレームとは、前記モールド樹脂の同じ側面から外部に露出している請求項６に記載の電力用半導体装置。 The outer shape of the mold resin is formed in a rectangular plate shape having a plate surface parallel to the same plane,
7. The power semiconductor device according to claim 6, wherein said first lead frame and said third lead frame are exposed to the outside from the same side surface of said mold resin.