JP2023073215A - デュアルコンバージョンゲイン動作の消費電力最適化のためのアナログ-デジタル変換回路及びその動作方法 - Google Patents
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Abstract
【課題】デュアルコンバージョンゲイン動作の消費電力を最適化して消費電力を低減するアナログ-デジタル変換回路を備えたイメージセンサを提供する。
【解決手段】イメージセンサが備えるADC回路150は、第1コンバージョンゲインに対応する第1ピクセル信号と第1ランプ信号を比較して第1コンバージョンゲイン出力信号を生成し、第2コンバージョンゲインに対応する第2ピクセル信号と第2ランプ信号を比較して第2コンバージョンゲイン出力信号を生成するコンパレータ151と、前記第1コンバージョンゲイン出力信号のパルスをカウントに基づいて前記第2コンバージョンゲインに対応する第2デジタル信号の出力が必要であるか否かを判定するカウンタ152と、を備える。第2デジタル信号の出力が不要であると判定される場合、カウンタ152は、コンパレータ151が第2コンバージョンゲイン出力信号を生成しないように制御する。
【選択図】図5
【解決手段】イメージセンサが備えるADC回路150は、第1コンバージョンゲインに対応する第1ピクセル信号と第1ランプ信号を比較して第1コンバージョンゲイン出力信号を生成し、第2コンバージョンゲインに対応する第2ピクセル信号と第2ランプ信号を比較して第2コンバージョンゲイン出力信号を生成するコンパレータ151と、前記第1コンバージョンゲイン出力信号のパルスをカウントに基づいて前記第2コンバージョンゲインに対応する第2デジタル信号の出力が必要であるか否かを判定するカウンタ152と、を備える。第2デジタル信号の出力が不要であると判定される場合、カウンタ152は、コンパレータ151が第2コンバージョンゲイン出力信号を生成しないように制御する。
【選択図】図5
Description
本発明は、アナログ-デジタル変換器に関し、より詳しくはデュアルコンバージョンゲイン動作の消費電力最適化のためのアナログ-デジタル変換回路及びその動作方法に関する。
イメージセンサの種類として、CCD(Charge Coupled Device)イメージセンサ、CMOS(Complementary Metal-Oxide Semiconductor)イメージセンサ(CIS)などがある。CMOSイメージセンサは、CMOSトランジスタからなるピクセルを含み、各ピクセルに含まれる光電変換素子を用いて光エネルギーを電気信号に変換する。CMOSイメージセンサは、各ピクセルから生成される電気信号を用いて撮影イメージに関する情報を取得する。
アナログ-デジタル変換器(ADC:Analog-to-Digital Converter)は、ピクセルから生成されるアナログ入力電圧を受信して、それをデジタル信号に変換する。変換されたデジタル信号が、他の装置に転送され得る。ADCは、多様な信号処理装置で使用される。近年の信号処理装置の性能が向上するにつれて、アナログ信号に対する改善された分解能が要求される。したがって、同じ時間内に多くの信号を処理したり、各信号に対する改善された分解能を提供したりできるADCが使用されているが、消費電力が増加するという問題を有する。
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、デュアルコンバージョンゲイン動作の消費電力を最適化して消費電力を低減するアナログ-デジタル変換回路、その動作方法及びそれを含むイメージセンサを提供することにある。
本発明の実施形態による回路は、第1コンバージョンゲインに対応する第1ピクセル信号と第1ランプ信号を比較して第1コンバージョンゲイン出力信号を生成し、第2コンバージョンゲインに対応する第2ピクセル信号と第2ランプ信号を比較して第2コンバージョンゲイン出力信号を生成するコンパレータと、前記第1コンバージョンゲイン出力信号のパルスをカウントし、カウントした結果を第1デジタル信号として出力し、前記第1デジタル信号に基づいて前記第2コンバージョンゲインに対応する第2デジタル信号の出力が必要であるか否かを判定するカウンタと、を備える。前記第1コンバージョンゲインは前記第2コンバージョンゲインより高いコンバージョンゲインであり、そして前記第2デジタル信号の出力が不要であると判定される場合、前記カウンタは、前記コンパレータが前記第2コンバージョンゲイン出力信号を生成しないように制御する。
本発明の実施形態によるアナログ-デジタル変換回路の動作方法は、第1コンバージョンゲインに対応する第1ピクセル信号と第1ランプ信号を比較して第1コンバージョンゲイン出力信号を生成し、第2コンバージョンゲインに対応する第2ピクセル信号と第2ランプ信号を比較して第2コンバージョンゲイン出力信号を生成する段階と、前記第1コンバージョンゲイン出力信号のパルスをカウントし、カウントした結果を第1デジタル信号として出力する段階と、前記第1デジタル信号に基づいて前記第2コンバージョンゲインに対応する第2デジタル信号の出力が必要であるか否かを判定する段階と、前記第2デジタル信号の出力が不要であると判定される場合、前記第2コンバージョンゲイン出力信号を生成しないように制御する段階と、を備える。前記第1コンバージョンゲインは、前記第2コンバージョンゲインよりも高いコンバージョンゲインである。
本発明の実施形態によるイメージセンサは、フローティング拡散領域を共有するピクセルから第1コンバージョンゲインに対応する第1ピクセル信号、及び第2コンバージョンゲインに対応する第2ピクセル信号を出力するピクセルアレイと、前記第1ピクセル信号を第1デジタル信号に変換し、前記第1デジタル信号に基づいて前記第2ピクセル信号を第2デジタル信号に変換する必要があるか否かを判定するアナログ-デジタル変換回路と、を備える。前記1コンバージョンゲインは、前記第2コンバージョンゲインよりも高いコンバージョンゲインである。
本発明の実施形態によれば、カウンタの出力フィードバックに基づいてローコンバージョンゲイン動作が必要であるか否かを判定することによって、デュアルコンバージョンゲイン動作の消費電力を最適化することができる。また、本発明の実施形態によれば、アナログ-デジタル変換回路の消費電力を低減することができる。
以下では、本発明の技術分野における通常の知識を有する者が本発明を容易に実施することができるように、本発明の実施形態が明確かつ詳細に記載される。
詳細な説明で使用される~部又はユニット(unit)、モジュール(module)、ブロック(block)、~器(~or、~er)などの用語を参照して説明される構成要素及び図面に示される機能ブロックは、ソフトウェア、ハードウェア又はそれらの組み合わせの形で実装される。例として、ソフトウェアは、マシンコード、ファームウェア、エンベデッドコード及びアプリケーションソフトウェアであり得る。例えば、ハードウェアは、電気回路、電子回路、プロセッサ、コンピュータ、集積回路、集積回路コア、圧力センサ、慣性センサ、メムス(microelectromechanical system:MEMS)、受動素子又はそれらの組み合わせを含み得る。
図1は、本発明の実施形態によるイメージ処理ブロック10の構成の一例を示す。イメージ処理ブロック10は、スマートフォン、デジタルカメラ、ラップトップ、デスクトップなどのような多様な電子機器の一部として実装される。イメージ処理ブロック10は、レンズ12、イメージセンサ14、ISPフロントエンドブロック(Image Signal Processor front end block)16及びイメージ信号プロセッサ18を含み得る。
光は、撮影の対象となるオブジェクト風景などによって反射され、レンズ12は反射される光信号を受け取ることができる。イメージセンサ14は、レンズ12を通して受信される光に基づいて電気信号を生成することができる。例えば、イメージセンサ14は、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサなどで実施されてもよい。例えば、イメージセンサ14は、デュアルピクセル(dual pixel)構造又はテトラセル(tetracell)構造を有するマルチピクセル(multi pixel)イメージセンサであり得る。
イメージセンサ14は、ピクセルアレイを含み得る。ピクセルアレイのピクセルは、光信号を電気信号に変換してピクセル値を生成することができる。光信号が電気信号(例えば、電圧)に変換される比率をコンバージョンゲイン(conversion gain)と定義することができる。特に、ピクセルアレイは、コンバージョンゲインを変化させるデュアルコンバージョンゲインを用いて、ローコンバージョンゲイン(low conversion gain)条件下及びハイコンバージョンゲイン(high conversion gain)条件下でピクセル信号を生成することができる。
さらに、イメージセンサ14は、ピクセル値に対して相関二重サンプリング(Correlation Double Sampling:CDS)を遂行するためのアナログ-デジタル変換回路(Analog-to-Digital Converting(ADC) Circuit)を含み得る。イメージセンサ14の構成は、図2を参照してさらに詳しく説明される。
ISPフロントエンドブロック16は、イメージセンサ14から出力される電気信号に対して前処理を遂行し、イメージ信号プロセッサ18が処理するのに適した形態に加工することができる。なお、本発明のISPフロントエンドブロック16は、イメージセンサ14の出力に基づいて、ローコンバージョンゲイン条件に対応する電気信号に対する前処理、及びハイコンバージョンゲイン条件に対応する電気信号に対する前処理を選択的に行うこともできる。
イメージ信号プロセッサ18は、ISPフロントエンドブロック16によって加工された電気信号を適切に処理して、撮影されたオブジェクト、風景などに関連するイメージデータを生成することができる。このために、イメージ信号プロセッサ18は、色補正(color correction)、自動白色補正(auto white correction)、ガンマ補正(gamma correction)、色の飽和度補正(color saturation correction)、不良ピクセル補正(bad pixel correction)、色相補正(hue correction)のような多様な処理を行うことができる。
図1は、1つのレンズ12と1つのイメージセンサ14を示す。しかし、他の実施形態では、イメージ処理ブロック10は、複数のレンズ、複数のイメージセンサ及び複数のISPフロントエンドブロックを含み得る。この場合、複数のレンズは、それぞれ異なる画角を有し得る。さらに、複数のイメージセンサは、異なる機能、異なる性能及び/又は異なる特性を有することができ、異なる構成のピクセルアレイを含み得る。
図2は、図1のイメージセンサ14の構成の一例を示す。イメージセンサ100は、ピクセルアレイ110、ロードライバ120、ランプ信号発生器130、電圧バッファ140、ADC回路150、タイミングコントローラ160及びバッファ170を含み得る。
ピクセルアレイ110は、行と列に沿ってマトリックス状に配置される複数のピクセルを含み得る。複数のピクセルのそれぞれは、光電変換素子を含み得る。例えば、光電変換素子は、フォトダイオード、フォトトランジスタ、フォトゲート又はピンドフォトダイオード(pinned photodiode)などを含み得る。
ピクセルアレイ110は、複数のピクセルグループPGを含み得る。各ピクセルグループPGは、2つ以上の複数のピクセルを含み得る。ピクセルグループを構成する複数のピクセルは、1つのフローティング拡散領域(floating diffusion region)又は複数のフローティング拡散領域を共有し得る。図2のピクセルアレイ110は、4つの行と4つの列(すなわち、4×4)のピクセルグループPGを含むように示されているが、本発明はこれに限定されない。
ピクセルグループPGは、同じ色のピクセルを含み得る。例えば、ピクセルグループPGは、赤色スペクトル領域の光を電気信号に変換させるレッドピクセル、緑色スペクトル領域の光を電気信号に変換させるグリーンピクセル、又は青色スペクトル領域の光を電気信号に変換させるブルーピクセルを含み得る。例えば、ピクセルアレイ110を構成するピクセルは、テトラ-ベイヤーパターン(Tetra-Bayer Pattern)の形態で配置されることがある。
ピクセルアレイ110の複数のピクセルのそれぞれは、外部から受光された光の強度又は光の量に応じてカラムラインCL1~CL4に沿ってピクセル信号を出力することができる。例えば、ピクセル信号は、外部から受光された光の強度又は光の量に対応するアナログ信号であり得る。
図1を参照して説明したように、ピクセルアレイ110は、オブジェクトの周囲の照度に応じて、ローコンバージョンゲイン条件下及びハイコンバージョンゲイン条件下でピクセル信号を生成することができる。以下では、ローコンバージョンゲイン条件下で生成されたピクセル信号をローコンバージョンゲインピクセル信号と呼び、ハイコンバージョンゲイン条件下で生成されたピクセル信号をハイコンバージョンピクセル信号と呼ぶことにする。例えば、ピクセルアレイ110は、最初にハイコンバージョンゲインピクセル信号を生成した後、ローコンバージョンゲインピクセル信号を生成することができる。ピクセル信号は、電圧バッファ(例えば、ソースフォロワ)を通過してカラムラインCL1~CL4を介してADC回路150に提供されてもよい。ピクセルアレイ110は、デュアルコンバージョントランジスタをターンオン又はターンオフすることによってコンバージョンゲインを変化させることができ、これについては図3、図4a、図4bを参照して詳しく説明する。
ロードライバ120は、ピクセルアレイ110の行を選択して駆動することができる。ロードライバ120は、タイミングコントローラ160によって生成されたアドレス及び/又は制御信号をデコーディングして、ピクセルアレイ110の行を選択及び駆動するための制御信号を生成することができる。例えば、制御信号は、ピクセルを選択するための信号、又はフローティング拡散領域をリセットするための信号などを含み得る。
ランプ信号発生器130は、タイミングコントローラ160の制御下でランプ信号RAMPを生成することができる。例えば、ランプ信号発生器130は、ランプイネーブル信号のような制御信号の下で動作することができる。ランプイネーブル信号が活性化されると、ランプ信号発生器130は、所定の値(例えば、スタートレベル、終了レベル、傾きなど)に従ってランプ信号RAMPを生成することができる。言い換えれば、ランプ信号RAMPは、特定の時間にわたって所定の傾きに応じて増加又は減少する信号であり得る。ランプ信号RAMPは、電圧バッファ140を通過してADC回路150に提供され得る。
ADC回路150は、ピクセルアレイ110の複数のピクセルからカラムラインCL1~CL4を介してピクセル信号を受信することができ、ランプ信号発生器130から電圧バッファ140を介してランプ信号RAMPを受信することができる。ADC回路150は、受信したピクセル信号に対してリセット信号及びイメージ信号を取得し、その差から有効な信号成分を抽出する相関二重サンプリング(CDS)技法に基づいて動作することができる。ハイコンバージョンゲインピクセル信号がローコンバージョンゲインピクセル信号より前に生成される場合、ADC回路150は、ハイコンバージョンゲインデジタル信号をローコンバージョンゲインデジタル信号より前に生成することができる。ADC回路150は、複数のコンパレータCOMP及びカウンタCNTを含み得る。
具体的には、コンパレータCOMPは、ピクセル信号のリセット信号とランプ信号RAMPとを比較し、ピクセル信号のイメージ信号とランプ信号RAMPとを比較して相関二重サンプリングCDSを行うことができる。カウンタCNTは、相関二重サンプリングが行われた信号のパルスをカウントしてデジタル信号として出力することができる。なお、本発明のカウンタCNTは、ハイコンバージョンゲインデジタル信号に基づいて、ローコンバージョンゲインデジタル信号の出力が必要であるか否かを判定することができる。
例えば、ローコンバージョンゲインデジタル信号の出力が不要であると判定される場合、カウンタCNTは、コンパレータCOMPがローコンバージョンゲインピクセル信号に対して比較動作を遂行しないようにするパワーダウン信号を生成することができる。これにより、ADC回路150の消費電力は減少することができる。図2のADC回路150は、4つのコンパレータCOMP及び4つのカウンタCNTを含むように示されているが、本発明はこれに限定されない。
タイミングコントローラ160は、ロードライバ120、ランプ信号発生器130及びADC回路150のそれぞれの動作及び/又はタイミングを制御するための制御信号及び/又はクロックを生成することができる。
バッファ170は、メモリMEM及びセンス(感知)アンプSAを含み得る。メモリMEMは、ADC回路150の対応するカウンタCNTから出力されたデジタル信号を記憶することができる。センスアンプSAは、記憶されたデジタル信号をセンス及び増幅することができる。センスアンプSAは、増幅されたデジタル信号をイメージデータIDATとして出力することができ、イメージデータIDATは、図1のISPフロントエンドブロック16に転送され得る。
図3は、図2のピクセルアレイ110のピクセルグループPGのうちいずれか1つの例を示す回路図である。図4aは、図3のデュアルコンバージョントランジスタDCがターンオフされるハイコンバージョンゲイン条件下でのフローティング拡散領域FD1を示す回路図である。図4bは、図3のデュアルコンバージョントランジスタDCがターンオンされるローコンバージョンゲイン条件下でのフローティング拡散領域FD1、FD2を示す回路図である。
例えば、ピクセルグループPGは、ピクセルPX1~PX4、光電変換素子PD1~PD4、転送トランジスタTx1~Tx4、リセットトランジスタRST、デュアルコンバージョントランジスタDC、駆動トランジスタDx及び選択(セレクト)トランジスタSELを含み得る。図3のピクセルグループPGは、4つのピクセルPX1~PX4がそれぞれ光電変換素子PD1~PD4を含むテトラセル構造を有するものとして示されているが、本発明はこれに限定されず、ピクセルグループPGは他の多様な構造を有するように実施される。
第1ピクセルPX1は、第1光電変換素子PD1及び第1転送トランジスタTx1を含むことができ、他のピクセルPX2、PX3、PX4も同様の構成要素をそれぞれ含み得る。ピクセルPX1~PX4のそれぞれは、リセットトランジスタRST、デュアルコンバージョントランジスタDC、駆動トランジスタDx及び選択トランジスタSELを共有し得る。なお、ピクセルPX1~PX4のそれぞれは、第1フローティング拡散領域FD1を共有し得る。
第1フローティング拡散領域FD1又は第2フローティング拡散領域FD2は、入射した光量に対応する電荷を蓄積することができる。転送信号VT1~VT4によって転送トランジスタTx1~Tx4がそれぞれターンオンされている間、第1フローティング拡散領域FD1又は第2フローティング拡散領域FD2は、光電変換素子PD1~PD4から電荷を受け取って蓄積することができる。第1フローティング拡散領域FD1は、ソースフォロワアンプとして駆動される駆動トランジスタDxのゲート端に連結され得るので、第1フローティング拡散領域FD1に蓄積された電荷に対応する電圧が形成され得る。例えば、第1フローティング拡散領域FD1の静電容量は、第1キャパシタンスCFD1で表すことができる。
デュアルコンバージョントランジスタDCは、デュアルコンバージョン信号VDCによって駆動される。デュアルコンバージョントランジスタDCがターンオフされる場合、第1フローティング拡散領域FD1の静電容量は第1キャパシタンスCFD1に対応し得る。一般的な環境では、第1フローティング拡散領域FD1は容易に飽和されないため、第1フローティング拡散領域FD1の静電容量(すなわち、CFD1)を増やす必要性は要求されない可能性があり、デュアルコンバージョントランジスタDCは、ターンオフされる可能性がある。
しかしながら、高照度環境では、第1フローティング拡散領域FD1を容易に飽和させることができる。このような飽和を防ぐために、デュアルコンバージョントランジスタDCをターンオンすることができ、第1フローティング拡散領域FD1は第2フローティング拡散領域FD2と電気的に連結され、フローティング拡散領域FD1、FD2の静電容量は、第1キャパシタンスCFD1と第2キャパシタンスCFD2の和に拡張され得る。
転送トランジスタTx1~Tx4は、それぞれ転送信号VT1~VT4によって駆動され、光電変換素子PD1~PD4によって生成された電荷を第1フローティング拡散領域FD1又は第2フローティング拡散領域FD2に転送することができる。例えば、転送トランジスタTx1~Tx4の一端を光電変換素子PD1~PD4にそれぞれ連結することができ、他端を第1フローティング拡散領域FD1に連結することができる。
リセットトランジスタRSTは、リセット信号VRSTによって駆動され、第1フローティング拡散領域FD1又は第2フローティング拡散領域FD2に電源電圧VDDを提供することができる。これにより、第1フローティング拡散領域FD1又は第2拡張フローティング拡散領域FD2に蓄積された電荷は、電源電圧VDD端に移動することができ、第1フローティング拡散領域FD1又は第2フローティング拡散領域FD2の電圧はリセットされ得る。
駆動トランジスタDxは、第1フローティング拡散領域FD1又は第2フローティング拡散領域FD2の電圧を増幅してピクセル信号PIXを生成することができる。選択(セレクト)トランジスタSELは選択信号VSELによって駆動され、行(ロー)単位で読み取るピクセルを選択することができる。選択トランジスタSELがターンオンされると、ピクセル信号PIXはカラムラインCLを介して図2のADC回路150に出力される。
図5は、図2のアナログ-デジタル変換ADC回路150の構成の一例を示す。ADC回路150は、コンパレータ151及びカウンタ152を含み得る。ADC回路150は、ピクセルアレイ110から出力されるアナログ信号であるピクセル信号PIXをデジタル信号DSに変換して出力することができる。明確な説明と図面の簡潔化のために、図5のピクセルアレイ110は1つのピクセルについてのみ示されており、ピクセルアレイ110の構成及び機能は図3、図4a及び図4bを参照して説明した通りである。
具体的には、図2を参照して説明したように、コンパレータ151は、ピクセル信号のリセット信号とランプ信号RAMPとを比較し、ピクセル信号のイメージ信号とランプ信号RAMPとを比較して相関二重サンプリングCDSを遂行することができ、カウンタ152は、相関二重サンプリングが行われた信号のパルスをカウントしてデジタル信号として出力することができる。以下で、図5とともに、図2、図3、図4a及び図4bを参照して説明する。
例えば、コンパレータ151は、2つの増幅器(第1増幅器151_1及び第2増幅器151_2)含む2段(two-stage)構造を有することができ、第1増幅器151_1及び第2増幅器151_2は、オペレーショナル・トランスコンダクタンス・アンプ(Operational Transconductance Amplifier:OTA)として実施されることがあるが、本発明はこれに限定されない。例えば、コンパレータ151は、より多くの増幅器(アンプ)を含む構造を有することもできる。なお、ADC回路150は複数のコンパレータ及びカウンタを含み得るが、明確に説明するために、図5では1つのコンパレータ151と1つのカウンタ152を示すことにする。
第1増幅器151_1は、ピクセルアレイ110からカラムラインCLを介してピクセル信号PIXを受信することができ、ランプ信号発生器130から電圧バッファ140を介してランプ信号RAMPを受信することができる。第1増幅器151_1は、受信した信号に基づいて第1出力信号OTA1_OUTを出力することができる。例えば、第1増幅器151_1は、ランプ信号RAMPのレベルがピクセル信号PIXのレベルより高い区間の間、ハイレベルを有する第1出力信号OTA1_OUTを出力することができ、ランプ信号RAMPのレベルがピクセル信号PIXのレベルより低い区間の間、ローレベルを有する第1出力信号OTA1_OUTを出力することができる。なお、上述した第1増幅器151_1の比較動作は、ピクセル信号PIXのリセット信号とランプ信号RAMPとの間、及びピクセル信号PIXのイメージ信号とランプ信号RAMPとの間に対してすべて行われる。
第2増幅器151_2は、第1出力信号OTA1_OUTを増幅して比較信号である第2出力信号OTA2_OUTを出力することができる。例えば、第2出力信号OTA2_OUTは、第1出力信号OTA1_OUTが反転された信号であり得る。言い換えれば、第2増幅器151_2は、第1出力信号OTA1_OUTがハイレベルを有する間、ローレベルを有する第2出力信号OTA2_OUTを出力し、第1出力信号OTA1_OUTがローレベルを有する間、ハイレベルを有する第2出力信号OTA2_OUTを出力するように実施され得る。
以下の説明では、コンパレータ151が比較動作を行い、第1出力信号OTA1_OUT又は第2出力信号OTA2_OUTの電圧レベルがハイレベルからローレベルに変わること、又はローレベルからハイレベルに変わることをADC回路150の判定(decision)と称することにする。言い換えれば、「回路150の判定が終わった後」ということは、「第1出力信号OTA1_OUT又は第2出力信号OTA2_OUTの電圧レベルがハイレベルからローレベルに変わった後、又はローレベルからハイレベルに変わった後」を意味することができる。コンパレータ151は、比較動作が遂行される前のオートゼロ(auto-zero)区間でオートゼロ信号に応答して初期化され、比較動作を再び遂行することができる。
カウンタ152は、タイミングコントローラ160の制御下で動作することができ、対応する第2出力信号OTA2_OUTのパルスをカウントしてデジタル信号DSとして出力することができる。例えば、カウンタ152は、カウンタクロック信号CNT_CLK及びカウンタ152の内部ビットを反転させる反転信号CONVなどのような制御信号の下で動作することができる。
例えば、カウンタ152は、アップ/ダウンカウンタ(Up/Down Counter)及びビットワイズインバージョンカウンタ(Bit-wise Inversion Counter)などを含み得る。ビットワイズインバージョンカウンタは、アップ/ダウンカウンタと同様の動作を遂行することができる。例えば、ビットワイズインバージョンカウンタは、アップカウントのみを遂行する機能と、特定の信号が入るとカウンタ内部のすべてのビットを反転して1の補数(1'scomplent)にする機能とを遂行することができる。ビットワイズインバージョンカウンタは、リセットカウント(reset count)を遂行した後、その結果を反転して1の補数(すなわち、負数)の値に変換することができる。
さらに、本発明のカウンタ152は、ハイコンバージョンゲインデジタル信号に基づいてローコンバージョンゲインデジタル信号の出力が必要であるか否かを判定することができる。ローコンバージョンゲインデジタル信号の出力が不要であると判定される場合、カウンタ152は、コンパレータ151がローコンバージョンゲインピクセル信号に対して比較動作を行わないようにするパワーダウン信号PDを生成することができる。
カウンタ152は、パワーダウン信号PDをコンパレータ151(すなわち、第1増幅器151_1、又は第2増幅器151_2)に送ることができる。第1増幅器151_1又は第2増幅器151_2は、パワーダウン信号PDに応答して、ローコンバージョンゲイン条件に対応する第1出力信号OTA1_OUT又は第2出力信号OTA2_OUTを生成しないとし得る。これにより、ピクセルアレイ110又はADC回路150の消費電が減少することができる。例えば、第1増幅器151_1及び第2増幅器151_2は、パワーダウン信号PDに応答して動作するパワーダウンスイッチ(例えば、NMOSトランジスタ又はPMOSトランジスタ)を含み得る。
図6aは、図5のADC回路150がReset-Sig-Sig-Reset(RSSR)方法に従ってピクセル信号PIXを処理する過程を示すタイミング図であり、図6bは、図5のADC回路150がReset-Reset-Sig-Sig(RRSS)方法に従ってピクセル信号PIXを処理する過程を示すタイミング図である。以下、図6a~図6bと共に、図5を参照して説明する。
図6a~図6bを参照すると、1H時区間が示されている。1H時区間は、ピクセルアレイ110の複数のピクセルを行(ロー)単位で駆動するために必ず保障されるべき時間であり得る。例えば、1H時区間は、ハイコンバージョンゲインリセット信号区間HRST、ハイコンバージョンゲインイメージ信号区間HSIG、ローコンバージョンゲインリセット信号区間LRST、及びローコンバージョンゲインイメージ信号区間LSIGを含み得る。
図6aを参照すると、ハイコンバージョンゲインリセット信号区間HRST、ハイコンバージョンゲインイメージ信号区間HSIG、ローコンバージョンゲインイメージ信号区間LSIG、及びローコンバージョンゲインリセット信号区間LRSTが順次にRSSR進行される。
複数の区間(HRST、HSIG、LSIG及びLRST)のそれぞれにおいて、ハイコンバージョンゲインリセット信号VHRST、ハイコンバージョンゲインイメージ信号VHSIG、ローコンバージョンゲインイメージ信号VLSIG、及びローコンバージョンゲインリセット信号VLRSTがピクセル信号PIXの成分として出力され、順にデジタル信号に変換される。
まず、論理ハイレベルのリセット信号VRSTがリセットトランジスタRSTのゲートに印加されてから、論理ローレベルのリセット信号VRSTがリセットトランジスタRSTのゲートに印加される。その後、オートゼロ信号AZに応答してランプ信号RAMPの電圧レベルとピクセル信号PIXの電圧レベルとの間の調整を行うことができる。次に、論理ローレベルのデュアルコンバージョン信号VDCをデュアルコンバージョントランジスタDCのゲートに印加し、HRST区間でハイコンバージョンゲインリセット信号VHRSTを出力することができる。そして、論理ハイレベルの転送信号VTが転送トランジスタTxのゲートに印加され、HSIG区間でハイコンバージョンゲインイメージ信号VHSIGが出力される。
その後、再びオートゼロ信号AZに応答してランプ信号RAMPの電圧レベルとピクセル信号PIXの電圧レベルとの間の調整を行うことができる。次に、論理ローレベルのリセット信号VRSTがリセットトランジスタRSTのゲートに印加され、論理ハイレベルのデュアルコンバージョン信号VDCがデュアルコンバージョントランジスタDCのゲートに印加され、論理ハイレベルの転送信号VTが転送トランジスタTxのゲートに印加され、LSIG区間でローコンバージョンゲインイメージ信号VLSIGが出力される。そして、論理ハイレベルのリセット信号VRSTがリセットトランジスタRSTのゲートに印加され、LRST区間でローコンバージョンゲインリセット信号VLRSTが出力される。
ADC回路150が図6aに示すようなRSSR方法に従ってピクセル信号PIXを処理する場合、カウンタ152によりローコンバージョンゲインデジタル信号の出力が不要であると判定されれば、HSIG区間が終了した後、パワーダウン信号PDに応答してコンパレータ151の動作が停止されることで、LSIG区間及びLRST区間が省略され、ADC回路150の消費電力が減少することができる。
図6bを参照すると、ローコンバージョンゲインリセット信号区間LRST、ハイコンバージョンゲインリセット信号区間HRST、ハイコンバージョンゲインイメージ信号区間HSIG、及びローコンバージョンゲインイメージ信号区間LSIGが順次にRRSS(Reset-Reset-Sig-Sig)進行される。
まず、論理ハイレベルのリセット信号VRSTがリセットトランジスタRSTのゲートに印加されてから、論理ローレベルのリセット信号VRSTがリセットトランジスタRSTのゲートに印加される。その後、オートゼロ信号AZに応答してランプ信号RAMPの電圧レベルとピクセル信号PIXの電圧レベルとの間の調整を行うことができる。次に、論理ハイレベルのデュアルコンバージョン信号VDCをデュアルコンバージョントランジスタDCのゲートに印加し、LRST区間でローコンバージョンゲインリセット信号VLRSTを出力することができる。そして、再びオートゼロ信号AZに応答してランプ信号RAMPの電圧レベルとピクセル信号PIXの電圧レベルとの間の調整が行われた後、論理ローレベルのデュアルコンバージョン信号VDCがデュアルコンバージョントランジスタDCのゲートに印加され、HRST区間でハイコンバージョンゲインリセット信号VHRSTを出力することができる。
次に、論理ハイレベルの転送信号VTを転送トランジスタTxのゲートに印加し、HSIG区間でハイコンバージョンゲインイメージ信号VHSIGを出力することができる。そして、論理ハイレベルのデュアルコンバージョン信号VDCがデュアルコンバージョントランジスタDCのゲートに印加され、論理ハイレベルの転送信号VTが転送トランジスタTxのゲートに印加され、LSIG区間でローコンバージョンゲインイメージ信号VLSIGが出力される。
ADC回路150が図6bに示すようなRRSS方法に従ってピクセル信号PIXを処理する場合、カウンタ152によりローコンバージョンゲインデジタル信号の出力が不要であると判定される場合、HSIG区間が終了した後にパワーダウン信号PDに応答してコンパレータ151の動作が停止されることで、LSIG区間が省略され、ADC回路150の消費電力が減少することができる。
図7は、ハイコンバージョンゲインデジタル信号DSの一例を示す。以下、図7と共に図5を参照して説明する。
図7を参照すると、デジタル信号DSは10ビット(DS[0]~DS[9])であり得る。ここで、DS[0]は最上位ビット(Most Significant Bit:MSB)であり、DS[9]は最下位ビット(Least Significant Bit:LSB)である。カウンタ152はデジタル信号DSをモニタリングして上位ビットの値Xを計算することができる。例えば、カウンタ152は、最上位ビットDS[0]のみの値を計算することもでき、第0~第2ビット(DS[0]~DS[2])の値を計算することもできる。しかしながら、本発明はこれに限定されず、カウンタ152は、上述したのとは異なる方法で上位ビットの値Xを計算することもできる。
その後、カウンタ152は、上位ビットの値Xを所定のスレッショルドコード(threshold code)の値と比較することができる。上位ビットの値Xがスレッショルドコードの値より小さいか等しい場合(X≦Threshold code)、カウンタ152は、ローコンバージョンゲインデジタル信号の出力が不要であると判定することができ、パワーダウン信号PDを生成することができる。図5を参照して説明したように、パワーダウン信号PDは、コンパレータ151(すなわち、第1増幅器151_1又は第2増幅器151_2)に提供され得る。この場合、コンパレータ151は、ローコンバージョンゲインピクセル信号に対する比較動作(例えば、図6a~図6bのLSIG区間、LRST区間の動作)を遂行しないとすることができ、ADC回路150の消費電力は減少することができる。
一方、上位ビットの値Xがスレッショルドコードの値より大きい場合(X>Threshold code)、カウンタ152は、ローコンバージョンゲインデジタル信号の生成が必要であると判定することができ、パワーダウン信号PDを生成しないとし得る。この場合、コンパレータ151は、ローコンバージョンゲインピクセル信号に対する比較動作(例えば、図6a~図6bのLSIG区間、LRST区間の動作)を遂行し続けることができる。
図8は、ハイコンバージョンゲインデジタル信号DSの値に応じた、イメージデータにおけるハイコンバージョンゲインピクセル信号とローコンバージョンゲインピクセル信号のウェイトを示す。例えば、デジタル信号DSの値は、図7を参照して説明したように、上位ビットの値を通して表れると仮定する。THはスレッショルドコードの値を表し、HC_MAXはハイコンバージョンゲインデジタル信号DSが有し得る最大値を表す。以下、図8と共に、図5及び図7を参照して説明する。
図8を参照すると、イメージデータを生成するにあたって、ハイコンバージョンゲインピクセル信号とローコンバージョンゲインピクセル信号の両方が関与する領域は、デジタル信号DSの値がTHとHC_MAXとの間の区間のみである。例えば、この区間は、低照度と高照度の中間照度領域に該当し得る。この領域よりも照度が高くなる場合(すなわち、デジタル信号DSの値がHC_MAXに達する場合)、ローコンバージョンゲインピクセル信号のみを使用することができ、照度が低くなる場合(すなわち、デジタル信号DSの値がTHより小さいか等しい場合)、ハイコンバージョンゲインピクセル信号のみを使用することができる。
言い換えれば、ハイコンバージョンゲインデジタル信号DSの値がTHより小さいか等しい場合、ローコンバージョンゲインピクセル信号はイメージデータの生成に関与しないため、カウンタ152によりローコンバージョンゲインデジタル信号の出力が必要ではないと判定され得る。この場合、パワーダウン信号PDがコンパレータ151(すなわち、第1増幅器151_1又は第2増幅器151_2)に供給されることにより、ローコンバージョンゲインピクセル信号の比較動作を停止(例えば、 6A~図6bのLRST区間、LSIG区間の動作を停止)させることができ、ADC回路150の電力消費を低減することができる。
すなわち、カウンタ152は、リアルタイムでハイコンバージョンゲインデジタル信号DSの値を把握してローコンバージョンゲインデジタル信号が必要であるか否かを判定することができ、判定結果に基づいてコンパレータ151の動作を制御することができる。あるいは、場合によっては、ローコンバージョンゲインピクセル信号の比較動作を停止させることができず、ローコンバージョンゲインデジタル信号が生成されても、図1のISPフロントエンドブロック16でローコンバージョンゲインデジタル信号に対する前処理を遂行しないようにしてもよい。
図9は、本発明の実施形態によるデュアルコンバージョンゲイン動作の消費電力最適化のためのアナログ-デジタル変換(ADC)回路の動作方法を示すフローチャートである。以下、図9と共に図5を参照して説明する。
段階S110において、コンパレータ151は、ハイコンバージョンゲインピクセル信号とランプ信号を比較して、ハイコンバージョンゲイン条件に対応する出力信号(以下、ハイコンバージョンゲイン出力信号)を生成し、ローコンバージョンゲインピクセル信号とランプ信号を比較して、ローコンバージョンゲイン条件に対応する出力信号(以下、ローコンバージョンゲイン出力信号)を生成することができる。段階S120において、カウンタ152は、ハイコンバージョンゲイン出力信号のパルスをカウントし、カウントした結果をハイコンバージョンゲインデジタル信号として出力することができる。
段階S130において、カウンタ152は、ハイコンバージョンゲインデジタル信号に基づいて、ローコンバージョンゲインデジタル信号の出力が必要であるか否かを判定することができる。具体的には、カウンタ152は、ハイコンバージョンゲインデジタル信号の値(例えば、ハイコンバージョンゲインデジタル信号の上位ビットの値)と所定のスレッショルドコードの値を比較することができる。段階S140において、ローコンバージョンゲインデジタル信号の出力が不要であると判定される場合、カウンタ152は、コンパレータ151がローコンバージョンゲイン出力信号を生成しないように制御することができる。
上述の内容は、本発明を実施するための具体的な実施形態である。本発明は、上述の実施形態だけでなく、単純に設計変更されるか、または容易に変更される実施形態も含む。なお、本発明は、実施形態を用いて容易に変形して実施することができる技術も含む。したがって、本発明の範囲は、上述の実施形態に限定されてはならず、後述する特許請求の範囲だけでなく、本発明の特許請求の範囲と均等なものによって定められるべきである。
100:イメージセンサ
110:ピクセルアレイ
120:ロードライバ
130:ランプ信号発生器
140:電圧バッファ
150:ADC回路
151:コンパレータ
152:カウンタ
160:タイミングコントローラ
170:バッファ
110:ピクセルアレイ
120:ロードライバ
130:ランプ信号発生器
140:電圧バッファ
150:ADC回路
151:コンパレータ
152:カウンタ
160:タイミングコントローラ
170:バッファ
Claims (10)
- 第1コンバージョンゲインに対応する第1ピクセル信号と第1ランプ信号を比較して第1コンバージョンゲイン出力信号を生成し、第2コンバージョンゲインに対応する第2ピクセル信号と第2ランプ信号を比較して第2コンバージョンゲイン出力信号を生成するコンパレータと、
第1コンバージョンゲイン出力信号のパルスをカウントし、カウントした結果を第1デジタル信号として出力し、前記第1デジタル信号に基づいて前記第2コンバージョンゲインに対応する第2デジタル信号の出力が必要であるか否かを判定するカウンタと、を備え、
前記第1コンバージョンゲインは、前記第2コンバージョンゲインよりも高いコンバージョンゲインであり、
前記第2デジタル信号の出力が不要であると判定される場合、前記カウンタは、前記コンパレータが前記第2コンバージョンゲイン出力信号を生成しないように制御する、
回路。 - 前記カウンタは、前記第1デジタル信号の値が所定のスレッショルドコードの値より小さいか等しい場合、前記第2デジタル信号の出力が不要であると判定する、
請求項1に記載の回路。 - 前記第1デジタル信号の値は、最上位ビット(MSB)の値で定められる、
請求項2に記載の回路。 - 前記コンパレータは、
第1動作区間で前記第1ピクセル信号のリセット信号と前記第1ランプ信号を比較し、第2動作区間で前記第1ピクセル信号のイメージ信号と前記第1ランプ信号を比較し、第3動作区間で前記第2ピクセル信号のイメージ信号と前記第2ランプ信号を比較し、第4動作区間で前記第2ピクセル信号のリセット信号と前記第2ランプ信号を比較し、
前記第2デジタル信号の出力が不要であると判定される場合、前記第3動作区間及び第4動作区間の動作が停止される、
請求項1に記載の回路。 - 前記コンパレータは、
第1動作区間で前記第2ピクセル信号のリセット信号と前記第2ランプ信号を比較し、第2動作区間で前記第1ピクセル信号のリセット信号と前記第1ランプ信号を比較し、第3動作区間で前記第1ピクセル信号のイメージ信号と前記第1ランプ信号を比較し、第4動作区間で前記第2ピクセル信号のイメージ信号と前記第2ランプ信号を比較し、
前記第2デジタル信号の出力が不要であると判定される場合、第4動作区間の動作が停止される、
請求項1に記載の回路。 - アナログ-デジタル変換回路の動作方法であって、
第1コンバージョンゲインに対応する第1ピクセル信号と第1ランプ信号を比較して第1コンバージョンゲイン出力信号を生成し、第2コンバージョンゲインに対応する第2ピクセル信号と第2ランプ信号を比較して第2コンバージョンゲイン出力信号を生成する段階と、
前記第1コンバージョンゲイン出力信号のパルスをカウントし、カウントした結果を第1デジタル信号として出力する段階と、
前記第1デジタル信号に基づいて、前記第2コンバージョンゲインに対応する第2デジタル信号の出力が必要であるか否かを判定する段階と、
前記第2デジタル信号の出力が不要であると判定される場合、前記第2コンバージョンゲイン出力信号を生成しないように制御する段階と、を備え、
前記第1コンバージョンゲインは、前記第2コンバージョンゲインよりも高いコンバージョンゲインである、
方法。 - 前記第2デジタル信号の出力が必要であるか否かを判定する段階は、
前記第1デジタル信号の値と所定のスレッショルドコードの値を比較する段階と、
前記第1デジタル信号の値が前記スレッショルドコードの値よりも小さいか等しい場合、前記第2デジタル信号の出力が不要であると判定する段階と、を含む、
請求項6に記載の方法。 - 前記第1コンバージョンゲイン出力信号を生成し、前記第2コンバージョンゲイン出力信号を生成する段階は、
第1動作区間において、前記第1ピクセル信号のリセット信号と前記第1ランプ信号を比較する段階と、
第2動作区間において、前記第1ピクセル信号のイメージ信号と前記第1ランプ信号を比較する段階と、
第3動作区間において、前記第2ピクセル信号のイメージ信号と前記第2ランプ信号を比較する段階と、
第4動作区間において、前記第2ピクセル信号のリセット信号と前記第2ランプ信号を比較する段階と、を含み、
前記第2コンバージョンゲイン出力信号を生成しないように制御する段階は、前記第3動作区間及び前記第4動作区間の動作を停止させる段階を含む、
請求項6に記載の方法。 - 前記第1コンバージョンゲイン出力信号を生成し、前記第2コンバージョンゲイン出力信号を生成する段階は、
第1動作区間において、前記第2ピクセル信号のリセット信号と前記第2ランプ信号を比較する段階と、
第2動作区間において、前記第1ピクセル信号のリセット信号と前記第1ランプ信号を比較する段階と、
第3動作区間において、前記第1ピクセル信号のイメージ信号と前記第1ランプ信号を比較する段階と、
第4動作区間において、前記第2ピクセル信号のイメージ信号と前記第2ランプ信号を比較する段階と、を含み、
前記第2コンバージョンゲイン出力信号を生成しないように制御する段階は、前記第4動作区間の動作を停止させる段階を含む、
請求項6に記載の方法。 - フローティング拡散領域を共有するピクセルから第1コンバージョンゲインに対応する第1ピクセル信号、及び第2コンバージョンゲインに対応する第2ピクセル信号を出力するピクセルアレイと、
前記第1ピクセル信号を第1デジタル信号に変換し、前記第1デジタル信号に基づいて前記第2ピクセル信号を第2デジタル信号に変換する必要があるか否かを判定するアナログ-デジタル変換回路と、を備え、
前記第1コンバージョンゲインは、前記第2コンバージョンゲインよりも高いコンバージョンゲインである、
イメージセンサ。
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