JP2023060584A - 半導体装置 - Google Patents

Abstract

【課題】第１および第２埋め込み電極の抵抗を適切な範囲に調整する。【解決手段】半導体装置１０は、第１方向に沿って延びる第１ゲートトレンチ１４および第２ゲートトレンチ１６を含む、半導体層１２に形成され平面視で第１方向に沿って一列に並んだ一対のゲートトレンチと、半導体層１２上に形成された絶縁層１８と、第１ゲートトレンチ１４内に配置された第１埋め込み電極４６と、第２ゲートトレンチ１６内に配置された第２埋め込み電極５０と、絶縁層１８に形成された複数のソースコンタクトと、絶縁層１８上に形成されたソース配線２８とを備える。第１埋め込み電極４６は、複数のソースコンタクトのうちの１つを介してソース配線２８に接続され、第２埋め込み電極５０は、第１方向において第１埋め込み電極４６の長さＬ１よりも大きい長さＬ２を有し、複数のソースコンタクトのうちの２つを介してソース配線２８に接続されている。【選択図】図２

Description

本開示は、半導体装置に関する。

特許文献１には、スプリットゲート構造を有する金属－絶縁体－半導体電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor，ＭＩＳＦＥＴ）が開示されている。特許文献１に記載のスプリットゲート構造は、半導体層に形成されたゲートトレンチと、ゲートトレンチの底部に配置された埋め込み電極と、ゲートトレンチの上部に配置されたゲート電極とを含む。埋め込み電極にはソース電圧を印加することができる。

特開２０１８－１２９３７８号公報

スプリットゲート構造を有するＭＩＳＦＥＴにおいて、例えば高速スイッチング時に埋め込み電極を流れる変位電流は、埋め込み電極の抵抗に起因して埋め込み電極の電位を上昇させる可能性がある。埋め込み電極の電位の上昇は、動的アバランシェ降伏現象を生じさせ得る。一方、埋め込み電極の抵抗が過度に低い場合、ドレイン・ソース間電圧およびドレイン・ソース間電流にリンギングが発生し得る。

本開示の一態様による半導体装置は、半導体層と、前記半導体層に形成され、平面視で第１方向に沿って一列に並んだ一対のゲートトレンチであって、前記第１方向に沿って延びる第１および第２ゲートトレンチを含む、一対のゲートトレンチと、前記半導体層上に形成された絶縁層と、前記第１ゲートトレンチ内に配置された第１埋め込み電極と、前記第２ゲートトレンチ内に配置された第２埋め込み電極と、前記絶縁層に形成された複数のソースコンタクトと、前記絶縁層上に形成されたソース配線とを備えている。前記第１埋め込み電極は、前記複数のソースコンタクトのうちの１つを介して前記ソース配線に接続され、前記第２埋め込み電極は、前記第１方向において前記第１埋め込み電極の長さよりも大きい長さを有し、前記複数のソースコンタクトのうちの２つを介して前記ソース配線に接続されている。

本開示の半導体装置によれば、第１埋め込み電極および第２埋め込み電極の抵抗を適切な範囲に調整することができる。

図１は、一実施形態による例示的な半導体装置の概略平面図である。 図２は、図１のＦ２－Ｆ２線に沿った半導体装置の概略断面図である。 図３は、図１のＦ３－Ｆ３線に沿った半導体装置の概略断面図である。 図４は、実験例３の半導体装置の概略上面図である。 図５は、図４のＦ５－Ｆ５線に沿った半導体装置の概略断面図である。 図６は、変更例による例示的な半導体装置の概略平面図である。

以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。

以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。

図１は、一実施形態による例示的な半導体装置１０の概略平面図である。なお、本開示において使用される「平面視」という用語は、図１に示される互いに直交するＸＹＺ軸のＺ方向に半導体装置１０を視ることをいう。

半導体装置１０は、例えば、ゲート電極がゲートトレンチ内に埋め込まれたトレンチゲート構造を有するＭＩＳＦＥＴである。半導体装置１０は、半導体層１２と、半導体層１２に形成され、平面視で第１方向に沿って一列に並んだ一対のゲートトレンチＰ１と、半導体層１２上に形成された絶縁層１８とを含む。図１の例においては、第１方向はＸ方向であってよい。

半導体層１２は、第１面１２Ａおよび第１面１２Ａと反対側の第２面１２Ｂを含んでいる（図２参照）。図１に示されるＺ方向は、半導体層１２の第１面１２Ａおよび第２面１２Ｂと直交する方向に相当する。第１ゲートトレンチ１４および第２ゲートトレンチ１６は、半導体層１２の第２面１２Ｂに形成されている。

半導体層１２は、シリコン（Ｓｉ）から形成され得る。半導体層１２の第２面１２Ｂは、Ｘ方向に沿って延びる２つの辺１２Ｘ１，１２Ｘ２、およびＹ方向に沿って延びる２つの辺１２Ｙ１，１２Ｙ２を含むことができる。半導体層１２の第２面１２Ｂは、絶縁層１８により覆われているため、図１では半導体層１２の矩形状の外縁（すなわち、４つの辺１２Ｘ１，１２Ｘ２，１２Ｙ１，１２Ｙ２）のみが示されている。半導体層１２の外縁により画定される領域は、１つのチップ（ダイ）に相当し得る。Ｘ方向に沿って延びる辺１２Ｘ１，１２Ｘ２は、相互に同じ長さを有することができ、同様に、Ｙ方向に沿って延びる辺１２Ｙ１，１２Ｙ２は相互に同じ長さを有することができる。図１の例においては、辺１２Ｘ１，１２Ｘ２は、辺１２Ｙ１，１２Ｙ２と略同じ長さを有していてよい。別の例においては、辺１２Ｘ１，１２Ｘ２は、辺１２Ｙ１，１２Ｙ２よりも小さい長さを有していてもよく、或いは、辺１２Ｙ１，１２Ｙ２よりも大きい長さを有していてもよい。半導体層１２のさらなる詳細については、図２および図３を参照して後述する。

平面視で第１方向に沿って一列に並んだ一対のゲートトレンチＰ１は、第１方向に沿って延びる第１ゲートトレンチ１４および第２ゲートトレンチ１６を含むことができる。第１ゲートトレンチ１４および第２ゲートトレンチ１６の長手方向は、第１方向に相当する。

第２ゲートトレンチ１６は、第１方向に第１ゲートトレンチ１４よりも大きい長さを有することができる。例えば、第２ゲートトレンチ１６は、第１方向に第１ゲートトレンチ１４の長さの１．５倍以上２．５倍未満の長さを有することができる。一例では、第１方向において、第２ゲートトレンチ１６の長さは、第１ゲートトレンチ１４の長さの約２倍であってよい。

半導体装置１０は、半導体層１２に形成され、平面視で第２方向に沿って一列に並んだ別の対のゲートトレンチＰ２をさらに含んでいてもよい。第２方向は、第１方向と直交していてよく、図１の例においてはＹ方向であってよい。本明細書では、平面視で第１方向に沿って一列に並んだ一対のゲートトレンチＰ１を第１対のゲートトレンチＰ１、平面視で第２方向に沿って一列に並んだ別の対のゲートトレンチＰ２を第２対のゲートトレンチＰ２とも呼ぶ。

平面視で第２方向に沿って一列に並んだ第２対のゲートトレンチＰ２は、第２方向に沿って延びる第３ゲートトレンチ２０および第４ゲートトレンチ２２を含むことができる。第３ゲートトレンチ２０および第４ゲートトレンチ２２の長手方向は、第２方向に相当する。

第４ゲートトレンチ２２は、第２方向に第３ゲートトレンチ２０よりも大きい長さを有することができる。例えば、第４ゲートトレンチ２２は、第２方向に第３ゲートトレンチ２０の長さの１．５倍以上２．５倍未満の長さを有することができる。一例では、第２方向において、第４ゲートトレンチ２２の長さは、第３ゲートトレンチ２０の長さの約２倍であってよい。なお、図１の例においては、第２方向における第３ゲートトレンチ２０の長さは、第１方向における第１ゲートトレンチ１４の長さと同じであってよい。同様に、第２方向における第４ゲートトレンチ２２の長さは、第１方向における第２ゲートトレンチ１６の長さと同じであってよい。

図１の例では、複数対のゲートトレンチが半導体層１２に形成されていてもよい。すなわち、第１対のゲートトレンチＰ１は、複数対のゲートトレンチのうちの一対であってよい。各々が第１対のゲートトレンチＰ１に対応する複数対のゲートトレンチが、第２方向に沿って並んでいてもよい。また、各々が第２対のゲートトレンチＰ２に対応する複数対のトレンチが、第１方向に沿って並んでいてもよい。半導体装置１０は、他のゲートトレンチと対を構成しない第５ゲートトレンチ２４をさらに含んでいてもよい。

絶縁層１８は、任意の誘電体材料によって形成することができる。例えば、絶縁層１８は、酸化シリコン（ＳｉＯ_２）層および窒化シリコン（ＳｉＮ）層のうちの少なくとも１つを含んでいてよい。

半導体装置１０は、絶縁層１８上に形成されたゲート配線２６と、絶縁層１８上に形成されるとともに、ゲート配線２６から離隔されたソース配線２８とをさらに含むことができる。ゲート配線２６およびソース配線２８は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、Ｃｕ合金、およびＡｌ合金のうちの少なくとも１つから形成することができる。

半導体層１２は、平面視で外周領域３０および外周領域３０に囲まれた内側領域３２を含むことができる。外周領域３０と内側領域３２との境界は、図１において二点鎖線で示されている。外周領域３０は、半導体層１２の４つの辺１２Ｘ１，１２Ｘ２，１２Ｙ１，１２Ｙ２を含むことができる。すなわち、外周領域３０の外縁は、半導体層１２の４つの辺１２Ｘ１，１２Ｘ２，１２Ｙ１，１２Ｙ２により画定することができる。内側領域３２は、アクティブ領域と呼ぶこともでき、ＭＩＳＦＥＴの主要部分、すなわち、トランジスタとしての動作に寄与する部分が主に形成されている。

ゲート配線２６は、平面視で外周領域３０に配置された外周ゲート配線部３４Ｘ１，３４Ｘ２，３４Ｙ１，３４Ｙ２を含むことができる。外周ゲート配線部３４Ｘ１，３４Ｘ２，３４Ｙ１，３４Ｙ２は、それぞれ、半導体層１２の４つの辺１２Ｘ１，１２Ｘ２，１２Ｙ１，１２Ｙ２から離隔しつつ、４つの辺１２Ｘ１，１２Ｘ２，１２Ｙ１，１２Ｙ２に沿って延びることができる。すなわち、外周ゲート配線部３４Ｘ１，３４Ｘ２は、平面視で第１方向（Ｘ方向）に沿って延びており、外周ゲート配線部３４Ｙ１，３４Ｙ２は、平面視で第２方向（Ｙ方向）に沿って延びている。外周ゲート配線部３４Ｘ１，３４Ｘ２，３４Ｙ１，３４Ｙ２は、外周領域３０と内側領域３２との境界に沿って延びていてよい。

外周ゲート配線部３４Ｘ１，３４Ｘ２，３４Ｙ１，３４Ｙ２が同電位となるように、各外周ゲート配線部は、他の外周ゲート配線部と直接的または間接的に結合することができる。図１に示すような、ソース配線２８を取り囲む閉じたループを形成するゲート配線２６の配置は、例示に過ぎない。他の例においては、外周ゲート配線部３４Ｘ１，３４Ｘ２，３４Ｙ１，３４Ｙ２は、閉じたループを形成していなくてもよい。例えば、外周ゲート配線部３４Ｘ１，３４Ｘ２，３４Ｙ１，３４Ｙ２のうちの１つが分断されていてもよい。

ゲート配線２６は、平面視で内側領域３２に配置されたゲートフィンガー部３６Ｘ，３６Ｙを含むことができる。ゲートフィンガー部３６Ｘは、平面視で第１方向（Ｘ方向）に沿って延びている。ゲートフィンガー部３６Ｙは、平面視で第２方向（Ｙ方向）に沿って延びている。ゲートフィンガー部３６Ｘ，３６Ｙは、外周ゲート配線部３４Ｘ１，３４Ｘ２，３４Ｙ１，３４Ｙ２と同電位になるように、外周ゲート配線部３４Ｘ１，３４Ｘ２，３４Ｙ１，３４Ｙ２と直接的または間接的に結合することができる。図１の例では、ゲートフィンガー部３６Ｘは、ゲートフィンガー部３６Ｙと、内側領域３２の略中央で交差して、直接結合されている。ゲートフィンガー部３６Ｙは、外周ゲート配線部３４Ｘ２と直接結合されている。

ゲート配線２６は、外周ゲート配線部３４Ｘ１，３４Ｘ２，３４Ｙ１，３４Ｙ２およびゲートフィンガー部３６Ｘ，３６Ｙのうちの１つまたは複数と接続されたゲートパッド部３８をさらに含むことができる。図１の例では、ゲートパッド部３８は、外周ゲート配線部３４Ｘ２およびゲートフィンガー部３６Ｙに隣接して設けられているが、別の例においては、他の位置に設けられてもよい。

ソース配線２８は、平面視で内側領域３２に配置することができる。ソース配線２８は、ゲート配線２６から、例えばリーク耐性を考慮して適宜定めることができる所定の距離だけ離隔されるように配置することができる。図１の例では、ソース配線２８は、互いに交差しているゲートフィンガー部３６Ｘおよび３６Ｙの外縁から一定の距離だけ離隔されているため、平面視で十字状の切り込みを有している。また、ソース配線２８は、ゲートパッド部３８からも離隔されている。

半導体層１２に形成された複数のゲートトレンチ１４，１６，２０，２２，２４は、いくつかの組に分けることができる。図１の例では、第１組のゲートトレンチＳ１、第２組のゲートトレンチＳ２、第３組のゲートトレンチＳ３、第４組のゲートトレンチＳ４、および第５組のゲートトレンチＳ５を半導体層１２に形成することができる。

第１組のゲートトレンチＳ１は、平面視で外周ゲート配線部３４Ｘ１とゲートフィンガー部３６Ｘとの間に配置されている。第１組のゲートトレンチＳ１は、各々が第１対のゲートトレンチＰ１に対応する、複数対のゲートトレンチから構成することができる。第１組のゲートトレンチＳ１においては、第１ゲートトレンチ１４の一端は、平面視でゲート配線２６の外周ゲート配線部３４Ｙ１と重なり、第１ゲートトレンチ１４の他端は、平面視でソース配線２８と重なることができる。第２ゲートトレンチ１６は、平面視でゲートフィンガー部３６Ｙと交差している。

第２組のゲートトレンチＳ２は、平面視で外周ゲート配線部３４Ｙ２とゲートフィンガー部３６Ｙとの間に配置されている。第２組のゲートトレンチＳ２は、各々が第２対のゲートトレンチＰ２に対応する、複数対のゲートトレンチから構成することができる。第２組のゲートトレンチＳ２においては、第３ゲートトレンチ２０の一端は、平面視でゲート配線２６の外周ゲート配線部３４Ｘ１と重なり、第３ゲートトレンチ２０の他端は、平面視でソース配線２８と重なることができる。第４ゲートトレンチ２２は、平面視でゲートフィンガー部３６Ｘと交差している。

第３組のゲートトレンチＳ３は、平面視で外周ゲート配線部３４Ｘ２とゲートフィンガー部３６Ｘとの間に配置されている。第３組のゲートトレンチＳ３は、各々が第１対のゲートトレンチＰ１に対応する、複数対のゲートトレンチから構成することができる。第３組のゲートトレンチＳ３においては、第１ゲートトレンチ１４の一端は、平面視でゲート配線２６の外周ゲート配線部３４Ｙ２と重なり、第１ゲートトレンチ１４の他端は、平面視でソース配線２８と重なることができる。第２ゲートトレンチ１６は、平面視でゲートフィンガー部３６Ｙと交差している。図１の例においては、ゲートパッド部３８の存在により、第３組のゲートトレンチＳ３に含まれる対の数は、他の組のゲートトレンチＳ１，Ｓ２，Ｓ４のそれぞれに含まれる対の数よりも少なくてよい。

第４組のゲートトレンチＳ４は、平面視で外周ゲート配線部３４Ｙ１とゲートフィンガー部３６Ｙとの間に配置されている。第４組のゲートトレンチＳ４は、各々が第２対のゲートトレンチＰ２に対応する、複数対のゲートトレンチから構成することができる。第４組のゲートトレンチＳ４においては、第３ゲートトレンチ２０の一端は、平面視でゲート配線２６の外周ゲート配線部３４Ｘ２と重なり、第３ゲートトレンチ２０の他端は、平面視でソース配線２８と重なることができる。第４ゲートトレンチ２２は、平面視でゲートフィンガー部３６Ｘと交差している。

第５組のゲートトレンチＳ５は、外周ゲート配線部３４Ｙ２とゲートパッド部３８との間に配置されている。第５組のゲートトレンチＳ５は、各々が第５ゲートトレンチ２４に対応する複数のゲートトレンチから構成することができる。第５組のゲートトレンチＳ５に含まれる第５ゲートトレンチ２４は、Ｙ方向に沿って延びることができる。第５組のゲートトレンチＳ５では、第５ゲートトレンチ２４の一端は、平面視でゲート配線２６の外周ゲート配線部３４Ｘ２と重なり、第５ゲートトレンチ２４の他端は、平面視でソース配線２８と重なることができる。

このように、半導体層１２に形成されるゲートトレンチ１４，１６，２０，２２，２４の各々は、平面視でゲート配線２６およびソース配線２８の両方と少なくとも部分的に重なるように配置することができる。

ゲート配線２６およびソース配線２８は、相互に絶縁されている。ゲート配線２６およびソース配線２８は、さらなる絶縁層（図示せず）によって少なくとも部分的に覆われていてもよい。さらなる絶縁層は、ＳｉＯ_２およびＳｉＮを含む任意の誘電体層、または絶縁性の樹脂、またはこれらの任意の組み合わせを含んでいてよい。

図２は、図１のＦ２－Ｆ２線に沿った半導体装置１０の概略断面図である。図２は、第１対のゲートトレンチＰ１のＸＺ平面の断面図を示している。なお、図示は省略するが、第２対のゲートトレンチＰ２のＹＺ平面の断面図も、図２に示す断面図と類似するものとなることを理解されたい。

半導体層１２は、半導体基板４０と、半導体基板４０上に形成されたエピタキシャル層４２とを含むことができる。この場合、半導体基板４０の底面が、半導体層１２の第１面１２Ａに相当し、エピタキシャル層４２の上面が半導体層１２の第２面１２Ｂに相当する。第１ゲートトレンチ１４および第２ゲートトレンチ１６は、半導体層１２の第２面１２Ｂに形成することができる。すなわち、第１ゲートトレンチ１４および第２ゲートトレンチ１６は、エピタキシャル層４２内に形成することができる。絶縁層１８は、半導体層１２の第２面１２Ｂ上に形成されている。

半導体装置１０は、半導体層１２の第１面１２Ａに形成されたドレイン電極４４をさらに含むことができる。ドレイン電極４４は、Ｔｉ、Ｎｉ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、Ｃｕ合金、およびＡｌ合金のうちの少なくとも１つから形成されてもよい。

半導体装置１０は、第１ゲートトレンチ１４内に配置された第１埋め込み電極４６をさらに含むことができる。また、半導体装置１０は、第１ゲートトレンチ１４内に配置され、絶縁層１８によって第１埋め込み電極４６から離隔された第１ゲート電極４８をさらに含むことができる。第１埋め込み電極４６および第１ゲート電極４８は、一例では、導電性のポリシリコンから形成することができる。第１埋め込み電極４６および第１ゲート電極４８は、絶縁層１８を介して第１ゲートトレンチ１４内に埋め込まれている。

第１埋め込み電極４６は、第１方向に２つの端部を含む。より具体的には、第１埋め込み電極４６は、第１端部４６１および第２端部４６２を含み、第１ゲートトレンチ１４の長手方向（第１方向）に沿って第１端部４６１と第２端部４６２との間に延びている。第１埋め込み電極４６は、第１端部４６１と第２端部４６２との間にある中間部４６３をさらに含むことができる。中間部４６３は、第１ゲートトレンチ１４の深さ方向に、第１端部４６１および第２端部４６２よりも小さい厚さを有している。中間部４６３は、第１端部４６１の下部および第２端部４６２の下部の間に接続されている。第１埋め込み電極４６の底面４６Ａは、第１ゲートトレンチ１４の底壁１４Ａと絶縁層１８を介して対向している。

第１ゲート電極４８は、第１端部４８１と、第２端部４８２とを含み、第１ゲートトレンチ１４の長手方向（第１方向）に沿って第１端部４８１と第２端部４８２との間に延びている。第１ゲート電極４８は、第１埋め込み電極４６（中間部４６３）と少なくとも一部が対向する底面４８Ａ、および底面４８Ａと反対側の上面４８Ｂを含むことができる。換言すると、第１埋め込み電極４６の中間部４６３は、第１ゲートトレンチ１４の深さ方向において、第１ゲート電極４８の底面４８Ａよりも下方に位置している。

第１ゲート電極４８は、第１埋め込み電極４６の第１端部４６１の上部と第２端部４６２の上部との間に位置することができる。第１埋め込み電極４６の第１端部４６１の上部は、絶縁層１８を挟んで第１ゲート電極４８の第１端部４８１と対向していてよい。また、第１埋め込み電極４６の第２端部４６２の上部は、絶縁層１８を挟んで第１ゲート電極４８の第２端部４８２と対向していてよい。

半導体装置１０は、第２ゲートトレンチ１６内に配置された第２埋め込み電極５０をさらに含むことができる。また、半導体装置１０は、第２ゲートトレンチ１６内に配置され、絶縁層１８によって第２埋め込み電極５０から離隔された第２ゲート電極５２をさらに含むことができる。第２埋め込み電極５０および第２ゲート電極５２は、一例では、導電性のポリシリコンから形成することができる。第２埋め込み電極５０および第２ゲート電極５２は、絶縁層１８を介して第２ゲートトレンチ１６内に埋め込まれている。

第２埋め込み電極５０は、第１方向に２つの端部を含む。より具体的には、第２埋め込み電極５０は、第１端部５０１および第２端部５０２を含み、第２ゲートトレンチ１６の長手方向（第１方向）に沿って第１端部５０１と第２端部５０２との間に延びている。第２埋め込み電極５０は、第１端部５０１と第２端部５０２との間にある中間部５０３をさらに含むことができる。中間部５０３は、第２ゲートトレンチ１６の深さ方向に、第１端部５０１および第２端部５０２よりも小さい厚さを有している。中間部５０３は、第１端部５０１の下部および第２端部５０２の下部の間に接続されている。第２埋め込み電極５０の底面５０Ａは、第２ゲートトレンチ１６の底壁１６Ａと絶縁層１８を介して対向している。

第２ゲート電極５２は、第１端部５２１と、第２端部５２２とを含み、第２ゲートトレンチ１６の長手方向（第１方向）に沿って第１端部５２１と第２端部５２２との間に延びている。第２ゲート電極５２は、第２埋め込み電極５０（中間部５０３）と少なくとも一部が対向する底面５２Ａ、および底面５２Ａと反対側の上面５２Ｂを含むことができる。換言すると、第２埋め込み電極５０の中間部５０３は、第２ゲートトレンチ１６の深さ方向において、第２ゲート電極５２の底面５２Ａよりも下方に位置している。

第２ゲート電極５２は、第２埋め込み電極５０の第１端部５０１の上部と第２端部５０２の上部との間に位置することができる。第２埋め込み電極５０の第１端部５０１の上部は、絶縁層１８を挟んで第２ゲート電極５２の第１端部５２１と対向していてよい。また、第２埋め込み電極５０の第２端部５０２の上部は、絶縁層１８を挟んで第２ゲート電極５２の第２端部５２２と対向していてよい。

第２埋め込み電極５０は、第１方向において第１埋め込み電極４６の長さＬ_１よりも大きい長さＬ_２を有している。第２埋め込み電極５０は、第１方向に第１埋め込み電極４６の長さＬ_１の１．５倍以上２．５倍未満の長さＬ_２を有することができる。一例では、第２埋め込み電極５０の長さＬ_２は、第１埋め込み電極４６の長さＬ_１の約２倍であってよい。

第２埋め込み電極５０が第１方向において第１埋め込み電極４６の長さＬ_１よりも大きい長さＬ_２を有することにより、第２ゲート電極５２も、第１方向に第１ゲート電極４８よりも大きい長さを有することができる。第２ゲート電極５２は、第１方向に第１ゲート電極４８の長さの１．５倍以上２．５倍未満の長さを有することができる。

半導体装置１０は、絶縁層１８に形成された複数のソースコンタクト５４，５６，５８をさらに含むことができる。複数のソースコンタクトは、第１ソースコンタクト５４、第２ソースコンタクト５６、および第３ソースコンタクト５８を含んでいてよい。

第１埋め込み電極４６の第２端部４６２は、第１ソースコンタクト５４を介してソース配線２８に接続されている。一方、第１埋め込み電極４６の第１端部４６１は、ソース配線２８には接続されていない。図２の例では、第１埋め込み電極４６の第２端部４６２はソース配線２８の下方に位置しているが、第１端部４６１はゲート配線２６（外周ゲート配線部３４Ｙ１）の下方に位置している。

第２埋め込み電極５０の第１端部５０１は、第２ソースコンタクト５６を介してソース配線２８に接続されている。第２埋め込み電極５０の第２端部５０２は、第３ソースコンタクト５８を介してソース配線２８に接続されている。平面視で第２ソースコンタクト５６と第３ソースコンタクト５８との間には、ゲート配線２６（ゲートフィンガー部３６Ｙ）が位置している。第２埋め込み電極５０の中間部５０３は、ゲートフィンガー部３６Ｙの下方に延びている。第２埋め込み電極５０の第１端部５０１および第２端部５０２は、ソース配線２８の下方に位置している。

このように、第１埋め込み電極４６は、複数のソースコンタクト５４，５６，５８のうちの１つ（第１ソースコンタクト５４）を介してソース配線２８に接続されている。また、第２埋め込み電極５０は、複数のソースコンタクト５４，５６，５８のうちの２つ（第２ソースコンタクト５６および第３ソースコンタクト５８）を介してソース配線２８に接続されている。

半導体装置１０は、絶縁層１８に形成された第１ゲートコンタクト６０および第２ゲートコンタクト６２をさらに含むことができる。
第１ゲート電極４８の第１端部４８１は、第１ゲートコンタクト６０を介してゲート配線２６（外周ゲート配線部３４Ｙ１）に接続されている。一方、第１ゲート電極４８の第２端部５０２は、ゲート配線２６には接続されていない。図２の例では、第１ゲート電極４８の第１端部５０１はゲート配線２６（外周ゲート配線部３４Ｙ１）の下方に位置しているが、第２端部５０２はソース配線２８の下方に位置している。第１ゲート電極４８は、平面視で第１ゲートトレンチ１４と外周ゲート配線部３４Ｙ１（または３４Ｙ２）とが重なる領域において、外周ゲート配線部３４Ｙ１（または３４Ｙ２）と接続することができる。

第２ゲート電極５２の第１端部５２１は、第２ゲートコンタクト６２を介してゲート配線２６（ゲートフィンガー部３６Ｙ）に接続されている。一方、第２ゲート電極５２の第２端部５２２は、ゲート配線２６には接続されていない。図２の例では、第２ゲート電極５２の第１端部５２１はゲート配線２６（ゲートフィンガー部３６Ｙ）の下方に位置しているが、第２端部５２２はソース配線２８の下方に位置している。第２ゲート電極５２は、平面視で第２ゲートトレンチ１６とゲートフィンガー部３６Ｙとが重なる領域において、ゲートフィンガー部３６Ｙと接続することができる。

複数のソースコンタクト５４，５６，５８、第１ゲートコンタクト６０、および第２ゲートコンタクト６２は、任意の金属材料から形成することができる。一例では、各コンタクトは、タングステン（Ｗ）、Ｔｉ、および窒化チタン（ＴｉＮ）のうちの少なくとも１つから形成することができる。

なお、既に述べた通り、第２対のゲートトレンチＰ２の断面構造は、第１対のゲートトレンチＰ１の断面構造と同様である。すなわち、半導体装置１０は、第３ゲートトレンチ２０内に配置された第３埋め込み電極４７と、第４ゲートトレンチ２２内に配置された第４埋め込み電極５１とをさらに含むことができる。なお、理解を容易にするために、図２において、第２対のゲートトレンチＰ２の構成要素の符号の一部が、対応する第１対のゲートトレンチＰ１の構成要素の符号に括弧書きで付加されている。

第３埋め込み電極４７は、第２方向に沿って延びている点を除き第１埋め込み電極４６と同様であり、１箇所（第２方向における端部の一方）でソース配線２８に接続されている。また、第４埋め込み電極５１は、第２方向に沿って延びている点を除き第２埋め込み電極５０と同様であり、２箇所（第２方向における端部の両方）でソース配線２８に接続されている。

第４埋め込み電極５１は、第２方向において第３埋め込み電極４７の長さよりも大きい長さを有することができる。例えば、第４埋め込み電極５１は、第２方向に第３埋め込み電極４７の長さの１．５倍以上２．５倍未満の長さを有することができる。一例では、第４埋め込み電極５１の長さは、第３埋め込み電極４７の長さの約２倍であってよい。また、第４ゲートトレンチ２２は、第２方向に第３ゲートトレンチ２０の長さの１．５倍以上２．５倍未満の長さを有することができる。

なお、第２方向における第３埋め込み電極４７の長さは、第１方向における第１埋め込み電極４６の長さと同じであってよい。同様に、第２方向における第４埋め込み電極５１の長さは、第１方向における第２埋め込み電極５０の長さと同じであってよい。

図３は、図１のＦ３－Ｆ３線に沿った半導体装置１０の概略断面図である。図３は、第１ゲートトレンチ１４のＹＺ平面の断面図を示している。なお、図示は省略するが、第２ゲートトレンチ１６、第３ゲートトレンチ２０、第４ゲートトレンチ２２、および第５ゲートトレンチ２４の長手方向と交差する平面の断面図は、図３と同様のものであることを理解されたい。

半導体基板４０は、ＭＩＳＦＥＴのドレイン領域に相当する。エピタキシャル層４２は、半導体基板（ドレイン領域）４０上に形成されたドリフト領域６４と、ドリフト領域６４上に形成されたボディ領域６６と、ボディ領域６６上に形成されたソース領域６８とを含む。

半導体基板４０により形成されるドレイン領域は、ｎ型不純物を含むｎ型の領域である。半導体基板４０のｎ型不純物濃度は、１×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってよい。半導体基板４０は、５０μｍ以上４５０μｍ以下の厚さを有することができる。

ドリフト領域６４は、半導体基板（ドレイン領域）４０よりも低い濃度のｎ型不純物を含むｎ型の領域である。ドリフト領域６４のｎ型不純物濃度は、１×１０^１５ｃｍ^－３以上１×１０^１８ｃｍ^－３以下であってよい。ドリフト領域６４は、１μｍ以上２５μｍ以下の厚さを有することができる。

ボディ領域６６は、ｐ型不純物を含むｐ型の領域である。ボディ領域６６のｐ型不純物濃度は、１×１０^１６ｃｍ^－３以上１×１０^１８ｃｍ^－３以下であってよい。ボディ領域６６は、０．５μｍ以上１．５μｍ以下の厚さを有することができる。

ソース領域６８は、ドリフト領域６４よりも高い濃度のｎ型不純物を含むｎ型の領域である。ソース領域６８のｎ型不純物濃度は、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってよい。ソース領域６８は、０．１μｍ以上１μｍ以下の厚さを有することができる。

ｎ型不純物は、例えば、リン（Ｐ）、ヒ素（Ａｓ）などであってよい。また、ｐ型不純物は、例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）などであってよい。
エピタキシャル層４２に形成された第１ゲートトレンチ１４は、底壁１４Ａおよび側壁１４Ｂを有している。第１ゲートトレンチ１４は、ソース領域６８およびボディ領域６６を貫通してドリフト領域６４に達している。したがって、第１ゲートトレンチ１４の底壁１４Ａは、ドリフト領域６４に隣接している。第１ゲートトレンチ１４は、１μｍ以上１５μｍ以下の深さを有することができる。

絶縁層１８は、第１ゲートトレンチ１４の底壁１４Ａおよび側壁１４Ｂを覆っている。さらに、絶縁層１８は、第１埋め込み電極４６および第１ゲート電極４８を相互に分離している。したがって、第１埋め込み電極４６および第１ゲート電極４８は、周囲を絶縁層１８に囲まれている。第１埋め込み電極４６の底面４６Ａは、第１ゲートトレンチ１４の底壁１４Ａと対向している。図３に示されている第１埋め込み電極４６は、中間部４６３に相当する。

第１埋め込み電極４６は、ソース配線２８と同電位にすることができる。第１埋め込み電極４６にソース電圧を印加することにより、第１ゲートトレンチ１４内の電界集中を緩和することができる。すなわち、第１埋め込み電極４６は、フィールドプレート電極として設けられていてよい。第２埋め込み電極５０も、第１埋め込み電極４６と同様、フィールドプレート電極として設けることができる。

第１ゲート電極４８は、第１埋め込み電極４６と少なくとも一部が対向している底面４８Ａと、底面４８Ａとは反対側の上面４８Ｂとを含んでいる。第１ゲート電極４８は、Ｙ方向に第１埋め込み電極４６よりも大きな幅を有することができるため、第１ゲート電極４８の底面４８Ａの一部が、第１埋め込み電極４６（中間部４６３）と対向することができる。第１ゲート電極４８の上面４８Ｂは、半導体層１２の第２面１２Ｂよりも下方に位置することができる。

半導体装置１０は、隣り合う２つの第１ゲートトレンチ１４の間に配置されたラインコンタクト７０をさらに含むことができる。ラインコンタクト７０は、絶縁層１８およびソース領域６８を貫通して、ボディ領域６６まで達している。エピタキシャル層４２は、ラインコンタクト７０の底面と隣接するコンタクト領域７２をさらに含む。ラインコンタクト７０は、任意の金属材料から形成することができる。一例では、各コンタクトは、タングステン（Ｗ）、Ｔｉ、および窒化チタン（ＴｉＮ）のうちの少なくとも１つから形成することができる。

コンタクト領域７２は、ｐ型不純物を含むｐ型の領域である。コンタクト領域７２のｐ型不純物濃度は、ボディ領域６６よりも高く、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってよい。ソース配線２８は、絶縁層１８の上に形成され、ラインコンタクト７０を介してコンタクト領域７２と電気的に接続される。

第１ゲート電極４８に所定の電圧が印加されると、第１ゲート電極４８と絶縁層１８を挟んで対向するｐ型のボディ領域６６内にチャネルが形成される。半導体装置１０は、このチャネルを介した、ｎ型のソース領域６８とｎ型のドリフト領域６４との間のＺ方向の電子の流れの制御を可能とすることができる。

（作用）
以下、本実施形態の半導体装置１０の作用について説明する。
本実施形態の半導体装置１０では、第１埋め込み電極４６は、複数のソースコンタクトのうちの１つを介してソース配線２８に接続されている。一方、第２埋め込み電極５０は、第１方向において第１埋め込み電極４６の長さＬ_１よりも大きい長さＬ_２を有し、複数のソースコンタクトのうちの２つを介してソース配線２８に接続されている。

埋め込み電極の抵抗は、埋め込み電極の長さおよび埋め込み電極をソース配線に接続するソースコンタクトの数に応じて変化し得る。スプリットゲート構造を有するＭＩＳＦＥＴにおいて、例えば高速スイッチング時に埋め込み電極を流れる変位電流は、埋め込み電極の抵抗に起因して埋め込み電極の電位を上昇させる可能性がある。埋め込み電極の電位の上昇は、動的アバランシェ降伏現象を生じさせ得る。一方、埋め込み電極の抵抗が過度に低い場合、ドレイン・ソース間電圧およびドレイン・ソース間電流にリンギングが発生し得る。したがって、動的アバランシェ降伏耐性およびリンギング耐性を両立するためには、埋め込み電極の抵抗を適切に調整することが求められる。

本実施形態の半導体装置１０によれば、より小さい長さＬ_１を有する第１埋め込み電極４６は、１つのソースコンタクトを介してソース配線２８に接続される。また、より大きい長さＬ_２を有する第２埋め込み電極５０は、２つのソースコンタクトを介してソース配線２８に接続される。したがって、第１埋め込み電極４６および第２埋め込み電極５０の抵抗を適切な範囲に調整することができる。具体的には、第２埋め込み電極５０が、第１方向に第１埋め込み電極４６の長さの１．５倍以上２．５倍未満の長さを有するようにすることで、半導体装置１０の動的アバランシェ降伏耐性およびリンギング耐性を両立させることができる。

また、第１埋め込み電極４６を１つのソースコンタクトを介して接続するので、後述する実験例３のように外周領域３０にソースフィンガー部を設けることなく、第１埋め込み電極４６および第２埋め込み電極５０の抵抗の調整を可能とすることができる。

（実験例１～３の説明）
第１埋め込み電極４６および第２埋め込み電極５０の抵抗の調整について、実験例１～３を用いて以下にさらに説明する。ここでは、説明の便宜のために、第１方向における第１埋め込み電極４６の長さＬ_１と第２埋め込み電極５０の長さＬ_２との合計をＬであると仮定する。合計長さＬは、チップサイズ（半導体層１２の寸法）およびゲート配線の平面レイアウト（例えば、ゲートフィンガー配置）によって決定することができる。実験例１～３の半導体装置では、チップサイズおよびゲート配線レイアウトが略同じである。

埋め込み電極の抵抗は、埋め込み電極の長さに応じて変化する。実験例１～３の比較を行うために、埋め込み電極が、２つのソースコンタクトを介してソース配線に接続されている場合、抵抗に寄与する埋め込み電極の実効的な長さは、実際の長さの１／２になると仮定する。

（実験例１）
実験例１は、第２埋め込み電極５０の長さＬ_２が第１埋め込み電極４６の長さＬ_１の２倍である半導体装置に対応する。実験例１では、第１埋め込み電極４６は、１つのソースコンタクトを介してソース配線２８に接続され、第２埋め込み電極５０は、２つのソースコンタクトを介してソース配線２８に接続されている。実験例１は、半導体装置１０の一例である。

この場合、第１埋め込み電極４６の長さＬ_１は、Ｌ／３であり、第２埋め込み電極５０の長さＬ_２は、２Ｌ／３である。第１埋め込み電極４６は、１つのソースコンタクトを介してソース配線２８に接続されているため、第１埋め込み電極４６の実効的な長さは、実際の長さと同じＬ／３である。一方、第２埋め込み電極５０は、２つのソースコンタクトを介してソース配線２８に接続されているため、第２埋め込み電極５０の実効的な長さは、実際の長さ２Ｌ／３の半分のＬ／３である。

（実験例２）
実験例２は、第１埋め込み電極４６の長さＬ_１と第２埋め込み電極５０の長さＬ_２とが等しい半導体装置に対応する。実験例２では、第１埋め込み電極４６および第２埋め込み電極５０の各々が、１つのソースコンタクトを介してソース配線２８に接続されている。

この場合、第１埋め込み電極４６の長さＬ_１は、Ｌ／２であり、第２埋め込み電極５０の長さＬ_２は、Ｌ／２である。第１埋め込み電極４６および第２埋め込み電極５０の各々が、１つのソースコンタクトを介してソース配線２８に接続されているので、第１埋め込み電極４６および第２埋め込み電極５０のそれぞれの実効的な長さは、実際の長さと同じＬ／２である。

（実験例３）
実験例３は、図４および図５により示される半導体装置１００に対応する。
図４は、実験例３による例示的な半導体装置１００の概略平面図である。図４において、半導体装置１０と同様の構成要素には同じ符号が付されている。また、半導体装置１０と同様な構成要素については詳細な説明を省略する。

半導体装置１００は、ゲート配線１０２およびソース配線１０４を含んでいる。半導体装置１００は、主にソース配線１０４のレイアウトが半導体装置１０と相違している。
ゲート配線１０２は、平面視で外周領域３０に配置された外周ゲート配線部１０６Ｘ１，１０６Ｘ２，１０６Ｙ１，１０６Ｙ２を含むことができる。外周ゲート配線部１０６Ｘ１，１０６Ｘ２，１０６Ｙ１，１０６Ｙ２は、それぞれ、半導体層１２の４つの辺１２Ｘ１，１２Ｘ２，１２Ｙ１，１２Ｙ２から離隔しつつ、４つの辺１２Ｘ１，１２Ｘ２，１２Ｙ１，１２Ｙ２に沿って延びることができる。外周ゲート配線部１０６Ｘ１，１０６Ｘ２，１０６Ｙ１，１０６Ｙ２は、外周領域３０と内側領域３２との境界に沿って延びている。図１に示すゲート配線２６とは異なり、半導体装置１００のゲート配線１０２では、外周ゲート配線部１０６Ｘ１が、外周ゲート配線部１０６Ｘ２よりもＸ方向に小さい長さを有している。したがって、外周ゲート配線部１０６Ｘ１は、外周ゲート配線部１０６Ｙ１から分離されている。

ゲート配線１０２は、平面視で内側領域３２に配置されたゲートフィンガー部１０８Ｘ，１０８Ｙをさらに含む。また、ゲート配線１０２は、ゲートパッド部１１０をさらに含む。ゲートフィンガー部１０８Ｘ，１０８Ｙおよびゲートパッド部１１０は、図１に示すゲートフィンガー部３６Ｘ，３６Ｙおよびゲートパッド部３８と同様であるため説明を省略する。

ソース配線１０４は、内側ソース配線部１１２とソースフィンガー部１１４Ｘ１，１１４Ｘ２，１１４Ｙ１，１１４Ｙ２とを含む。内側ソース配線部１１２は、平面視で内側領域３２に配置されている。ソースフィンガー部１１４Ｘ１，１１４Ｘ２，１１４Ｙ１，１１４Ｙ２は、平面視で外周領域３０に配置されている。ソースフィンガー部１１４Ｘ１，１１４Ｘ２，１１４Ｙ１，１１４Ｙ２は、それぞれ半導体層１２の４つの辺１２Ｘ１，１２Ｘ２，１２Ｙ１，１２Ｙ２から離隔しつつ、４つの辺１２Ｘ１，１２Ｘ２，１２Ｙ１，１２Ｙ２に沿って延びることができる。ソースフィンガー部１１４Ｘ１は、平面視で、半導体層１２の辺１２Ｘ１と外周ゲート配線部１０６Ｘ１との間に位置している。ソースフィンガー部１１４Ｘ２は、平面視で、半導体層１２の辺１２Ｘ２と外周ゲート配線部１０６Ｘ２との間に位置している。ソースフィンガー部１１４Ｙ１は、平面視で、半導体層１２の辺１２Ｙ１と外周ゲート配線部１０６Ｙ１との間に位置している。ソースフィンガー部１１４Ｙ２は、平面視で、半導体層１２の辺１２Ｙ２と外周ゲート配線部１０６Ｙ２との間に位置している。ソース配線１０４は、内側ソース配線部１１２とソースフィンガー部１１４Ｘ１とを接続する接続部１０４Ｃをさらに含む。接続部１０４Ｃは、外周ゲート配線部１０６Ｘ１と外周ゲート配線部１０６Ｙ１との間に設けられている。

半導体装置１００においても、図１と同様に、第１組のゲートトレンチＳ１、第２組のゲートトレンチＳ２、第３組のゲートトレンチＳ３、第４組のゲートトレンチＳ４、および第５組のゲートトレンチＳ５を半導体層１２に形成することができる。図４の例においては、第１ゲートトレンチ１４と第２ゲートトレンチ１６とは同じ長さを有し、第３ゲートトレンチ２０と第４ゲートトレンチ２２とは同じ長さを有している。

図５は、図４のＦ５－Ｆ５線に沿った半導体装置１００の概略断面図である。図５は、半導体装置１００の第１対のゲートトレンチＰ１のＸＺ平面の断面図を示している。なお、図示は省略するが、第２対のゲートトレンチＰ２のＹＺ平面の断面図も、図５に示す断面図と類似するものとなることを理解されたい。

半導体装置１００では、第１埋め込み電極４６の長さＬ_１と第２埋め込み電極５０の長さＬ_２とが等しい。したがって、第１埋め込み電極４６の長さＬ_１は、Ｌ／２であり、第２埋め込み電極５０の長さＬ_２は、Ｌ／２である。

図２に示す半導体装置１０とは異なり、第１埋め込み電極４６の第１端部４６１は、第４ソースコンタクト１１６を介してソース配線１０４に接続されている。第１埋め込み電極４６の第１端部４６１は、ソース配線１０４のソースフィンガー部１１４Ｙ２の下方に位置している。

実験例３では、ソース配線１０４が外周領域３０に配置されたソースフィンガー部１１４Ｘ１，１１４Ｘ２，１１４Ｙ１，１１４Ｙ２を含んでいる。したがって、第２埋め込み電極５０だけでなく、第１埋め込み電極４６も、２つのソースコンタクトを介してソース配線１０４と接続することが可能となっている。

このように、実験例３の半導体装置１００では、第１埋め込み電極４６および第２埋め込み電極５０の各々が、２つのソースコンタクトを介してソース配線１０４に接続されている。したがって、第１埋め込み電極４６および第２埋め込み電極５０のそれぞれの実効的な長さは、実際の長さＬ／２の半分のＬ／４である。

（実験例１～３の比較）
以上、説明したように、第１埋め込み電極４６および第２埋め込み電極５０の各々の実効的な長さは、実験例１ではＬ／３であり、実験例２ではＬ／２であり、実験例３ではＬ／４である。埋め込み電極の抵抗は、その実効的な長さに応じた値となる。実験例２の埋め込み電極の抵抗は実験例１～３のうちで最も高いため、実験例２の半導体装置の動的アバランシェ降伏耐性は実験例１～３のうちで最も低い。また、実験例３の埋め込み電極の抵抗は実験例１～３のうちで最も低いため、実験例３の半導体装置１００のリンギング耐性は実験例１～３のうちで最も低い。

一方、本実施形態の半導体装置１０に対応する実験例１の埋め込み電極は中程度の抵抗を有するため、動的アバランシェ降伏耐性およびリンギング耐性を両立することができる。

（効果）
本実施形態の半導体装置１０は、以下の利点を有する。
（１）第１埋め込み電極４６は、複数のソースコンタクトのうちの１つを介してソース配線２８に接続されている。一方、第２埋め込み電極５０は、第１方向において第１埋め込み電極４６の長さＬ_１よりも大きい長さＬ_２を有し、複数のソースコンタクトのうちの２つを介してソース配線２８に接続されている。この構成によれば、より大きい長さを有する第２埋め込み電極５０は２つのコンタクトで接続されるため、第１埋め込み電極４６および第２埋め込み電極５０の抵抗を適切な範囲に調整することができる。

（２）第２埋め込み電極５０は、第１方向に第１埋め込み電極４６の長さの１．５倍以上２．５倍未満の長さを有することができる。この構成によれば、第１埋め込み電極４６および第２埋め込み電極５０が、半導体装置１０の動的アバランシェ降伏耐性およびリンギング耐性を両立させる中程度の抵抗値を有するようにすることができる。

（ゲート配線レイアウトの変更例）
図６は、変更例による例示的な半導体装置２００の概略平面図である。図６において、半導体装置１０と同様の構成要素には同じ符号が付されている。また、半導体装置１０と同様な構成要素については詳細な説明を省略する。

半導体装置２００は、ゲート配線２６が、ゲートフィンガー部３６Ｘとは別に、Ｘ方向に延びるゲートフィンガー部３６Ｘ２をさらに含んでいるという点で図１の半導体装置１０とは相違している。

ゲート配線２６は、平面視で内側領域３２に配置され、第１方向に沿って延びるゲートフィンガー部３６Ｘ２をさらに含むことができる。ゲートフィンガー部３６Ｘ２は、ゲートフィンガー部３６Ｙと交差して、直接結合されている。ゲートフィンガー部３６Ｘ２は、平面視でゲートフィンガー部３６Ｘと外周ゲート配線部３４Ｘ１との間に位置している。図６の例においては、半導体層１２の辺１２Ｙ１，１２Ｙ２は、辺１２Ｘ１，１２Ｘ２よりも大きい長さを有することができる。

半導体装置２００の第２組のゲートトレンチＳ２では、第３ゲートトレンチ２０の一端は、ゲート配線２６のゲートフィンガー部３６Ｘ２と重なり、第３ゲートトレンチ２０の他端は、ソース配線２８と重なることができる。第２組のゲートトレンチＳ２の第４ゲートトレンチ２２は、平面視でゲートフィンガー部３６Ｘと交差している。第１組のゲートトレンチＳ１、第３組のゲートトレンチＳ３、第４組のゲートトレンチＳ４、および第５組のゲートトレンチＳ５は、図１に示す半導体装置１０と同様に配置されている。

半導体装置２００は、半導体層１２に形成された第６組のゲートトレンチＳ６および第７組のゲートトレンチＳ７をさらに含むことができる。
第６組のゲートトレンチＳ６は、平面視で外周ゲート配線部３４Ｙ１とゲートフィンガー部３６Ｙとの間に配置されている。第６組のゲートトレンチＳ６は、各々が第２対のゲートトレンチＰ２に対応する、複数対のゲートトレンチから構成することができる。第６組のゲートトレンチＳ６においては、第３ゲートトレンチ２０の一端は、ゲート配線２６の外周ゲート配線部３４Ｘ１と重なり、第３ゲートトレンチ２０の他端は、ソース配線２８と重なることができる。第４ゲートトレンチ２２は、平面視でゲートフィンガー部３６Ｘ２と交差している。

第７組のゲートトレンチＳ７は、平面視で外周ゲート配線部３４Ｘ１とゲートフィンガー部３６Ｘ２との間に配置されている。第７組のゲートトレンチＳ７は、各々が第１対のゲートトレンチＰ１に対応する、複数対のゲートトレンチから構成することができる。第７組のゲートトレンチＳ７においては、第１ゲートトレンチ１４の一端は、ゲート配線２６の外周ゲート配線部３４Ｙ２と重なり、第１ゲートトレンチ１４の他端は、ソース配線２８と重なることができる。第２ゲートトレンチ１６は、平面視でゲートフィンガー部３６Ｙと交差している。

このように、半導体装置２００では、ゲート配線２６は、第１方向に沿って延びる２つのゲートフィンガー部３６Ｘ，３６Ｘ２を含んでいる。この場合でも、第１対のゲートトレンチＰ１および第２対のゲートトレンチＰ２を配置することによって、第１埋め込み電極４６および第２埋め込み電極５０の抵抗を適切な範囲に調整することができる。

（他の変更例）
上記した実施形態および変更例の各々は、以下のようにさらに変更して実施することができる。

・第１ゲートトレンチ１４および第２ゲートトレンチ１６は、別個のゲートトレンチであるものとして説明したが、第１ゲートトレンチ１４および第２ゲートトレンチ１６が連通して１つのゲートトレンチを構成していてもよい。同様に、第３ゲートトレンチ２０および第４ゲートトレンチ２２が連通して１つのゲートトレンチを構成していてもよい。

・ゲート配線２６に含まれるゲートフィンガー部の配置は、図１または図６の例とは異なっていてもよい。チップサイズおよび所望のトレンチ長を考慮して、ゲート配線２６に含まれるゲートフィンガー部の数および配向を適宜定めることができる。例えば、ゲート配線２６が、第２方向に沿って延びる複数のゲートフィンガー部を含んでいてもよい。

・半導体層１２内の各領域の導電型が反転された構造が採用されてもよい。すなわち、ｐ型の領域がｎ型の領域とされ、ｎ型の領域がｐ型の領域とされてもよい。
・ソース配線およびゲート配線を含む層の上に、さらなる配線構造が形成されていてもよい。

本明細書に記載の様々な例のうちの１つまたは複数を、技術的に矛盾しない範囲で組み合わせることができる。
本明細書において、「ＡおよびＢのうちの少なくとも１つ」とは、「Ａのみ、または、Ｂのみ、または、ＡおよびＢの両方」を意味するものとして理解されるべきである。

本明細書で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。

本明細書で使用される「垂直」、「水平」、「上方」、「下方」、「上」、「下」、「前方」、「後方」、「横」、「左」、「右」、「前」、「後」などの方向を示す用語は、説明および図示された装置の特定の向きに依存する。本開示においては、様々な代替的な向きを想定することができ、したがって、これらの方向を示す用語は、狭義に解釈されるべきではない。

例えば、本明細書で使用されるＺ方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（例えば、図１に示される構造）は、本明細書で説明されるＺ方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。

（付記）
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。

（付記１）
半導体層（１２）と、
前記半導体層（１２）に形成され、平面視で第１方向に沿って一列に並んだ一対のゲートトレンチ（Ｐ１）であって、前記第１方向に沿って延びる第１および第２ゲートトレンチ（１４，１６）を含む、一対のゲートトレンチ（Ｐ１）と、
前記半導体層（１２）上に形成された絶縁層（１８）と、
前記第１ゲートトレンチ（１４）内に配置された第１埋め込み電極（４６）と、
前記第２ゲートトレンチ（１６）内に配置された第２埋め込み電極（５０）と、
前記絶縁層（１８）に形成された複数のソースコンタクト（５４，５６，５８）と、
前記絶縁層（１８）上に形成されたソース配線（２８）と
を備え、前記第１埋め込み電極（４６）は、前記複数のソースコンタクト（５４，５６，５８）のうちの１つを介して前記ソース配線（２８）に接続され、前記第２埋め込み電極（５０）は、前記第１方向において前記第１埋め込み電極（４６）の長さ（Ｌ_１）よりも大きい長さ（Ｌ_２）を有し、前記複数のソースコンタクト（５４，５６，５８）のうちの２つを介して前記ソース配線（２８）に接続されている、
半導体装置（１０；２００）。

（付記２）
前記第２埋め込み電極（５０）は、前記第１方向に前記第１埋め込み電極（４６）の長さ（Ｌ_１）の１．５倍以上２．５倍未満の長さ（Ｌ_２）を有している、付記１に記載の半導体装置（１０；２００）。

（付記３）
前記第２ゲートトレンチ（１６）は、前記第１方向に前記第１ゲートトレンチ（１４）の長さの１．５倍以上２．５倍未満の長さを有している、付記１または２に記載の半導体装置（１０；２００）。

（付記４）
前記第１埋め込み電極（４６）は、前記第１方向に２つの端部（４６１，４６２）を含み、前記第１埋め込み電極（４６）の２つの端部（４６１，４６２）のうちの一方（４６２）が、前記複数のソースコンタクト（５４，５６，５８）のうちの１つを介して前記ソース配線（２８）に接続され、
前記第２埋め込み電極（５０）は、前記第１方向に２つの端部（５０１，５０２）を含み、前記第２埋め込み電極（５０）の２つの端部（５０１，５０２）のうちの両方が、前記複数のソースコンタクト（５４，５６，５８）のうちの２つを介して前記ソース配線に接続されている、
付記１～３のうちのいずれか一項に記載の半導体装置。

（付記５）
前記一対のゲートトレンチ（Ｐ１）は、前記半導体層（１２）に形成された複数対のゲートトレンチのうちの一対であり、前記複数対のゲートトレンチは、第２方向に沿って並んでいる、付記１～４のうちのいずれか１つに記載の半導体装置（１０；２００）。

（付記６）
第１対のゲートトレンチとしての前記一対のゲートトレンチ（Ｐ１）とは別に、前記半導体層に形成された第２対のゲートトレンチ（Ｐ２）をさらに備え、
前記第２対のゲートトレンチ（Ｐ２）は、平面視で前記第１方向と直交する第２方向に沿って一列に並んでおり、
前記第２対のゲートトレンチ（Ｐ２）は、前記第２方向に沿って延びる第３および第４ゲートトレンチ（２０，２２）を含み、
前記半導体装置（１０；２００）は、
前記第３ゲートトレンチ（２０）内に配置された第３埋め込み電極（４７）と、
前記第４ゲートトレンチ（２２）内に配置された第４埋め込み電極（５１）と
をさらに備え、前記第３埋め込み電極（４７）は、１箇所で前記ソース配線（２８）に接続され、前記第４埋め込み電極（５１）は、前記第２方向において前記第３埋め込み電極（４７）の長さよりも大きい長さを有し、２箇所で前記ソース配線（２８）に接続されている、
付記１～５のうちのいずれか１つに記載の半導体装置（１０；２００）。

（付記７）
前記第４埋め込み電極（５１）は、前記第２方向に前記第３埋め込み電極（４７）の長さの１．５倍以上２．５倍未満の長さを有している、付記６に記載の半導体装置。

（付記８）
前記第４ゲートトレンチ（２２）は、前記第２方向に前記第３ゲートトレンチ（２０）の長さの１．５倍以上２．５倍未満の長さを有している、付記６または７に記載の半導体装置。

（付記９）
前記第１ゲートトレンチ（１４）内に配置され、前記絶縁層（１８）によって前記第１埋め込み電極（４６）から離隔された第１ゲート電極（４８）と、
前記第２ゲートトレンチ（１６）内に配置され、前記絶縁層（１８）によって前記第２埋め込み電極（５０）から離隔された第２ゲート電極（５２）と、
前記絶縁層（１８）に形成された第１および第２ゲートコンタクト（６０，６２）と、
前記絶縁層（１８）上に形成されるとともに、前記ソース配線（２８）と離隔されたゲート配線（２６）と
をさらに備え、前記第１ゲート電極（４８）および前記第２ゲート電極（５２）は、それぞれ前記第１および第２ゲートコンタクト（６０，６２）を介して前記ゲート配線（２６）に接続されている、
付記１～８のうちのいずれか１つに記載の半導体装置（１０；２００）。

（付記１０）
平面視において、前記半導体層（１２）は、平面視で外周領域（３０）および前記外周領域（３０）に囲まれた内側領域（３２）を含み、
前記ゲート配線（２６）は、
平面視で前記外周領域（３０）に配置され、前記第１方向と直交する第２方向に延びる外周ゲート配線部（３４Ｙ１または３４Ｙ２）と、
平面視で前記内側領域（３２）に配置され、前記第２方向に延びるゲートフィンガー部（３６Ｙ）と
を含み、
前記第１ゲートトレンチ（１４）は、平面視で前記外周ゲート配線部（３４Ｙ１または３４Ｙ２）と重なっており、
前記第２ゲートトレンチ（１６）は、平面視で前記ゲートフィンガー部（３６Ｙ）と重なっている、
付記９に記載の半導体装置（１０；２００）。

（付記１１）
前記第１ゲート電極（４８）は、平面視で前記第１ゲートトレンチ（１４）と前記外周ゲート配線部（３４Ｙ１または３４Ｙ２）とが重なる領域において、前記外周ゲート配線部（３４Ｙ１または３４Ｙ２）と接続され、
前記第２ゲート電極（５２）は、平面視で前記第２ゲートトレンチ（１６）と前記ゲートフィンガー部（３６Ｙ）とが重なる領域において、前記ゲートフィンガー部（３６Ｙ）と接続されている、
付記１０に記載の半導体装置（１０；２００）。

（付記１２）
前記複数のソースコンタクト（５４，５６，５８）は、
前記第１埋め込み電極（４６）に接続された第１ソースコンタクト（５４）と、
前記第２埋め込み電極（５０）に接続された第２ソースコンタクト（５６）と、
前記第２埋め込み電極（５０）に接続された第３ソースコンタクト（５８）と
を含み、前記ゲートフィンガー部（３６Ｙ）は、平面視で第２ソースコンタクト（５６）と第３ソースコンタクト（５８）との間に位置している、
付記１０または１１に記載の半導体装置（１０；２００）。

（付記１３）
前記ゲート配線（２６）は、平面視で前記内側領域（３２）に配置され、前記第１方向に延びる１つまたは複数のゲートフィンガー部（３６Ｘ，３６Ｘ２）をさらに含む、
付記１０に記載の半導体装置（１０；２００）。

以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識することができる。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図されている。

１０，１００，２００…半導体装置
１２…半導体層
１４…第１ゲートトレンチ
１６…第２ゲートトレンチ
１８…絶縁層
２０…第３ゲートトレンチ
２２…第４ゲートトレンチ
２４…第５ゲートトレンチ
２６，１０２…ゲート配線
２８，１０４…ソース配線
３０…外周領域
３２…内側領域
３４Ｘ１，３４Ｘ２，３４Ｙ１，３４Ｙ２，１０６…外周ゲート配線部
３６Ｘ，３６Ｘ２，３６Ｙ，１０８…ゲートフィンガー部
３８，１１０…ゲートパッド部
４０…半導体基板
４２…エピタキシャル層
４４…ドレイン電極
４６…第１埋め込み電極
４６１…第１端部
４６２…第２端部
４６３…中間部
４７…第３埋め込み電極
４８…第１ゲート電極
４８１…第１端部
４８２…第２端部
５０…第２埋め込み電極
５０１…第１端部
５０２…第２端部
５０３…中間部
５１…第４埋め込み電極
５２…第２ゲート電極
５２１…第１端部
５２２…第２端部
５４…第１ソースコンタクト
５６…第２ソースコンタクト
５８…第３ソースコンタクト
６０…第１ゲートコンタクト
６２…第２ゲートコンタクト
６４…ドリフト領域
６６…ボディ領域
６８…ソース領域
７０…ラインコンタクト
７２…コンタクト領域
１０４Ｃ…接続部
１１２…内側ソース配線部
１１４Ｘ１，１１４Ｘ２，１１４Ｙ１，１１４Ｙ２…ソースフィンガー部
１１６…第４ソースコンタクト
Ｐ１…第１対のゲートトレンチ
Ｐ２…第２対のゲートトレンチ
Ｓ１…第１組のゲートトレンチ
Ｓ２…第２組のゲートトレンチ
Ｓ３…第３組のゲートトレンチ
Ｓ４…第４組のゲートトレンチ
Ｓ５…第５組のゲートトレンチ
Ｓ６…第６組のゲートトレンチ
Ｓ７…第７組のゲートトレンチ

Claims (13)

1. 半導体層と、
   前記半導体層に形成され、平面視で第１方向に沿って一列に並んだ一対のゲートトレンチであって、前記第１方向に沿って延びる第１および第２ゲートトレンチを含む、一対のゲートトレンチと、
   前記半導体層上に形成された絶縁層と、
   前記第１ゲートトレンチ内に配置された第１埋め込み電極と、
   前記第２ゲートトレンチ内に配置された第２埋め込み電極と、
   前記絶縁層に形成された複数のソースコンタクトと、
   前記絶縁層上に形成されたソース配線と
   を備え、前記第１埋め込み電極は、前記複数のソースコンタクトのうちの１つを介して前記ソース配線に接続され、前記第２埋め込み電極は、前記第１方向において前記第１埋め込み電極の長さよりも大きい長さを有し、前記複数のソースコンタクトのうちの２つを介して前記ソース配線に接続されている、
   半導体装置。
2. 前記第２埋め込み電極は、前記第１方向に前記第１埋め込み電極の長さの１．５倍以上２．５倍未満の長さを有している、請求項１に記載の半導体装置。
3. 前記第２ゲートトレンチは、前記第１方向に前記第１ゲートトレンチの長さの１．５倍以上２．５倍未満の長さを有している、請求項１または２に記載の半導体装置。
4. 前記第１埋め込み電極は、前記第１方向に２つの端部を含み、前記第１埋め込み電極の２つの端部のうちの一方が、前記複数のソースコンタクトのうちの１つを介して前記ソース配線に接続され、
   前記第２埋め込み電極は、前記第１方向に２つの端部を含み、前記第２埋め込み電極の２つの端部のうちの両方が、前記複数のソースコンタクトのうちの２つを介して前記ソース配線に接続されている、
   請求項１～３のうちのいずれか一項に記載の半導体装置。
5. 前記一対のゲートトレンチは、前記半導体層に形成された複数対のゲートトレンチのうちの一対であり、前記複数対のゲートトレンチは、第２方向に沿って並んでいる、請求項１～４のうちのいずれか一項に記載の半導体装置。
6. 第１対のゲートトレンチとしての前記一対のゲートトレンチとは別に、前記半導体層に形成された第２対のゲートトレンチをさらに備え、
   前記第２対のゲートトレンチは、平面視で前記第１方向と直交する第２方向に沿って一列に並んでおり、
   前記第２対のゲートトレンチは、前記第２方向に沿って延びる第３および第４ゲートトレンチを含み、
   前記半導体装置は、
   前記第３ゲートトレンチ内に配置された第３埋め込み電極と、
   前記第４ゲートトレンチ内に配置された第４埋め込み電極と
   をさらに備え、前記第３埋め込み電極は、１箇所で前記ソース配線に接続され、前記第４埋め込み電極は、前記第２方向において前記第３埋め込み電極の長さよりも大きい長さを有し、２箇所で前記ソース配線に接続されている、
   請求項１～５のうちのいずれか一項に記載の半導体装置。
7. 前記第４埋め込み電極は、前記第２方向に前記第３埋め込み電極の長さの１．５倍以上２．５倍未満の長さを有している、請求項６に記載の半導体装置。
8. 前記第４ゲートトレンチは、前記第２方向に前記第３ゲートトレンチの長さの１．５倍以上２．５倍未満の長さを有している、請求項６または７に記載の半導体装置。
9. 前記第１ゲートトレンチ内に配置され、前記絶縁層によって前記第１埋め込み電極から離隔された第１ゲート電極と、
   前記第２ゲートトレンチ内に配置され、前記絶縁層によって前記第２埋め込み電極から離隔された第２ゲート電極と、
   前記絶縁層に形成された第１および第２ゲートコンタクトと、
   前記絶縁層上に形成されるとともに、前記ソース配線と離隔されたゲート配線と
   をさらに備え、前記第１ゲート電極および前記第２ゲート電極は、それぞれ前記第１および第２ゲートコンタクトを介して前記ゲート配線に接続されている、
   請求項１～８のうちのいずれか一項に記載の半導体装置。
10. 平面視において、前記半導体層は、平面視で外周領域および前記外周領域に囲まれた内側領域を含み、
    前記ゲート配線は、
    平面視で前記外周領域に配置され、前記第１方向と直交する第２方向に延びる外周ゲート配線部と、
    平面視で前記内側領域に配置され、前記第２方向に延びるゲートフィンガー部と
    を含み、
    前記第１ゲートトレンチは、平面視で前記外周ゲート配線部と重なっており、
    前記第２ゲートトレンチは、平面視で前記ゲートフィンガー部と重なっている、
    請求項９に記載の半導体装置。
11. 前記第１ゲート電極は、平面視で前記第１ゲートトレンチと前記外周ゲート配線部とが重なる領域において、前記外周ゲート配線部と接続され、
    前記第２ゲート電極は、平面視で前記第２ゲートトレンチと前記ゲートフィンガー部とが重なる領域において、前記ゲートフィンガー部と接続されている、
    請求項１０に記載の半導体装置。
12. 前記複数のソースコンタクトは、
    前記第１埋め込み電極に接続された第１ソースコンタクトと、
    前記第２埋め込み電極に接続された第２ソースコンタクトと、
    前記第２埋め込み電極に接続された第３ソースコンタクトと
    を含み、前記ゲートフィンガー部は、平面視で第２ソースコンタクトと第３ソースコンタクトとの間に位置している、
    請求項１０または１１に記載の半導体装置。
13. 前記ゲート配線は、平面視で前記内側領域に配置され、前記第１方向に延びる１つまたは複数のゲートフィンガー部をさらに含む、
    請求項１０に記載の半導体装置。

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