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Abstract
【課題】画素内に備えた複数のメモリ回路を用いて複数の画像を重ねあわせて表示することができる表示装置を提供すること。【解決手段】画素に複数のメモリ回路を設け、当該複数のメモリ回路毎に重ねあわせるための画像に応じた信号を保持させる。画素には、複数のメモリ回路毎に重ねあわせるための画像に応じた信号が付加される。当該信号は、容量結合によってメモリ回路に保持された信号に付加される。表示素子は、複数のメモリ回路に保持された信号に、配線を介して画素に書き込んだ信号が付加された信号に応じた画像を表示することができる。画像を重ねあわせて表示するための演算処理量の低減を図ることができる。【選択図】図1
Description
本発明の一態様は、表示装置、表示装置の駆動方法、および電子機器に関する。
画素内に記憶回路、演算処理回路、表示処理回路を内蔵し、複数の画像データの合成を行うことが可能な表示装置が知られている(例えば、特許文献1を参照)。
表示装置は、高い画質であることが望まれる。高い画質を得るためには、表示する画像の階調数を増加させることが有効である。例えば特許文献2では、複数ビットから成る階調コードと各ビット数の重みに応じた駆動間隔とを用いて画素を駆動する駆動部を備えることで、画素の輝度が滑らかに変化するように補正することが可能な表示装置にについて開示している。
画素内の演算処理回路で画像の合成等を行う構成では、画像データの増大に伴い、演算処理量が膨大になるといった問題がある。加えて、画素に入力可能な信号の電圧振幅に上限があるため、高いダイナミックレンジでの表示を行うことが難しいといった問題がある。
また階調コードのような信号と駆動間隔とを組み合わせる構成では、表示装置の駆動が複雑になる。一方で、画素で表示可能な階調数はソースドライバが出力可能なビット数で決まる。そのため、ソースドライバが出力可能な信号を用いて、ソースドライバが出力可能なビット数以上の階調数での表示を画素で行うことが難しかった。
本発明の一態様では、ソースドライバが出力可能なビット数以上の階調数での表示を行うことができる表示装置を提供することを課題の一つとする。または本発明の一態様では、演算処理量を膨大にすることなく、画素内での画像の合成を行うことができる表示装置を提供することを課題の一つとする。または本発明の一態様は、画素に入力可能な信号の電圧振幅を超えて画像の表示を可能にすることで高いダイナミックレンジでの表示を行うことができる表示装置を提供することを課題の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第1のメモリ回路と、第2のメモリ回路と、第1のトランジスタと、表示素子と、を有する画素を有し、画素は、第1の配線、第2の配線、および第3の配線と電気的に接続され、第1の配線は、第1の信号及び第2の信号を画素に与える機能を有し、第2の配線は、第3の信号および第4の信号を画素に与える機能を有し、第3の配線は、第5の信号を画素に与える機能を有し、第1のメモリ回路は、第1の信号を保持する機能を有し、第2のメモリ回路は、第3の信号を保持する機能を有し、第1のトランジスタは、第1の信号乃至第4の信号を足し合わせた電圧がゲートに印加され、表示素子に流れる電流を制御する機能を有する表示装置である。
本発明の一態様において、第1のメモリ回路は、第2のトランジスタ、第3のトランジスタ、および第1の容量素子を有し、第2のメモリ回路は、第2のトランジスタ、第4のトランジスタ、および第2の容量素子を有し、第2のトランジスタ乃至第4のトランジスタは、チャネル形成領域に金属酸化物を有し、金属酸化物は、Inと、Znと、M(MはAl、Ti、Ga、Sn、Y、Zr、La、Ce、NdまたはHf)と、を有する表示装置が好ましい。
本発明の一態様において、第1の容量素子の一方の電極は、第2のトランジスタを介して第1の配線と電気的に接続され、第1の容量素子の他方の電極は、第3のトランジスタを介して第2の配線と電気的に接続され、第2の容量素子の一方の電極は、第2のトランジスタを介して第1の配線と電気的に接続され、第2の容量素子の他方の電極は、第4のトランジスタを介して第3の配線と電気的に接続される表示装置が好ましい。
本発明の一態様において、画素は、第3の容量素子を有し、第3の容量素子の一方の電極は、第1のトランジスタのゲートと電気的に接続され、第3の容量素子の他方の電極は、第1のトランジスタのソース又はドレインの一方と電気的に接続される表示装置が好ましい。
本発明の一態様において、画素は、発光素子に電流を流すための第4の配線と電気的に接続され、第1のトランジスタのソース又はドレインの他方は、第4の配線と電気的に接続される表示装置が好ましい。
本発明の一態様において、画素は、定電位を与える機能を有する第5の配線に電気的に接続され、画素は、第5のトランジスタを有し、第5のトランジスタのソースまたはドレインの一方は、第1のトランジスタのソース又はドレインの一方と電気的に接続され、第5のトランジスタのソースまたはドレインの他方は、第5の配線と電気的に接続される表示装置が好ましい。
本発明の一態様において、画素は、第6のトランジスタを有し、第6のトランジスタのソースまたはドレインの一方は、第1のトランジスタのソース又はドレインの一方と電気的に接続され、第6のトランジスタのソースまたはドレインの他方は、表示素子の一方の電極と電気的に接続される表示装置が好ましい。
本発明の一態様において、表示素子は、EL素子である表示装置が好ましい。
本発明の一態様は、上記記載の表示装置と、カメラと、を有する電子機器である。
本発明の一態様は、表示素子と、第1のメモリ回路と、第2のメモリ回路と、第1のトランジスタと、が設けられた画素を有する表示装置の駆動方法であって、第1のメモリ回路に、第1の画像に応じた第1の信号を保持させ、第2のメモリ回路に、第2の画像に応じた第2の信号を保持させ、第1の信号が保持された第1のメモリ回路に、第3の画像に応じた第3の信号を供給することにより、第1の信号に第3の信号を付加し、第2の信号が保持された第2のメモリ回路に、第4の画像に応じた第4の信号を供給することにより、第2の信号に第4の信号を付加し、表示素子により、第1の信号乃至第4の信号に対応する第1の画像乃至第4の画像を重ね合わせた画像を表示する表示装置の駆動方法である。
本発明の一態様は、第1のメモリ回路と、第2のメモリ回路と、第1のトランジスタと、表示素子と、を有する画素を有し、画素は、第1の信号または第2の信号を与える第1の配線と電気的に接続され、画素は、参照電圧または第3の信号を与える第3の配線と電気的に接続され、画素は、参照電圧または第4の信号を与える第4の配線と電気的に接続され、第1のメモリ回路は、第1の信号を記憶する機能を有し、第2のメモリ回路は、第2の信号を記憶する機能を有し、第1のトランジスタは、第1乃至第4の信号を足し合わせた電圧がゲートに印加され、表示素子に流れる電流を制御する機能を有する表示装置である。
本発明の一態様は、表示素子と、第1のメモリ回路と、第2のメモリ回路と、第1のトランジスタと、が設けられた画素を有する表示装置の駆動方法であって、第1のメモリ回路に、第1の信号を保持させ、第2のメモリ回路に、第2の信号を保持させ、第1の信号が保持された第1のメモリ回路に第3の信号を供給すること、第2の信号が保持された第2のメモリ回路に第4の信号を供給すること、および第1のメモリ回路および第2のメモリ回路のそれぞれが有するスイッチのオンまたはオフを制御することで、第1の信号、第1の信号および第2の信号を足し合わせた信号、第1の信号乃至第3の信号を足し合わせた信号、第1の信号乃至第4の信号を足し合わせた信号を組み合わせて画像を表示することを特徴とする表示装置の駆動方法である。
なおその他の本発明の態様については、以下で述べる実施の形態における説明、および図面に記載されている。
本発明の一態様では、ソースドライバが出力可能なビット数以上の階調数での表示を行うことができる表示装置を提供することができる。または本発明の一態様は、演算処理量を膨大にすることなく、画素内での画像の合成を行うことができる表示装置を提供することができる。または本発明の一態様は、画素に入力可能な信号の電圧振幅を超えて画像の表示を可能にすることで高いダイナミックレンジでの表示を行うことができる表示装置を提供することを目的の一つとする。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
なお本明細書等において、「第1」、「第2」、「第3」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第1」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第2」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第1」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
(実施の形態1)
本実施の形態では、本発明の一態様である表示装置について、図面を参照して説明する。
本実施の形態では、本発明の一態様である表示装置について、図面を参照して説明する。
図1(A)には、表示装置100のブロック図を示す。表示装置100は、複数の画素111を有する表示部110、ゲートドライバ130、およびデータドライバ140を有する。
画素111は、メモリ回路112およびメモリ回路113を有する。図1(A)では図示を省略しているが、画素111は、表示素子および表示素子を駆動するためのトランジスタ等を有する。また画素111は、ゲートドライバ130から複数の配線GLを介して信号が与えられ、駆動が制御される。また、画素111は、データドライバ140から複数の配線DLを介して信号が与えられ、駆動が制御される。
複数の配線GLは、走査線としての機能を有する。配線GLが伝える信号は、走査信号としての機能を有する。走査信号は、制御信号ともいう。走査信号は、画素111内のスイッチとして機能するトランジスタの導通状態または非導通状態(オンまたはオフ)を制御するための信号である。配線GLが伝える信号は、ゲートドライバ130から出力される。
複数の配線DLは、データ線としての機能を有する。配線DLが伝える信号は、データ信号としての機能を有する。データ信号は、画像データあるいは画像信号ともいう。データ信号は、画像の表示を行うための信号である。データ信号は、メモリ回路112およびメモリ回路113で保持される信号の他、メモリ回路112およびメモリ回路113に信号が保持された状態で、後から与える信号がある。また配線DLは、画素111の駆動に必要な電圧、例えば参照電圧を与えるための配線としての機能を有する。配線DLが伝える信号は、データドライバ140から出力される。
メモリ回路112およびメモリ回路113は、容量素子およびトランジスタを有する。メモリ回路112およびメモリ回路113は、配線DLを介して与えられる信号を電荷(電位)として容量素子に保持する機能を有する。またメモリ回路112およびメモリ回路113は、配線DLを介して別の信号を与えることで、保持している電位に対して後から書き込んだ信号による電位を足し合わせた電圧を保持する機能を有する。具体的には、容量素子における容量結合を利用して信号の足し合わせを行うことができる。なおメモリ回路112およびメモリ回路113が配線DLを介して与えられる信号を電荷として容量素子に保持することを、信号を保持するともいう。
なお本明細書において画素とは、例えば、明るさを制御できる要素一つ分を示すものとする。よって、一例としては、一画素とは、一つの色要素を示すものとし、その色要素一つで明るさを表現する。従って、そのときは、R(赤)G(緑)B(青)の色要素からなるカラー表示装置の場合には、画像の最小単位は、Rの画素とGの画素とBの画素との三画素から構成されるものとする。この場合、RGBのそれぞれの画素は副画素(サブ画素)と呼び、RGBの画素を併せて画素と呼ぶ。
次いで図1(B)には、画素111の構成例について図示する。画素111は、トランジスタ114、トランジスタ117、トランジスタ118、トランジスタ120、トランジスタ121、トランジスタ122、容量素子115、容量素子116、容量素子119、および発光素子123を有する。また図1(B)では、トランジスタ120のゲートが接続されるノードを、ノードNMとして図示している。なお図1(B)に図示するトランジスタは、いずれもnチャネル型のトランジスタを図示しているが、pチャネル型を用いることもできる。
トランジスタ120は、発光素子123に流す電流量を制御する機能を有する。トランジスタ120以外のトランジスタは、スイッチとしての機能を有する。メモリ回路112は容量素子115、トランジスタ114、およびトランジスタ117を有する。メモリ回路113は容量素子116、トランジスタ114、およびトランジスタ118を有する。なおメモリ回路112およびメモリ回路113は、容量素子の一方の電極に電荷を保持して信号の足しあわせを行うため、トランジスタ117およびトランジスタ118はメモリ回路112およびメモリ回路113に含めない場合もある。
また図1(B)では、図1(A)で図示した配線GLとして、配線GL_1、配線GL_2、および配線GL_3を図示している。配線GL_1、配線GL_2、および配線GL_3は、スイッチとして機能するトランジスタのオンまたはオフを制御するための信号を画素111に伝える機能を有する。
また図1(B)では、図1(A)で図示した配線DLとして、配線DL_1、配線DL_2、および配線DL_Rを図示している。配線DL_1、配線DL_2は、画像の表示を行うための信号を画素111に伝える機能を有する。配線DL_Rは、画素111の駆動に必要な参照電圧を与えるための配線としての機能を有する。
容量素子115または容量素子116は、メモリ回路112またはメモリ回路113に書き込まれる信号を電荷として保持する機能を有する。容量素子115または容量素子116の一方の電極または他方の電極に電気的に接続されるトランジスタ114、トランジスタ117、およびトランジスタ118は、オンとすることで、容量素子115または容量素子116の電極に信号に応じた電荷を保持する機能を有する。またトランジスタ114、トランジスタ117、およびトランジスタ118は、オフとすることで、容量素子115または容量素子116の電極に電荷を保持する機能を有する。またトランジスタ114、トランジスタ117、およびトランジスタ118は、オフとすることで、容量素子115または容量素子116の一方の電極のノードを電気的に浮遊状態(フローティング)にする機能を有する。
図1(B)に図示するように、容量素子115の一方の電極は、トランジスタ114を介して配線DL_Rと接続される。容量素子115の他方の電極は、トランジスタ117を介して配線DL_1と接続される。容量素子116の一方の電極は、トランジスタ114を介して配線DL_Rと接続される。容量素子116の他方の電極は、トランジスタ118を介して配線DL_2と接続される。
トランジスタ114、トランジスタ117、およびトランジスタ118は、オフ時に流れる電流(オフ電流)が低いことが好適である。極めてオフ電流の低いトランジスタを用いることで、ノードNMの電位を長時間保持することができる。当該トランジスタには、例えば、金属酸化物をチャネル形成領域に用いたトランジスタ(以下、OSトランジスタ)を用いることができる。金属酸化物としては、Inと、Znと、M(MはAl、Ti、Ga、Sn、Y、Zr、La、Ce、NdまたはHf)と、を有する構成とする。OSトランジスタについては、後の実施の形態で詳述する。
容量素子119は、トランジスタ120のゲートとソースとの間の電圧を保持する機能を有する。容量素子119の一方の電極は、トランジスタ120のゲートと接続される。容量素子119の他方の電極は、トランジスタ120のソース又はドレインの一方の電極(ソース側)と接続される。トランジスタ120のソースまたはドレインの他方(ドレイン側)は、配線ALに接続される。配線ALは、発光素子123に電流を流すための電圧が与えられる。配線ALは、電流供給線、あるいはアノード線としての機能を有する。
トランジスタ121は、配線VLと、トランジスタ120のソースまたはドレインの一方(ソース側)との間の導通状態を制御するスイッチとしての機能を有する。トランジスタ121のソースまたはドレインの一方は、トランジスタ120のソース又はドレインの一方と接続される。トランジスタ121のソースまたはドレインの他方は、配線VLと接続される。配線VLは、定電位(V0)を与えるための配線である。また配線VLは、トランジスタ120に流れる電流を外部に出力するための機能を有する構成としてもよい。当該構成とすることで、定期的にトランジスタ120に流れる電流をモニターすることができるため、トランジスタ120のばらつきに応じた補正を行うことができる。
トランジスタ122は、トランジスタ120のソースまたはドレインの一方(ソース側)と、発光素子123の一方の電極と、の間の導通状態を制御するスイッチとしての機能を有する。トランジスタ122のソースまたはドレインの一方は、トランジスタ120のソース又はドレインの一方と接続される。トランジスタ122のソースまたはドレインの他方は、発光素子123の一方の電極と接続される。発光素子123の他方の電極は、配線124に接続される。配線124は、カソード線としての機能を有する。トランジスタ122は、ノードNMの電位がトランジスタ120のしきい値電圧(Vth)以上である場合に意図しない電流が流れるといった不具合がないようするための素子である。具体的にはトランジスタ122は、発光素子123に電流を流す期間(発光期間)以外の期間で電流が流れないようにするためのスイッチとして機能する。本発明の一態様に構成では、トランジスタ120のゲートに電荷を保持して信号の重ねあわせをする動作を行うため、ノードNMの電位が上昇しやすい。そのため、発光素子123が発光しないようにする構成が有効である。なお発光素子123は、流れる電流量に応じて輝度の制御が可能な表示素子であり、例えば有機EL素子を適用することができる。
本発明の一態様は、画像を表示するための信号を画素に供給して複数のメモリ回路にそれぞれ保持しておき、別の画像を表示するための複数の信号を画素に供給する。図1(B)では、2つのメモリ回路に画像を表示するための信号をそれぞれ保持しておき、配線DL_1および配線DL_2から別の画像を表示するための複数の信号を画素に供給する構成とする。
当該構成とすることで、予め2つの信号が保持されたメモリ回路に、別の2つの信号が付加され、4つの画像に基づく信号に応じた信号に基づいて、発光素子に流れる電流を制御する構成とすることができる。したがって、当該画素を備えた表示部では、4つの信号に基づく画像を重ね合わせて表示することができる。これにより、画素内に演算処理回路を設ける構成と比べて簡易な構成で、演算処理量を膨大にすることなく、画素内での画像の合成を行うことができる。加えて、ソースドライバ等が生成可能な電位より高い電位の画像信号に対応する画像を表示装置で表示することができるため、表示装置のダイナミックレンジを高めることができる。
図2(A)、(B)に示すタイミングチャートおよび図3(A)乃至(C)に示す回路図を用いて、画素111の駆動方法の一例を説明する。図2(A)では、メモリ回路112およびメモリ回路113に保持させる信号の書き込み動作について、図2(B)では、メモリ回路112およびメモリ回路113に保持された信号に、別の信号を付加して画像の重ねあわせを行う際の動作について図示している。なお図2(A)、(B)に示すタイミングチャートでは、配線GL_1乃至GL_3、DL_1、DL_2およびDL_Rに与える信号波形を図示している。
なお、配線DL_1に供給される信号をW1とし、信号によってメモリ回路112に保持される電圧をVw1とする。なお、配線DL_2に供給される信号をW2とし、信号によってメモリ回路113に保持される電圧をVw2とする。また、メモリ回路112に電圧Vw1を保持した状態で配線DL_1を介して画素111に書き込まれる信号をdata_1とし、信号によってメモリ回路112に付加される電圧をVdata1とする。また、メモリ回路113に電圧Vw2を保持した状態で配線DL_2を介して画素111に書き込まれる信号をdata_2とし、信号によってメモリ回路113に付加される電圧をVdata2とする。
まず、図2(A)を用いてメモリ回路112およびメモリ回路113に保持させる信号W1、W2の書き込み動作を説明する。また図2(A)、(B)の動作の説明については、説明を簡略化するため、図3(A)乃至(C)の回路図を参照して説明する。図3(A)乃至(C)は、図1(B)の回路図の主要部について抜き出して示したものであり、スイッチとして機能するトランジスタをスイッチSW1乃至SW4、容量素子115、116、119の容量(キャパシタンス)をC1,C2,C3として図示している。スイッチSW1乃至SW4は、図1(B)におけるトランジスタ117、トランジスタ118、トランジスタ114、トランジスタ121に相当する。
メモリ回路112およびメモリ回路113に信号W1、W2に基づく電圧Vw1、Vw2を書き込む場合、配線DL_1を電圧Vw1とし、配線DL_2を電圧Vw2とし、配線DL_RをVref(参照電圧)とし、配線VLを電圧V0とした状態とする。なお配線DL_Rに与えるVrefは、Vref-Vw1が正の値となるように値を決めておくことが好ましい。また電圧Vw1は画像データの場合、反転したデータを与えておくことで画像の反転を抑制することができる。各配線の電位を予定の電圧に設定した状態で、配線GL_1、配線GL_2に与える信号をHレベルとする。つまり図3(B)に図示するようにスイッチSW1乃至SW4をオンにする。すると、容量素子115の両端の電極には電圧Vref、Vw1が印加される。このとき容量素子115のノードNM側の電極に蓄積される電荷量をQ1とすると式(1)のようになる。
Q1=C1(Vref-Vw1)(1)
同様にしてこのとき容量素子115、容量素子119のノードNM側の電極に蓄積される電荷量をQ2、Q3とすると式(2)、(3)のようになる。
Q2=C2(Vref-Vw2)(2)
Q3=C3(Vref-V0)(3)
次いで図2(B)を用いてメモリ回路112およびメモリ回路113に信号W1、W2に基づく電圧Vw1、電圧Vw2を保持した状態で配線DL_1、DL_2を介して画素111に信号をdata_1、data_2を付加する動作を説明する。
メモリ回路112およびメモリ回路113に信号data_1、data_2を書き込む場合、配線DL_1をVdata1とし、配線DL_2をVdata2とし、配線DL_RをVSS等のLレベルとし、配線VLを電圧V0とした状態で、配線GL_1に与える信号をHレベル、配線GL_2に与える信号をLレベルとする。またメモリ回路112およびメモリ回路113に電圧Vdata1、Vdata2を書き込み期間では、配線GL_3に与える信号をLレベルとする。つまり図3(C)に図示するようにスイッチSW1、SW2、SW4をオンにし、スイッチSW3をオフにする。すると、容量素子115は、一方の電極が電気的に浮遊状態となり、他方の電極の電圧がVw1からvdata1に変化する。容量素子115のノードNMの電圧をVgとし、このときのノードNM側の電極に蓄積される電荷量をQ1’とすると、式(4)のようになる。Vgは容量結合によって変化する電圧である。
Q1’=C1(Vg-Vdata1)(4)
同様にしてこのとき容量素子116、容量素子119のノードNM側の電極に蓄積される電荷量をQ2’、Q3’とすると式(5)、(6)のようになる。
Q2’=C2(Vg-Vdata2)(5)
Q3’=C3(Vg-V0)(6)
図2(A)と図2(B)の動作の間でノードNMでは、スイッチSW1乃至SW3のオフ電流が極めて低いため、電荷保存則が成り立つ。つまり式(7)が成り立つ。
Q1+Q2+Q3=Q1’+Q2’+Q3’(7)
式(7)をVgについて解くと、式(8)が成り立つ。
[数1]
式(8)から電圧Vgは、電圧-Vw1、電圧-Vw2、電圧Vdata1、電圧Vdata2を合算した値で得られるため、メモリ回路に保持した信号と、後から信号とを用いて画像の重ねあわせを行うことができる。
本発明の一態様の表示装置は、メモリ回路に保持させた信号W1、W2と、その後に書き込む信号data_1、data_2を用いることで、最大4枚の画像を重ねあわせて表示することができる。
具体的には、図4に図示するように信号W1を画素に保持した後、その他の信号を書き込まない構成では、信号W1を可変(=variable)とし、その他の信号を固定あるいは書き込まない(=0)にすることで、信号W1に基づく画像を表示することができる。あるいは、信号W1、W2を可変(=variable)とし、その他の信号を固定あるいは書き込まない(=0)にすることで、信号W1、W2に基づく画像、つまり2つの画像を重ねあわせた表示をすることができる。あるいは、信号W1、W2、data_1を可変(=variable)とし、その他の信号を固定あるいは書き込まない(=0)にすることで、信号W1、W2、data_1に基づく画像、つまり3つの画像を重ねあわせた表示をすることができる。あるいは、信号W1、W2、data_1、data_2を可変(=variable)とすることで、信号W1、W2、data_1、data_2に基づく画像、つまり4つの画像を重ねあわせた表示をすることができる。なお信号W1、W2はメモリ回路112およびメモリ回路113に保持される信号のため、更新頻度の小さい画像データに基づく信号であることが好ましい。
より具体的な構成例について図5、図6を参照して説明する。図5、図6では、画像データによって表示装置に表示される画像、および画像内で表示される表示物を用いて本発明の一態様の表示装置について説明する。図5、図6では、上記説明における信号の重ねあわせを、画像の重ねあわせとして説明する。
図5(A)には、画像160を図示している。画像160には、表示物161、表示物162、表示物163、および表示物164を図示している。また、図5(B)乃至(E)には、画像160A乃至160Dを図示している。画像160A乃至160Dは、図示するように、図5(A)で図示した表示物161乃至164が別々に表示された画像である。本発明の一態様の表示装置は、メモリ回路に保持させた信号W1、W2と、その後に書き込む信号data_1、data_2を用いることで、最大4枚の画像を重ねあわせて表示することができる。例えば、図5(B)、(C)に図示する画像160Aおよび160Bをメモリ回路112およびメモリ回路113に保持する信号W1およびW2によって予め保持しておき、信号data_1および信号data_2として図5(D)、(E)に図示する画像160Cおよび160Dを書き込むことで所望の画像である図5(A)の画像160を重ねあわせて表示することができる。
また別の画像として、図5(F)には画像170を図示している。画像170には、表示物161、表示物162、表示物171、および表示物172を図示している。また、図5(G)および(H)には、画像170Aおよび170Bを図示している。画像170Aおよび170Bは、図示するように、図5(F)で図示した表示物171および172が別々に表示された画像である。本発明の一態様の表示装置は、メモリ回路に保持させた信号W1、W2と、その後に書き込む信号data_1、data_2を用いることで、最大4枚の画像を重ねあわせて表示することができる。例えば、図5(B)、(C)に図示する画像160Aおよび160Bをメモリ回路112およびメモリ回路113に保持する信号W1およびW2によって予め保持しておき、信号data_1および信号data_2として図5(G)、(H)に図示する画像170Aおよび170Bを書き込むことで所望の画像である図5(F)の画像170を重ねあわせて表示することができる。メモリ回路112およびメモリ回路113に保持する信号W1およびW2を用いることで、繰り返しの画像の書き込みを減らせるため、消費電力の低減に有効である。
なお図5(A)乃至(H)で説明した例では、異なる表示物を重ねあわせて一枚の画像を表示させる構成について説明したが、本発明の一態様は他の構成においても有効である。例えば図6に図示するようにメモリ回路に保持する信号Wとして画像160Cの表示物163のように輝度が高い画像(例えば太陽の画像)の信号を保持する構成が有効である。そして後から書き込む信号dataとして画像160のように表示物161乃至164を含む信号を書き込み、重ねあわせた表示(data+W)を行うことで、得られる画像160HDの表示物163の輝度を高める(太線で輝度の向上を図示)ことができる。このように本発明の一態様は、ハイダイナミックレンジ(High-Dynamic Range:HDR)処理のような画像処理も簡便な構成で実現することができる。また重ねあわせた表示にテキストなどの情報を含めることも可能である。
次に、画素111の変形例について説明する。画素111は、図7(A)に示す画素111Aの構成とすることもできる。画素111Aは、画素111からトランジスタ122を省いた構成である。
前述したように、トランジスタ122はノードNMに書き込む信号がトランジスタ120のしきい値電圧(Vth)以上である場合に起こる不具合を解消するために設けられる。ただし、ノードNMに書き込まれる信号がVthより低い値に限定されていればトランジスタ122を省くことができる。
また、画素111は、図7(B)に示す画素111Bの構成とすることもできる。画素111Bは、それぞれのトランジスタにバックゲートを設けた構成を有する。当該バックゲートはフロントゲートと電気的に接続されており、オン電流を高める効果を有する。また、バックゲートにフロントゲートと異なる定電位を供給できる構成としてもよい。当該構成とすることで、トランジスタのしきい値電圧を制御することができる。なお、図7(B)においては、全てのトランジスタにバックゲートを設けた構成を図示しているが、バックゲートが設けられないトランジスタを有していてもよい。また、トランジスタがバックゲートを有する構成は、本実施の形態における他の画素回路にも有効である。
また、画素111は、図8(A)に示す画素111Cの構成とすることもできる。画素111Cの回路は、メモリ回路として機能するトランジスタ125および容量素子126を追加した構成である。画素111に追加した当該メモリ回路には、配線DL_3を介して信号が与えられる。図8(A)のようにメモリ回路を追加することで、3つ以上のメモリ回路を備えた画素を有する表示装置とすることができる。
また、画素111は、図8(B)に示す画素111Dの構成とすることもできる。画素111Dでは、配線GL_1の機能を配線GL_1Aおよび配線GL_1Bに分け、トランジスタ117およびトランジスタ118、トランジスタ121および追加したトランジスタ127を別々の信号で制御する構成を有する。当該構成とすることで、複数のメモリ回路に保持された信号を選択して画像の重ねあわせに用いることが可能になる。
図9(A)には、図1(A)で図示したブロック図の構成に加えて、信号変換回路150およびメモリ回路151を図示している。
表示装置100で複数の画像を重ねあわた表示する場合、画素111内のメモリ回路112、113に保持するための信号W1、W2は、信号変換回路150でメモリ回路151を参照して変換し、表示装置100に出力する構成が好ましい。
また上記説明では、画素111について説明したが、カラー表示を行う場合、画素111は図9(B)に図示するようにRGB(赤、緑、青)の3原色の副画素111R、111G、111Bのそれぞれに相当し、複数の副画素を組み合わせて、ひとつの画素を構成する。なお副画素の数は、図9(B)に図示するRGBの3つに限らず、図9(C)に図示するようにRGBW(赤、緑、青、白)の副画素111R、111G、111B、111Wを組み合わせて、ひとつの画素を構成することも有効である。
本実施の形態は、他の実施の形態等に記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態2)
本実施の形態では、上記実施の形態1で説明した構成とは異なる表示装置の構成例について図面を参照して説明する。本実施の形態では、上記実施の形態1と異なる点について詳細に説明し、重複する記載については説明を省略する場合がある。
本実施の形態では、上記実施の形態1で説明した構成とは異なる表示装置の構成例について図面を参照して説明する。本実施の形態では、上記実施の形態1と異なる点について詳細に説明し、重複する記載については説明を省略する場合がある。
図10には、図1(A)の画素111に適用可能な画素111Eの構成例について図示する。画素111Eは、トランジスタM1、トランジスタM2、トランジスタM4、トランジスタM5、容量素子C1、容量素子C2、容量素子C3、および発光素子OLEDを有する。また図10では、トランジスタM2のゲートが接続されるノードを、ノードNMとして図示している。なお図10に図示するトランジスタは、いずれもnチャネル型のトランジスタを図示しているが、pチャネル型を用いることもできる。
トランジスタM2は、発光素子OLEDに流す電流量を制御する機能を有する。トランジスタM2以外のトランジスタは、スイッチとしての機能を有する。メモリ回路MEM1は容量素子C1、トランジスタM1、およびトランジスタM4を有する。メモリ回路MEM2は容量素子C2、トランジスタM4、およびトランジスタM5を有する。
また図10では、図1(A)で図示した配線GLとして、配線GL_1、配線GL_2、および配線GL_3を図示している。配線GL_1、配線GL_2、および配線GL_3は、スイッチとして機能するトランジスタのオンまたはオフを制御するための信号を画素111Eに伝える機能を有する。
また図10では、図1(A)で図示した配線DLとして、配線DL_1、配線DL_2、および配線DL_Wを図示している。配線DL_1、配線DL_2は、画像の表示を行うための信号および参照電圧を画素111Eに伝える機能を有する。配線DL_Wは、画像の表示を行うための信号を画素111Eに伝える機能を有する。
容量素子C1または容量素子C2は、メモリ回路MEM1またはメモリ回路MEM2に書き込まれる信号を電荷として保持する機能を有する。容量素子C1または容量素子C2の一方の電極または他方の電極に電気的に接続されるトランジスタM1、トランジスタM4、およびトランジスタM5は、オンとすることで、容量素子C1または容量素子C2の電極に信号に応じた電荷を与える機能を有する。またトランジスタM1、トランジスタM4、およびトランジスタM5は、オフとすることで、容量素子C1または容量素子C2の電極に電荷を保持する機能を有する。またトランジスタM1、トランジスタM4、およびトランジスタM5は、オフとすることで、容量素子C1または容量素子C2の一方の電極のノードを電気的に浮遊状態(フローティング)にする機能を有する。
図10に図示するように、容量素子C1の一方の電極は、トランジスタM1を介して配線DL_1と接続される。容量素子C1の他方の電極は、トランジスタM4を介して配線DL_Wと接続される。容量素子C2の一方の電極は、トランジスタM5を介して配線DL_2と接続される。容量素子C2の他方の電極は、トランジスタM4を介して配線DL_Wと接続される。
トランジスタM1、トランジスタM4、およびトランジスタM5は、オフ時に流れる電流(オフ電流)が低いことが好適である。極めてオフ電流の低いトランジスタを用いることで、ノードNMの電位を長時間保持することができる。当該トランジスタには、例えば、OSトランジスタを用いることができる。
容量素子C3は、トランジスタM2のゲートとソースとの間の電圧を保持する機能を有する。容量素子C3の一方の電極は、トランジスタM2のゲートと接続される。容量素子C3の他方の電極は、トランジスタM2のソース又はドレインの一方の電極(ソース側)と接続される。トランジスタM2のソースまたはドレインの他方(ドレイン側)は、配線ANOに接続される。配線ANOは、発光素子OLEDに電流を流すための電圧が与えられる。配線ANOは、電流供給線、あるいはアノード線としての機能を有する。なおトランジスタM2のソース又はドレインの一方は、固定電位が与えられた配線との間でスイッチとして機能するトランジスタが設けられることが好適である。当該構成とすることで、信号の書き込み期間において、トランジスタM2のソース又はドレインの一方における電位の変動を抑制することができる。
発光素子OLEDの一方の電極は、トランジスタM2のソースまたはドレインの一方(ソース側)に接続される。発光素子OLEDの他方の電極は、配線CATに接続される。配線CATは、共通電位線、あるいはカソード線としての機能を有する。なお発光素子OLEDは、流れる電流量に応じて輝度の制御が可能な表示素子であり、例えば有機EL素子を適用することができる。なおトランジスタM2のソースまたはドレインの一方と、発光素子OLEDの一方の電極の間には、非発光期間以外に発光素子OLEDに電流が流れて発光してしまうのを防ぐためにスイッチとして機能するトランジスタが設けられることが好適である。なお有機EL素子等の発光素子以外の表示素子としては、液晶素子を用いることも可能である。
本発明の一態様は、ソースドライバ140から出力される階調表示を行うための信号を画素に供給して複数のメモリ回路にそれぞれ保持しておき、複数のメモリ回路に保持した信号とは別の階調表示を行うための信号をソースドライバ140から画素に供給する。図10では、2つのメモリ回路にソースドライバ140から出力される階調表示を行うための信号をそれぞれ保持しておき、階調表示を行うための信号をソースドライバ140から配線DL_1および配線DL_2を介して画素に供給する構成とする。
当該構成とすることで、予め2つの信号が保持されたメモリ回路に、別の2つの信号が付加された4つの信号に基づいて、発光素子に流れる電流を制御する構成とすることができる。したがって、当該画素を備えた表示部では、4つの信号に基づく表示を行うことができる。これにより画素内の2つのメモリ回路にそれぞれ、ソースドライバが出力可能なビット数(例えば8bit:256階調)の信号を保持させることができるのに加えて、後から画素に書き込む2つの信号のそれぞれをソースドライバが出力可能なビット数(例えば8bit:256階調)の信号を画素に書き込む構成を実現することができる。そのため、4つの信号の階調数の合計である256+256+256+256=1024相当の階調数(10bit)の信号、つまりソースドライバが出力可能なビット数以上の階調数の書き込みによる表示を行う構成とすることができる。当該構成では、ソースドライバ等が生成可能な電位より高い電位の画像信号に対応する画像を表示装置で表示することができるため、表示装置のダイナミックレンジを高めることができる。
図11(A)、(B)に示すタイミングチャートおよび図12(A)乃至(D)に示す回路図を用いて、画素111Eの駆動方法の一例を説明する。図11(A)では、メモリ回路MEM1およびメモリ回路MEM2に保持させる信号の書き込み動作について、図11(B)では、メモリ回路MEM1およびメモリ回路MEM2に保持された信号に、別の信号を付加して表示を行う際の動作について図示している。なお図11(A)、(B)に示すタイミングチャートでは、配線GL_1乃至GL_3、DL_1、DL_2およびDL_Wに与える信号波形を図示している。
なお、配線DL_Wに供給される信号をW1、W2とし、信号によってメモリ回路MEM1に保持される電圧をVw1、信号によってメモリ回路MEM2に保持される電圧をVw2とする。また、メモリ回路MEM1に電圧Vw1を保持した状態で配線DL_1を介して画素111Eに書き込まれる信号をdata1とし、信号によってメモリ回路MEM1に付加される電圧をVdata1とする。また、メモリ回路MEM2に電圧Vw2を保持した状態で配線DL_2を介して画素111Eに書き込まれる信号をdata2とし、信号によってメモリ回路MEM2に付加される電圧をVdata2とする。
まず、図11(A)を用いてメモリ回路MEM1およびメモリ回路MEM2に保持させる信号W1、W2の書き込み動作を説明する。また図11(A)、(B)の動作の説明については、説明を簡略化するため、図12(A)乃至(D)の回路図を参照して説明する。図12(A)乃至(D)は、図10の回路図の主要部について抜き出して示したものである。図12(A)では、図10に対応する構成としてスイッチとして機能するトランジスタをスイッチSW1乃至SW4、容量素子C1、C2、C3を図示している。なお容量素子C1、C2、C3の容量(キャパシタンス)はC1,C2,C3として図示する。スイッチSW1乃至SW3は、図10におけるトランジスタM1、トランジスタM4、トランジスタM5に相当する。スイッチSW4は、信号書き込み時に、トランジスタM2のソース又はドレインの一方における電位の変動を抑制するためのスイッチである。スイッチSW4は、信号書き込み時にオンとするスイッチである。スイッチSW4に接続される配線LELは、固定電位Velを与える配線である。
メモリ回路MEM1およびメモリ回路MEM2に信号W1、W2に基づく電圧Vw1、Vw2を書き込む場合、まずは配線DL_Wを電圧Vw1とし、配線DL_1をVref(参照電圧)とした状態とする。配線DL_2の電位は特に設定されない。なお配線DL_1に与えるVrefは、Vw1-Vrefが正の値となるように値を決めておくことが好ましい。各配線の電位を所定の電圧に設定した状態で、図11(A)の時刻T1のように、配線GL_1、配線GL_3に与える信号をHレベルとする。つまり図12(B)に図示するようにスイッチSW1、SW3、SW4をオンにする。すると、容量素子C1の両端の電極には電圧Vref、Vw1が印加される。このとき容量素子C1のノードNM側の電極に蓄積される電荷量をQ1とすると式(9)のようになる。
Q1=C1(Vw1-Vref)(9)
次いで配線DL_Wを電圧Vw2とし、配線DL_2をVrefとした状態とする。配線DL_1の電位は特に設定されない。なお配線DL_2に与えるVrefは、Vw2-Vrefが正の値となるように値を決めておくことが好ましい。各配線の電位を所定の電圧に設定した状態で、図11(A)の時刻T2のように、配線GL_2、配線GL_3に与える信号をHレベルとする。つまり図12(C)に図示するようにスイッチSW2、SW3、SW4をオンにする。すると、容量素子C2の両端の電極には電圧Vref、Vw2が印加される。このとき容量素子C2のノードNM側の電極に蓄積される電荷量をQ2とすると式(10)のようになる。
Q2=C2(Vw2-Vref)(10)
時刻T2、つまり図12(C)の状態では、スイッチSW1はオフである。そのため、容量素子C1の一方の電極のノード(図12(C)のノードNr1)は、電気的に浮遊状態であり、電荷保存則が成り立つ。そのため、時刻T2、つまり図12(C)の状態では、容量素子C2の両端の電極に保持される電荷量Q1は、式(9)と同様に保持され続ける。
なお図11(A)に図示する時刻T1、T2における信号W1、W2の書き込みは、フレーム期間毎に分けて書き込んでもよいし、1水平走査期間内に1値ずつ書き込む動作としてもよい。
次いで図11(B)を用いてメモリ回路MEM1およびメモリ回路MEM2に信号W1、W2に基づく電圧Vw1、電圧Vw2を保持した状態で配線DL_1、DL_2を介して画素111Eに信号data1、data2を付加する動作を説明する。
メモリ回路MEM1およびメモリ回路MEM2に信号data1、data2を書き込む場合、配線DL_1をVdata1とし、配線DL_2をVdata2とし、配線DL_WをVSS等のLレベルとした状態で、配線GL_1、GL_2に与える信号をHレベル、配線GL_3に与える信号をLレベルとする。つまり図12(D)に図示するようにスイッチSW1、SW2、SW4をオンにし、スイッチSW3をオフにする。すると、容量素子C1,C2,C3の一方の電極が電気的に浮遊状態となり、容量素子C1,C2の他方の電極の電圧がVw1、Vw2からVdata1、Vdata2にそれぞれ変化する。ノードNMの電圧をVgとし、容量素子C1でのノードNM側の電極に蓄積される電荷量をQ1’とすると、式(11)のようになる。Vgは容量結合によって変化する電圧である。
Q1’=C1(Vdata1-Vg)(11)
同様にしてこのとき容量素子C2、容量素子C3のノードNM側の電極に蓄積される電荷量をQ2’、Q3’とすると式(12)、(13)のようになる。
Q2’=C2(Vdata2-Vg)(12)
Q3’=C3(Vg-Vel)(13)
図11(A)と図11(B)の動作の間でノードNMでは、スイッチSW1乃至SW4のオフ電流が極めて低いため、電荷保存側が成り立つ。つまり式(7)が成り立つ。
Q1+Q2+Q3=Q1’+Q2’+Q3’(7)
式(7)をVgについて解くと、式(14)が成り立つ。なお式(14)では簡略化のため、電圧Vw1、Vw2、Vdata1、Vdata2に対し、参照電圧VrefおよびVelを0Vとし、容量C1とC2とが等しいとし、容量C3が容量C1およびC2に対して十分小さいものとしている。
[数2]
式(14)から電圧Vgは、電圧Vw1、電圧Vw2、電圧Vdata1、電圧Vdata2を合算した値で得られるため、メモリ回路に保持した信号と、後から書き込む信号と、の足しあわせ(足し算)を行うことができる。なお電圧Vw1、電圧Vw2、電圧Vdata1、電圧Vdata2は、負の値となるよう信号を書き込むことで、信号の足しあわせに加えて、信号の引き算を行うことも可能である。
本発明の一態様の表示装置は、メモリ回路に保持させた信号W1、W2と、その後に書き込む信号data1、data2を用いることで、最大4つの信号に基づいて、発光素子に流れる電流を制御する構成とすることができる。したがって、当該画素を備えた表示部では、4つの信号に基づく表示を行うことができる。これにより画素内の2つのメモリ回路にそれぞれ、ソースドライバが出力可能なビット数(例えば8bit:256階調)の信号を保持させることができるのに加えて、後から画素に書き込む2つの信号のそれぞれをソースドライバが出力可能なビット数(例えば8bit:256階調)の信号を画素に書き込む構成を実現することができる。そのため、4つの信号の階調数の合計である256+256+256+256=1024相当の階調数(10bit)の信号、つまりソースドライバが出力可能なビット数以上の階調数の書き込みによる表示を行う構成とすることができる。当該構成では、ソースドライバ等が生成可能な電位より高い電位の画像信号に対応する画像を表示装置で表示することができるため、表示装置のダイナミックレンジを高めることができる。
上記説明した本発明の一態様の表示装置による効果について、図13に図示するグラフを用いて説明する。図13に示すグラフは、横軸が階調数、縦軸が出力、具体的には発光素子の輝度を表している。
上述したように本発明の一態様の構成では、最大4つの信号に基づいて、発光素子に流れる電流を制御する構成とすることができる。例えば信号W1がソースドライバの出力可能なビット数である8ビットで書き込まれた場合、当該信号W1だけでは256値の階調数しか表現できないが、信号W2、data1、data2といったソースドライバの出力可能なビット数である8ビットの信号と組み合わせて表現可能な階調数を増やすことにより、最大1024階調、つまり10bit相当のビット数で表示することが可能となる。
次に、画素111Eの変形例について説明する。画素111Eは、図14(A)に示す画素111Fの構成とすることもできる。画素111Fは、画素111EにトランジスタM3およびM6を追加した構成である。
トランジスタM3およびM6は、配線VLと、トランジスタM2のソースまたはドレインの一方(ソース側)との間の導通状態を制御するスイッチとしての機能を有する。トランジスタM3のゲートは、配線GL_1と接続される。トランジスタM3のソースまたはドレインの一方は、トランジスタM2のソース又はドレインの一方と接続される。トランジスタM3のソースまたはドレインの他方は、配線VLと接続される。トランジスタM6のゲートは、配線GL_2と接続される。トランジスタM6のソースまたはドレインの一方は、トランジスタM2のソース又はドレインの一方と接続される。トランジスタM6のソースまたはドレインの他方は、配線VLと接続される。なお配線VLは、定電位、例えば上述した電圧Velを与えるための配線である。また配線VLは、トランジスタM2に流れる電流を外部に出力するための機能を有する構成としてもよい。当該構成とすることで、定期的にトランジスタM2に流れる電流をモニターすることができるため、トランジスタM2のばらつきに応じた補正を行うことができる。
また、図14(A)に図示する画素111Fは、図14(B)に示す画素111Gの構成とすることもできる。画素111Gは、図14(A)に図示する画素111Fのそれぞれのトランジスタにバックゲートを設けた構成を有する。当該バックゲートはフロントゲートと電気的に接続されており、オン電流を高める効果を有する。また、バックゲートにフロントゲートと異なる定電位を供給できる構成としてもよい。当該構成とすることで、トランジスタのしきい値電圧を制御することができる。なお、図14(B)においては、全てのトランジスタにバックゲートを設けた構成を図示しているが、バックゲートが設けられないトランジスタを有していてもよい。
本実施の形態は、他の実施の形態等に記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態3)
本実施の形態では、実施の形態1および2で説明したOSトランジスタの詳細について説明する。
本実施の形態では、実施の形態1および2で説明したOSトランジスタの詳細について説明する。
OSトランジスタに用いる半導体材料としては、エネルギーギャップが2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体等であり、例えば、後述するCAAC-OS又はCAC-OS等を用いることができる。CAAC-OSは結晶を構成する原子が安定であり、信頼性を重視するトランジスタ等に適する。また、CAC-OSは、高移動度特性を示すため、高速駆動を行うトランジスタ等に適する。
OSトランジスタはエネルギーギャップが大きいため、極めて低いオフ電流特性を示す。また、OSトランジスタは、インパクトイオン化、アバランシェ降伏、及び短チャネル効果等が生じない等Siトランジスタとは異なる特徴を有し、信頼性の高い回路を形成することができる。
OSトランジスタが有する半導体層は、例えばインジウム、亜鉛及びM(アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジム又はハフニウム等の金属)を含むIn-M-Zn系酸化物で表記される膜とすることができる。
半導体層を構成する酸化物半導体がIn-M-Zn系酸化物の場合、In-M-Zn酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、In≧M、Zn≧Mを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、In:M:Zn=1:1:1、In:M:Zn=1:1:1.2、In:M:Zn=3:1:2、In:M:Zn=4:2:3、In:M:Zn=4:2:4.1、In:M:Zn=5:1:6、In:M:Zn=5:1:7、In:M:Zn=5:1:8等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス40%の変動を含む。
半導体層としては、キャリア密度の低い酸化物半導体を用いる。例えば、半導体層は、キャリア密度が1×1017/cm3以下、好ましくは1×1015/cm3以下、さらに好ましくは1×1013/cm3以下、より好ましくは1×1011/cm3以下、さらに好ましくは1×1010/cm3未満であり、1×10-9/cm3以上のキャリア密度の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ。これにより不純物濃度が低く、欠陥準位密度が低いため、安定な特性を有する酸化物半導体であるといえる。
なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性(電界効果移動度、しきい値電圧等)に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
半導体層を構成する酸化物半導体において、第14族元素の一つであるシリコンや炭素が含まれると、酸素欠損が増加し、n型化してしまう。このため、半導体層におけるシリコンや炭素の濃度(二次イオン質量分析法により得られる濃度)を、2×1018atoms/cm3以下、好ましくは2×1017atoms/cm3以下とする。
また、アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半導体層におけるアルカリ金属又はアルカリ土類金属の濃度(二次イオン質量分析法により得られる濃度)を、1×1018atoms/cm3以下、好ましくは2×1016atoms/cm3以下にする。
また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が生じてキャリア密度が増加し、n型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における窒素濃度(二次イオン質量分析法により得られる濃度)は、5×1018atoms/cm3以下にすることが好ましい。
また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、c軸に配向した結晶を有するCAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor)、多結晶構造、微結晶構造、又は非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、CAAC-OSは最も欠陥準位密度が低い。
非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。又は、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、CAAC-OSの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、又は積層構造を有する場合がある。
以下では、非単結晶の半導体層の一態様であるCAC(Cloud-Aligned Composite)-OSの構成について説明する。
CAC-OSとは、例えば、酸化物半導体を構成する元素が、0.5nm以上10nm以下、好ましくは、1nm以上2nm以下、又はその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、0.5nm以上10nm以下、好ましくは、1nm以上2nm以下、又はその近傍のサイズで混合した状態をモザイク状、又はパッチ状ともいう。
なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウム等から選ばれた一種、又は複数種が含まれていてもよい。
例えば、In-Ga-Zn酸化物におけるCAC-OS(CAC-OSの中でもIn-Ga-Zn酸化物を、特にCAC-IGZOと呼称してもよい。)とは、インジウム酸化物(以下、InOX1(X1は0よりも大きい実数)とする。)、又はインジウム亜鉛酸化物(以下、InX2ZnY2OZ2(X2、Y2、及びZ2は0よりも大きい実数)とする。)と、ガリウム酸化物(以下、GaOX3(X3は0よりも大きい実数)とする。)、又はガリウム亜鉛酸化物(以下、GaX4ZnY4OZ4(X4、Y4、及びZ4は0よりも大きい実数)とする。)等と、に材料が分離することでモザイク状となり、モザイク状のInOX1、又はInX2ZnY2OZ2が、膜中に均一に分布した構成(以下、クラウド状ともいう。)である。
つまり、CAC-OSは、GaOX3が主成分である領域と、InX2ZnY2OZ2、又はInOX1が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第1の領域の元素Mに対するInの原子数比が、第2の領域の元素Mに対するInの原子数比よりも大きいことを、第1の領域は、第2の領域と比較して、Inの濃度が高いとする。
なお、IGZOは通称であり、In、Ga、Zn、及びOによる1つの化合物をいう場合がある。代表例として、InGaO3(ZnO)m1(m1は自然数)、又はIn(1+x0)Ga(1-x0)O3(ZnO)m0(-1≦x0≦1、m0は任意数)で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、又はCAAC構造を有する。なお、CAAC構造とは、複数のIGZOのナノ結晶がc軸配向を有し、かつa-b面においては配向せずに連結した結晶構造である。
一方、CAC-OSは、酸化物半導体の材料構成に関する。CAC-OSとは、In、Ga、Zn、及びOを含む材料構成において、一部にGaを主成分とするナノ粒子状に観察される領域と、一部にInを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、CAC-OSにおいて、結晶構造は副次的な要素である。
なお、CAC-OSは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Inを主成分とする膜と、Gaを主成分とする膜との2層からなる構造は、含まない。
なお、GaOX3が主成分である領域と、InX2ZnY2OZ2、又はInOX1が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウム等から選ばれた一種、又は複数種が含まれている場合、CAC-OSは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にInを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
CAC-OSは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、CAC-OSをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス(代表的にはアルゴン)、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つ又は複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を0%以上30%未満、好ましくは0%以上10%以下とすることが好ましい。
CAC-OSは、X線回折(XRD:X-ray diffraction)測定法のひとつであるOut-of-plane法によるθ/2θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、X線回折から、測定領域のa-b面方向、及びc軸方向の配向は見られないことが分かる。
また、CAC-OSは、プローブ径が1nmの電子線(ナノビーム電子線ともいう。)を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、CAC-OSの結晶構造が、平面方向、及び断面方向において、配向性を有さないnc(nano-crystal)構造を有することがわかる。
また、例えば、In-Ga-Zn酸化物におけるCAC-OSでは、エネルギー分散型X線分光法(EDX:Energy Dispersive X-ray spectroscopy)を用いて取得したEDXマッピングにより、GaOX3が主成分である領域と、InX2ZnY2OZ2、又はInOX1が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
CAC-OSは、金属元素が均一に分布したIGZO化合物とは異なる構造であり、IGZO化合物と異なる性質を有する。つまり、CAC-OSは、GaOX3等が主成分である領域と、InX2ZnY2OZ2、又はInOX1が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、InX2ZnY2OZ2、又はInOX1が主成分である領域は、GaOX3等が主成分である領域と比較して、導電性が高い領域である。つまり、InX2ZnY2OZ2、又はInOX1が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、InX2ZnY2OZ2、又はInOX1が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度(μ)が実現できる。
一方、GaOX3等が主成分である領域は、InX2ZnY2OZ2、又はInOX1が主成分である領域と比較して、絶縁性が高い領域である。つまり、GaOX3等が主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
したがって、CAC-OSを半導体素子に用いた場合、GaOX3等に起因する絶縁性と、InX2ZnY2OZ2、又はInOX1に起因する導電性とが、相補的に作用することにより、高いオン電流(Ion)、及び高い電界効果移動度(μ)を実現することができる。
また、CAC-OSを用いた半導体素子は、信頼性が高い。したがって、CAC-OSは、様々な半導体装置の構成材料として適している。
本実施の形態は、他の実施の形態等に記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態4)
本実施の形態では、EL素子を用いた表示装置の構成例について説明する。
本実施の形態では、EL素子を用いた表示装置の構成例について説明する。
図15(A)において、第1の基板4001上に設けられた表示部215を囲むようにして、シール材4005が設けられ、表示部215がシール材4005及び第2の基板4006によって封止されている。
表示部215には、実施の形態1に示した画素を有する画素アレイが設けられる。
なお画素アレイに設けられる画素数は、画素数を3840×2160、7680×4320といったウルトラハイビジョン(「4K解像度」、「4K2K」、「4K」)、スーパーハイビジョン(「8K解像度」、「8K4K」、「8K」)の画像を表示可能な画素数とすることが好適である。当該構成とすることで、大型の表示装置において、高解像度の画像を視聴可能な構成とすることができる。
8K4Kあるいは4K2Kといった画像を表示する構成とする場合は、駆動回路を画素アレイの両辺に配置し、走査線や信号線等の配線の数を増やす構成が好適である。当該構成とすることで画素数の増加に伴う配線抵抗の増加に伴う信号遅延や、電圧降下といった不具合を低減することが可能である。
図15(A)では、走査線駆動回路221a、信号線駆動回路231a、信号線駆動回路232a、及び共通線駆動回路241aは、それぞれがプリント基板4041上に設けられた集積回路4042を複数有する。集積回路4042は、単結晶半導体又は多結晶半導体で形成されている。信号線駆動回路231a及び信号線駆動回路232aは、ソースドライバの機能を有する。走査線駆動回路221aは、上記実施の形態に示したゲートドライバの機能を有する。共通線駆動回路241aは、共通配線に規定の電位を供給する機能を有する。
走査線駆動回路221a、共通線駆動回路241a、信号線駆動回路231a、及び信号線駆動回路232aに与えられる各種信号及び電位は、FPC(FPC:Flexible printed circuit)4018を介して供給される。
走査線駆動回路221a及び共通線駆動回路241aが有する集積回路4042は、表示部215に選択信号を供給する機能を有する。信号線駆動回路231a及び信号線駆動回路232aが有する集積回路4042は、表示部215に画像信号を供給する機能を有する。集積回路4042は、第1の基板4001上のシール材4005によって囲まれている領域とは異なる領域に実装されている。
なお、集積回路4042の接続方法は、特に限定されるものではなく、ワイヤボンディング法、COG(Chip On Glass)法、TCP(Tape Carrier Package)法、COF(Chip On Film)法等を用いることができる。
図15(B)は、信号線駆動回路231a及び信号線駆動回路232aに含まれる集積回路4042をCOG法により実装する例を示している。また、駆動回路の一部又は全体を表示部215と同じ基板上に一体形成して、システムオンパネルを形成することができる。
図15(B)では、走査線駆動回路221a及び共通線駆動回路241aを、表示部215と同じ基板上に形成する例を示している。駆動回路を表示部215内の画素回路と同時に形成することで、部品点数を削減することができる。よって、生産性を高めることができる。
また、図15(B)では、第1の基板4001上に設けられた表示部215と、走査線駆動回路221a及び共通線駆動回路241aと、を囲むようにして、シール材4005が設けられている。また表示部215、走査線駆動回路221a、及び共通線駆動回路241aの上に第2の基板4006が設けられている。よって、表示部215、走査線駆動回路221a、及び共通線駆動回路241aは、第1の基板4001とシール材4005と第2の基板4006とによって、表示素子と共に封止されている。
また、図15(B)では、信号線駆動回路231a及び信号線駆動回路232aを別途形成し、第1の基板4001に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部又は走査線駆動回路の一部を別途形成して実装しても良い。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むIC等を実装した状態にあるモジュールとを含む場合がある。
また第1の基板上に設けられた表示部及び走査線駆動回路は、トランジスタを複数有している。当該トランジスタとして、上記実施の形態で示したトランジスタを適用することができる。
周辺駆動回路が有するトランジスタと、表示部の画素回路が有するトランジスタの構造は同じであってもよく、異なっていてもよい。周辺駆動回路が有するトランジスタは、全て同じ構造であってもよく、2種類以上の構造が組み合わせて用いられていてもよい。同様に、画素回路が有するトランジスタは、全て同じ構造であってもよく、2種類以上の構造が組み合わせて用いられていてもよい。
また、図16に示すように、第2の基板4006上には入力装置4200を設けることができる。図15(A)、(B)に示す表示装置に入力装置4200を設けた構成はタッチパネルとして機能させることができる。
本発明の一態様のタッチパネルが有する検知素子(センサ素子ともいう)に限定は無い。指やスタイラス等の被検知体の近接又は接触を検知することのできる様々なセンサを、検知素子として適用することができる。
センサの方式としては、例えば、静電容量方式、抵抗膜方式、表面弾性波方式、赤外線方式、光学方式、感圧方式等様々な方式を用いることができる。
本実施の形態では、静電容量方式の検知素子を有するタッチパネルを例に挙げて説明する。
静電容量方式としては、表面型静電容量方式、投影型静電容量方式等がある。また、投影型静電容量方式としては、自己容量方式、相互容量方式等がある。相互容量方式を用いると、同時多点検知が可能となるため好ましい。
本発明の一態様のタッチパネルは、別々に作製された表示装置と検知素子とを貼り合わせる構成、表示素子を支持する基板及び対向基板の一方又は双方に検知素子を構成する電極等を設ける構成等、様々な構成を適用することができる。
図16(A)、(B)に、タッチパネルの一例を示す。図16(A)は、タッチパネル4210の斜視図である。図16(B)は、入力装置4200の斜視概略図である。なお、明瞭化のため、代表的な構成要素のみを示している。
タッチパネル4210は、別々に作製された表示装置と検知素子とを貼り合わせた構成である。
タッチパネル4210は、入力装置4200と、表示装置とを有し、これらが重ねて設けられている。
入力装置4200は、基板4263、電極4227、電極4228、複数の配線4237、複数の配線4238及び複数の配線4239を有する。例えば、電極4227は配線4237又は配線4239と電気的に接続することができる。また、電極4228は配線4239と電気的に接続することができる。FPC4272bは、複数の配線4237及び複数の配線4238の各々と電気的に接続する。FPC4272bにはIC4273bを設けることができる。
又は、表示装置の第1の基板4001と第2の基板4006との間にタッチセンサを設けてもよい。第1の基板4001と第2の基板4006との間にタッチセンサを設ける場合は、静電容量方式のタッチセンサのほか、光電変換素子を用いた光学式のタッチセンサを適用してもよい。
図17は、図15(B)中でN1-N2の鎖線で示した部位の断面図である。図17に示す表示装置は電極4015を有しており、電極4015はFPC4018が有する端子と異方性導電層4019を介して、電気的に接続されている。また、図17では、電極4015は、絶縁層4112、絶縁層4111、及び絶縁層4110に形成された開口において配線4014と電気的に接続されている。
電極4015は、第1の電極層4030と同じ導電層から形成され、配線4014は、トランジスタ4010、及びトランジスタ4011のソース電極及びドレイン電極と同じ導電層で形成されている。
また、第1の基板4001上に設けられた表示部215と走査線駆動回路221aは、トランジスタを複数有しており、図17では、表示部215に含まれるトランジスタ4010、及び走査線駆動回路221aに含まれるトランジスタ4011を例示している。なお、図17では、トランジスタ4010及びトランジスタ4011としてボトムゲート型のトランジスタを例示しているが、トップゲート型のトランジスタであってもよい。
図17では、トランジスタ4010及びトランジスタ4011上に絶縁層4112が設けられている。また、絶縁層4112上に隔壁4510が形成されている。
また、トランジスタ4010及びトランジスタ4011は、絶縁層4102上に設けられている。また、トランジスタ4010及びトランジスタ4011は、絶縁層4111上に形成された電極4017を有する。電極4017はバックゲート電極として機能することができる。
また、図17に示す表示装置は、容量素子4020を有する。容量素子4020は、トランジスタ4010のゲート電極と同じ工程で形成された電極4021と、ソース電極及びドレイン電極と同じ工程で形成された電極と、を有する。容量素子4020のそれぞれの電極は、絶縁層4103を介して重なっている。
一般に、表示装置の画素部に設けられる容量素子の容量は、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間電荷を保持できるように設定される。容量素子の容量は、トランジスタのオフ電流等を考慮して設定すればよい。
表示部215に設けられたトランジスタ4010は表示素子と電気的に接続する。
また、図17に示す表示装置は、絶縁層4111と絶縁層4104を有する。絶縁層4111と絶縁層4104として、不純物元素を透過しにくい絶縁層を用いる。絶縁層4111と絶縁層4104でトランジスタの半導体層を挟むことで、外部からの不純物の浸入を防ぐことができる。
表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子(EL素子)を適用することができる。EL素子は、一対の電極の間に発光性の化合物を含む層(「EL層」ともいう。)を有する。一対の電極間に、EL素子の閾値電圧よりも大きい電位差を生じさせると、EL層に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はEL層において再結合し、EL層に含まれる発光物質が発光する。
また、EL素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機EL素子、後者は無機EL素子と呼ばれている。
有機EL素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正孔がそれぞれEL層に注入される。そして、それらキャリア(電子及び正孔)が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
なお、EL層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、又はバイポーラ性の物質(電子輸送性及び正孔輸送性が高い物質)等を有していてもよい。
EL層は、蒸着法(真空蒸着法を含む)、転写法、印刷法、インクジェット法、塗布法等の方法で形成することができる。
無機EL素子は、その素子構成により、分散型無機EL素子と薄膜型無機EL素子とに分類される。分散型無機EL素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー-アクセプター再結合型発光である。薄膜型無機EL素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機EL素子を用いて説明する。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そして、基板上にトランジスタ及び発光素子を形成し、当該基板とは逆側の面から発光を取り出す上面射出(トップエミッション)構造や、基板側の面から発光を取り出す下面射出(ボトムエミッション)構造や、両面から発光を取り出す両面射出(デュアルエミッション)構造の発光素子があり、どの射出構造の発光素子も適用することができる。
図17は、表示素子として発光素子を用いた発光表示装置(「EL表示装置」ともいう。)の一例である。表示素子である発光素子4513は、表示部215に設けられたトランジスタ4010と電気的に接続している。なお発光素子4513の構成は、第1の電極層4030、発光層4511、第2の電極層4031の積層構造であるが、この構成に限定されない。発光素子4513から取り出す光の方向等に合わせて、発光素子4513の構成は適宜変えることができる。
隔壁4510は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第1の電極層4030上に開口部を形成し、その開口部の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
発光層4511は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
発光素子4513の発光色は、発光層4511を構成する材料によって、白、赤、緑、青、シアン、マゼンタ、又は黄などとすることができる。
カラー表示を実現する方法としては、発光色が白色の発光素子4513と着色層を組み合わせて行う方法と、画素毎に発光色の異なる発光素子4513を設ける方法がある。前者の方法は後者の方法よりも生産性が高い。一方、後者の方法では画素毎に発光層4511を作り分ける必要があるため、前者の方法よりも生産性が劣る。ただし、後者の方法では、前者の方法よりも色純度の高い発光色を得ることができる。後者の方法に加えて、発光素子4513にマイクロキャビティ構造を付与することにより色純度をさらに高めることができる。
なお、発光層4511は、量子ドット等の無機化合物を有していてもよい。例えば、量子ドットを発光層に用いることで、発光材料として機能させることもできる。
発光素子4513に酸素、水素、水分、二酸化炭素等が侵入しないように、第2の電極層4031及び隔壁4510上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、DLC(Diamond Like Carbon)等を形成することができる。また、第1の基板4001、第2の基板4006、及びシール材4005によって封止された空間には充填材4514が設けられ密封されている。このように、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム(貼り合わせフィルム、紫外線硬化樹脂フィルム等)やカバー材でパッケージング(封入)することが好ましい。
充填材4514としては窒素やアルゴン等の不活性な気体の他に、紫外線硬化樹脂又は熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル系樹脂、ポリイミド、エポキシ系樹脂、シリコーン系樹脂、PVB(ポリビニルブチラル)又はEVA(エチレンビニルアセテート)等を用いることができる。また、充填材4514に乾燥剤が含まれていてもよい。
シール材4005には、ガラスフリット等のガラス材料や、二液混合型の樹脂等の常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂等の樹脂材料を用いることができる。また、シール材4005に乾燥剤が含まれていてもよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板(楕円偏光板を含む)、位相差板(λ/4板、λ/2板)、カラーフィルタ等の光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すことができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り込みが低減し、表示画像の視認性を高めることができる。
表示素子に電圧を印加する第1の電極層及び第2の電極層(画素電極層、共通電極層、対向電極層等ともいう)においては、取り出す光の方向、電極層が設けられる場所、及び電極層のパターン構造によって透光性、反射性を選択すればよい。
第1の電極層4030、第2の電極層4031は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物等の透光性を有する導電性材料を用いることができる。
また、第1の電極層4030、第2の電極層4031はタングステン(W)、モリブデン(Mo)、ジルコニウム(Zr)、ハフニウム(Hf)、バナジウム(V)、ニオブ(Nb)、タンタル(Ta)、クロム(Cr)、コバルト(Co)、ニッケル(Ni)、チタン(Ti)、白金(Pt)、アルミニウム(Al)、銅(Cu)、銀(Ag)等の金属、又はその合金、若しくはその金属窒化物から一種以上を用いて形成することができる。
また、第1の電極層4030、第2の電極層4031として、導電性高分子(導電性ポリマーともいう)を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、又は、アニリン、ピロール及びチオフェンの2種以上からなる共重合体若しくはその誘導体等があげられる。
また、トランジスタは静電気等により破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
本実施の形態は、他の実施の形態等に記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態5)
本実施の形態では、上記実施の形態に示した各トランジスタに置き換えて用いることのできるトランジスタの一例について、図面を用いて説明する。
本実施の形態では、上記実施の形態に示した各トランジスタに置き換えて用いることのできるトランジスタの一例について、図面を用いて説明する。
本発明の一態様の表示装置は、ボトムゲート型のトランジスタや、トップゲート型トランジスタ等の様々な形態のトランジスタを用いて作製することができる。よって、既存の製造ラインに合わせて、使用する半導体層の材料やトランジスタ構造を容易に置き換えることができる。
〔ボトムゲート型トランジスタ〕
図18(A1)は、ボトムゲート型のトランジスタの一種であるチャネル保護型のトランジスタ810の断面図である。図18(A1)において、トランジスタ810は基板771上に形成されている。また、トランジスタ810は、基板771上に絶縁層772を介して電極746を有する。また、電極746上に絶縁層726を介して半導体層742を有する。電極746はゲート電極として機能できる。絶縁層726はゲート絶縁層として機能できる。
図18(A1)は、ボトムゲート型のトランジスタの一種であるチャネル保護型のトランジスタ810の断面図である。図18(A1)において、トランジスタ810は基板771上に形成されている。また、トランジスタ810は、基板771上に絶縁層772を介して電極746を有する。また、電極746上に絶縁層726を介して半導体層742を有する。電極746はゲート電極として機能できる。絶縁層726はゲート絶縁層として機能できる。
また、半導体層742のチャネル形成領域上に絶縁層741を有する。また、半導体層742の一部と接して、絶縁層726上に電極744a及び電極744bを有する。電極744aは、ソース電極又はドレイン電極の一方として機能できる。電極744bは、ソース電極又はドレイン電極の他方として機能できる。電極744aの一部、及び電極744bの一部は、絶縁層741上に形成される。
絶縁層741は、チャネル保護層として機能できる。チャネル形成領域上に絶縁層741を設けることで、電極744a及び電極744bの形成時に生じる半導体層742の露出を防ぐことができる。よって、電極744a及び電極744bの形成時に、半導体層742のチャネル形成領域がエッチングされることを防ぐことができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。
また、トランジスタ810は、電極744a、電極744b及び絶縁層741上に絶縁層728を有し、絶縁層728の上に絶縁層729を有する。
半導体層742に酸化物半導体を用いる場合、電極744a及び電極744bの、少なくとも半導体層742と接する部分に、半導体層742の一部から酸素を奪い、酸素欠損を生じさせることが可能な材料を用いることが好ましい。半導体層742中の酸素欠損が生じた領域はキャリア濃度が増加し、当該領域はn型化し、n型領域(n+層)となる。したがって、当該領域はソース領域又はドレイン領域として機能することができる。半導体層742に酸化物半導体を用いる場合、半導体層742から酸素を奪い、酸素欠損を生じさせることが可能な材料の一例として、タングステン、チタン等を挙げることができる。
半導体層742にソース領域及びドレイン領域が形成されることにより、電極744a及び電極744bと半導体層742の接触抵抗を低減することができる。よって、電界効果移動度や、しきい値電圧等の、トランジスタの電気特性を良好なものとすることができる。
半導体層742にシリコン等の半導体を用いる場合は、半導体層742と電極744aの間、及び半導体層742と電極744bの間に、n型半導体又はp型半導体として機能する層を設けることが好ましい。n型半導体又はp型半導体として機能する層は、トランジスタのソース領域又はドレイン領域として機能することができる。
絶縁層729は、外部からのトランジスタへの不純物の拡散を防ぐ、又は低減する機能を有する材料を用いて形成することが好ましい。なお、必要に応じて絶縁層729を省略することもできる。
図18(A2)に示すトランジスタ811は、絶縁層729上にバックゲート電極として機能できる電極723を有する点が、トランジスタ810と異なる。電極723は、電極746と同様の材料及び方法で形成することができる。
一般に、バックゲート電極は導電層で形成され、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むように配置される。よって、バックゲート電極は、ゲート電極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位としてもよいし、接地電位(GND電位)や、任意の電位としてもよい。また、バックゲート電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
電極746及び電極723は、どちらもゲート電極として機能することができる。よって、絶縁層726、絶縁層728、及び絶縁層729は、それぞれがゲート絶縁層として機能することができる。なお、電極723は、絶縁層728と絶縁層729の間に設けてもよい。
なお、電極746又は電極723の一方を、「ゲート電極」という場合、他方を「バックゲート電極」という。例えば、トランジスタ811において、電極723を「ゲート電極」と言う場合、電極746を「バックゲート電極」と言う。また、電極723を「ゲート電極」として用いる場合は、トランジスタ811をトップゲート型のトランジスタの一種と考えることができる。また、電極746及び電極723のどちらか一方を、「第1のゲート電極」といい、他方を「第2のゲート電極」という場合がある。
半導体層742を挟んで電極746及び電極723を設けることで、更には、電極746及び電極723を同電位とすることで、半導体層742においてキャリアの流れる領域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、トランジスタ811のオン電流が大きくとなると共に、電界効果移動度が高くなる。
したがって、トランジスタ811は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ811の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さい表示装置とすることができる。
また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で生じる電界が、チャネルが形成される半導体層に作用しないようにする機能(特に静電気等に対する電界遮蔽機能)を有する。なお、バックゲート電極を半導体層よりも大きく形成し、バックゲート電極で半導体層を覆うことで、電界遮蔽機能を高めることができる。
また、バックゲート電極を、遮光性を有する導電膜で形成することで、バックゲート電極側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防ぎ、トランジスタのしきい値電圧がシフトする等の電気特性の劣化を防ぐことができる。
本発明の一態様によれば、信頼性の良好なトランジスタを備えた表示装置が実現できる。
図18(B1)に、ボトムゲート型のトランジスタの1つであるチャネル保護型のトランジスタ820の断面図を示す。トランジスタ820は、トランジスタ810とほぼ同様の構造を有しているが、絶縁層741が半導体層742の端部を覆っている点が異なる。また、半導体層742と重なる絶縁層741の一部を選択的に除去して形成した開口部において、半導体層742と電極744aが電気的に接続している。また、半導体層742と重なる絶縁層741の一部を選択的に除去して形成した他の開口部において、半導体層742と電極744bが電気的に接続している。絶縁層741の、チャネル形成領域と重なる領域は、チャネル保護層として機能できる。
図18(B2)に示すトランジスタ821は、絶縁層729上にバックゲート電極として機能できる電極723を有する点が、トランジスタ820と異なる。
絶縁層741を設けることで、電極744a及び電極744bの形成時に生じる半導体層742の露出を防ぐことができる。よって、電極744a及び電極744bの形成時に半導体層742の薄膜化を防ぐことができる。
また、トランジスタ820及びトランジスタ821は、トランジスタ810及びトランジスタ811よりも、電極744aと電極746の間の距離と、電極744bと電極746の間の距離が長くなる。よって、電極744aと電極746の間に生じる寄生容量を小さくすることができる。また、電極744bと電極746の間に生じる寄生容量を小さくすることができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現できる。
図18(C1)に示すトランジスタ825は、ボトムゲート型のトランジスタの1つであるチャネルエッチング型のトランジスタである。トランジスタ825は、絶縁層741を用いずに電極744a及び電極744bを形成する。このため、電極744a及び電極744bの形成時に露出する半導体層742の一部がエッチングされる場合がある。一方、絶縁層741を設けないため、トランジスタの生産性を高めることができる。
図18(C2)に示すトランジスタ826は、絶縁層729上にバックゲート電極として機能できる電極723を有する点が、トランジスタ825と異なる。
〔トップゲート型トランジスタ〕
図19(A1)に例示するトランジスタ842は、トップゲート型のトランジスタの1つである。電極744a及び電極744bは、絶縁層728及び絶縁層729に形成した開口部において半導体層742と電気的に接続する。
図19(A1)に例示するトランジスタ842は、トップゲート型のトランジスタの1つである。電極744a及び電極744bは、絶縁層728及び絶縁層729に形成した開口部において半導体層742と電気的に接続する。
また、電極746と重ならない絶縁層726の一部を除去し、電極746と残りの絶縁層726をマスクとして用いて不純物755を半導体層742に導入することで、半導体層742中に自己整合(セルフアライメント)的に不純物領域を形成することができる。トランジスタ842は、絶縁層726が電極746の端部を越えて延伸する領域を有する。不純物755を半導体層742に導入する際に、半導体層742の絶縁層726を介して不純物755が導入された領域の不純物濃度は、絶縁層726を介さずに不純物755が導入された領域よりも小さくなる。よって、半導体層742は、電極746と重ならない領域にLDD(Lightly Doped Drain)領域が形成される。
図19(A2)に示すトランジスタ843は、電極723を有する点がトランジスタ842と異なる。トランジスタ843は、基板771の上に形成された電極723を有する。電極723は、絶縁層772を介して半導体層742と重なる領域を有する。電極723は、バックゲート電極として機能することができる。
また、図19(B1)に示すトランジスタ844及び図19(B2)に示すトランジスタ845のように、電極746と重ならない領域の絶縁層726を全て除去してもよい。また、図19(C1)に示すトランジスタ846及び図19(C2)に示すトランジスタ847のように、絶縁層726を残してもよい。
トランジスタ843乃至トランジスタ847も、電極746を形成した後に、電極746をマスクとして用いて不純物755を半導体層742に導入することで、半導体層742中に自己整合的に不純物領域を形成することができる。本発明の一態様によれば、集積度の高く、かつ電気特性の良好なトランジスタを備えた表示装置が実現できる。
本実施の形態は、他の実施の形態等に記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態6)
本実施の形態では、上記実施の形態で例示した表示装置に適用可能な半導体装置について説明する。以下で例示する半導体装置は、記憶装置として機能することができる。
本実施の形態では、上記実施の形態で例示した表示装置に適用可能な半導体装置について説明する。以下で例示する半導体装置は、記憶装置として機能することができる。
本実施の形態では、酸化物半導体を用いた記憶装置の一例として、DOSRAM(登録商標)について説明する。なお、「DOSRAM」の名称は、Dynamic Oxide Semiconductor Random Access Memoryに由来する。DOSRAMとは、メモリセルが、1T1C(1トランジスタ1容量)型セルであり、かつ書込みトランジスタが、酸化物半導体が適用されたトランジスタである記憶装置のことである。
図20を用いて、DOSRAM1000の積層構造例について説明する。DOSRAM1000は、データの読み出しを行うセンスアンプ部1002と、データを格納するセルアレイ部1003とが積層されている。
図20に示すように、センスアンプ部1002には、ビット線BL、SiトランジスタTa10、Ta11が設けられている。SiトランジスタTa10、Ta11は、単結晶シリコンウエハに半導体層をもつ。SiトランジスタTa10、Ta11は、センスアンプを構成し、ビット線BLに電気的に接続されている。
セルアレイ部1003は複数のメモリセル1001を有する。メモリセル1001は、トランジスタTw1及び容量素子C1を有する。セルアレイ部1003において、2個のトランジスタTw1は半導体層を共有する。半導体層とビット線BLとは図示しない導電体により電気的に接続されている。
図20に示すような積層構造は、トランジスタ群を有する回路を複数積層して構成される様々な半導体装置に適用できる。
図20中の金属酸化物、絶縁体、導電体等は、単層でも積層でもよい。これらの作製には、スパッタリング法、分子線エピタキシー法(MBE法)、パルスレーザアブレーション法(PLA法)、CVD法、原子層堆積法(ALD法)などの各種の成膜方法を用いることができる。なお、CVD法には、プラズマCVD法、熱CVD法、有機金属CVD法などがある。
ここでは、トランジスタTw1の半導体層は、金属酸化物(酸化物半導体)で構成されている。ここでは、半導体層が3層の金属酸化物層で構成されている例を示している。半導体層は、In、Ga、およびZnを含む金属酸化物で構成されることが好ましい。
ここで、金属酸化物は、酸素欠損を形成する元素、または酸素欠損と結合する元素を添加されることで、キャリア密度が増大し、低抵抗化する場合がある。例えば、金属酸化物を用いた半導体層を選択的に低抵抗化することで、半導体層にソース領域またはドレイン領域を設けることができる。
なお、金属酸化物を低抵抗化する元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス等を用いてもよい。希ガスの代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。当該元素の濃度は、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)などを用いて測定することができる。
特に、ホウ素、及びリンは、アモルファスシリコン、または低温ポリシリコンの製造ラインの装置を使用することができるため、好ましい。既存の設備を転用することができ、設備投資を抑制することができる。
選択的に低抵抗化した半導体層を有するトランジスタは、例えば、ダミーゲートを用いることで形成することができる。具体的には、半導体層上にダミーゲートを設け、当該ダミーゲートをマスクとして用い、上記半導体層を低抵抗化する元素を添加するとよい。つまり、半導体層が、ダミーゲートと重畳していない領域に、当該元素が添加され、低抵抗化した領域が形成される。なお、当該元素の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
導電体に用いられる導電材料には、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイド、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、または上述した金属を成分とする金属窒化物(窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン)等がある。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。
絶縁体に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。
本実施の形態は、他の実施の形態等に記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態7)
本発明の一態様に係る表示装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置又は画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機(ATM)、自動販売機等が挙げられる。これら電子機器の具体例を図21に示す。
本発明の一態様に係る表示装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置又は画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機(ATM)、自動販売機等が挙げられる。これら電子機器の具体例を図21に示す。
図21(A)はテレビを示す図であり、筐体971、表示部973、操作キー974、スピーカ975、通信用接続端子976、光センサ977等を示す。表示部973にはタッチセンサが設けられ、入力操作を行うこともできる。表示部973に本発明の一態様の表示装置を用いることで、表示部973で画像を重ねあわせて表示を行う際に演算処理量の低減を図ることができる。あるいは、表示部973に本発明の一態様の表示装置を用いることで、ソースドライバが出力可能なビット数以上の階調数での表示を行うことができる。
図21(B)は情報処理端末を示す図であり、筐体901、表示部902、表示部903、センサ904等を示す。表示部902及び表示部903は一つの表示パネルから成り、可撓性を有する。また、筐体901も可撓性を有し、図示するように折り曲げて使用することができるほか、タブレット端末のように平板状にして使用することもできる。センサ904は筐体901の形状を感知することができ、例えば、筐体が曲げられたときに表示部902及び表示部903の表示を切り替えることができる。表示部902及び表示部903に本発明の一態様の表示装置を用いることで、表示部902及び表示部903で画像を重ねあわせて表示を行う際に演算処理量の低減を図ることができる。あるいは、表示部902及び表示部903に本発明の一態様の表示装置を用いることで、ソースドライバが出力可能なビット数以上の階調数での表示を行うことができる。
図21(C)はデジタルカメラを示す図であり、筐体961、シャッターボタン962、マイク963、スピーカ967、表示部965、操作キー966、ズームレバー968、レンズ969等を示す。表示部965に本発明の一態様の表示装置を用いることで、表示部965で画像を重ねあわせて表示を行う際に演算処理量の低減を図ることができる。
図21(D)はデジタルサイネージを示す図であり、柱921の側面に大型の表示部922が取り付けられた構成を示す。表示部922に本発明の一態様の表示装置を用いることで、表示部922で画像を重ねあわせて表示を行う際に演算処理量の低減を図ることができる。あるいは、表示部922に本発明の一態様の表示装置を用いることで、ソースドライバが出力可能なビット数以上の階調数での表示を行うことができる。
図21(E)は携帯電話機の一例を示す図であり、筐体951、表示部952、操作ボタン953、外部接続ポート954、スピーカ955、マイク956、カメラ957等を示す。当該携帯電話機は、表示部952にタッチセンサを備える。電話を掛ける、或いは文字を入力する等のあらゆる操作は、指やスタイラス等で表示部952に触れることで行うことができる。また、筐体951及び表示部952は可撓性を有し、図示するように折り曲げて使用することができる。表示部952に本発明の一態様の表示装置を用いることで、表示部952で画像を重ねあわせて表示を行う際に演算処理量の低減を図ることができる。あるいは、表示部952に本発明の一態様の表示装置を用いることで、ソースドライバが出力可能なビット数以上の階調数での表示を行うことができる。
図21(F)は携帯データ端末を示す図であり、筐体911、表示部912、スピーカ913、カメラ919等を示す。表示部912が有するタッチパネル機能により情報の入出力を行うことができる。表示部912に本発明の一態様の表示装置を用いることで、表示部912で画像を重ねあわせて表示を行う際に演算処理量の低減を図ることができる。あるいは、表示部912に本発明の一態様の表示装置を用いることで、ソースドライバが出力可能なビット数以上の階調数での表示を行うことができる。
本実施の形態は、他の実施の形態等に記載した構成と適宜組み合わせて実施することが可能である。
本実施例では、回路シミュレーションを用いて、図10に示す画素回路の構成での、信号W1、W2、信号data1、およびdata2の足し合わせによって得られる出力が所望の階調となるかについて確認した。
回路シミュレーションに用いたパラメータは以下の通りであり、トランジスタサイズはトランジスタM2をL(チャネル長)/W(チャネル幅)=9μm/6μmとし、トランジスタM2以外のトランジスタをL/W=4μm/4μmとした。また容量素子C1、C2の容量を100fFとし、容量素子C3の容量を30fFとした。発光素子OLEDはFNダイオードモデル、配線ANOはアノード電位として+10V、参照電圧Vrefとして0V、配線CATはカソード電位として-9V乃至-5Vで1Vずつ変化させた。信号W1、信号W2、信号data1、および信号data2の最小値は0V、最大値は+5Vとした。なお、回路シミュレーション用のソフトウェアにはSPICEを用いた。
図22(A)は、信号W1、信号W2、信号data1、および信号data2をそれぞれ変化させて複数の信号の足し合わせによって表現可能な階調(10bit相当。0から1024まで。)に対して、一画素あたりの発光素子に流れる電流量がどのように変化するかを見積もったグラフである。また図22(A)では、配線CATの電圧を-9V乃至-5Vで1Vずつ変化させて、信号W1、信号W2、信号data1、および信号data2を変化させた際の一画素あたりの発光素子に流れる電流量(Ioled)を見積もった。
同様に図22(B)は、信号W1、信号W2、信号data1、および信号data2をそれぞれ変化させて複数の信号の足し合わせによって表現可能な階調(10bit相当。0から1024まで。)に対して、書き込んだ複数の信号の足し合わせによって変化するトランジスタM2のゲート-ソース間電圧(Vgs)がどのように変化するかを見積もったグラフである。また図22(B)では、図22(A)と同様に、配線CATの電圧を-9V乃至-5Vで1Vずつ変化させて、信号W1、信号W2、信号data1、および信号data2を変化させた際のトランジスタM2のゲート-ソース間に印加される電圧を見積もった。
以上の図22(A)、(B)に示すグラフから、図10に図示する画素が図11および図12で説明した駆動方法で動作させることで、良好に階調表示ができることが確認できた。
100:表示装置、110:表示部、111:画素、112:メモリ回路、113:メモリ回路、114:トランジスタ、115:容量素子、116:容量素子、117:トランジスタ、118:トランジスタ、119:容量素子、120:トランジスタ、121:トランジスタ、122:トランジスタ123:発光素子、124:配線、130:ゲートドライバ、140:データドライバ
Claims (1)
- 第1のメモリ回路と、第2のメモリ回路と、第1のトランジスタと、表示素子と、を有する画素を有し、
前記画素は、第1の配線、第2の配線、および第3の配線と電気的に接続され、
前記第1の配線は、第1の信号および第2の信号を前記画素に与える機能を有し、
前記第2の配線は、第3の信号および第4の信号を前記画素に与える機能を有し、
前記第3の配線は、第5の信号を前記画素に与える機能を有し、
前記第1のメモリ回路は、第1の信号を保持する機能を有し、
前記第2のメモリ回路は、第3の信号を保持する機能を有し、
前記第1のトランジスタは、前記第1の信号乃至前記第4の信号を足し合わせた電圧がゲートに印加され、前記表示素子に流れる電流を制御する機能を有する表示装置。
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