JP2023045862A - 半導体装置 - Google Patents
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Abstract
【課題】リカバリ損失の低減が達成され、安全動作領域が拡大された半導体装置を提供する。【解決手段】第1電極と、第1電極の上に設けられた、第1導電型の第1半導体層と、第1半導体層の上に設けられた、第2導電型の第2半導体層と、第2半導体層の上に設けられた第2電極と、第2半導体層から第1半導体層に到達する第1トレンチと、第2半導体層内において、第1トレンチに接して設けられ、第2半導体層より第2導電型不純物濃度の高い第1半導体領域と、第2半導体層内において、第1半導体領域に接して設けられた第1絶縁膜と、を備える半導体装置である。【選択図】図1
Description
本発明の実施形態は、半導体装置に関する。
ダイオードの逆方向回復特性(リカバリ特性)を改善するための開発が行われている。近年、インバータなどの電力変換装置に用いられる半導体装置としてIGBT(Insulated Gate Bipolar Transistor)、ダイオード等が用いられている。ダイオードは、一般にIGBTと逆並列に接続され、還流用ダイオードとして用いられる。このため、ダイオードは、FWD(Free Wheeling Diode)と呼ばれることもある。
インバータなどの電力変換装置の特性改善には、IGBTの特性改善と並行してFWDの特性改善が重要になっている。FWDの重要な特性としては、オン電圧(すなわち、導通状態での電圧降下)、リカバリ時間(すなわち、リバースリカバリ時のリカバリ電流の消滅時間)およびリカバリ時の安全動作領域(すなわち、リカバリ電流が流れている状態で電圧が印加されても破壊しない領域)等がある。また、リカバリ時の電流・電圧振動は少ないほうがより望ましい。なかでも、リカバリ時間を短縮しつつ、リカバリ時の安全動作領域を広くすることは重要である。
本発明が解決しようとする課題は、リカバリ損失の低減が達成され、安全動作領域が拡大された半導体装置を提供することにある。
実施形態の半導体装置は、第1電極と、第1電極の上に設けられた、第1導電型の第1半導体層と、第1半導体層の上に設けられた、第2導電型の第2半導体層と、第2半導体層の上に設けられた第2電極と、第2半導体層から第1半導体層に到達する第1トレンチと、第2半導体層内において、第1トレンチに接して設けられ、第2半導体層より第2導電型不純物濃度の高い第1半導体領域と、第2半導体層内において、第1半導体領域に接して設けられた第1絶縁膜と、を備える。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
以下の説明において、n+、n、n-および、p+、p、p-の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちn+はnよりもn型の不純物濃度が相対的に高く、n-はnよりもn型の不純物濃度が相対的に低いことを示す。また、p+はpよりもp型の不純物濃度が相対的に高く、p-はpよりもp型の不純物濃度が相対的に低いことを示す。なお、n+型、n-型を単にn型、p+型、p-型を単にp型と記載する場合もある。
本明細書中、部品等の位置関係を示すために、カソード電極2からドリフト層6に向かう方向を「上」と言い、その反対方向を「下」と言う。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
以下、第1導電型がn型、第2導電型がp型である場合を例に説明する。
(第1実施形態)
本実施形態の半導体装置は、第1電極と、第1電極の上に設けられた、第1導電型の第1半導体層と、第1半導体層の上に設けられた、第2導電型の第2半導体層と、第2半導体層の上に設けられた第2電極と、第2半導体層から第1半導体層に到達する第1トレンチと、第2半導体層内において、第1トレンチに接して設けられ、第2半導体層より第2導電型不純物濃度の高い第1半導体領域と、第2半導体層内において、第1半導体領域に接して設けられた第1絶縁膜と、を備える。
本実施形態の半導体装置は、第1電極と、第1電極の上に設けられた、第1導電型の第1半導体層と、第1半導体層の上に設けられた、第2導電型の第2半導体層と、第2半導体層の上に設けられた第2電極と、第2半導体層から第1半導体層に到達する第1トレンチと、第2半導体層内において、第1トレンチに接して設けられ、第2半導体層より第2導電型不純物濃度の高い第1半導体領域と、第2半導体層内において、第1半導体領域に接して設けられた第1絶縁膜と、を備える。
図1は、本実施形態の半導体装置100の模式断面図である。図2は、本実施形態の半導体装置100の要部の模式斜視図である。図2は、図1に示した半導体装置100について、説明の便宜のため、アノード電極10を取り除いて図示したものである。
半導体装置100は、トレンチ12を有するPINダイオードである。例えば、1チップ内にIGBTとPINダイオードを有するRC-IGBT(Reverse Conducting IGBT)において、IGBTの動作のために設けられたトレンチ12と同様のトレンチ12が、半導体装置100内に設けられている。なお、本実施形態の半導体装置100は、上記のようなPINダイオードに限定されるものではない。
図1及び図2を用いて、本実施形態の半導体装置100の説明をする。
カソード電極(第1電極の一例)2は、PINダイオードのカソード電極として機能する電極である。カソード電極2は、例えば、Al(アルミニウム)又はCu(銅)等の導電材料を含む。
n+型のカソード層4は、カソード電極2の上に設けられている。カソード層4は、PINダイオードのカソード層として機能する層である。例えば、カソード層4は、3×1017atoms/cm3以上のn型不純物を含むことが好ましい。
n-型のドリフト層(第1半導体層の一例)6は、カソード層4の上に設けられている。ドリフト層6は、PINダイオードのドリフト層として機能する層である。例えば、ドリフト層6は、1×1012atoms/cm3以上1×1015atoms/cm3以下のn型不純物を含むことが好ましい。ドリフト層6の膜厚は、例えば40μm以上700μm以下である。
ここで、X方向(第2方向の一例)と、X方向に対して垂直に交差するY方向(第3方向の一例)と、X方向及びY方向に垂直に交差するZ方向(第1方向の一例)を定義する。カソード電極2、カソード層4及びドリフト層6は、X方向及びY方向に平行なXY平面に平行に設けられた層状の形状をしている。Z方向は、カソード電極2からドリフト層6に向かう方向である。
p-型のアノード層(第2半導体層の一例)8は、ドリフト層6の上に設けられている。アノード層8は、PINダイオードのアノード層として機能する層である。例えば、アノード層8は、1×1016atoms/cm3以上5×1017atoms/cm3以下のp型不純物を含むことが好ましい。アノード層8の膜厚は、例えば2μm以上8μm以下である。図1には、アノード層8a、8b及び8cが示されている。
アノード電極(第2電極の一例)10は、アノード層8の上に設けられている。アノード電極10は、PINダイオードのアノード電極として機能する電極である。アノード電極10は、例えば、Al(アルミニウム)又はCu(銅)等の導電材料を含む。アノード電極10は、例えば、アノード層8とショットキー接触する。
トレンチ(第1トレンチの一例)12は、アノード層8からカソード電極2に、Z方向に平行に延伸し、ドリフト層6に到達するように設けられている。図1には、トレンチ12の一例として、トレンチ12a、トレンチ12b、トレンチ12c及びトレンチ12dが設けられている。トレンチ12a、12b、12c及び12dは、図2に示すように、Y方向に延伸している。本実施形態において、トレンチ12a、トレンチ12b、トレンチ12c及びトレンチ12dは第1トレンチである。
電極16は、トレンチ12内に設けられている。電極16は、例えば、不純物を含むポリシリコンを含む。絶縁膜14は、トレンチ12内において、電極16の周囲に、電極16を取り囲むように設けられている。絶縁膜14は、例えば酸化シリコン等の絶縁物を含む。なお、トレンチ12内には、電極16が設けられていなくてもよい。
p+型の半導体領域(第1半導体領域の例)18は、アノード層8内において、トレンチ12の側壁にX方向で接して設けられている。半導体領域18もPINダイオードのアノード層として働く。半導体装置100においては、アノード層8a内において、トレンチ12aの側壁にX方向で接して、半導体領域18aが設けられている。アノード層8a内において、トレンチ12bの側壁にX方向で接して、半導体領域18bが設けられている。アノード層8b内において、トレンチ12bの側壁にX方向で接して、半導体領域18cが設けられている。アノード層8b内において、トレンチ12cの側壁にX方向で接して、半導体領域18dが設けられている。アノード層8c内において、トレンチ12cの側壁にX方向で接して、半導体領域18eが設けられている。アノード層8c内において、トレンチ12dの側壁にX方向で接して、半導体領域18fが設けられている。トレンチ12bは、X方向において、半導体領域18bと半導体領域18cの間に設けられている。トレンチ12cは、X方向において、半導体領域18dと半導体領域18eの間に設けられている。半導体領域18a、18b、18c、18d、18e及び18fは、例えば、図2に示すように、Y方向に、トレンチ12の側壁に沿って、Y方向に延伸している。Z方向におけるアノード層8の長さは、Z方向における半導体領域18の長さより長い。例えば、半導体領域18は、1×1017atoms/cm3以上1×1021atoms/cm3以下のp型不純物を含むことが好ましい。
ここで半導体装置100の動作について説明する。
最初に、カソード側からアノード側に流れる電子電流について説明する。
オン状態(導通状態)においては、カソード・アノード間に順方向電圧が印加されている。すなわち、カソード電極2の電位よりも、アノード電極10の電位の方が高くなるようにカソード・アノード間に電圧が印加されている。
ここで、n+型カソード層4はカソード電極2にオーミック接合をしている。従って、電子は、n+型カソード層4からn-型のドリフト層6を経由してp-型のアノード層8に到達する。
p-型アノード層8は、アノード電極10に抵抗性接触あるいはショットキー接合をしている。すなわち、p形半導体と金属による抵抗性接触あるいはショットキー接合である。このため、p-型アノード層8とアノード電極10との間は、ホールにとってはエネルギー障壁となるが、電子にとってはエネルギー障壁とはならない。
従って、電子は、n+型カソード層4からn-型ドリフト層6、p-型アノード層8を経由してアノード電極10に流れ込む。
次に、アノード側からカソード側に流れるホール電流について説明する。
上述したように、p-型アノード層8とアノード電極10との間は、電子にとってはエネルギー障壁とはならない。しかし、p+型の半導体領域18とp-型アノード層8との間は、電子にとってはエネルギー障壁となる。従って、p-型アノード層8にまで流れた電子は、p+型の半導体領域18には流れ込み難くなる。
これにより、電子は、カソード側からアノード側の方向に流れた後、p+型の半導体領域18付近にまで到達すると、その後はp+型の半導体領域18の下方において横方向(X方向)に移動する。
このp-型アノード層8付近における電子の移動により、p+型の半導体領域18の下方部分が、アノード電極10に接触したp+型の半導体領域18、すなわち、アノード電極10に対して、負極になるようにバイアスされる。
p+型の半導体領域18の下方部分とアノード電極10との間に形成されたバイアスによって、p+型の半導体領域18の下方においては、p-型アノード層8とp+型の半導体領域18との間のホールに対するエネルギー障壁が低くなる。これにより、p+型の半導体領域18からp-型アノード層8にホールが注入される。
ホール電流は、p+型の半導体領域18のX方向における幅、もしくはp+型の半導体領域18とアノード電極との接触面積が大きくなるほど増大する。換言すれば、その幅もしくはその接触面積によって、アノード側からのホールの注入量が調整される。
このように、オン状態では、アノード側からカソード側にホールが流れ、カソード側からアノード側に電子が流れる。ここで、アノード側では、p+型の半導体領域18からホールが注入するのに対して、p-型アノード層8はほぼ電子の排出に寄与する。そのため、p-型アノード層8を設けない半導体装置に比べてホールの注入量が抑制される。これにより、リカバリ時に排出するホールが低減し、リカバリ動作が高速化することが出来、リカバリ損失が低減する。
次にターンオフ状態の動作(リカバリ動作)を説明する。
カソード・アノード間に順方向電圧を印加した状態から、カソード・アノード間に逆方向電圧を印加する。n-型ドリフト層6に存在するホールは、アノード電極10の側に移動し、p+型の半導体領域18を経由してアノード電極10に流れ込み、電子はカソード電極2の側に移動し、n+型カソード層4を経由してカソード電極2に流れ込む。
リカバリ時に、電子がカソード電極2に流れ、ホールがアノード電極10に流れている状態では、p-型アノード層8とn-型ドリフト層6との接合部を起点にして、空乏層がn-型ドリフト層6およびp-型アノード層8に拡がる。これにより、カソード・アノード間の導通はしだいに遮断される。
但し、PINダイオードにおいては、一般的にリカバリ時にpn接合部のいずれかの箇所で電界集中が起こり、アバランシェ降伏が引き起こされる場合がある。本実施形態のようにトレンチ12がある構造では、トレンチ12底部の電界が強くなり、トレンチ12底部でアバランシェ降伏を生じるようになる。アバランシェ降伏が起因となる電流集中よって、熱破壊等を生じ、素子が破壊することがある。
ここで、トレンチ12底部でアバランシェ降伏によって発生したホールも、p+型の半導体領域18を経由してアノード電極10に流れ込む。よってp+型の半導体領域18がトレンチ12底部に近い、つまり、Z方向の長さL2が長くし、ホールの排出を強化することで素子の破壊を抑制することが可能となる。
絶縁膜(第1絶縁膜の一例)20は、アノード層8内において、半導体領域18のX方向に接して設けられている。前述のように、p+型の半導体領域18のX方向における幅、もしくはp+型の半導体領域18とアノード電極10との接触面積によって、アノード側からのホールの注入量が調整される。しかし、本実施形態のようにp+型の半導体領域18のZ方向の長さL2が大きくなると、p+型の半導体領域18の側面においてもp+型の半導体領域18の下方部分と同様の効果によりホール注入を生じ、ホール注入量を抑制するのが困難になる。絶縁膜20は、半導体領域18内におけるX方向のホールの注入を抑制するために設けられている。
半導体装置100においては、アノード層8a内において、半導体領域18aにX方向で接して絶縁膜20aが設けられている。アノード層8a内において、半導体領域18bにX方向で接して絶縁膜20bが設けられている。アノード層8b内において、半導体領域18cにX方向で接して絶縁膜20cが設けられている。アノード層8b内において、半導体領域18dにX方向で接して絶縁膜20dが設けられている。アノード層8c内において、半導体領域18eにX方向で接して絶縁膜20eが設けられている。アノード層8c内において、半導体領域18fにX方向で接して絶縁膜20fが設けられている。トレンチ12bは、絶縁膜20bと絶縁膜20cの間に設けられている。トレンチ12dは、絶縁膜20dと絶縁膜20eの間に設けられている。絶縁膜20a、20b、20c、20d、20e及び20fは、図2に示すように、Y方向に、それぞれ半導体領域18に沿って延伸している。絶縁膜20は、例えば、酸化シリコン、窒化シリコン、又はカーボン等の絶縁材料を含む。
Z方向における絶縁膜20の長さL3は、Z方向における半導体領域18の長さL2の0.6倍以上1.5倍以下であることが好ましい。なお、図1においては、L2=L3として図示を行っている。図3は、本実施形態の半導体装置の要部の模式断面図の一例である。L3=L2×0.6として図示を行っている。図4は、本実施形態の半導体装置の要部の模式断面図の他の一例である。L3=L2×1.5として図示を行っている。
Z方向におけるアノード層8の長さL1は、Z方向における絶縁膜20の長さL3より長いことが好ましい。同様に、Z方向におけるアノード層8の長さL1は、Z方向における半導体領域18の長さL2より長いことが好ましい。
図1に図示したように、X方向におけるトレンチ12aとトレンチ12bの距離をD1とする。X方向における半導体領域18の長さをD2とする。X方向における絶縁膜20の長さをD3とする。X方向における絶縁膜20aと絶縁膜20bの距離をD4とする。このとき、p+型の半導体領域18の下方部分からのホールの注入を抑制するために、D2<D4であることが好ましい。
カソード層4、ドリフト層6、アノード層8及び半導体領域18に用いられる半導体材料は、例えばシリコン(Si)である。しかし、カソード層4、ドリフト層6、アノード層8及び半導体領域18に用いられる半導体材料は、例えば炭化シリコン(SiC)、窒化ガリウム(GaN)又はヒ化ガリウム(GaAs)等の他の半導体材料であってもかまわない。
半導体材料としてシリコンが用いられる場合、n型不純物としては例えばヒ素(As)、リン(P)又はアンチモン(Sb)を、またp型不純物としては例えばB(ホウ素)を、それぞれ用いることができる。
図5乃至図7は、本実施形態の半導体装置の製造工程の一部を示す模式断面図である。
まず、例えば、ドリフト層6を半導体基板とする。次に、ドリフト層6の表面に、例えばイオン注入により、アノード層8を形成する。次に、例えばフォトリソグラフィー及びRIE(Reactive Ion Etching)を用いて、アノード層8にトレンチ12を形成する。次に、トレンチ12の内部に、例えばCVD(Chemical Vapor Deposition)により、絶縁膜14及び電極16を形成する。次に、例えばエッチバックにより絶縁膜14の一部及び電極16の一部を除去し、アノード層8の上、絶縁膜14の上及び電極16の上を露出させる。次に、アノード層8の上、絶縁膜14の上及び電極16の上に、例えば酸化シリコンを含むフォトマスクMを形成する。
次に、例えばRIEにより、アノード層8内に溝30を形成する(図5)。図5においては、アノード層8aに溝30a及び溝30bが形成さている。また、アノード層8bに溝30c及び溝30dが形成されている。また、アノード層8cに溝30e及び溝30fが形成されている。
なお、図5、以下に示す図6、及び以下に示す図7では、電極16の上に設けられている絶縁膜14の一部とフォトマスクMは、別の構成物として図示をしている。しかし、例えば、電極16の上に設けられている絶縁膜14の一部は、フォトマスクMと同一の製造工程で形成されていてもかまわない。また、電極16の上に設けられている絶縁膜14の一部は、上述のフォトマスクMと別の製造工程で形成されていてもかまわない。
X方向における溝30aと溝30bの距離、溝30cと溝30dの距離、及び溝30eと溝30fの距離は、例えば2μm程度である。X方向における溝30の開口幅は、例えば0.4μm程度である。Z方向における溝30の深さは、例えば1μmである。ただし、X方向における溝30間の距離、X方向における溝30の開口幅、及びZ方向における溝30の深さは、上記の記載に限定されるものではない。
次に、例えばCVDにより、溝30内に、絶縁膜20を形成する(図6)。図6においては、溝30aに絶縁膜20aが形成されている。溝30bに絶縁膜20bが形成されている。溝30cに絶縁膜20cが形成されている。溝30dに絶縁膜20dが形成されている。溝30eに絶縁膜20eが形成されている。溝30fに絶縁膜20fが形成されている。
次に、フォトマスクMを除去する。次に、アノード層8の上、絶縁膜14の上及び電極16の上に、フォトレジストRを形成する。次に、例えばイオン注入により、トレンチ12と絶縁膜20の間に、p+型の半導体領域18を形成する(図7)。図7においては、トレンチ12aと絶縁膜20aの間に半導体領域18aが形成されている。トレンチ12bと絶縁膜20bの間に半導体領域18bが形成されている。トレンチ12bと絶縁膜20cの間に半導体領域18cが形成されている。トレンチ12cと絶縁膜20dの間に半導体領域18dが形成されている。トレンチ12cと絶縁膜20eの間に半導体領域18eが形成されている。トレンチ12dと絶縁膜20fの間に半導体領域18fが形成されている。
次に、フォトレジストRを除去する。次に、不純物活性化のために、熱処理を行う。次に、カソード層4の下にカソード電極2を、またアノード層8の上、絶縁膜14の上及び電極16の上にアノード電極10を形成し、本実施形態の半導体装置100を得る。
次に、本実施形態の半導体装置の作用効果を記載する。
本実施形態の半導体装置のように、トレンチ12を有するダイオードを用いた半導体装置において、トレンチ12の底部にてアバランシェ降伏が発生した際に、トレンチ12の底部で発生したホールのアノード電極10への排出を促進させるため、トレンチ12の側壁に所定の深さを持つp+の半導体領域18を設けることが考えられる。p+の半導体領域18においてはホールに対する抵抗が低くなる。従って、逆方向電圧が加わった際に、トレンチ12の底部で発生したホールを、n-ドリフト層6からトレンチ12の側壁のp+の半導体領域18を経由して除去することが容易になる。
しかし、かかるp+の半導体領域18を設けることにより、順方向電圧が印加された際、より多くのホールがアノードから注入されることとなる。逆方向電圧が加わった際には、この多くのホールがn-ドリフト層6から除去される必要があり、その分のリカバリ損失が増加してしまうという問題があった。
図8は、本実施形態の比較形態となる半導体装置800の要部において、順方向電圧が印加された場合のホール電流を表す模式断面図である。半導体装置800においては、絶縁膜20が設けられていない。順方向電流が半導体装置800に流れている際に、アノード層8a内の、領域8a1において最も大きなホール電流が流れる。そして、領域8a1、領域8a2、領域8a3、8a4、、、の順に、ホール電流が小さくなる。また、X方向にも、p+型の半導体領域18からp-型アノード層8へホールが注入されている。かかるX方向におけるホールの注入を抑制することにより、リカバリ損失の増加を抑制できると考えられる。
そこで、本実施形態の半導体装置100は、アノード層8内において、半導体領域18に接して設けられた絶縁膜20を備える。
ホールが、p+型の半導体領域18からp-型アノード層8へ、絶縁膜20を通過して注入されることは出来ない。よって、アノード側のホール注入を抑制した半導体装置の提供が可能となる。
図9は、本実施形態の半導体装置100の作用効果を説明するための模式図である。図9(a)及び図9(b)は、リカバリ損失Errと順方向電圧VFの関係を示したグラフである。
図9(a)の比較形態Aに係る半導体装置は、トレンチの側壁に半導体領域18を備えている。比較形態Aに係る半導体装置は、絶縁膜20を備えていない。これに対して、図9(a)の実施形態Aに係る半導体装置は、半導体領域18及び絶縁膜20を備えている。
実施形態Aに係る半導体装置の場合は、よりホール注入が抑制されるため、順方向電圧VFが高くなり、リカバリ損失Errが低くなっている。そのため、本実施形態の半導体装置100は、比較形態Aに係る半導体装置に比べ、アノードの注入が抑制され、リカバリ損失Errを低減することができる。
Z方向における絶縁膜20の長さL3は、Z方向における半導体領域18の長さL2の0.6倍以上1.5倍以下であることが好ましい。Z方向における絶縁膜20の長さL3が、Z方向における半導体領域18の長さL2の0.6倍未満である場合、絶縁膜20の長さが短すぎて、十分にX方向のホール電流を抑制することが出来なくなる。
図9(b)の実施形態Bに係る半導体装置は、Z方向における絶縁膜20の長さL3が、Z方向における半導体領域18の長さL2の0.6倍となっている。図9(b)の実施形態Cに係る半導体装置は、Z方向における絶縁膜20の長さL3が、Z方向における半導体領域18の長さL2の1.0倍となっている。図9(b)の実施形態Dに係る半導体装置は、Z方向における絶縁膜20の長さL3が、Z方向における半導体領域18の長さL2の1.5倍となっている。なお、図9(b)には、比較形態Bに係る半導体装置についてもあわせて示している。比較形態Bに係る半導体装置は、絶縁膜20が設けられていない。このように、Z方向における絶縁膜20の長さL3は、Z方向における半導体領域18の長さL2の0.6倍以上1.5倍以下である場合に、よりホール注入が抑制されるため、順方向電圧VFが高くなり、リカバリ損失Errが低くなっている。
Z方向におけるアノード層8の長さL1は、Z方向における絶縁膜20の長さL3より長いことが好ましい。これは、Z方向における絶縁膜20の長さL3がアノード層8の長さL1以上である場合には、絶縁膜20がドリフト層6に食い込んでしまい、絶縁膜20の下方の先端部に電界集中が発生してしまうためである。同様に、Z方向におけるアノード層8の長さL1は、Z方向における半導体領域18の長さL2より長いことが好ましい。
絶縁膜20は、酸化シリコンを含むことが好ましい。容易に作成が可能であるためである。
X方向における半導体領域18の長さをD2、X方向における絶縁膜20aと絶縁膜20bの距離をD4としたときに、D2<D4であることが好ましい。これは、D2≧D4である場合には、より多くのホールがp+型の半導体領域18から注入されることとなるため、逆方向電圧が加わった際にリカバリ損失が増加してしまうためである。
本実施形態の半導体装置によれば、リカバリ損失の低減が達成され、安全動作領域が拡大された半導体装置を提供することが可能となる。
(第2実施形態)
本実施形態の半導体装置は、第2半導体層内において、第1トレンチにそれぞれ接して、互いに離間して設けられ、第2半導体層よりそれぞれ第2導電型不純物濃度の高い複数の第1半導体領域と、第2半導体層内において、複数の第1半導体領域にそれぞれ接して、互いに離間して設けられた複数の第1絶縁膜と、をさらに備える点で、第1実施形態の半導体装置とは異なっている。ここで、第1実施形態の半導体装置と重複する内容の記載は省略する。
本実施形態の半導体装置は、第2半導体層内において、第1トレンチにそれぞれ接して、互いに離間して設けられ、第2半導体層よりそれぞれ第2導電型不純物濃度の高い複数の第1半導体領域と、第2半導体層内において、複数の第1半導体領域にそれぞれ接して、互いに離間して設けられた複数の第1絶縁膜と、をさらに備える点で、第1実施形態の半導体装置とは異なっている。ここで、第1実施形態の半導体装置と重複する内容の記載は省略する。
図10は、本実施形態の半導体装置110の模式斜視図である。
Y方向における半導体領域18bの長さは、Y方向における半導体領域18aの長さ及びY方向における絶縁膜20aの長さより短い。また、Y方向における絶縁膜20bの長さは、Y方向における半導体領域18aの長さ及びY方向における絶縁膜20aの長さより短い。
同様に、Y方向における半導体領域18cの長さは、Y方向における半導体領域18aの長さ及びY方向における絶縁膜20aの長さより短い。また、Y方向における絶縁膜20cの長さは、Y方向における半導体領域18aの長さ及びY方向における絶縁膜20aの長さより短い。
同様に、Y方向における半導体領域18fの長さは、Y方向における半導体領域18aの長さ及びY方向における絶縁膜20aの長さより短い。また、Y方向における絶縁膜20fの長さは、Y方向における半導体領域18aの長さ及びY方向における絶縁膜20aの長さより短い。
なお、図10において、Y方向における絶縁膜20bの長さは、Y方向における半導体領域18bの長さと同じとして図示されている。しかし、Y方向における絶縁膜20bの長さは、Y方向における半導体領域18bの長さと異なっていてもかまわない。例えば、Y方向における絶縁膜20bの長さは、Y方向における半導体領域18bの長さより長くてもかまわない。また、Y方向における絶縁膜20bの長さは、Y方向における半導体領域18bの長さより短くてもかまわない。しかし、アノードの低注入化の観点から、Y方向における絶縁膜20bの長さは、Y方向における半導体領域18bの長さ以上であることが好ましい。半導体領域18c、絶縁膜20c、半導体領域18f及び絶縁膜20fについても同様である。
なお、例えば、Y方向に沿って、トレンチ12bの側壁にそれぞれ接して、互いに離間した複数の半導体領域18bが設けられていてもかまわない。例えば、Y方向に沿って、複数の半導体領域18bにそれぞれ接して、互いに離間した複数の絶縁膜20bが設けられていてもかまわない。例えば、Y方向に沿って、トレンチ12bの側壁に、互いに離間した複数の半導体領域18cが設けられていてもかまわない。例えば、Y方向に沿って、複数の半導体領域18cにそれぞれ接して、互いに離間した複数の絶縁膜20cが設けられていてもかまわない。例えば、Y方向に沿って、トレンチ12dの側壁に、互いに離間した複数の半導体領域18fが設けられていてもかまわない。例えば、Y方向に沿って、複数の半導体領域18fにそれぞれ接して、互いに離間した複数の絶縁膜20fが設けられていてもかまわない。かかる場合、トレンチ12bは、第1トレンチの一例である。複数の半導体領域18b及び複数の絶縁膜20bは、それぞれ、複数の第1半導体領域及び複数の第1絶縁膜の一例である。
また、図10においては、半導体領域18a、絶縁膜20a、半導体領域18d、絶縁膜20d、半導体領域18e及び絶縁膜20eのように、Y方向に延伸する半導体領域18及び絶縁膜20と、半導体領域18b、絶縁膜20b、半導体領域18c、絶縁膜20c、半導体領域18f及び絶縁膜20fのように、Y方向の長さがより短い半導体領域18及び絶縁膜20と、が図示されている。これらがX方向において配置される順番は、特に図10に図示された態様に限定されるものではない。さらに、図10においてはY方向の長さがより短い半導体領域18及び絶縁膜20が複数設けられているように示したが、Y方向の長さがより短い半導体領域18及び絶縁膜20の個数は1つでも実施可能である。
言い換えると、トレンチ12bの少なくとも一部は、アノード層8内において、半導体領域18b及び半導体領域18cとX方向で接しない部分を有している。また、トレンチ12bは、半導体領域18b及び半導体領域18cとX方向で接する部分を有している。かかる場合、トレンチ12bは、第2トレンチの一例である。
言い換えると、トレンチ12dの少なくとも一部は、アノード層8内において、半導体領域18fとX方向で接しない部分を有している。また、トレンチ12dは、半導体領域18fとX方向で接する部分を有している。
半導体装置内に注入されるホールの量を少なくして、アノードを低注入化するためには、半導体領域18の体積をできるだけ小さくすることが好ましい。そこで、半導体装置110においては、Y方向における半導体領域18bの長さをより短くする。これにより、アノード層8aにおける半導体領域18の体積をより小さくしている。また、アノード層8b内においては、Y方向における半導体領域18cの長さをより短くしている。これにより、アノード層8b内における半導体領域18の体積をより小さくしている。また、アノード層8c内においては、Y方向における半導体領域18fの長さをより短くしている。これにより、アノード層8c内における半導体領域18の体積をより小さくしている。これにより、リカバリ損失も低減しつつ、安全動作領域の維持も可能となる半導体装置を提供することが可能となる。
Y方向における絶縁膜20bの長さについては、X方向におけるp+半導体領域18bからのホール注入を抑制出来る程度に十分な長さが設けられていれば良い。そのため、Y方向における絶縁膜20bの長さは、Y方向における半導体領域18aの長さ及び絶縁膜20aの長さより短い。なお、Y方向における絶縁膜20cの長さ及びY方向における絶縁膜20fの長さも、同様である。また、複数の半導体領域18b、複数の絶縁膜20b、複数の半導体領域18c、複数の絶縁膜20c、複数の半導体領域18f及び複数の絶縁膜20fを設けることにより、p+の半導体領域18fからのホール注入及びホール拡散をより良く制御出来る。
本実施形態の半導体装置においても、リカバリ損失の低減が達成され、安全動作領域が拡大された半導体装置を提供することが可能となる。
(第3実施形態)
本実施形態の半導体装置は、第2半導体層内において、第2トレンチに接して設けられ、第2半導体層より第2導電型不純物濃度の高い第2半導体領域は設けられておらず、第2半導体層内において、第2半導体領域に接する第2絶縁膜は設けられていない点で、第1実施形態及び第2実施形態の半導体装置と異なっている。ここで、第1実施形態及び第2実施形態と重複する内容の記載は省略する。
本実施形態の半導体装置は、第2半導体層内において、第2トレンチに接して設けられ、第2半導体層より第2導電型不純物濃度の高い第2半導体領域は設けられておらず、第2半導体層内において、第2半導体領域に接する第2絶縁膜は設けられていない点で、第1実施形態及び第2実施形態の半導体装置と異なっている。ここで、第1実施形態及び第2実施形態と重複する内容の記載は省略する。
図11は、本実施形態の半導体装置120の模式斜視図である。本実施形態においては
、トレンチ12a及びトレンチ12cを第1トレンチの一例、トレンチ12bとトレンチ12dを第2トレンチの一例として説明する。半導体装置100及び半導体装置110と異なり、半導体装置120においては、トレンチ12bの側壁に接する半導体領域18b(第2半導体領域の一例)、半導体領域18c(第2半導体領域の一例)及びトレンチ12dの側壁に接する半導体領域18fは設けられていない。また、半導体領域18bに接する絶縁膜20b(第2絶縁膜の一例)、半導体領域18cに接する絶縁膜20c(第2絶縁膜の一例)及び半導体領域18fに接する絶縁膜20fも、設けられていない。
、トレンチ12a及びトレンチ12cを第1トレンチの一例、トレンチ12bとトレンチ12dを第2トレンチの一例として説明する。半導体装置100及び半導体装置110と異なり、半導体装置120においては、トレンチ12bの側壁に接する半導体領域18b(第2半導体領域の一例)、半導体領域18c(第2半導体領域の一例)及びトレンチ12dの側壁に接する半導体領域18fは設けられていない。また、半導体領域18bに接する絶縁膜20b(第2絶縁膜の一例)、半導体領域18cに接する絶縁膜20c(第2絶縁膜の一例)及び半導体領域18fに接する絶縁膜20fも、設けられていない。
言い換えると、トレンチ12bの少なくとも一部は、アノード層8内において、半導体領域18b及び半導体領域18cとX方向で接しない部分を有している。また、トレンチ12bは、半導体領域18b及び半導体領域18cとX方向で接する部分を有していない。
言い換えると、トレンチ12dの少なくとも一部は、アノード層8内において、半導体領域18fとX方向で接しない部分を有している。また、トレンチ12dは、半導体領域18fとX方向で接する部分を有していない。
なお、X方向において、第1トレンチ(トレンチ12a及びトレンチ12c)と、第2トレンチ(トレンチ12bとトレンチ12d)の配列は、図11に図示したものに限定されるものではない。
上述の通り、半導体装置内に注入されるホールの量を少なくして、アノードを低注入化するためには、半導体領域18の体積をできるだけ小さくすることが好ましい。そこで、半導体装置120は、半導体領域18が設けられないトレンチ12bを備えている。半導体領域18が設けられていない場合、これに接する絶縁膜20を設けることは不要である。
本実施形態の半導体装置においても、リカバリ損失の低減が達成され、安全動作領域が拡大された半導体装置を提供することが可能となる。
(第4実施形態)
本実施形態の半導体装置は、半導体領域18bに接する絶縁膜20bがY方向に延伸している点で、第2実施形態の半導体装置と異なっている。ここで、第1乃至第3実施形態と重複する内容の記載は省略する。
本実施形態の半導体装置は、半導体領域18bに接する絶縁膜20bがY方向に延伸している点で、第2実施形態の半導体装置と異なっている。ここで、第1乃至第3実施形態と重複する内容の記載は省略する。
図12は、本実施形態の半導体装置130の模式斜視図である。
絶縁膜20a、絶縁膜20b、絶縁膜20c、絶縁膜20d、絶縁膜20e及び絶縁膜20fは、Y方向に延伸している。Y方向における半導体領域18b、半導体領域18c及び半導体領域18fの長さは、Y方向における半導体領域18a、半導体領域18e及び半導体領域18fの長さより短い。
言い換えると、半導体装置130は、図10に示した半導体装置110と異なり、半導体領域18bに接する絶縁膜20b、半導体領域18cに接する絶縁膜20c及び半導体領域18fに接する絶縁膜20fが、Y方向に延伸している。このため、半導体領域18内におけるX方向のホールの拡散がより抑制される。
本実施形態の半導体装置においても、リカバリ損失の低減が達成され、安全動作領域が拡大された半導体装置を提供することが可能となる。
(第5実施形態)
図13は、本実施形態の半導体装置140の模式斜視図である。
図13は、本実施形態の半導体装置140の模式斜視図である。
半導体装置140においては、半導体領域18a、半導体領域18c及び半導体領域18eが設けられている。また、半導体装置140においては、絶縁膜20a、絶縁膜20c及び絶縁膜20eが設けられている。一方、半導体装置140においては、半導体領域18b、半導体領域18d及び半導体領域18fが設けられていない。また、半導体装置140においては、絶縁膜20b、絶縁膜20d及び絶縁膜20fが設けられていない。
本実施形態の半導体装置の態様は以下の通りである。すなわち、図13の紙面で、それぞれのトレンチ12の右側に設けられた側壁に、半導体領域18及び絶縁膜20が設けられている。一方、それぞれのトレンチ12の左側に設けられた側壁には、半導体領域18及び絶縁膜20が設けられていない。
言い換えると、図13の紙面で、トレンチ12bの左側に設けられた側壁において、トレンチ12bの少なくとも一部は、アノード層8a内において、半導体領域18bとX方向で接しない部分を有している。また、図13の紙面で、トレンチ12bの左側に設けられた側壁において、トレンチ12bは、半導体領域18bとX方向で接する部分を有していない。
言い換えると、図13の紙面で、トレンチ12cの左側に設けられた側壁において、トレンチ12cの少なくとも一部は、アノード層8b内において、半導体領域18cとX方向で接しない部分を有している。また、図13の紙面で、トレンチ12cの左側に設けられた側壁において、トレンチ12cは、半導体領域18cとX方向で接する部分を有していない。
言い換えると、図13の紙面で、トレンチ12dの左側に設けられた側壁において、トレンチ12dの少なくとも一部は、アノード層8c内において、半導体領域18dとX方向で接しない部分を有している。また、図13の紙面で、トレンチ12dの左側に設けられた側壁において、トレンチ12dは、半導体領域18dとX方向で接する部分を有していない。
本実施形態の半導体装置140においては、第1の実施形態に係る半導体装置100と比較して半導体領域18の体積が小さいため、半導体装置内に注入されるホールの量を少なくし、アノードを低注入化することができる。
本実施形態の半導体装置においても、リカバリ損失の低減が達成され、安全動作領域が拡大された半導体装置を提供することが可能となる。
(第6実施形態)
図14は、本実施形態の半導体装置150の模式斜視図である。
図14は、本実施形態の半導体装置150の模式斜視図である。
半導体装置140においては、半導体領域18c及び半導体領域18dが設けられている。また、半導体装置140においては、絶縁膜20c及び絶縁膜20dが設けられている。一方、半導体装置140においては、半導体領域18a、半導体領域18b、半導体領域18e及び半導体領域18fが設けられていない。また、半導体装置140においては、絶縁膜20a、絶縁膜20b、絶縁膜20e及び絶縁膜20fが設けられていない。
本実施形態の半導体装置150においては、X方向においてアノード層8bを挟んで対向するように絶縁膜20c及び絶縁膜20dが設けられている。また、X方向においてアノード層8bを挟んで対向するように半導体領域18c及び半導体領域18dが設けられている。一方、アノード層8a及びアノード層8cには、半導体領域18及び絶縁膜20が設けられていない。
言い換えると、図14の紙面で、トレンチ12aの右側に設けられた側壁において、トレンチ12aの少なくとも一部は、アノード層8a内において、半導体領域18aとX方向で接しない部分を有している。また、図14の紙面で、トレンチ12aの右側に設けられた側壁において、トレンチ12aは、半導体領域18aとX方向で接する部分を有していない。
言い換えると、図14の紙面で、トレンチ12bの左側に設けられた側壁において、トレンチ12bの少なくとも一部は、アノード層8a内において、半導体領域18bとX方向で接しない部分を有している。また、図14の紙面で、トレンチ12bの左側に設けられた側壁において、トレンチ12aは、半導体領域18bとX方向で接する部分を有していない。
言い換えると、図14の紙面で、トレンチ12cの右側に設けられた側壁において、トレンチ12cの少なくとも一部は、アノード層8c内において、半導体領域18eとX方向で接しない部分を有している。また、図14の紙面で、トレンチ12cの右側に設けられた側壁において、トレンチ12cは、半導体領域18eとX方向で接する部分を有していない。
言い換えると、図14の紙面で、トレンチ12dの左側に設けられた側壁において、トレンチ12dの少なくとも一部は、アノード層8c内において、半導体領域18fとX方向で接しない部分を有している。また、図14の紙面で、トレンチ12dの左側に設けられた側壁において、トレンチ12dは、半導体領域18fとX方向で接する部分を有していない。
本実施形態の半導体装置150においても、第1の実施形態に係る半導体装置100と比較して半導体領域18の体積が小さいため、半導体装置内に注入されるホールの量を少なくし、アノードを低注入化することができる。
本実施形態の半導体装置においても、リカバリ損失の低減が達成され、安全動作領域が拡大された半導体装置を提供することが可能となる。
(第7実施形態)
本実施形態の半導体装置は、第2半導体層から第1半導体層に向かい、第1半導体層に到達しない、第1絶縁膜と離間して設けられた第2トレンチと、第2半導体層内において、第2トレンチに接して設けられ、第2半導体層より第2導電型不純物濃度の高い第2半導体領域と、第2半導体層内において、第2半導体領域に接して設けられた第2絶縁膜と、を備える点で、第1実施形態乃至第6実施形態の半導体装置と異なっている。ここで、第1乃至第6実施形態と重複する内容の記載は省略する。
本実施形態の半導体装置は、第2半導体層から第1半導体層に向かい、第1半導体層に到達しない、第1絶縁膜と離間して設けられた第2トレンチと、第2半導体層内において、第2トレンチに接して設けられ、第2半導体層より第2導電型不純物濃度の高い第2半導体領域と、第2半導体層内において、第2半導体領域に接して設けられた第2絶縁膜と、を備える点で、第1実施形態乃至第6実施形態の半導体装置と異なっている。ここで、第1乃至第6実施形態と重複する内容の記載は省略する。
図15は、本実施形態の半導体装置160の模式斜視図である。トレンチ12b(第2トレンチの一例)及びトレンチ12cは、ドリフト層6に到達していない。言い換えると、トレンチ12bの底部及びトレンチ12cの底部は、アノード層8内に設けられている。一方、トレンチ12a及びトレンチ12dは、ドリフト層6に到達している。
また、トレンチ12aの側壁に接する半導体領域18a及びトレンチ12dの側壁に接する半導体領域18fが設けられている。一方、トレンチ12bの側壁に接して設けられている半導体領域18c(第3半導体領域の一例)のY方向における長さは、Y方向における半導体領域18aの長さより短い。また、半導体装置160においては、半導体領域18b、半導体領域18d及び半導体領域18eは、設けられていない。なお、半導体領域18cは、Y方向に、トレンチ12bの側壁に沿って延伸していてもかまわない。言い換えると、Y方向における半導体領域18cの長さは、Y方向における半導体領域18aの長さと等しくてもかまわない。また、Y方向における絶縁膜20c(第2絶縁膜の一例)の長さは、例えば、Y方向における半導体領域18cの長さと等しくてもかまわない。さらに、例えば、Y方向に沿って、トレンチ12bの側壁にそれぞれ接して、互いに離間した複数の半導体領域18cが設けられていてもかまわない。例えば、Y方向に沿って、複数の半導体領域18cにそれぞれ接して、互いに離間した複数の絶縁膜20cが設けられていてもかまわない。
言い換えると、図15の紙面で、トレンチ12bの左側に設けられた側壁において、トレンチ12bの少なくとも一部は、アノード層8a内において、半導体領域18bとX方向で接しない部分を有している。また、図14の紙面で、トレンチ12bの左側に設けられた側壁において、トレンチ12aは、半導体領域18bとX方向で接する部分を有していない。
言い換えると、図15の紙面で、トレンチ12cの左側に設けられた側壁において、トレンチ12cの少なくとも一部は、アノード層8b内において、半導体領域18dとX方向で接しない部分を有している。また、図14の紙面で、トレンチ12bの左側に設けられた側壁において、トレンチ12aは、半導体領域18bとX方向で接する部分を有していない。
言い換えると、図15の紙面で、トレンチ12cの右側に設けられた側壁において、トレンチ12cの少なくとも一部は、アノード層8c内において、半導体領域18eとX方向で接しない部分を有している。また、図15の紙面で、トレンチ12cの右側に設けられた側壁において、トレンチ12cは、半導体領域18eとX方向で接する部分を有していない。
アバランシェ降伏によって発生したホールの排出を強化するためには、トレンチ12b及びトレンチ12cよりもZ方向に長い、トレンチ12aの底部及びトレンチ12dの底部にてアバランシェ降伏を生じさせ、良好にホールを除去することが好ましい。Y方向における長さが短い半導体領域18cが設けられていると、p+の半導体領域18が占める割合が小さくなり、アノード低注入化が実現できる。一方、リカバリ時は、半導体領域18cが設けられたトレンチ12b近傍でのホール排出は弱くなる。つまりリカバリ時のホール排出はトレンチ12aおよりトレンチ12d近傍で行う必要がある。本実施形態では、トレンチ12b及びトレンチ12cよりもZ方向に長い、トレンチ12aの底部及びトレンチ12dの底部でアバランシェ降伏が起きやすい。よって、アバランシェ降伏によって生じたホールを効果的に排出させることができる。全体が同じ長さのトレンチ構造よりも安定的に狙ったトレンチ底部からホールを排出しやすくするためである。一方、Z方向に短いトレンチ12b、トレンチ12cでは、トレンチ底部におけるアバランシェ降伏が起きにくいことから、ホール排出経路が少なくてもよい。
本実施形態の半導体装置においても、リカバリ損失の低減が達成され、安全動作領域が拡大された半導体装置を提供することが可能となる。
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
2 :カソード電極(第1電極)
6 :ドリフト層(第1半導体層)
8 :アノード層(第2半導体層)
10 :アノード電極(第2電極)
12 :トレンチ(第1トレンチ、第2トレンチ)
18 :半導体領域(第1半導体領域、第2半導体領域)
20 :絶縁膜(第1絶縁膜、第2絶縁膜)
100 :半導体装置
110 :半導体装置
120 :半導体装置
130 :半導体装置
140 :半導体装置
150 :半導体装置
160 :半導体装置
6 :ドリフト層(第1半導体層)
8 :アノード層(第2半導体層)
10 :アノード電極(第2電極)
12 :トレンチ(第1トレンチ、第2トレンチ)
18 :半導体領域(第1半導体領域、第2半導体領域)
20 :絶縁膜(第1絶縁膜、第2絶縁膜)
100 :半導体装置
110 :半導体装置
120 :半導体装置
130 :半導体装置
140 :半導体装置
150 :半導体装置
160 :半導体装置
Claims (16)
- 第1電極と、
前記第1電極の上に設けられた、第1導電型の第1半導体層と、
前記第1半導体層の上に設けられた、第2導電型の第2半導体層と、
前記第2半導体層の上に設けられた第2電極と、
前記第2半導体層から前記第1半導体層に到達する第1トレンチと、
前記第2半導体層内において、前記第1トレンチに接して設けられ、前記第2半導体層より第2導電型不純物濃度の高い第1半導体領域と、
前記第2半導体層内において、前記第1半導体領域に接して設けられた第1絶縁膜と、
を備える半導体装置。 - 前記第1半導体層から前記第2半導体層に向かう第1方向における前記第1絶縁膜の長さは、前記第1方向における前記第1半導体領域の長さの0.6倍以上1.5倍以下である、
請求項1記載の半導体装置。 - 前記第1方向における前記第2半導体層の長さは、前記第1方向における前記第1絶縁膜の長さより長い、
請求項1又は請求項2記載の半導体装置。 - 前記第1方向における前記第2半導体層の長さは、前記第1方向における前記第1半導体領域の長さより長い、
請求項1乃至請求項3いずれか一項記載の半導体装置。 - 前記第1絶縁膜は酸化シリコンを含む、
請求項1乃至請求項4いずれか一項記載の半導体装置。 - 前記第2半導体層内において、互いに離間して設けられた複数の前記第1半導体領域をさらに備える請求項1乃至請求項5いずれか一項記載の半導体装置。
- 前記第2半導体層内において、互いに離間して設けられた複数の前記第1半導体領域と、
前記第2半導体層内において、互いに離間して設けられた複数の前記第1絶縁膜と、
をさらに備える請求項1乃至請求項5いずれか一項記載の半導体装置。 - 前記第2半導体層から前記第1半導体層に向かい、前記第1方向に交差する第2方向において前記第2半導体層と接する第2トレンチと、
前記第2半導体層内において、前記第2トレンチに接して設けられ、前記第2半導体層より第2導電型不純物濃度の高い第2半導体領域と、
前記第2半導体層内において、前記第2半導体領域に接して設けられた第2絶縁膜と、
を備える請求項1乃至請求項7いずれか一項記載の半導体装置。 - 前記第1トレンチ及び前記第2トレンチは、前記第1方向及び前記第2方向に交差する第3方向に延伸し、
前記第3方向における前記第2半導体領域の長さは、前記第3方向における前記第1半導体領域の長さより短い、
請求項8記載の半導体装置。 - 前記第3方向における前記第2半導体領域の長さは、前記第2方向における前記第2絶縁膜の長さより短い、
請求項9記載の半導体装置。 - 前記第2半導体層から前記第1半導体層に向かい、前記第1方向に交差する第2方向において前記第2半導体層と接する第2トレンチをさらに備え、
前記第2トレンチの少なくとも一部は、前記第2半導体層内において前記第2半導体層より第2導電型不純物濃度の高い第2半導体領域と接しない部分を有する、
請求項1乃至請求項7いずれか一項記載の半導体装置。 - 前記第2トレンチは、前記第2半導体領域と接する部分を有する、
請求項11記載の半導体装置。 - 前記第2半導体層内において、互いに離間して設けられた複数の前記第2半導体領域をさらに備える請求項8乃至請求項10いずれか一項記載の半導体装置。
- 前記第2半導体層内において、互いに離間して設けられた複数の前記第2半導体領域と、
前記第2半導体層内において、互いに離間して設けられた複数の前記第2絶縁膜と、
をさらに備える請求項8乃至請求項10いずれか一項記載の半導体装置。 - 前記第2トレンチは、前記第1半導体層に到達する、
請求項8乃至請求項14いずれか一項記載の半導体装置。 - 前記第2トレンチの底部は、前記第2半導体層内に設けられている、
請求項8乃至請求項14いずれか一項記載の半導体装置。
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