JP2023034861A - Dc-dcコンバータ - Google Patents
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Abstract
【課題】出力側のブリッジ回路を整流器として動作させたときに生じる損失を抑制する。【解決手段】複数の1次側スイッチング素子(S1~S4)を含む1次側ブリッジ回路(10)と、複数の2次側スイッチング素子(S5~S8)、還流ダイオードおよびコンデンサを含む2次側ブリッジ回路(20)と、変換部(30)と、を備え、全ての2次側スイッチング素子をオフにし、前記1次側スイッチング素子を半周期毎にスイッチングを行わせ、1次側ブリッジ回路の位相差を、1次側から2次側へ伝送する電力に応じて制御する。【選択図】図1
Description
本発明はDC-DCコンバータに関する。
一般的に、デュアルアクティブブリッジ方式のDC-DCコンバータでは、1次側と2次側を絶縁するために、両者の間にトランスが設けられる。当該トランスの1次側と2次側との巻き線比に応じて、1次側の電圧を昇圧または降圧して、2次側に出力できる。
また、1次側と2次側の電圧比と当該トランスの巻き線比とがバランスしていた場合、ZVS(Zero Volt Switching)ができ、損失なくスイッチングすることができる。しかしながら、上記バランスがずれていた場合、ZVSができずに効率低下が起こる。
特許文献1には、上記バランスが大きくずれた場合に、出力側のブリッジ回路ではスイッチング素子を常時オフにした整流器として動作させることで、出力側のスイッチング損失を削減する技術が開示されている。
デュアルアクティブブリッジ方式のDC-DCコンバータの出力側のブリッジ回路を整流器として動作させる場合においても損失はある。また、更なる効率の改善を図ることが望まれている。そこで、本発明の一態様は、出力側のブリッジ回路を整流器として動作させたときに生じる損失を抑制することを目的とする。
上記の課題を解決するために、本発明の一態様に係るDC-DCコンバータは、複数の1次側スイッチング素子を含み、第1レグと第2レグとを有した1次側ブリッジ回路と、複数の2次側スイッチング素子と、各前記2次側スイッチング素子にそれぞれ並列に接続される還流ダイオード及びコンデンサと、を含み、第3レグと第4レグとを有した2次側ブリッジ回路と、トランスを有し、前記1次側ブリッジ回路と前記2次側ブリッジ回路との間に接続される変換部と、前記1次側スイッチング素子および前記2次側スイッチング素子のスイッチングを制御する制御部と、を備え、前記制御部は、全ての前記2次側スイッチング素子をオフにするように制御し、前記1次側スイッチング素子についてそれぞれが半周期毎にスイッチングを行うように制御するとともに、前記第1レグと前記第2レグとの間の位相差を、1次側から2次側へ伝送する電力に応じて制御する動作を実行する。
本発明の一態様によれば、DC-DCコンバータにおいて、出力側のブリッジ回路を整流器として動作させたときに生じる損失を抑制することができる。
〔実施形態1〕
以下に、図1~8を用いて本発明の一実施形態について、詳細に説明する。
以下に、図1~8を用いて本発明の一実施形態について、詳細に説明する。
(DC-DCコンバータ1の構成)
図1は、実施形態1に係るDC-DCコンバータ1を示す回路図である。DC-DCコンバータ1は、1次側ブリッジ回路10と、2次側ブリッジ回路20と、変換部30と、制御部40と、を備える。
図1は、実施形態1に係るDC-DCコンバータ1を示す回路図である。DC-DCコンバータ1は、1次側ブリッジ回路10と、2次側ブリッジ回路20と、変換部30と、制御部40と、を備える。
1次側ブリッジ回路10は、入力端子で直流電源E1に接続されている。2次側ブリッジ回路20は、出力端子で直流電源E2に接続されている。1次側ブリッジ回路10の入力端子間の電圧は1次側電圧V1であり、1次側ブリッジ回路10の入力端子を流れる電流は1次側電流I1である。2次側ブリッジ回路20の出力端子間の電圧は2次側電圧V2であり、2次側ブリッジ回路20の出力端子を流れる電流は2次側電流I2である。ここで、1次側電圧V1、1次側電流I1、2次側電圧V2、2次側電流I2のそれぞれは、制御部40が取得する時間平均値であり、後述する制御に用いる。
ここで、「入力」、「出力」とは、直流電源E1の側から直流電源E2の側へ、すなわち、1次側から2次側へと電力が伝送されることを想定した表現である。しかし、これは便宜上の表現であって、以下でも同様である。実施形態1のDC-DCコンバータ1は、双方向なデュアルアクティブブリッジ方式のDC-DCコンバータであり、2次側から1次側への電力の伝送も可能である。
1次側ブリッジ回路10は、4つの1次側スイッチング素子S1~S4が設けられたフルブリッジ回路に、コンデンサ素子C1が並列に接続されている。1次側ブリッジ回路10は、第1レグ11と、第2レグ12と、コンデンサ素子C1とにより構成されている。第1レグ11は、1次側スイッチング素子S1と1次側スイッチング素子S2とが直列に接続されている。第2レグ12は、1次側スイッチング素子S3と1次側スイッチング素子S4とが直列に接続されている。
2次側ブリッジ回路20は、4つの2次側スイッチング素子S5~S8が設けられたフルブリッジ回路に、コンデンサ素子C2が並列に接続されている。2次側ブリッジ回路20は、第3レグ21と、第4レグ22と、コンデンサ素子C2とにより構成されている。第3レグ21は、2次側スイッチング素子S5と2次側スイッチング素子S6とが直列に接続されている。第4レグ22は、2次側スイッチング素子S7と2次側スイッチング素子S8とが直列に接続されている。
1次側スイッチング素子S1~S4および2次側スイッチング素子S5~S8(以降、まとめてスイッチング素子S1~S8と称する)は、それぞれ、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)またはその他のFET(Field Effect Transistor)で構成できる。あるいは、スイッチング素子S1~S8は、IGBT(Insulated Gate Bipolar Transistor)、その他のトランジスタで構成されてもよい。
スイッチング素子S1~S8には、還流ダイオードD1~D8がそれぞれ並列に接続されている。また、スイッチング素子S1~S8には、容量成分Csnub1~Csnub8(コンデンサ)がそれぞれ並列に接続されているように回路図上では表されている。容量成分Csnub1~Csnub8としては、スイッチング素子S1~S8に現実のコンデンサ素子が接続されてもよく、スイッチング素子の寄生容量のみであってもよい。あるいは、現実のコンデンサ素子と寄生容量が合成された容量成分であってもよい。以下では、回路図上における容量成分Csnub1~Csnub8を単にスナバコンデンサと称する。
変換部30は、巻き線比nのトランスTrと、リアクトルL1と、リアクトルL2とを備える。図1の回路図においては、変換部30のインダクタンス成分が、1次側に設けられたリアクトルL1と、リアクトルL2として等価的に表されている。リアクトルL1は、1次側スイッチング素子S1と1次側スイッチング素子S2との接続点と、トランスTrの1次巻線の1次側端子に接続されている。リアクトルL2は、1次側スイッチング素子S3と1次側スイッチング素子S4との接続点と、トランスTrの1次巻線の2次側端子に接続されている。
リアクトルL1およびリアクトルL2で表せるインダクタンス成分は、トランスTrの漏れインダクタンスを含む。トランスTrの2次巻線は、2次側スイッチング素子S5と2次側スイッチング素子S6との接続点および2次側スイッチング素子S7と2次側スイッチング素子S8との接続点に接続されている。変換部30に現実の素子としてのリアクトル素子が設けられる場合には、リアクトル素子は、トランスTrの1次側に配置されても、2次側に配置されても、あるいは両方に配置されてもよい。
制御部40は、1次側電圧V1、1次側電流I1、2次側電圧V2、および2次側電流I2を参照して、スイッチング素子S1~S8のスイッチングを制御する。
(参考動作例:従来技術によるDC-DCコンバータでの整流器動作)
まず、DC-DCコンバータ1の参考動作例として、特許文献1に記載されているように2次側ブリッジ回路20を整流器として動作させた場合に関して説明する。
まず、DC-DCコンバータ1の参考動作例として、特許文献1に記載されているように2次側ブリッジ回路20を整流器として動作させた場合に関して説明する。
特許文献1に記載の技術では、2次側ブリッジ回路20の2次側スイッチング素子S5~S8を常時オフにする。そのため、2次側ブリッジ回路20は、実質的に還流ダイオードD5~D8によってフルダイオードブリッジになり、整流器として動作する。
このとき、第1レグ11と第2レグ12とのレグ間位相差φLを0として、第1レグのデューティを50%とし、第2レグ12のデューティを可変とする。デューティを小さくすることで、1次側ブリッジ回路10から2次側ブリッジ回路20に出力する電力を小さくすることができる。
発明者は参考動作例のDC-DCコンバータ1における小電力出力時の挙動を解析した。図10は、参考動作例に係る整流器動作において、出力する電力を絞るために、第2レグ12のデューティを非常に小さくした場合でのタイミングチャートになる。図11は、参考動作例に係る小電力出力時でのLC共振を起こす場合における電流経路を示すための1次側換算での等価回路になる。
図11の等価回路におけるインダクタLは、変換部30の1次側換算でのインダクタンスを表しており、トランスTrとリアクトルL1とリアクトルL2とが合成されたものである。等価回路における、変換部1次側電圧Vtr1は変換部30の1次側入力端子間の電圧であり、変換部2次側電圧Vtr2は変換部30の2次側出力端子間の電圧である。インダクタ電流iLは変換部30を通じて1次側ブリッジ回路10と2次側ブリッジ回路20との間でやり取りされる電流であって、上記インダクタLを流れる電流に相当する。
図10に示すように、第2レグ12のデューティを小さくした状態で、1次側ブリッジ回路10から2次側ブリッジ回路20に小電力を出力する。この間である区間T0において、変換部1次側電圧Vtr1および変換部2次側電圧Vtr2と、変換部30のインダクタLと、スナバコンデンサCsnub3~Csnub8とによってLC共振が発生する。後述するように、トランスTrにおける周波数に応じて、トランスTrでの損失が変わることが知られている。そのため、整流器動作におけるLC共振によっても、トランスTrにおいて損失が発生する。
図11に示すように、LC共振をおこしている区間T0の期間中では、1次側スナバコンデンサCsnub3と、1次側スナバコンデンサCsnub4と、2次側スナバコンデンサCsnub5~8の合成容量Csecと、が直列接続されることとなる。そのため、この場合における合成容量Ctrは、次式で表せる。ただし、以下の各式では、各コンデンサの容量と、インダクタLのインダクタンスと、は1次側換算での値である。
(DC-DCコンバータ1での整流器動作)
次に、本発明に係るDC-DCコンバータ1における整流器動作に関して説明する。本発明でも、参考例と同様に、2次側ブリッジ回路20のスイッチング素子S5~S8を常時オフにする。そのため、2次側ブリッジ回路20は、実質的に還流ダイオードD5~D8によってフルダイオードブリッジになり、整流器として動作する。
次に、本発明に係るDC-DCコンバータ1における整流器動作に関して説明する。本発明でも、参考例と同様に、2次側ブリッジ回路20のスイッチング素子S5~S8を常時オフにする。そのため、2次側ブリッジ回路20は、実質的に還流ダイオードD5~D8によってフルダイオードブリッジになり、整流器として動作する。
参考例では、デューティを変更することで、出力する電力を調整した。しかし、本発明では、第1レグおよび第2レグのデューティを50%、すなわち半周期毎にスイッチングを行うように制御するとともに、第1レグ11と第2レグ12とのレグ間位相差φLを調整することで、出力する電力を調整する。
また、本発明での整流器動作は、2次側電圧V2をトランスTrの1次側換算した電圧V2’が、1次側電圧V1よりも小さい場合に動作ができる。特に、1次側ブリッジ回路10が電力の入力側になり、2次側ブリッジ回路20が電力の出力側になる。入出力関係と等価回路における電圧の高低は対応しており、2次側ブリッジ回路20が入力側として動作し、1次側ブリッジ回路10が出力側として動作してもよい。ただし、2次側の直流電源E2の電圧V2に関しては、巻き線比nを考慮した値を用いる。
(整流器動作の起動時)
図2は、実施形態1に係るDC-DCコンバータ1における起動時でのタイミングチャートである。
図2は、実施形態1に係るDC-DCコンバータ1における起動時でのタイミングチャートである。
図2に示すように、DC-DCコンバータ1の起動時は、レグ間位相差φLをπとする。すなわち、1次側スイッチング素子S1およびS3のオンオフを指示する信号が完全に同じように制御され、また、1次側スイッチング素子S2およびS4のオンオフを指示する信号が完全に同じように制御される。そのため、1次側ブリッジ回路から2次側ブリッジ回路への出力電力は0である。ここで、図2におけるTdは、各レグにおける直列接続されたスイッチング素子が同時にオンになり貫通電流が流れることを防ぐためのデッドタイムである。
ただし、整流器動作におけるデューティ50%は、デッドタイムを考慮していない場合でのデューティであり、デッドタイムを考慮した場合、正確に50%刻みでオンオフするわけではない。
(整流器動作の低出力時)
図3は、実施形態1に係るDC-DCコンバータ1における低出力時でのタイミングチャートである。図3に示すように、DC-DCコンバータ1の低出力時は、レグ間位相差φLがπ未満の値をとる。
図3は、実施形態1に係るDC-DCコンバータ1における低出力時でのタイミングチャートである。図3に示すように、DC-DCコンバータ1の低出力時は、レグ間位相差φLがπ未満の値をとる。
(区間T1)
図4は、実施形態1に係るDC-DCコンバータ1における低出力時の区間T1での1次側換算での等価回路である。区間T1では、1次側スイッチング素子S1およびS4がオフしており、1次側スイッチング素子S2およびS3がオンしている。
図4は、実施形態1に係るDC-DCコンバータ1における低出力時の区間T1での1次側換算での等価回路である。区間T1では、1次側スイッチング素子S1およびS4がオフしており、1次側スイッチング素子S2およびS3がオンしている。
そのため、図4に示すように、インダクタLにV2’-V1の電圧が印加され、インダクタ電流iLは減少する。ここで、V2’は、2次側電圧V2を1次側ブリッジ回路10基準で換算した場合の電圧である。この間、1次側ブリッジ回路10から2次側ブリッジ回路20へと電力を出力することができる。
(区間T2)
図5は、実施形態1に係るDC-DCコンバータ1における低出力時の区間T2での1次側換算での等価回路である。区間T2では、デッドタイムTdを除き、スイッチング素子S1およびS3がオンしており、スイッチング素子S2およびS4がオフしている。
図5は、実施形態1に係るDC-DCコンバータ1における低出力時の区間T2での1次側換算での等価回路である。区間T2では、デッドタイムTdを除き、スイッチング素子S1およびS3がオンしており、スイッチング素子S2およびS4がオフしている。
そのため、図5に示すように、1次側ブリッジ回路10の内部で電流が還流するために、ブリッジ間での電力のやりとりは行われない。したがって、変換部1次側電圧Vtr1は0になり、インダクタLには電圧V2’が印加され、インダクタ電流iLが増加する。この間、ブリッジ間での電力のやりとりは生じない。
(区間T3)
インダクタ電流iLが増加していき、インダクタ電流iLが負から正へとゼロクロスすることで、区間T2から区間T3へと移行する。
インダクタ電流iLが増加していき、インダクタ電流iLが負から正へとゼロクロスすることで、区間T2から区間T3へと移行する。
図6は、実施形態1に係るDC-DCコンバータ1における低出力時の区間T3での1次側換算での等価回路である。区間T3では、デッドタイムTdを除き、1次側スイッチング素子S1およびS3がオンしており、1次側スイッチング素子S2およびS4がオフしている。
図6に示すように、区間T3では、変換部1次側電圧Vtr1、変換部2次側電圧Vtr2、およびインダクタ電流iLのそれぞれが振動する。
1次側ブリッジ回路10では、スイッチング素子S1~S4が位相シフト制御されており、LC共振による電流は1次側ブリッジ回路10内を還流する。対して、この区間T3において、2次側ブリッジ回路20では、スナバコンデンサCsnub5~Csnub8の充放電が行われる。
このとき、各素子のオン抵抗等を無視すると、インダクタLと2次側ブリッジ回路20のスナバコンデンサCsnub5~Csnub8の合成容量CsecとによってLC直列回路が形成される。スナバコンデンサCsnub5~Csnub8の合成容量Csecは上述したものと同一である。
この区間T3は、1次側ブリッジ回路10の1次側第2レグ12がスイッチングして、電圧V2’がインダクタLに印加されるまで続く。この間、ブリッジ間での電力のやりとりは生じない。
また、LC共振での共振周波数は次式で表せる。
ここで、例えばスナバコンデンサCsnub5~8の容量をそれぞれ5nFとし、インダクタLが50μHとしたとき、Csecは5nFとなり、このときの共振周波数fsecは318kHzとなる。すなわち、参考動作例よりも共振周波数を約40%低減できる。
(整流器動作の高出力時)
レグ間位相差φLを小さくしていくと、1次側ブリッジ回路10から2次側ブリッジ回路20への出力電力は大きくなり、電流と電圧の共振部分はなくなる。この共振部分がなくなった状態を高出力時と呼称する。
レグ間位相差φLを小さくしていくと、1次側ブリッジ回路10から2次側ブリッジ回路20への出力電力は大きくなり、電流と電圧の共振部分はなくなる。この共振部分がなくなった状態を高出力時と呼称する。
図7は、実施形態1に係るDC-DCコンバータ1における高出力時でのタイミングチャートである。図7に示すように、DC-DCコンバータ1の高出力時は、レグ間位相差φLが0以上π未満の値をとり、低出力時よりも小さな値である。
高出力時では、区間T1およびT2は低出力時と同様に存在し、区間T3に代わり区間T4が存在する。また、低出力時よりも高出力時では、電力を出力する区間T1の長さが長くなるため、より電力を出力する時間が増える。
(区間T4)
レグ間位相差φLを小さくすると、区間T3が短くなり、スイッチング素子S1~S4のスイッチングのオンオフが変化することで、区間T3が区間T4へと変化する。
レグ間位相差φLを小さくすると、区間T3が短くなり、スイッチング素子S1~S4のスイッチングのオンオフが変化することで、区間T3が区間T4へと変化する。
図8は、実施形態1に係るDC-DCコンバータ1における高出力時の区間T4での1次側換算での等価回路である。区間T4では、1次側デッドタイムTdを除き、スイッチング素子S1およびS4がオンしており、1次側スイッチング素子S2およびS3がオフしている。
そのため、区間T4では、インダクタ電流iLが負から正にゼロクロスする前に、第2レグ12がスイッチングすることで、1次側ブリッジ回路10の還流区間が終わり、インダクタLにはV1+V2’の電圧が印加される。この区間T4はインダクタ電流iLのゼロクロスまで続く。また、この間、1次側ブリッジ回路10から2次側ブリッジ回路20へと電力を出力している。
(区間T3およびT4以降)
図3における区間T3および図7における区間T4以降は、周期πごとに、スイッチングのオンオフが反転したタイミングチャートが続く。
図3における区間T3および図7における区間T4以降は、周期πごとに、スイッチングのオンオフが反転したタイミングチャートが続く。
(DC-DCコンバータ1での損失について)
ここで、トランスTrで発生する損失に関して説明する。トランスTrの銅損は、負荷損であり、導体抵抗による損失である。一般に、巻き線による表皮効果の影響をうけ、周波数が大きくなるほど抵抗が増大する。すなわち、銅損は、周波数が大きくなるほど銅損が増大する傾向がある。
ここで、トランスTrで発生する損失に関して説明する。トランスTrの銅損は、負荷損であり、導体抵抗による損失である。一般に、巻き線による表皮効果の影響をうけ、周波数が大きくなるほど抵抗が増大する。すなわち、銅損は、周波数が大きくなるほど銅損が増大する傾向がある。
DC-DCコンバータ1において高周波電流が流れると、トランスTrおよびリアクトルL1、L2の表皮効果による銅損、及び2次側ブリッジ回路20での高周波電流の印加による、銅バーまたは銅線等での発熱により、損失が生じる。
(小括)
したがって、整流器動作における低出力時においては、区間T3におけるインダクタLとスナバコンデンサCsnub5~8との共振部分における電流・電圧の共振の周波数を低減することができる。周波数に応じて銅損が変化し、周波数が低下することでこれらの損失は低減できる。そのため、共振周波数を低下させることで、共振による損失を低減することができる。
したがって、整流器動作における低出力時においては、区間T3におけるインダクタLとスナバコンデンサCsnub5~8との共振部分における電流・電圧の共振の周波数を低減することができる。周波数に応じて銅損が変化し、周波数が低下することでこれらの損失は低減できる。そのため、共振周波数を低下させることで、共振による損失を低減することができる。
(制御部40の制御ブロック)
図9は、実施形態1に係るDC-DCコンバータ1における制御部40のブロック図を示す。図9に示すように、2次側電圧V2および2次側電流I2から出力電力Poutを算出する。当該出力電力Poutと、目標電力Pout*とから電力偏差ΔPoutを導出する。
図9は、実施形態1に係るDC-DCコンバータ1における制御部40のブロック図を示す。図9に示すように、2次側電圧V2および2次側電流I2から出力電力Poutを算出する。当該出力電力Poutと、目標電力Pout*とから電力偏差ΔPoutを導出する。
電力偏差ΔPoutと、1次側電圧V1と、2次側電圧V2と、巻き線比nと、スイッチング周波数fswと、インダクタLとにより、位相偏差演算部にて、位相差領域の偏差φeに変換する。当該偏差φeをPI演算にて増幅したものと、πとの偏差から、レグ間位相差φLが生成される。
PWM(Pulse Width Modulation)信号をスイッチング素子S1~S4に出力することで、スイッチング素子S1~S4をスイッチングする。第1レグ11のスイッチング素子S1とS2とは、互いに逆位相である。また、第2レグ12のスイッチング素子S3とS4とは、第1レグに対しレグ間位相差φLだけ位相が遅れている。また、スイッチング素子S5~S8は、常時オフである。
〔変形例1〕
1次側ブリッジ回路10と2次側ブリッジ回路20との動作関係は、1次側電圧V1と2次側電圧V2との関係により定まり、入力側のブリッジ回路(ここでは、1次側ブリッジ回路10)がスイッチングし、出力側のスイッチング回路(ここでは、2次側ブリッジ回路20)が常時オフする。また、入力側のブリッジ回路から出力側のブリッジ回路へと電力を出力する。
1次側ブリッジ回路10と2次側ブリッジ回路20との動作関係は、1次側電圧V1と2次側電圧V2との関係により定まり、入力側のブリッジ回路(ここでは、1次側ブリッジ回路10)がスイッチングし、出力側のスイッチング回路(ここでは、2次側ブリッジ回路20)が常時オフする。また、入力側のブリッジ回路から出力側のブリッジ回路へと電力を出力する。
本発明においては、1次側ブリッジ回路10が入力側であり、2次側ブリッジ回路20が出力側であったが、逆でもよい。すなわち、2次側ブリッジ回路20が入力側であり、1次側ブリッジ回路10が出力側である場合でもよく、この場合、1次側ブリッジ回路10はスイッチングせずに、2次側ブリッジ回路20から出力された電力を受け取ることになる。
〔変形例2〕
実施形態1および2では、各ブリッジ回路のレグの数が2レグであったが、各ブリッジ回路のレグの数が3レグであってもよい。この場合、3相交流によって、電力を出力することができる。
実施形態1および2では、各ブリッジ回路のレグの数が2レグであったが、各ブリッジ回路のレグの数が3レグであってもよい。この場合、3相交流によって、電力を出力することができる。
〔ソフトウェアによる実現例〕
DC-DCコンバータ1(以下、「装置」と呼ぶ)の機能は、当該装置としてコンピュータを機能させるためのプログラムであって、当該装置の制御部40としてコンピュータを機能させるためのプログラムにより実現することができる。
DC-DCコンバータ1(以下、「装置」と呼ぶ)の機能は、当該装置としてコンピュータを機能させるためのプログラムであって、当該装置の制御部40としてコンピュータを機能させるためのプログラムにより実現することができる。
この場合、上記装置は、上記プログラムを実行するためのハードウェアとして、少なくとも1つの制御装置(例えばプロセッサ)と少なくとも1つの記憶装置(例えばメモリ)を有するコンピュータを備えている。この制御装置と記憶装置により上記プログラムを実行することにより、上記各実施形態で説明した各機能が実現される。
上記プログラムは、一時的ではなく、コンピュータ読み取り可能な、1または複数の記録媒体に記録されていてもよい。この記録媒体は、上記装置が備えていてもよいし、備えていなくてもよい。後者の場合、上記プログラムは、有線または無線の任意の伝送媒体を介して上記装置に供給されてもよい。
また、上記各制御ブロックの機能の一部または全部は、論理回路により実現することも可能である。例えば、上記各制御ブロックとして機能する論理回路が形成された集積回路も本発明の範疇に含まれる。この他にも、例えば量子コンピュータにより上記各制御ブロックの機能を実現することも可能である。
〔まとめ〕
上記の課題を解決するために、本発明の一態様に係るDC-DCコンバータは、複数の1次側スイッチング素子を含み、第1レグと第2レグとを有した1次側ブリッジ回路と、複数の2次側スイッチング素子と、各前記2次側スイッチング素子にそれぞれ並列に接続される還流ダイオード及びコンデンサと、を含み、第3レグと第4レグとを有した2次側ブリッジ回路と、トランスを有し、前記1次側ブリッジ回路と前記2次側ブリッジ回路との間に接続される変換部と、前記1次側スイッチング素子および前記2次側スイッチング素子のスイッチングを制御する制御部と、を備え、前記制御部は、全ての前記2次側スイッチング素子をオフにするように制御し、前記1次側スイッチング素子についてそれぞれが半周期毎にスイッチングを行うように制御するとともに、前記第1レグと前記第2レグとの間の位相差を、1次側から2次側へ伝送する電力に応じて制御する動作を実行する。
上記の課題を解決するために、本発明の一態様に係るDC-DCコンバータは、複数の1次側スイッチング素子を含み、第1レグと第2レグとを有した1次側ブリッジ回路と、複数の2次側スイッチング素子と、各前記2次側スイッチング素子にそれぞれ並列に接続される還流ダイオード及びコンデンサと、を含み、第3レグと第4レグとを有した2次側ブリッジ回路と、トランスを有し、前記1次側ブリッジ回路と前記2次側ブリッジ回路との間に接続される変換部と、前記1次側スイッチング素子および前記2次側スイッチング素子のスイッチングを制御する制御部と、を備え、前記制御部は、全ての前記2次側スイッチング素子をオフにするように制御し、前記1次側スイッチング素子についてそれぞれが半周期毎にスイッチングを行うように制御するとともに、前記第1レグと前記第2レグとの間の位相差を、1次側から2次側へ伝送する電力に応じて制御する動作を実行する。
上記の構成によれば、2次側ブリッジ回路が整流器として動作し、1次側ブリッジ回路から出力された電力が2次側ブリッジ回路で整流され受電される。そのため、2次側スイッチング回路での損失が少ない。
前記変換部は、前記トランスの1次側端子または2次側端子に接続されたリアクトルを更に有してもよい。
上記の構成によれば、変換部はトランスに加えてリアクトルを備えてもよい。
前記1次側ブリッジ回路の入力電圧は、前記2次側ブリッジ回路の出力電圧を1次側換算した電圧よりも高圧であってもよい。
上記の構成によれば、1次側ブリッジ回路の入力電圧が、トランスの巻き線比に応じて2次側ブリッジ回路の出力電圧をトランスの1次側換算した電圧よりも高圧にすることで、1次側ブリッジ回路から2次側ブリッジ回路へと電力を出力することができる。
〔付記事項〕
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
1、100 DC-DCコンバータ
10 1次側ブリッジ回路
11 第1レグ
12 第2レグ
20 2次側ブリッジ回路
21 第3レグ
22 第4レグ
30 変換部
40 制御部
Csnub1~Csnub8 スナバコンデンサ(コンデンサ)
D1~D8 還流ダイオード
S1~S4 1次側スイッチング素子
S5~S8 2次側スイッチング素子
Tr トランス
10 1次側ブリッジ回路
11 第1レグ
12 第2レグ
20 2次側ブリッジ回路
21 第3レグ
22 第4レグ
30 変換部
40 制御部
Csnub1~Csnub8 スナバコンデンサ(コンデンサ)
D1~D8 還流ダイオード
S1~S4 1次側スイッチング素子
S5~S8 2次側スイッチング素子
Tr トランス
Claims (3)
- 複数の1次側スイッチング素子を含み、第1レグと第2レグとを有した1次側ブリッジ回路と、
複数の2次側スイッチング素子と、各前記2次側スイッチング素子にそれぞれ並列に接続される還流ダイオード及びコンデンサと、を含み、第3レグと第4レグとを有した2次側ブリッジ回路と、
トランスを有し、前記1次側ブリッジ回路と前記2次側ブリッジ回路との間に接続される変換部と、
前記1次側スイッチング素子および前記2次側スイッチング素子のスイッチングを制御する制御部と、を備え、
前記制御部は、
全ての前記2次側スイッチング素子をオフにするように制御し、前記1次側スイッチング素子についてそれぞれが半周期毎にスイッチングを行うように制御するとともに、
前記第1レグと前記第2レグとの間の位相差を、1次側から2次側へ伝送する電力に応じて制御する動作を実行することを特徴とする、DC-DCコンバータ。 - 前記変換部は、前記トランスの1次側端子または2次側端子に接続されたリアクトルを更に有することを特徴とする、請求項1に記載のDC-DCコンバータ。
- 前記1次側ブリッジ回路の入力電圧は、前記2次側ブリッジ回路の出力電圧を1次側換算した電圧よりも高圧である請求項1または2に記載のDC-DCコンバータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021141309A JP2023034861A (ja) | 2021-08-31 | 2021-08-31 | Dc-dcコンバータ |
Applications Claiming Priority (1)
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- 2021-08-31 JP JP2021141309A patent/JP2023034861A/ja active Pending
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