JP2023027545A - 半導体モジュール - Google Patents

Abstract

【課題】負荷の短絡等による過電流状態を適切に検出できる半導体モジュールを提供する。【解決手段】電源電圧が印可される第１ラインに接続された第１スイッチング素子と、第１スイッチング素子に接続され、第１スイッチング素子に流れる第１電流に応じた第１電圧が生じる端子と、第１ラインに接続され、第１電流に応じた第２電流が流れる第２スイッチング素子と、電源電圧から所定の電圧低下した第２電圧を第２ラインに印可する電圧生成回路と、第２スイッチング素子と前記端子との間に接続され、第２電流に応じた第３電圧が生じる抵抗と、前記端子に接続されるとともに、所定の第４電圧を生成する基準電圧回路と、第１ラインと第２ラインとの間に接続され、第３電圧および第４電圧との比較に基づいて、第１スイッチング素子が過電流状態であるか否かを判定する比較回路と、を備える、半導体モジュールを提供する。【選択図】図１

Description

本発明は、半導体モジュールに関する。

過電流検出機能を有するインテリジェントパワースイッチ（ＩＰＳ：Intelligent Power Switch）が知られている（例えば、特許文献１参照）。

特開Ｈ８－３１６８０７号公報

ＩＰＳでは、一般に、スイッチング素子が過電流状態になったか否かを検出するために比較回路が設けられる。ところで、例えば、負荷の短絡等によりスイッチング素子が過電流状態となった場合、比較回路に入力される電圧が同相入力範囲を外れてしまい、比較回路は過電流状態を検出できなくなることがある。

本発明は、上記のような従来の問題に鑑みてなされたものであって、負荷の短絡等による過電流状態を適切に検出できる半導体モジュールを提供することを目的とする。

上記課題を解決するために、本発明においては、電源電圧が印可される第１ラインに接続された第１スイッチング素子と、前記第１スイッチング素子に接続されるとともに、前記第１スイッチング素子がオンしている際に前記第１スイッチング素子に流れる第１電流に応じた第１電圧が生じる端子と、前記第１ラインに接続されるともに、前記第１電流に応じた第２電流が流れる第２スイッチング素子と、前記電源電圧から所定の電圧低下した第２電圧を第２ラインに印可する電圧生成回路と、前記第２スイッチング素子と前記端子との間に接続されるとともに、前記第２電流に応じた第３電圧が生じる抵抗と、前記端子に接続されるとともに、所定の第４電圧を生成する基準電圧回路と、前記第１ラインと前記第２ラインとの間に接続されるとともに、前記第３電圧および前記第４電圧との比較に基づいて、前記第１スイッチング素子が過電流状態であるか否かを判定する比較回路と、を備える、半導体モジュールを提供する。

負荷の短絡等による過電流状態を適切に検出できる半導体モジュールを提供できる。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

半導体モジュール１０の構成の一例を示す。 基準電圧回路２６の構成の一例を示す。 比較回路２７の構成の一例を示す。 比較回路２７への入力電圧の変域および同相入力範囲の一例を示す。 通常動作時における半導体モジュール１０内の電圧および信号の時間変化の概略の一例を示す。 過電流検出時における半導体モジュール１０内の電圧および信号の時間変化の概略の一例を示す。 端子ＶＯにおける電圧Ｖｏｕｔ、電流Ｉｄｓ、および比較回路２７から出力される電圧Ｖｃｍｐの概略の一例を示す。 比較回路２７の各動作状態において、比較回路２７から出力される電圧Ｖｏｕｔの一例を示す。 半導体モジュール２０の構成の一例を示す。 論理回路２８の構成と、論理回路２８およびフィルタ回路３４の関係を示す。 端子ＶＯにおける電圧Ｖｏｕｔ、電流Ｉｄｓ、および比較回路２７から出力される電圧Ｖｃｍｐの概略の一例を示す。 比較回路２７の各動作状態において、比較回路２７から出力される電圧Ｖｏｕｔの一例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

本明細書においては、「接続」の語を用いるが、特に断りのない場合には「接続」とは「電気的に接続」することを意味するものとする。本明細書においては、電圧または信号について、論理レベルがロー（Ｌｏ）レベルである場合をＬｏレベルと称し、論理レベルがハイ（Ｈｉ）レベルである場合はＨｉレベルと称する。

本明細書において、半導体モジュールの深さ方向と平行な方向における一方の側を「おもて」、他方の側を「裏」と称する。ここで、「おもて」または「裏」等の方向は、重力方向または半導体モジュールの実装時における各部材の基板等への取り付け方向に限定されない。

本明細書において、接地電位は、半導体モジュールを含むシステム全体が構成する基準電位であり、０Ｖである。

＝＝＝実施例１＝＝＝
＜＜半導体モジュール１０の概要＞＞
図１は、半導体モジュール１０の構成の概略を示す。半導体モジュール１０は、マイコン１１からの信号Ｓｉｎに基づいて、負荷１２を、電源電圧Ｖｄｄを供給する電源１３により駆動するＩＰＳである。半導体モジュール１０は、負荷１２に対して、電源１３により近い側、即ちハイサイド側に設けられている。

マイコン１１は、半導体モジュール１０の端子ＳＩＮに接続され、信号Ｓ１を入力する。一例として、マイコン１１は、自動車のエレクトリックコントロールユニット（ＥＣＵ）に含まれた装置である。

負荷１２は、一例として、オートマチックトランスミッションの自動車の変速システムに用いられるソレノイドバルブである。ソレノイドバルブは、電磁石を構成するソレノイドとバルブ（不図示）とを含み、ソレノイドが導通する場合に、バルブが閉じ、ソレノイドが非導通となる場合に、バルブが開く。ここで、負荷１２は、インダクタ５１および抵抗５２を含む。

インダクタ５１は、一例として、ソレノイドバルブにおけるソレノイドである。抵抗５２は、インダクタ５１に印可される電圧を調整する。抵抗５２は、インダクタ５１および接地の間に設けられる。

電源１３は、電源電圧Ｖｄｄを端子ＶＤＤに印可する。端子ＶＤＤはラインＬ１に接続され、ラインＬ１に電源電圧Ｖｄｄが印可される。一例として、電源１３は、自動車のバッテリーである。

＜＜半導体モジュール１０の構成例＞＞
ここで、半導体モジュール１０は、電圧生成回路２１、駆動回路２２、スイッチング素子２３，２４、抵抗２５、基準電圧回路２６、および比較回路２７を備える。

＜＜電圧生成回路２１について＞＞
電圧生成回路２１は、後述する制御回路４１等の接地側の電圧となる電圧Ｖｇｎｄを生成し、電圧ＶｇｎｄをラインＬ２に印可する。電圧Ｖｇｎｄは、電源電圧Ｖｄｄに対し、所定の電圧（一例として、５Ｖ）低下した電圧である。電圧生成回路２１は、電源電圧Ｖｄｄが印加されたラインＬ１と接地された端子ＶＧとの間に設けられる。

＜＜駆動回路２２の概要＞＞
駆動回路２２は、マイコンから入力される信号Ｓ１に応じて、スイッチング素子２３をオンオフする。具体的には、駆動回路２２は、ラインＬ３に電圧Ｖｄｒｖを印可することにより、ラインＬ３に接続されたスイッチング素子２３をオンする。一方、駆動回路２２は、遮断素子３３をオンすることにより、スイッチング素子２３をオフする。

特に、駆動回路２２は、後述するように、比較回路２７によりスイッチング素子２３が過電流状態であると判定された場合、スイッチング素子２３を保護する動作を行う。本実施形態の駆動回路２２は、比較回路２７によりスイッチング素子２３が過電流状態であると判定された場合に、スイッチング素子２３をオフする。

＜＜駆動回路２２の詳細＞＞
ここで、駆動回路２２は、制御信号出力回路３１、昇圧回路３２、および遮断素子３３を含む。

＝＝制御信号出力回路３１＝＝
制御信号出力回路３１は、マイコン１１からの信号Ｓ１と、比較回路２７からの電圧Ｖｃｍｐに基づいて、昇圧回路３２に制御信号である信号Ｓ２を出力する。本実施形態の制御信号出力回路３１は、制御回路４１およびフィルタ回路４２を含む。

＝＝＝制御回路４１＝＝＝
制御回路４１は、マイコン１１から端子ＳＩＮを介して入力される信号Ｓ１およびフィルタ回路４２から入力される電圧Ｖｆｌｔに基づいて、信号Ｓ２を出力する。

本実施形態において、フィルタ回路４２から入力される電圧ＶｆｌｔがＨｉレベルであって、信号Ｓ１がＬｏレベルである場合、制御回路４１は、Ｈｉレベルの信号Ｓ２を出力する。一方、フィルタ回路４２から入力される電圧ＶｆｌｔがＨｉレベルであって、信号Ｓ１がＨｉレベルである場合に、Ｌｏレベルの信号Ｓ２を出力する。

また、フィルタ回路から入力される電圧ＶｆｌｔがＬｏレベルの場合には、本実施形態の制御回路４１は、Ｈｉレベルの信号Ｓ２を出力する。

＝＝＝フィルタ回路４２＝＝＝
フィルタ回路４２は、スイッチング素子２３がオンする際の所定の期間Ｔｆｌｔ（例えば、１０μ秒）の間、制御回路４１の動作に対してマスクを設定する。なお、ここで、「スイッチング素子２３がオンする際の所定の期間Ｔｆｌｔ」とは、スイッチング素子２３をオンするための信号Ｓ１がフィルタ回路４２に入力されてから、期間Ｔｆｌｔが経過するまでをいう。

具体的には、フィルタ回路４２は、期間Ｔｆｌｔになる前には、入力されるＬｏレベルの信号Ｓ１に応じて、制御回路４１へとＨｉレベルの電圧Ｖｆｌｔを出力する。また、フィルタ回路４２は、期間Ｔｆｌｔの間、後述する比較回路２７の比較結果に関わらず、制御回路４１にＨｉレベルの電圧Ｖｆｌｔを出力する。この場合、制御回路４１は、信号Ｓ１に応じて、信号Ｓ２を出力する。一方で、期間Ｔｆｌｔの経過後には、制御回路４１は、信号Ｓ１および、後述する比較回路２７の比較結果に基づいて、信号Ｓ２を出力する。

ところで、詳細は後述するが、比較回路２７は、制御回路４１に信号Ｓ１が入力されてから半導体モジュール１０内の各回路が安定するまでの間（例えば、数μ秒）に、瞬間的にスイッチング素子２３の過電流状態を示す論理レベルを示すことがある。フィルタ回路４２は、比較回路２７の比較結果にマスクを設定することにより、安定して回路を駆動させることができる。

また、本実施形態のフィルタ回路４２は、端子ＳＩＮに接続される。これにより、フィルタ回路４２に信号Ｓ１が入力され、フィルタ回路４２は、制御回路４１がスイッチング素子２３をオンさせる動作に入るタイミングを検出できる。

＝＝昇圧回路３２＝＝
昇圧回路３２は、スイッチング素子２３がオンする際に、制御回路４１から入力される信号Ｓ２がＬｏレベルの場合に、入力される電源電圧Ｖｄｄを昇圧して駆動電圧Ｖｄｒｖを生成する。さらに、昇圧回路３２は、スイッチング素子２３の制御電極に駆動電圧Ｖｄｒｖを印可する。駆動電圧Ｖｄｒｖにより、スイッチング素子２３がオンする。

一方、昇圧回路３２は、信号Ｓ２がＨｉレベルの場合に、駆動電圧Ｖｄｒｖの生成を停止する。昇圧回路３２は、一例としてチャージポンプ回路である。

＝＝遮断素子３３＝＝
遮断素子３３は、制御回路４１からの信号Ｓ２に応じて、スイッチング素子２３をオフする。本実施形態の遮断素子３３は、ＭＯＳトランジスタである。ただし、遮断素子３３は、他のスイッチング素子であってもよい。

本実施形態では、まず、スイッチング素子２３をオフするためのＬｏレベルの信号Ｓ１がマイコン１１から入力された制御回路４１は、Ｈｉレベルの信号Ｓ２を出力する。Ｈｉレベルの信号Ｓ２に応じて、昇圧回路３２が駆動電圧Ｖｄｒｖを生成するのを停止し、遮断素子３３は、オンする。これにより、遮断素子３３は、ラインＬ３を介してスイッチング素子２３の制御電極に印可される電圧を低下させ、スイッチング素子２３をオフする。

一方、スイッチング素子２３をオンするためのＨｉレベルの信号Ｓ１がマイコン１１から入力された制御回路４１は、Ｌｏレベルの信号Ｓ２を出力する。Ｌｏレベルの信号Ｓ２に応じて、昇圧回路３２が駆動電圧Ｖｄｒｖの生成を開始し、遮断素子３３は、オフする。これにより、遮断素子３３はラインＬ３の降圧を停止し、スイッチング素子２３の制御電極に印可させる電圧が上昇し、スイッチング素子２３がオンする。

＜＜スイッチング素子２３の詳細＞＞
スイッチング素子２３は、電源１３から負荷１２に印可される電圧のスイッチングをする。スイッチング素子２３は、例えば、高耐圧のスイッチング素子である。

本実施形態のスイッチング素子２３は、基板の裏面にドレイン電極が形成され、おもて面にソース電極が構成される縦型のトレンチ構造を有するＮ型のＭＯＳトランジスタ（ＶＭＯＳトランジスタ）である。本実施形態のスイッチング素子２３は、（例えばオン抵抗１００ｍΩを有し、）数十Ｖの耐圧を有するパワー半導体素子である。

ただし、スイッチング素子２３はＶＭＯＳトランジスタに限定されず、プレーナ型のＭＯＳトランジスタであってよく、ＩＧＢＴ（Insulated Gate Bipolar Transistor; 絶縁ゲート型バイポーラトランジスタ）等のバイポーラ素子であってもよい。

スイッチング素子２３の制御電極は、ラインＬ３に接続される。一例として、スイッチング素子２３がＭＯＳトランジスタやＩＧＢＴである場合には、制御電極はゲート電極となり、スイッチング素子２３がバイポーラトランジスタである場合には、制御電極は、ベース端子となる。

スイッチング素子２３のドレイン電極はラインＬ１に接続され、ソース電極は端子ＶＯに接続される。なお、スイッチング素子２３がＩＧＢＴまたはバイポーラトランジスタである場合には、ドレイン電極およびソース電極には、コレクタ電極およびエミッタ電極が対応する。

端子ＶＯは、負荷１２が接続されるとともに、負荷１２に印可される電圧Ｖｏｕｔが生じる端子である。端子ＶＯに生じる電圧Ｖｏｕｔは、スイッチング素子２３がオンしている際に、スイッチング素子２３のオン抵抗と、スイッチング素子２３に流れる電流Ｉｄｓとに応じた電圧となる。

＜＜スイッチング素子２４について＞＞
スイッチング素子２４は、スイッチング素子２３に流れる電流Ｉｄｓに応じた電流Ｉｓｎｓが流れる素子である。スイッチング素子２４は、スイッチング素子２３に、相似の構造である。一例として、スイッチング素子２４は、スイッチング素子２３より通電性が低い（例えば、電流Ｉｄｓに対し、０．２５％の電流Ｉｓｎｓが流れる）パワー半導体素子により設けられる。

例えば、スイッチング素子２３がＭＯＳトランジスタである場合、スイッチング素子２４は、センスＭＯＳトランジスタとなり、スイッチング素子２４がＩＧＢＴである場合には、センスＩＧＢＴとなる。

スイッチング素子２４のゲート電極は、ラインＬ３に対し、スイッチング素子２３のゲート電極と並列に接続される。スイッチング素子２４のドレイン－ソース電極は、それぞれラインＬ１と、抵抗２５とに接続される。

＜＜抵抗２５について＞＞
抵抗２５は、スイッチング素子２３の過電流状態を検出するための抵抗（例えば、２０Ω）である。抵抗２５には、電流Ｉｓｎｓに応じた電圧Ｖｓｎｓが生じる。抵抗２５は、スイッチング素子２４と端子ＶＯとの間に接続される。

＜＜基準電圧回路２６について＞＞
基準電圧回路２６は、比較回路２７が過電流を検出するための基準となる所定の基準電圧Ｖｒｅｆを生成し、比較回路２７の非反転入力端子に接続されたラインＩｎｐへと印可する。本実施形態の基準電圧回路２６は、昇圧回路３２により昇圧された電圧Ｖｄｒｖが印可されるラインＬ３および端子ＶＯに接続されたラインＬ４に接続される。

基準電圧Ｖｒｅｆは、端子ＶＯに生じる電圧ＶＯに対して一定の電位差（例えば１００ｍＶ）の電圧として設定される。例えば、抵抗２５が２０Ωであり、スイッチング素子２３に流れる電流Ｉｄｓが２Ａの場合に過電流検出がされ、この場合の電流Ｉｓｎｓが５ｍＡとなる場合には、基準電圧Ｖｒｅｆ＝２０×０．００５（Ｖ）＝１００（ｍＶ）に設定される。

＜＜比較回路２７について＞＞
比較回路２７は、抵抗２５に生じる電圧Ｖｓｎｓと、基準電圧回路２６が生成する基準電圧Ｖｒｅｆとを比較して、スイッチング素子２３が過電流状態にあるか否かを判定する。比較回路２７は、判定結果に応じて、異なる論理レベルの電圧Ｖｃｍｐを出力する。

本実施形態においては、電圧Ｖｃｍｐは、フィルタ回路４２に入力される。本実施形態において、電圧Ｖｃｍｐに応じて、フィルタ回路４２は、電圧Ｖｆｌｔを制御回路４１に供給する。

具体的には、電圧Ｖｆｌｔは、信号Ｓ１がＨｉレベルを示してから、期間Ｔｆｌｔが経過する前の期間では、電圧Ｖｃｍｐによらずスイッチング素子２３が過電流状態にないことを示す論理レベルとなり、期間Ｔｆｌｔの経過後には、比較回路２７から入力される電圧Ｖｃｍｐと等しい論理レベルとなる。

本実施形態では、比較回路２７がフィルタ回路４２を介して制御回路４１に接続されるので、制御回路４１が電圧Ｖｆｌｔに基づいて動作することにより、比較回路２７を制御回路４１に接続せずに、制御回路４１は、間接的に電圧Ｖｃｍｐにも基づいて動作することができる。

比較回路２７の非反転入力端子に接続されるラインＩｎｐには基準電圧Ｖｒｅｆが印可され、比較回路２７の反転入力端子に接続されるラインＩｎｍには電圧Ｖｓｎｓが印可される。スイッチング素子２３，２４がオンする前の期間であって、信号Ｓ１がＬｏレベルを示す期間においては、ラインＩｎｐ，Ｉｎｍに印可される電圧はいずれも低値となる。この場合には、本実施形態の比較回路２７は、フィルタ回路４２に対し、Ｌｏレベルの電圧Ｖｃｍｐを出力する。また、比較回路２７はラインＬ１，Ｌ２に接続され、これにより電源電圧Ｖｄｄおよび電圧Ｖｇｎｄの差の電圧が、バイアス電圧として用いられる。

＝＝＝＝比較回路２７の接続関係を変えた形態＝＝＝＝
半導体モジュール１０に対する別の実施形態において、比較回路２７は、フィルタ回路４２を介さずに制御回路４１に接続される。特に、制御回路４１が比較回路２７とは別にフィルタ回路４２に接続される実施形態においては、制御回路４１は、比較回路２７が出力する電圧Ｖｃｍｐより、フィルタ回路４２の出力するＨｉレベルの電圧Ｖｆｌｔを優先して適用し、電圧ｆｌｔがＨｉレベルの場合には、電圧Ｖｃｍｐの論理レベルに関わらず、信号Ｓ１に基づいて、信号Ｓ２を出力する。

なお、半導体モジュール１０において、ラインＬ１は、「第１ライン」に相当する。また、スイッチング素子２３は、「第１スイッチング素子」に相当する。スイッチング素子２３を流れる電流Ｉｄｓは「第１電流」に相当し、電圧Ｖｏｕｔは「第１電圧」に相当する。

スイッチング素子２４は、「第２スイッチング素子」に相当し、電流Ｉｓｎｓは、「第２電流」に相当する。

電圧Ｖｇｎｄは、「第２電圧」に相当し、ラインＬ２は「第２ライン」に相当する。

信号Ｓ１は、「入力信号」に相当する。電圧Ｖｓｎｓは「第３電圧」に相当し、基準電圧Ｖｒｅｆは、「第４電圧」に相当する。

＜＜基準電圧回路２６の構成＞＞
図２は、基準電圧回路２６の構成の一例を示す。基準電圧回路２６は、デプレッション型ＭＯＳトランジスタ６１、ＭＯＳトランジスタ６２、および抵抗６３，６４を含む。

デプレッション型ＭＯＳトランジスタ６１のゲート電極およびソース電極は接続され、ＭＯＳトランジスタ６２のゲート電極およびドレイン電極は接続されている。また、デプレッション型ＭＯＳトランジスタ６１およびＭＯＳトランジスタ６２はＮ型のＭＯＳトランジスタである。

デプレッション型ＭＯＳトランジスタ６１は、高耐圧のＭＯＳトランジスタである。従って、デプレッション型ＭＯＳトランジスタ６１は、昇圧回路３２から出力される電圧Ｖｄｒｖが変動した場合であっても安定して動作できる。デプレッション型ＭＯＳトランジスタ６１のドレイン電極は、昇圧回路３２により電圧Ｖｄｒｖが印可されるラインＬ３に接続される。

デプレッション型ＭＯＳトランジスタ６１のソース電極には、ＭＯＳトランジスタ６２および抵抗６３が接続されている。デプレッション型ＭＯＳトランジスタ６１から供給される電流は、ＭＯＳトランジスタ６２の閾値電圧に依存する。従って、抵抗６３および抵抗６４にＭＯＳトランジスタ６２の閾値電圧に依存した所定のバイアス電圧が供給される。

ＭＯＳトランジスタ６２は、バイアス電圧を生成するためのバイアス電圧源として機能する。ＭＯＳトランジスタ６２は、デプレッション型ＭＯＳトランジスタ６１と電圧Ｖｏｕｔが印可されるラインＬ４との間に設けられる。

抵抗６３は、抵抗６４とともにデプレッション型ＭＯＳトランジスタ６１から供給されるバイアス電圧を分圧して、過電流を検出するための基準電圧となる基準電圧Ｖｒｅｆを供給する。抵抗６３の一端はＭＯＳトランジスタ６２のドレイン電極に接続される。抵抗６３の他端には抵抗６４が接続されるとともに、抵抗６４とラインＬ４との間に生じる電圧が、基準電圧Ｖｒｅｆとして供給される。

抵抗６４は、抵抗６３とラインＬ４との間に設けられる。抵抗６４の一端は抵抗６３に接続され、他端はラインＬ４に接続される。

＜＜比較回路２７の構成＞＞
図３Ａは、比較回路２７の構成の一例を示す。比較回路２７はデプレッション型ＭＯＳトランジスタ７１と、ＭＯＳトランジスタ７２～７９とを含む。ＭＯＳトランジスタ７６，７７，７８は、Ｐ型のＭＯＳトランジスタであり、ＭＯＳトランジスタ７２～７５，７９は、Ｎ型のＭＯＳトランジスタである。また、デプレッション型ＭＯＳトランジスタ７１は、Ｎ型である。

デプレッション型ＭＯＳトランジスタ７１およびＭＯＳトランジスタ７２は、ＭＯＳトランジスタ７３，７９を動作させる際のバイアス電流源を構成する。

ＭＯＳトランジスタ７２のゲート電極は、ＭＯＳトランジスタ７２のドレイン電極に接続されている。さらに、ＭＯＳトランジスタ７２のゲート電極に対し、ＭＯＳトランジスタ７３およびＭＯＳトランジスタ７９のゲート電極は、並列に接続されている。従って、ＭＯＳトランジスタ７２，７３，７９は、カレントミラー回路をなす。

ＭＯＳトランジスタ７３は、ＭＯＳトランジスタ７２とカレントミラー回路をなすので、ＭＯＳトランジスタ７３は、デプレッション型ＭＯＳトランジスタ７１およびＭＯＳトランジスタ７２の構成するバイアス電流に応じたドレイン－ソース電流を流す電流源として機能する。

ＭＯＳトランジスタ７４，７５は、ＭＯＳトランジスタ７３のドレイン－ソース電流をテイル電流とする差動対を構成する。

ＭＯＳトランジスタ７４，７５のそれぞれは、Ｎ型のトランジスタであるので、ラインＩｎｐ，Ｉｎｍに入力される電圧が電圧Ｖｄｄに近い電圧である場合に精度よく比較回路２７は動作する。一方、ラインＩｎｐ，Ｉｎｍに入力される電圧がＭＯＳトランジスタ７４，７５の閾値電圧未満では、比較回路２７が動作しなくなることがある。

ＭＯＳトランジスタ７６，７７は、カレントミラー回路をなす。これにより、ＭＯＳトランジスタ７６，７７からＭＯＳトランジスタ７４，７５へと流れる電流が調整される。

差動対に印可される電圧に応じて、ＭＯＳトランジスタ７４，７５に流れる電流が異なるので、ＭＯＳトランジスタ７８に印可される電圧が変化する。

ＭＯＳトランジスタ７８，７９は、比較回路２７の出力段を構成する。ＭＯＳトランジスタ７９は、ＭＯＳトランジスタ７２，７３とカレントミラー回路をなしているので、ＭＯＳトランジスタ７９に流れる電流はＭＯＳトランジスタ７２，７３と等しくなる。

ＭＯＳトランジスタ７８のゲート電極に印可される電圧は、差動対のゲート電極に印可される電圧に応じて変化する。これにより、電圧Ｖｃｍｐが変化し、比較回路２７が機能する。

＜＜比較回路２７への入力電圧＞＞
図３Ｂは、比較回路２７への入力電圧の変域および同相入力範囲の一例を示す。

比較回路２７の入力ラインＩｎｐ，Ｉｎｍに接続された差動対を構成するＭＯＳトランジスタ７４，７５は、Ｎ型のＭＯＳトランジスタであるので、比較回路２７は、入力される電圧が所定の電圧Ｖ１以下になると、比較回路２７として動作しない。

図１における抵抗２５は、端子ＶＯに接続されており、基準電圧回路２６は、ラインＬ３と、ラインＬ４との間に設けられている。即ち、抵抗２５および基準電圧回路２６は、共に端子ＶＯに接続されている。

従って、端子ＶＯに生じる電圧Ｖｏｕｔが電圧Ｖｇｎｄより低くなると、電圧Ｖｓｎｓおよび基準電圧Ｖｒｅｆは共に低くなる。この場合、比較回路２７に対してラインＩｎｐ，Ｉｎｍを通じて入力される電圧がともに小さくなる。

電圧Ｖ１＜電圧Ｖｏｕｔ＜電源電圧Ｖｄｄの範囲では、比較回路２７は、同相入力範囲となる。この場合、比較回路２７は、ラインＩｎｐ，Ｉｎｍに印可される電圧に応じた論理レベルを有する電圧Ｖｃｍｐを出力できる。一方で、電圧Ｖｏｕｔ＜電圧Ｖ１の場合には、非同相入力範囲となり、比較回路２７が動作しなくなることがある。

負荷１２が過電流状態になる場合として、（ｉ）負荷１２に過電流が流れる場合、（ｉｉ）負荷１２と並列な経路が、回路欠陥や汚れ等により、端子ＶＯと接地の間で短絡してしまい、負荷１２とは異なる経路で過電流が接地方向に流れる場合とがある。

（ｉ）の場合には、端子ＶＯに印可される電圧Ｖｏｕｔの低下が生じることはなく、比較回路２７は同相入力範囲で動作する。従って、電圧Ｖｓｎｓが基準電圧Ｖｒｅｆを超えることが検出され、過電流状態を示す論理レベルの電圧Ｖｃｍｐが出力される。これにより、駆動回路２２は、スイッチング素子２３を遮断する等の動作を行うことができ、回路は過電流から適切に保護される。

一方、（ｉｉ）の場合には、電圧Ｖｏｕｔ＜電圧Ｖ１になることがあり、比較回路２７が動作しなくなることがある。本実施形態の比較回路においては、図６Ｂ等に後述する通りの論理レベルの電圧Ｖｃｍｐを出力するよう接続されているので、このような場合にもスイッチング素子２３が過電流であることを判定できる。

また、本実施形態の比較回路２７は、Ｐ型のＭＯＳトランジスタによる差動対は含んでいない。即ち、半導体モジュール１０においては、レール・ツー・レール入力型のコンパレータのような回路面積の大きくなる素子を使わずに、（ｉｉ）の場合においても、過電流の判定ができる。従って、本実施形態の半導体モジュール１０は、回路面積の低減にも寄与する。

このように、半導体モジュール１０では、比較回路２７に、電圧Ｖｓｎｓおよび電圧Ｖｒｅｆを入力することにより、比較回路２７に電圧Ｖｏｕｔを入力しなくとも、電圧Ｖｏｕｔが電圧Ｖｇｎｄより低下した場合のスイッチング素子２３の過電流状態から回路を保護できる。

＜＜通常動作時のタイミング図＞＞
図４は、通常動作時における半導体モジュール１０内の電圧および信号の時間変化の概略の一例を示す。なお、本明細書において、半導体モジュール１０の「通常動作」とは、スイッチング素子２３が過電流状態になく、かつ、電圧Ｖｏｕｔが電圧Ｖｇｎｄの範囲で半導体モジュール１０が動作する場合を指す。

図中、論理レベルがロー（Ｌｏ）レベルである場合をＬｏ、論理レベルがハイ（Ｈｉ）レベルである場合はＨｉとした電圧および信号の概略が示される。

時刻ｔ１において、スイッチング素子２３を駆動すべく、マイコン１１は、端子ＳＩＮに入力する信号Ｓ１をＬｏレベルからＨｉレベルに上昇させる。また、スイッチング素子２３を駆動し続けるべく、マイコン１１は、Ｈｉレベルに上昇した信号Ｓ１をＨｉレベルに維持する。

スイッチング素子２３がオンすると、スイッチング素子２４もオンする。これにより、スイッチング素子２４のドレイン－ソース電流Ｉｓｎｓが増大する。スイッチング素子２４のドレイン－ソース電流Ｉｓｎｓの増大に伴って、抵抗２５に生じる電圧Ｖｓｎｓも上昇する。

さらに、時刻ｔ３において、電圧Ｖｓｎｓは、定常値を示す。本実施形態において、半導体モジュール１０は通常動作するので、電圧Ｖｓｎｓは、スイッチング素子２３が過電流状態となる基準電圧Ｖｒｅｆには達しない。

比較回路２７のラインＩｎｍには、電圧Ｖｓｎｓが入力され、ラインＩｎｐには、基準電圧回路２６から電圧Ｖｒｅｆが入力される。本実施形態においては、スイッチング素子２３がオンした後、半導体モジュール１０が通常動作をしている場合、比較回路２７は、Ｈｉレベルの電圧Ｖｃｍｐを出力する

なお、比較回路２７は、ラインＬ１，Ｌ２の間に設けられているので、比較回路２７から出力される電圧ＶｃｍｐがＨｉレベルであるとは、電圧Ｖｃｍｐが電源電圧Ｖｄｄにあることを指す。一方、電圧ＶｃｍｐがＬｏレベルであるとは、電圧Ｖｃｍｐが電圧Ｖｇｎｄにあることを指す。

また、電圧Ｖｃｍｐについて、Ｌｏレベルの電圧Ｖｃｍｐが「第１論理レベルの第５電圧」に対応し、Ｈｉレベルの電圧Ｖｃｍｐが「第２論理レベルの第５電圧」に対応する。

本実施形態のフィルタ回路４２には、端子ＳＩＮに接続されることにより、信号Ｓ１が入力される。また、フィルタ回路４２には、電圧Ｖｃｍｐが入力される。

時刻ｔ１より前の期間において、基準電圧回路２６から比較回路２７へ入力されるラインＩｎｍにおける電圧は低値となる。また、この期間には、スイッチング素子２４もオンしないので、抵抗２５に生じる電圧も低値となり、比較回路２７のラインＩｎｐに入力される電圧Ｖｓｎｓも低値となる。この場合、本実施形態の比較回路２７は、Ｌｏレベルの電圧Ｖｃｍｐを出力する。

一方、時刻ｔ１より後の期間では、比較回路２７のラインＩｎｐには、基準電圧回路２６から電圧Ｖｒｅｆが印可される。本実施形態の半導体モジュール１０は通常動作を行い、端子に生じる電圧Ｖｏｕｔが電圧Ｖｒｅｆに達しないので、時刻ｔ１より後の期間では、比較回路２７は、Ｈｉレベルの電圧Ｖｃｍｐを出力する。

時刻ｔ１において、信号Ｓ１がＬｏレベルからＨｉレベルに切り替わったことに応じて、時刻ｔ１から期間Ｔｆｌｔ経過後の時刻ｔ２の間、フィルタ回路４２は、比較回路２７から出力される電圧Ｖｃｍｐに対して、マスクを設定する。

具体的には、フィルタ回路４２は、時刻ｔ１から時刻ｔ２の間、制御回路４１に対し、電圧Ｖｃｍｐの論理レベルによらずＨｉレベルの電圧Ｖｆｌｔを出力する。これにより、時刻ｔ１から時刻ｔ２の間、制御回路４１に対して、電圧Ｖｃｍｐの論理レベルがマスクされる。時刻ｔ２より後の期間においては、フィルタ回路４２は、電圧Ｖｃｍｐと等しい論理レベルの電圧ｆｌｔを出力する。また、フィルタ回路４２は、時刻ｔ１より前の期間において、Ｌｏレベルの信号Ｓ１に応じて、Ｈｉレベルの電圧Ｖｆｌｔを出力する。

なお、半導体モジュール１０の過電流検出は、スイッチング素子２３より立ち上がりの早いスイッチング素子２４に流れる、電流Ｉｓｎｓに応じた電圧Ｖｓｎｓを用いて行われる。従って、期間Ｔｆｌｔは、短い時間（例えば１０μ秒）に設定される。

制御回路４１には、マイコン１１から端子ＳＩＮを介して、信号Ｓ１が入力される。時刻ｔ１の前の期間には、スイッチング素子２３をオフ状態とすべく、制御回路４１にはＬｏレベルの信号Ｓ１が入力される。Ｌｏレベルの信号Ｓ１に応じて、制御回路４１は、Ｈｉレベルの信号Ｓ２を出力する。信号Ｓ２がＨｉレベルの間は、昇圧回路３２は、電源電圧Ｖｄｄを昇圧せず、遮断素子３３はオン状態となる。

時刻ｔ１において、スイッチング素子２３をオンすべく制御回路４１に入力される信号Ｓ１がＨｉレベルになると、制御回路４１は、ＨｉレベルからＬｏレベルに低下した信号Ｓ２を出力する。信号Ｓ２がＬｏレベルになると、昇圧回路３２は電源電圧Ｖｄｄを昇圧して駆動電圧Ｖｄｒｖの生成を開始し、スイッチング素子２３に印可する。さらに、遮断素子３３はオフ状態となる。

本実施形態では、半導体モジュール１０は、通常動作を行い、過電流状態は検出されない。従って、時刻ｔ１より後の期間において、スイッチング素子２３のオン状態を維持すべく、制御回路４１は、Ｌｏレベルの信号Ｓ２を出力し続ける。

＜＜過電流検出時のタイミング図＞＞
図５は、過電流検出時における半導体モジュール１０内の電圧および信号の時間変化の概略の一例を示す。

時刻ｔ４において、通常動作時と同様、スイッチング素子２３を駆動すべく、マイコン１１は、信号Ｓ１をＬｏレベルからＨｉレベルに上昇させる。また、スイッチング素子２３を駆動し続けるべく、マイコン１１は、Ｈｉレベルに上昇した信号Ｓ１をＨｉレベルに維持する。

時刻ｔ４において、スイッチング素子２３，２４がオンする。スイッチング素子２３，２４の電流Ｉｓｎｓが増大する。本実施形態において、電流Ｖｓｎｓの増大に伴って電圧Ｖｓｎｓが上昇し、時刻ｔ６において基準電圧Ｖｒｅｆに達すると、比較回路２７は、スイッチング素子２３が過電流状態にあると判定する。

比較回路２７がスイッチング素子２３の過電流状態を検出すると、駆動回路２２は、スイッチング素子２３をオフする。この場合、スイッチング素子２３がオフ状態になることに伴い、スイッチング素子２４もオフ状態となる。従って、抵抗２５に生じる電圧Ｖｓｎｓは、基準電圧Ｖｒｅｆに達した後低下する。

本実施形態においては、スイッチング素子２３を過電流状態から保護すべく、駆動回路２２は、時刻ｔ６から所定の期間、スイッチング素子２３をオフする。これに伴って、スイッチング素子２４もオフし、抵抗２５に生じる電圧Ｖｓｎｓは、電圧Ｖｏｕｔまで低下した値に維持される。

時刻ｔ４より前の期間において、時刻ｔ４より前の期間において、基準電圧回路２６からラインＩｎｐに供給される電圧と、ラインＩｎｍに供給される電圧とがいずれも低値となる。この場合、比較回路２７は、Ｌｏレベルの電圧Ｖｃｍｐを出力する。

時刻ｔ４から時刻ｔ６の間の期間において、ラインＩｎｐには基準電圧回路から電圧Ｖｒｅｆが供給されるとともに、ラインＩｎｍには抵抗２５に生じる電圧Ｖｓｎｓが供給され、電圧Ｖｓｎｓは基準電圧Ｖｒｅｆより低くなる。この場合、比較回路２７は、フィルタ回路４２に対し、Ｈｉレベルの電圧Ｖｃｍｐを出力する。

一方、時刻ｔ６において電圧Ｖｓｎｓが基準電圧Ｖｒｅｆに達し、比較回路２７は、スイッチング素子２３が過電流状態になったと判定する。これにより、比較回路２７は、フィルタ回路４２に対し、Ｌｏレベルの電圧Ｖｃｍｐを出力する。さらに、比較回路２７は、時刻ｔ４から所定の期間、Ｌｏレベルの電圧Ｖｃｍｐを出力し続ける。

また、時刻ｔ４より前の期間において、入力されるＬｏレベルの信号Ｓ１に応じて、フィルタ回路４２は、Ｈｉレベルの電圧Ｖｆｌｔを出力する。

フィルタ回路４２は、時刻ｔ４から時刻ｔ５の間の期間Ｔｆｌｔにおいて、電圧Ｖｃｍｐの論理レベルに関わらず、Ｈｉレベルの電圧Ｖｆｌｔを出力する。これにより、制御回路４１に対して、電圧Ｖｃｍｐの論理レベルがマスクされる。

本実施形態では、時刻ｔ４から時刻ｔ５の間の期間Ｔｆｌｔにおいて、比較回路２７がＨｉレベルの電圧Ｖｃｍｐを出力している。時刻ｔ４から時刻ｔ５において、仮に半導体モジュール１０中の回路動作が安定せず、比較回路２７がＬｏレベルの電圧Ｖｃｍｐが出力される場合であっても、フィルタ回路４２は、この期間にＨｉレベルの電圧Ｖｆｌｔを出力する。

一方、時刻ｔ５を過ぎると、フィルタ回路４２は、制御回路４１に対し、電圧Ｖｃｍｐと同様の論理レベルの電圧Ｖｆｌｔを出力する。

従って、本実施形態では、時刻ｔ４より前の期間と、時刻ｔ４からｔ６までの期間とでは、フィルタ回路４２は、Ｈｉレベルの電圧Ｖｆｌｔを出力する。時刻ｔ６より後の所定の期間には、フィルタ回路４２は、Ｌｏレベルの電圧ｆｌｔを出力する。

時刻ｔ４の前の期間には、スイッチング素子２３をオフ状態とすべく、制御回路４１にはＬｏレベルの信号Ｓ１が入力される。Ｌｏレベルの信号Ｓ１に応じて、制御回路４１は、Ｈｉレベルの信号Ｓ２を出力する。信号Ｓ２がＨｉレベルの間は、昇圧回路３２は、電源電圧Ｖｄｄを昇圧せず、遮断素子３３はオン状態となる。

時刻ｔ４において、スイッチング素子２３をオンすべく信号Ｓ１がＨｉレベルになると、制御回路４１は、ＨｉレベルからＬｏレベルに低下した信号Ｓ２を出力する。信号Ｓ２がＬｏレベルになると、昇圧回路３２は電源電圧Ｖｄｄを昇圧して駆動電圧Ｖｄｒｖの生成を開始し、スイッチング素子２３に印可する。さらに、遮断素子３３はオフ状態となる。

一方で、時刻ｔ６になると、制御回路４１には、フィルタ回路４２からＬｏレベルの電圧Ｖｆｌｔが入力される。これにより、制御回路４１に対し、Ｌｏレベルの電圧Ｖｆｌｔによりスイッチング素子２３が過電流状態となったことが示される。

従って、時刻ｔ６より後の期間において、フィルタ回路４２から入力されるＬｏレベルの電圧Ｖｆｌｔに応じて、制御回路４１は、Ｈｉレベルの信号Ｓ２を出力する。信号Ｓ２の論理レベルがＨｉレベルとなったことに応じて、昇圧回路３２は電源電圧Ｖｄｄの昇圧を停止し、遮断素子３３がオンし、スイッチング素子２３がオフする。

＜＜実施例１の期間Ｔｆｌｔ経過後の期間における電圧および電流の関係＞＞
図６Ａは、端子ＶＯにおける電圧Ｖｏｕｔ、電流Ｉｄｓ、および比較回路２７から出力される電圧Ｖｃｍｐの概略の一例を示す。信号Ｓ１がＬｏレベルからＨＩレベルに切り替えられ、期間Ｔｆｌｔ経過後の期間において、スイッチング素子２３がオン状態におけるグラフが示される。

電圧Ｖｏｕｔおよび電流Ｉｄｓの関係が示される。スイッチング素子２３がオン状態である場合、半導体モジュール１０が通常動作している場合には、端子ＶＯに印可される電圧Ｖｏｕｔは、電源電圧Ｖｄｄを示す。

スイッチング素子２３のドレイン－ソース電流Ｉｄｓが過電流状態を示す電流Ｉｏｃ（例えば、２Ａ）に達した場合、端子ＶＯに印可される電圧Ｖｏｕｔは、過電流を示す電圧Ｖｏｃに達するものとしたグラフが示される。

本実施形態では、端子ＶＯに印可される電圧Ｖｏｕｔが電圧Ｖｏｃに達した場合、抵抗２５に生じる電圧Ｖｓｎｓは、基準電圧回路２６が出力する基準電圧Ｖｒｅｆに達する。即ち、端子ＶＯに印可される電圧Ｖｏｕｔが、電圧Ｖｏｃより大きく電源電圧Ｖｄｄ以下である範囲で、半導体モジュール１０は、通常動作する。

電圧Ｖｏｕｔが電圧Ｖｏｃより高く電源電圧Ｖｄｄより低い範囲、即ち電圧Ｖｓｎｓが基準電圧Ｖｒｅｆより低い範囲で、比較回路２７は、Ｈｉレベルの電圧Ｖｃｍｐを出力する。一方、電圧Ｖｏｕｔが電圧Ｖｏｃより低い範囲、即ち電圧Ｖｓｎｓが基準電圧Ｖｒｅｆより高い範囲では、比較回路２７は、Ｌｏレベルの電圧Ｖｃｍｐを出力する。

電圧ｆｌｔは、電圧Ｖｃｍｐと同様の論理レベルを示す。

＜＜実施例１の電圧の論理レベル＞＞
図６Ｂは、比較回路２７の各動作状態において、比較回路２７から出力される電圧Ｖｃｍｐの一例を示す。信号Ｓ１がＬｏレベルからＨＩレベルに切り替えられ、期間Ｔｆｌｔ経過後の期間における表が示される。

半導体モジュール１０が通常動作をしている場合、比較回路２７は、Ｈｉレベルの電圧Ｖｃｍｐを出力する。即ち、電圧Ｖｓｎｓが基準電圧Ｖｒｅｆより低い場合に、比較回路２７は、Ｈｉレベルの電圧Ｖｃｍｐを出力する。

一方、比較回路２７は、電圧Ｖｓｎｓが基準電圧Ｖｒｅｆより高い場合に、スイッチング素子２３が過電流状態にあると判定する。即ち、比較回路２７は、電圧Ｖｓｎｓが基準電圧Ｖｒｅｆより高い場合に、Ｌｏレベルの電圧Ｖｃｍｐを出力する。

比較回路２７は、同相入力範囲外では、動作しなくなることがある。本実施形態の比較回路２７は、このような場合にも、Ｌｏレベルの電圧Ｖｃｍｐが出力されるように、ラインＩｎｐに対して基準電圧回路２６が接続されており、ラインＩｎｍに対してスイッチング素子２４と抵抗２５との間のノードが接続されている。

従って、比較回路２７は、電圧Ｖｏｕｔが電圧Ｖｇｎｄより低い場合、電圧ＶｃｍｐはＬｏレベルの電圧Ｖｃｍｐを出力する。即ち、比較回路２７は、電圧Ｖｏｕｔが電圧Ｖｇｎｄより低い場合に、スイッチング素子２３が過電流状態であると判定する。駆動回路２２は、比較回路２７から入力される電圧Ｖｃｍｐに基づいて、スイッチング素子２３を駆動する。

＝＝＝実施例２＝＝＝
＜＜半導体モジュール２０の構成＞＞
図７は、半導体モジュール２０の構成の一例を示す。以下では、主に、半導体モジュール２０の構成において、半導体モジュール１０と相違する点に着目して説明する。なお、半導体モジュール２０において、半導体モジュール１０と同様の符号が付される要素は、同様の構成を有する。

半導体モジュール２０においては、基準電圧回路２６と比較回路２７との接続関係が半導体モジュール１０と異なる。さらに、半導体モジュール２０は、基準電圧回路２６、比較回路２７、およびフィルタ回路４２に接続された論理回路２８を備える。

半導体モジュール２０においては、基準電圧回路２６から供給される電圧Ｖｒｅｆは、比較回路２７の反転入力端子が接続されたラインＩｎｍに入力される。一方、スイッチング素子２４と抵抗２５との間のノードに生じる電圧Ｖｓｎｓは、比較回路２７の非反転入力端子が接続されたラインＩｎｐに入力される。

即ち、半導体モジュール２０のラインＩｎｐ，Ｉｎｍへの入力は、半導体モジュール１０のラインＩｎｐ，Ｉｎｍへの入力と逆になっている。この結果、比較回路２７から出力される電圧Ｖｃｍｐの論理レベルは、半導体モジュール１０と半導体モジュール２０とで相違する。

＜＜論理回路２８＞＞
論理回路２８は、フィルタ回路４２に電圧Ｖｌｇを出力する。本実施形態において、電圧Ｖｌｇに応じて、フィルタ回路４２は、電圧Ｖｆｌｔを制御回路４１に供給する。

電圧Ｖｆｌｔは、Ｌｏレベルの信号Ｓ１に応じて、Ｌｏレベルの論理レベルとなる。また、電圧Ｖｆｌｔは、信号Ｓ１がＨｉレベルを示してから、期間Ｔｆｌｔが経過する前には、電圧Ｖｌｇによらずスイッチング素子２３が過電流状態にないことを示す論理レベル（Ｌｏレベル）となる。さらに、電圧Ｖｆｌｔは、信号Ｓ１がＨｉレベルを示してから、期間Ｔｆｌｔの経過後には、比較回路２７から入力される電圧Ｖｃｍｐと等しい論理レベルとなる。なお、半導体モジュール２０では、半導体モジュール１０と異なり、スイッチング素子２３が過電流状態にないことを示す電圧Ｖｆｌｔの論理レベルは、Ｌｏレベルである。

本実施形態では、論理回路２８がフィルタ回路４２を介して制御回路４１に接続されるので、制御回路４１が電圧Ｖｆｌｔに基づいて動作することにより、論理回路２８を制御回路４１に接続せずに、制御回路４１は、間接的に電圧Ｖｌｇにも基づいて動作することができる。

＝＝＝＝論理回路２８の接続関係を一部変えた形態＝＝＝＝
半導体モジュール２０に対する別の実施形態において、論理回路２８は、フィルタ回路４２を介さずに制御回路４１に接続される。特に、制御回路４１が論理回路２８とは別にフィルタ回路４２に接続される実施形態においては、制御回路４１は、論理回路２８が出力する電圧Ｖｌｇより、フィルタ回路４２の出力するＨｉレベルの電圧Ｖｆｌｔを優先して適用し、電圧ｆｌｔがＨｉレベルの場合には、電圧Ｖｌｇの論理レベルに関わらず、信号Ｓ１に基づいて、信号Ｓ２を出力する。

＝＝＝半導体モジュール２０における制御回路４１＝＝＝
半導体モジュール２０においても、制御回路４１は、マイコン１１から信号Ｓ１および電圧Ｖｆｌｔに基づいて、信号Ｓ２を出力する。ただし、半導体モジュール１０における実施形態と、比較回路２７によりスイッチング素子２３が過電流状態と判定された場合に、制御回路４１に入力される電圧Ｖｆｌｔの論理レベルが相違する。

従って、本実施形態において、フィルタ回路４２から入力される電圧ＶｆｌｔがＬｏレベルであって、信号Ｓ１がＬｏレベルである場合、制御回路４１は、Ｌｏレベルの信号Ｓ１に応じて、Ｈｉレベルの信号Ｓ２を出力する。一方、フィルタ回路４２から入力される電圧ＶｆｌｔがＬｏレベルであって、信号Ｓ１がＨｉレベルである場合に、Ｌｏレベルの信号Ｓ２を出力する。

また、フィルタ回路から入力される電圧ＶｆｌｔがＨｉレベルの場合には、本実施形態の制御回路４１は、Ｈｉレベルの信号Ｓ２を出力する。

なお、半導体モジュール２０において、電圧Ｖｌｇは「第６電圧」に相当する。

＜＜論理回路２８の構成＞＞
図８は、論理回路２８の構成と、論理回路２８およびフィルタ回路３４の関係を示す。論理回路２８は、反転回路８１およびＯＲ回路８２を含む。

反転回路８１は、基準電圧回路２６から入力される基準電圧Ｖｒｅｆが所定の閾値電圧より大きいか否かに応じて、異なる論理レベルの電圧Ｖｉｎｖを出力する。電圧Ｖｏｕｔが電圧Ｖｇｎｄより低下する場合には、基準電圧Ｖｒｅｆも低下する。

本実施形態の反転回路８１は、電圧Ｖｒｅｆが所定の閾値電圧より低下した場合に、Ｈｉレベルの電圧Ｖｉｎｖを出力する。一方、本実施形態の反転回路８１は、電圧Ｖｒｅｆが所定の閾値電圧より高い場合にはＬｏレベルの電圧Ｖｉｎｖを出力する。

なお、反転回路８１が電圧Ｖｉｎｖの論理レベルをＬｏレベルからＨｉレベルへと切り替える、電圧Ｖｒｅｆに対する閾値電圧は、少なくとも電圧Ｖｏｕｔが電圧Ｖｇｎｄに低下する電圧以上の電圧に設定される。即ち、反転回路８１は、少なくとも電圧Ｖｏｕｔが電圧Ｖｇｎｄより低下する範囲において、Ｈｉレベルの電圧Ｖｉｎｖを出力するように設計される。

反転回路８１は、基準電圧回路２６に接続される。また、反転回路８１は、ラインＬ１，Ｌ２に接続され、ラインＬ１に印可された電源電圧Ｖｄｄと、ラインＬ２に印可された電圧Ｖｇｎｄと、をバイアス電圧として動作する。

ＯＲ回路８２は、入力される電圧Ｖｃｍｐまたは電圧ＶｉｎｖのいずれかがＨｉレベルの論理レベルを有する場合に、Ｈｉレベルの電圧Ｖｌｇを出力する。一方、ＯＲ回路８２は、電圧Ｖｃｍｐおよび電圧ＶｉｎｖのいずれもＬｏレベルである場合に、Ｌｏレベルの電圧Ｖｌｇを出力する。

ＯＲ回路８２は、比較回路２７および反転回路８１に接続される。また、ＯＲ回路８２は、ラインＬ１，Ｌ２に接続され、ラインＬ１に印可された電源電圧Ｖｄｄと、ラインＬ２に印可された電圧Ｖｇｎｄと、をバイアス電圧として動作する。

ＯＲ回路８２から出力される電圧Ｖｌｇは、駆動回路２２に入力される。電圧Ｖｌｇは、駆動回路２２がスイッチング素子２３の駆動を制御するために用いられる。本実施形態においては、電圧Ｖｌｇはフィルタ回路４２に入力される。

ただし、電圧Ｖｌｇの入力される回路は、フィルタ回路４２に限定されるものではなく、電圧ＶｌｇがＨｉレベルを示す場合に、過電流状態に対する制御が行われればよい。従って、半導体モジュール２０に対する別の実施形態において、電圧Ｖｌｇはフィルタ回路４２を介さずに、制御回路４１に入力されてもよい。

また、電圧Ｖｌｇについて、Ｈｉレベルの電圧Ｖｌｇが、「第１の論理レベルの第６電圧」に相当し、Ｌｏレベルの電圧Ｖｌｇが、「第２の論理レベルの第６電圧」に相当する。

＜＜実施例２の期間Ｔｆｌｔ経過後の期間における電圧および電流の関係＞＞
図９Ａは、端子ＶＯにおける電圧Ｖｏｕｔ、電流Ｉｄｓ、および比較回路２７から出力される電圧Ｖｃｍｐの概略の一例を示す。半導体モジュール２０において、図６Ａに対応する電流および電圧のグラフが示される。信号Ｓ１がＨｉレベルに切り替えられ、期間Ｔｆｌｔ経過後の期間において、スイッチング素子２３がオン状態におけるグラフが示される。

電圧Ｖｏｕｔおよび電流Ｉｄｓの関係が示される。スイッチング素子２３がオン状態である場合で、半導体モジュール１０が通常動作している場合には、端子ＶＯに印可される電圧Ｖｏｕｔは、電源電圧Ｖｄｄを示す。

スイッチング素子２３のドレイン－ソース電流Ｉｄｓが過電流状態を示す電流Ｉｏｃ（例えば、２Ａ）に達した場合、端子ＶＯに印可される電圧Ｖｏｕｔは、過電流を示す電圧Ｖｏｃに達するものとしたグラフが示される。

本実施形態では、端子ＶＯに印可される電圧Ｖｏｕｔが電圧Ｖｏｃに達した場合、抵抗２５に生じる電圧Ｖｓｎｓは、基準電圧Ｖｒｅｆに達する。即ち、端子ＶＯに印可される電圧Ｖｏｕｔが、電圧Ｖｏｃより大きく電源電圧Ｖｄｄ以下である範囲で、半導体モジュール２０は、通常動作する。

半導体モジュール２０では、半導体モジュール１０と異なり、電圧Ｖｏｕｔが電圧Ｖｏｃより大きく電源電圧Ｖｄｄより低い範囲、即ち電圧Ｖｓｎｓが基準電圧Ｖｒｅｆより低い範囲で、比較回路２７は、Ｌｏレベルの電圧Ｖｃｍｐを出力する。一方、電圧Ｖｏｕｔが電圧Ｖｏｃより低い範囲、即ち電圧Ｖｓｎｓが基準電圧Ｖｒｅｆより高い範囲では、Ｈｉレベルの電圧Ｖｃｍｐを出力する。

また、本実施形態では、電圧Ｖｏｕｔが小さくなり、基準電圧Ｖｒｅｆおよび電圧Ｖｓｎｓが共に低下し、比較回路２７に入力される電圧が同相入力範囲外となった場合には、比較回路２７はＬｏレベルの論理レベルを出力することがある。

半導体モジュール２０においては、反転回路８１は、電圧Ｖｏｕｔが電圧Ｖｇｎｄより低い場合には、Ｈｉレベルの電圧Ｖｉｎｖを出力する。従って、比較回路２７が同相入力範囲外に達する電圧、またはそれより高い電圧であって、電圧Ｖｏｕｔが電圧Ｖｏｃに達するより低い電圧において、反転回路８１は、出力する電圧Ｖｉｎｖの論理レベルをＬｏレベルからＨｉレベルに切り替える。

実際には、反転回路８１は、基準電圧Ｖｒｅｆを所定の閾値電圧と比較して、基準電圧Ｖｒｅｆがこの閾値電圧より低くなった場合に、電圧Ｖｉｎｖの論理レベルを切り替える。即ち、電圧Ｖｏｕｔが電圧Ｖｇｎｄより高く電圧Ｖｏｃより低い範囲のいずれかの電圧である場合に、反転回路８１が電圧Ｖｉｎｖの論理レベルをＬｏレベルからＨｉレベルに切り替えることに対応するように閾値電圧が設定されている。

結果として、電圧Ｖｏｕｔが電圧Ｖｏｃより低い場合には、比較回路２７が出力する電圧Ｖｃｍｐまたは反転回路８１の出力する電圧ＶｉｎｖのいずれかはＨｉレベルとなる。ＯＲ回路８２には電圧Ｖｃｍｐおよび電圧Ｖｉｎｖが入力されるので、電圧Ｖｏｕｔが電圧Ｖｏｃより低い場合、ＯＲ回路８２は、Ｈｉレベルの電圧Ｖｌｇを出力する。

また、信号Ｓ１がＬｏレベルからＨＩレベルに切り替えられ、期間Ｔｆｌｔ経過後の期間では、フィルタ回路４２は、電圧Ｖｌｇと同様の論理レベルの電圧Ｖｆｌｔを出力する。従って、フィルタ回路４２は、電圧Ｖｏｕｔが電圧Ｖｏｃより低い場合に、Ｈｉレベルの電圧Ｖｆｌｔを出力する。

＜＜実施例２の電圧の論理レベル＞＞
図９Ｂは、比較回路２７の各動作状態において、比較回路２７から出力される電圧Ｖｃｍｐおよび論理回路２８から出力される電圧Ｖｌｇの一例を示す。信号Ｓ１がＬｏレベルからＨＩレベルに切り替えられ、期間Ｔｆｌｔ経過後の期間における表が示される。

半導体モジュール１０の通常動作時に、半導体モジュール１０の比較回路２７がＨｉレベルの電圧Ｖｃｍｐを出力することと対照的に、半導体モジュール２０の通常動作時に、半導体モジュール２０の比較回路２７は、Ｌｏレベルの電圧Ｖｃｍｐを出力する。これは、半導体モジュール１０と半導体モジュール２０とで、比較回路２７に入力されるラインＩｎｐ，Ｉｎｍへ印可される電圧が異なるからである。

比較回路２７は、論理回路２８に対し、電圧Ｖｓｎｓが基準電圧Ｖｒｅｆより高い場合に、Ｈｉレベルの電圧Ｖｃｍｐを出力する。一方、比較回路２７は、論理回路２８に対し、電圧Ｖｓｎｓが基準電圧Ｖｒｅｆより低い場合に、Ｌｏレベルの電圧Ｖｃｍｐを出力する。また、比較回路２７は、論理回路２８に対し、電圧ＶｏｕｔがＶｇｎｄより低い場合に、Ｌｏレベルの電圧Ｖｃｍｐを出力する。

反転回路８１は、電圧Ｖｏｕｔが電圧Ｖｇｎｄより低い場合に、Ｈｉレベルの電圧Ｖｉｎｖを出力する。従って、ＯＲ回路８２は、電圧Ｖｏｕｔが電圧Ｖｇｎｄより低い場合、または電圧Ｖｓｎｓが基準電圧Ｖｒｅｆより高い場合に、Ｈｉレベルの電圧Ｖｌｇを出力する。この場合、駆動回路２２は、電圧Ｖｌｇに基づいて、スイッチング素子２３を駆動する。

このように、半導体モジュール２０では、比較回路２７または論理回路２８に電圧Ｖｓｎｓまたは電圧Ｖｒｅｆを入力することにより、比較回路２７または論理回路２８に電圧Ｖｏｕｔを入力しなくとも、電圧Ｖｏｕｔが電圧Ｖｇｎｄより低下した場合のスイッチング素子２３の過電流状態から回路を保護できる。

＝＝＝まとめ＝＝＝
以上、本実施形態の半導体モジュール１０，２０について説明した。

本実施形態においては、電源電圧Ｖｄｄが印可されるラインＬ１に接続されたスイッチング素子２３と、スイッチング素子２３に接続されるとともに、スイッチング素子２３がオンしている際にスイッチング素子２３に流れる電流Ｉｄｓに応じた電圧Ｖｏｕｔが生じる端子ＶＯと、ラインＬ１に接続されるともに、電流Ｉｄｓに応じた電流Ｉｓｎｓが流れるスイッチング素子２４と、電源電圧Ｖｄｄから所定の電圧低下した電圧ＶｇｎｄをラインＬ２に印可する電圧生成回路２１と、スイッチング素子２４と端子ＶＯとの間に接続されるとともに、電流Ｉｓｎｓに応じた電圧Ｖｓｎｓが生じる抵抗２５と、端子Ｖｏｕｔに接続されるとともに、基準電圧Ｖｒｅｆを生成する基準電圧回路２６と、ラインＬ１とラインＬ２との間に接続されるとともに、電圧Ｖｓｎｓおよび基準電圧Ｖｒｅｆとの比較に基づいて、スイッチング素子２３が過電流状態であるか否かを判定する比較回路２７と、を備える、半導体モジュール１０を提供する。

これにより、本実施形態の半導体モジュール１０，２０は、（ｉ）負荷１２に過電流が流れる場合、（ｉｉ）負荷１２と並列な経路が、回路欠陥や汚れ等により、端子ＶＯと接地の間で短絡してしまい、負荷１２とは異なる経路で過電流が接地方向に流れる場合の両方について、回路を過電流から適切に保護できる。

また、半導体モジュール１０，２０は、入力信号Ｓ１に応じて、スイッチング素子２３をオンオフする駆動回路２２を備え、駆動回路２２は、比較回路２７によりスイッチング素子が過電流状態であると判定された場合に、スイッチング素子２３をオフする。

これにより、過電流状態の場合に、スイッチング素子２３がオフされ、過電流状態から半導体モジュール１０，２０および半導体モジュール１０，２０に接続されたシステムを保護できる。

また、実施例１の比較回路２７は、電圧Ｖｏｕｔが電圧Ｖｇｎｄより低い場合に、スイッチング素子２３が過電流状態であると判定する。

即ち、実施例１の比較回路２７は、電圧Ｖｏｕｔが電圧Ｖｇｎｄより低い場合、比較回路２７は、スイッチング素子２３が過電流状態に達した場合と同様のロジックを出力する。これにより、半導体モジュール１０は、負荷１２と並列な経路が、回路欠陥や汚れ等により、端子ＶＯと接地の間で短絡してしまい、負荷１２とは異なる経路で過電流が接地方向に流れる場合にも、過電流からシステムを保護できる。

さらに、本実施形態の比較回路２７においては、レール・ツー・レール入力型のコンパレータのような回路面積の大きくなる素子を使わずに、過電流状態が検出できる。従って、半導体モジュール１０の構成は、回路面積の低減にも寄与する。

また、比較回路２７は、電圧Ｖｓｎｓが基準電圧Ｖｒｅｆより低い場合に、Ｈｉレベルの電圧Ｖｃｍｐを出力し、電圧Ｖｏｕｔが電圧Ｖｇｎｄより低い場合、または電圧Ｖｓｎｓが基準電圧Ｖｒｅｆより高い場合にＬｏレベルの電圧Ｖｃｍｐを出力し、駆動回路２２は、電圧Ｖｃｍｐに基づいて、スイッチング素子２３を駆動する。

以上の通り、比較回路２７では、入力電圧に応じて、どのような論理レベルを出力するかが具体的に示された。さらに、半導体モジュール１０では、比較回路２７がこのような論理レベルを出力するので、電圧Ｖｓｎｓおよび電圧Ｖｒｅｆを入力することにより、比較回路２７に電圧Ｖｏｕｔを入力しなくとも、電圧Ｖｏｕｔが電圧Ｖｇｎｄより低下した場合のスイッチング素子２３の過電流状態から回路を保護できる。

実施例２の半導体モジュール２０は、比較回路２７に接続された論理回路２８を備え、比較回路２７は、論理回路２８に対し、電圧Ｖｓｎｓが基準電圧Ｖｒｅｆより高い場合に、Ｈｉレベルの電圧Ｖｃｍｐを出力し、電圧Ｖｓｎｓが基準電圧Ｖｒｅｆより低い場合に、Ｌｏレベルの電圧Ｖｃｍｐを出力し、論理回路２８は、電圧Ｖｏｕｔが電圧Ｖｇｎｄより低い場合、または電圧Ｖｓｎｓが電圧ｇｎｄより高い場合に、Ｈｉレベルの電圧Ｖｌｇを出力し、駆動回路２２は、電圧Ｖｌｇに基づいて、スイッチング素子２３を駆動する、

これにより、半導体モジュール２０は、負荷１２と並列な経路が、回路欠陥や汚れ等により、端子ＶＯと接地の間で短絡してしまい、負荷１２とは異なる経路で過電流が接地方向に流れる場合にも、過電流からシステムを保護できる

また、論理回路２８は、基準電圧回路２６および比較回路２７に接続される。

これにより、半導体モジュール２０では、比較回路２７または論理回路２８に電圧Ｖｓｎｓまたは電圧Ｖｒｅｆを入力することにより、比較回路２７または論理回路２８に電圧Ｖｏｕｔを入力しなくとも、電圧Ｖｏｕｔが電圧Ｖｇｎｄより低下した場合のスイッチング素子２３の過電流状態から回路を保護できる。

また、論理回路２８は、基準電圧回路２６に接続された反転回路８１と、比較回路２７および反転回路８１に接続されたＯＲ回路８２を含む。

これにより、論理回路２８は、電圧Ｖｏｕｔが電圧Ｖｇｎｄより低い場合、または電圧Ｖｓｎｓが電圧ｇｎｄより高い場合に、Ｈｉレベルの電圧Ｖｌｇを出力する回路となる。

また、半導体モジュール１０，２０では、駆動回路２２は、スイッチング素子２３がオンする際の所定期間Ｔｆｌｔの間、比較回路２７の比較結果に関わらず、スイッチング素子２３のオンオフを制御するための入力信号Ｓ１に基づいた信号Ｓ２を出力し、所定期間Ｔｆｌｔ経過後、入力信号Ｓ１および比較結果に基づいた信号Ｓ２を出力する制御信号出力回路３１と、スイッチング素子がオンする際に、信号Ｓ２に基づいて、駆動電圧Ｖｄｒｖをスイッチング素子２３の制御電極に印加する昇圧回路３２と、スイッチング素子２３をオフするための信号Ｓ２に応じて、スイッチング素子２３をオフする遮断素子３３と、を含む。

これにより、（ｉ）負荷１２に過電流が流れる場合、（ｉｉ）負荷１２と並列な経路が、回路欠陥や汚れ等により、端子ＶＯと接地の間で短絡してしまい、負荷１２とは異なる経路で過電流が接地方向に流れる場合の両方について、回路を過電流から適切に保護できる機能を有するＩＰＳが構成できる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加える
ことが可能であることが当業者に明らかである。本発明の技術的範囲には、その趣旨を逸脱することなく、その様な変更または改良を加えた形態およびその均等物も含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０，２０ 半導体モジュール
１１ マイコン
１２ 負荷
１３ 電源
２１ 電圧生成回路
２２ 駆動回路
２３，２４ スイッチング素子
２５ 抵抗
２６ 基準電圧回路
２７ 比較回路
２８ 論理回路
３１ 制御信号出力回路
３２ 昇圧回路
３３ 遮断素子
４１ 制御回路
４２ フィルタ回路
５１ インダクタ
５２ 抵抗
６１ デプレッション型ＭＯＳトランジスタ
６２ ＭＯＳトランジスタ
６３，６４ 抵抗
７１ デプレッション型ＭＯＳトランジスタ
７２～７９ ＭＯＳトランジスタ
８１ 反転回路
８２ ＯＲ回路

Claims (8)

1. 電源電圧が印可される第１ラインに接続された第１スイッチング素子と、
   前記第１スイッチング素子に接続されるとともに、前記第１スイッチング素子がオンしている際に前記第１スイッチング素子に流れる第１電流に応じた第１電圧が生じる端子と、
   前記第１ラインに接続されるともに、前記第１電流に応じた第２電流が流れる第２スイッチング素子と、
   前記電源電圧から所定の電圧低下した第２電圧を第２ラインに印可する電圧生成回路と、
   前記第２スイッチング素子と前記端子との間に接続されるとともに、前記第２電流に応じた第３電圧が生じる抵抗と、
   前記端子に接続されるとともに、所定の第４電圧を生成する基準電圧回路と、
   前記第１ラインと前記第２ラインとの間に接続されるとともに、前記第３電圧および前記第４電圧との比較に基づいて、前記第１スイッチング素子が過電流状態であるか否かを判定する比較回路と、
   を備える、半導体モジュール。
2. 請求項１に記載の半導体モジュールであって、
   入力信号に応じて、前記第１スイッチング素子をオンオフする駆動回路を備え、
   前記駆動回路は、前記比較回路により前記第１スイッチング素子が過電流状態であると判定された場合に、前記第１スイッチング素子をオフする、
   半導体モジュール。
3. 請求項２に記載の半導体モジュールであって、
   前記比較回路は、前記第１電圧が前記第２電圧より低い場合に、前記第１スイッチング素子が過電流状態であると判定する、
   半導体モジュール。
4. 請求項３に記載の半導体モジュールであって、
   前記比較回路は、前記第３電圧が前記第４電圧より低い場合に、第１論理レベルの第５電圧を出力し、前記第１電圧が前記第２電圧より低い場合、または前記第３電圧が前記第４電圧より高い場合に第２論理レベルの第５電圧を出力し、
   前記駆動回路は、前記第５電圧に基づいて、前記第１スイッチング素子を駆動する、
   半導体モジュール。
5. 請求項２に記載の半導体モジュールであって、
   前記比較回路に接続された論理回路を備え、
   前記比較回路は、前記論理回路に対し、前記第３電圧が前記第４電圧より高い場合に、第１論理レベルの第５電圧を出力し、前記第３電圧が前記第４電圧より低い場合に、第２論理レベルの第５電圧を出力し、
   前記論理回路は、前記第１電圧が前記第２電圧より低い場合、または前記第３電圧が前記第４電圧より高い場合に、前記第１論理レベルの第６電圧を出力し、
   前記駆動回路は、前記第６電圧に基づいて、前記第１スイッチング素子を駆動する、
   半導体モジュール。
6. 請求項５に記載の半導体モジュールであって、
   前記論理回路は、前記基準電圧回路および前記比較回路に接続される、
   半導体モジュール。
7. 請求項５に記載の半導体モジュールであって、
   前記論理回路は、前記基準電圧回路に接続された反転回路と、前記比較回路および前記反転回路に接続されたＯＲ回路と、を含む、
   半導体モジュール。
8. 請求項２から７のいずれか一項に記載の半導体モジュールであって、
   前記駆動回路は、
   前記第１スイッチング素子がオンする際の所定期間、前記比較回路の比較結果に関わらず、前記第１スイッチング素子のオンオフを制御するための入力信号に基づいた制御信号を出力し、前記所定期間の経過後、前記入力信号および前記比較結果に基づいた前記制御信号を出力する制御信号出力回路と、
   前記第１スイッチング素子がオンする際に、前記制御信号に基づいて、駆動電圧を前記第１スイッチング素子の制御電極に印加する昇圧回路と、
   前記第１スイッチング素子をオフするための前記制御信号に応じて、前記第１スイッチング素子をオフする遮断素子と、
   を含む、
   半導体モジュール。

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