JP2023002463A - イメージセンサー - Google Patents

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Abstract

【課題】集積度がより向上されたイメージセンサーを提供する。【解決手段】イメージセンサーが提供される。イメージセンサーは、半導体基板内に配置されてピクセル領域を定義するピクセル分離構造体と、ピクセル領域の各々で、半導体基板内に提供される光電変換領域と、光電変換領域と離隔されて半導体基板内に提供されるフローティング拡散領域と、ピクセル領域の各々で、光電変換領域とフローティング拡散領域との間に提供されるトランスファーゲート電極と、半導体基板上でトランスファーゲート電極を覆う絶縁膜と、絶縁膜の上面に互いに離隔されて配置される活性パターンと、活性パターン上に各々提供されるピクセルトランジスタとを含み、活性パターンの中で少なくとも１つは、平面視においてピクセル分離構造体の一部と重畳されることができる。【選択図】図３

Description

本発明はイメージセンサーに関し、より詳細には集積度がより向上されたイメージセンサーに関する。
イメージセンサーは光学映像を電気信号に変換させる。最近になって、コンピュータ産業と通信産業の発達につれてデジタルカメラ、ビデオカメラ、ＰＣＳ（Ｐｅｒｓｏｎａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍ）、ゲーム機器、警備用カメラ、医療用マイクロカメラ等の様々な分野で性能が向上されたイメージセンサーの需要が増大している。
イメージセンサーとしては電荷結合素子（ＣＣＤ：Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）及びＣＭＯＳイメージセンサーがある。この中で、ＣＭＯＳイメージセンサーは駆動方式が簡単であり、信号処理回路を単一チップに集積することができるので、製品の小型化が可能である。ＣＭＯＳイメージセンサーは電力消耗もまた非常に低いので、バッテリー容量が制限を受ける製品に適用が容易である。また、ＣＭＯＳイメージセンサーはＣＭＯＳ工程技術を互換して使用することができるので、製造単価を下げることができる。したがって、ＣＭＯＳイメージセンサーは技術開発と共に高解像度が具現化可能にされるにつれ、その使用が急激に増えている。
米国特許第９，６２７，４３０Ｂ２号公報
本願発明が解決しようとする課題は集積度がより向上されたイメージセンサーを提供することにある。
本発明が解決しようとする課題は以上で言及した課題に制限されることなく、言及されないその他の課題は下の記載から当業者に明確に理解されるべきである。
前記解決しようとする課題を達成するために本発明の一実施形態によるイメージセンサーは、半導体基板内に配置されてピクセル領域を定義するピクセル分離構造体、前記ピクセル領域の各々で、前記半導体基板内に提供される光電変換領域、前記光電変換領域と離隔されて前記半導体基板内に提供されるフローティング拡散領域、前記ピクセル領域の各々で、前記光電変換領域と前記フローティング拡散領域との間に提供されるトランスファーゲート電極、前記半導体基板上で前記トランスファーゲート電極を覆う絶縁膜、前記絶縁膜の上面に互いに離隔されて配置される活性パターン、及び前記活性パターン上に各々提供されるピクセルトランジスタを含み、前記活性パターンの中で少なくとも１つは、平面視において前記ピクセル分離構造体の一部と重畳されることができる。
前記解決しようとする課題を達成するために本発明の一実施形態によるイメージセンサーは、第１半導体基板内に配置されてピクセル領域を定義するピクセル分離構造体、前記ピクセル領域に提供される光電変換領域、前記光電変換領域と離隔されて前記第１半導体基板内に提供されるフローティング拡散領域、前記第１半導体基板上で前記光電変換領域と前記フローティング拡散領域との間に提供されるトランスファーゲート電極を含む光電変換回路層と、絶縁膜上で前記ピクセル分離構造体と少なくとも一部が重畳される活性パターン及び前記活性パターン上に提供され前記フローティング拡散領域と連結されるピクセルトランジスタを含むピクセル回路層と、第２半導体基板上に提供され前記ピクセルトランジスタと連結されるロジック回路を含むロジック回路層と、を含み、前記ピクセル回路層の下面は前記光電変換回路層の上面とボンディングされ、前記ピクセル回路層の上面は前記ロジック回路層の上面とボンディングされることができる。
前記解決しようとする課題を達成するために本発明の一実施形態によるイメージセンサーは、半導体基板に第１乃至第４ピクセル領域を定義するピクセル分離構造体と、前記半導体基板内に配置され、前記第１乃至第４ピクセル領域に各々提供される第１乃至第４光電変換領域と、前記第１乃至第４光電変換領域と離隔されて前記半導体基板内に提供されるフローティング拡散領域と、前記ピクセル領域で前記第１乃至第４光電変換領域と前記フローティング拡散領域との間に各々提供される第１乃至第４トランスファーゲート電極と、前記第１乃至第４トランスファーゲート電極の各々は前記半導体基板の上面より低いレベルに底面を有し、前記半導体基板上で前記第１乃至第４トランスファーゲート電極を覆う第１絶縁膜と、前記第１絶縁膜の上面とボンディングされた第２絶縁膜と、前記第２絶縁膜上に互いに離隔されて配置される活性パターンと、前記活性パターンの中で少なくとも１つは前記ピクセル分離構造体と部分的に重畳され、前記活性パターン上に各々提供されるピクセルトランジスタと、前記ピクセルトランジスタはリセットトランジスタ、二重変換利得トランジスタ、ソースフォロワートランジスタ、及び選択トランジスタを含み、前記ピクセルトランジスタに接続される第１コンタクトプラグと、前記活性パターンと離隔されて前記第１及び第２絶縁膜を貫通し、第１乃至第４トランスファーゲート電極及び前記フローティング拡散領域に接続される第２コンタクトプラグを含むことができる。
本発明の実施形態によれば、各ピクセル領域に提供されるピクセルトランジスタは、光電変換領域が形成された第１半導体基板上に第２半導体基板を接合させた後、第２半導体基板上に形成されることができる。したがって、イメージセンサーの集積度がより向上されることができ、単位ピクセルのサイズが減少されてもピクセルトランジスタの性能を確保することができる。
本発明の実施形態によるイメージセンサーを示すブロック図である。 本発明の実施形態によるピクセルアレイの単位ピクセルを示す回路図である。 本発明の実施形態によるピクセルアレイの単位ピクセルを示す回路図である。 本発明の実施形態によるピクセルアレイの単位ピクセルを示す回路図である。 本発明の実施形態によるイメージセンサーの単位ピクセルを示す平面図である。 本発明の実施形態によるイメージセンサーの断面図であって、図３のＡ－Ａ’線に沿って切断した断面を示す。 本発明の実施形態によるイメージセンサーの断面図であって、図３のＢ－Ｂ’線に沿って切断した断面を示す。 本発明の実施形態によるイメージセンサーの単位ピクセルを示す平面図である。 本発明の実施形態によるイメージセンサーの断面図であって、各々図５のＡ－Ａ’線に沿って切断した断面を示す。 本発明の実施形態によるイメージセンサーの断面図である。 本発明の実施形態によるイメージセンサーの単位ピクセルを示す平面図である。 本発明の実施形態によるイメージセンサーの断面図であって、図８ＡのＡ－Ａ’線に沿って切断した断面を示す。 本発明の実施形態によるイメージセンサーの単位ピクセルを示す平面図である。 本発明の実施形態によるイメージセンサーの断面図であって、図９のＡ－Ａ’線に沿って切断した断面を示す。 本発明の実施形態によるイメージセンサーの断面図である。 本発明の実施形態によるイメージセンサーの単位ピクセルを示す平面図である。 本発明の実施形態によるイメージセンサーの断面図であって、図１２のＡ－Ａ’線に沿って切断した断面を示す。 本発明の実施形態によるイメージセンサーの断面図であって、図１２のＢ－Ｂ’線に沿って切断した断面を示す。 本発明の実施形態によるイメージセンサーの概略的な斜視図である。 本発明の実施形態によるイメージセンサーの断面図である。 本発明の実施形態によるイメージセンサーの断面図である。 本発明の実施形態によるイメージセンサーの製造方法を説明するための断面図である。 本発明の実施形態によるイメージセンサーの製造方法を説明するための断面図である。 本発明の実施形態によるイメージセンサーの製造方法を説明するための断面図である。 本発明の実施形態によるイメージセンサーの製造方法を説明するための断面図である。 本発明の実施形態によるイメージセンサーの製造方法を説明するための断面図である。 本発明の実施形態によるイメージセンサーの製造方法を説明するための断面図である。 本発明の実施形態によるイメージセンサーの製造方法を説明するための断面図である。 本発明の実施形態によるイメージセンサーの製造方法を説明するための断面図である。 本発明の実施形態によるイメージセンサーの製造方法を説明するための断面図である。 本発明の実施形態によるイメージセンサーの製造方法を説明するための断面図である。
以下、図面を参照して本発明の実施形態によるイメージセンサーについて詳細に説明する。
図１は本発明の実施形態によるイメージセンサーを示すブロック図である。
図１を参照すれば、イメージセンサーはピクセルアレイ１（Ｐｉｘｅｌ ａｒｒａｙ）、行デコーダー２（ｒｏｗ ｄｅｃｏｄｅｒ）、行ドライバー３（ｒｏｗ ｄｒｉｖｅｒ）、列デコーダー４（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）、タイミング発生器５（ｔｉｍｉｎｇ ｇｅｎｅｒａｔｏｒ）、相関二重サンプラーＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｅｒ）６、アナログデジタルコンバータＡＤＣ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）７、及び入出力バッファ（Ｉ／Ｏ ｂｕｆｆｅｒ）８を含む。
ピクセルアレイ１は行及び列に沿って配列された複数の単位ピクセルを含み、単位ピクセルは入射される光を電気的信号に変換する。ピクセルアレイ１は行デコーダー２から提供された選択信号、リセット信号、及びトランスファー信号のような複数の駆動信号によって駆動されることができる。
行デコーダー２は単位ピクセルの各行別に駆動信号を提供することができる。また、駆動信号に応答してピクセルアレイ１で変換された電気的信号は相関二重サンプラー６に提供される。
行ドライバー３は行デコーダー２でデコーディングされた結果に応じて多数の単位ピクセルを駆動するための多数の駆動信号をピクセルアレイ１に提供する。単位ピクセルが行列形状に配列された場合には各行別に駆動信号が提供されることができる。
タイミング発生器５は行及び列デコーダー２、４、相関二重サンプラー６、アナログデジタルコンバータ７、及び入出力バッファ８を制御し、これらの動作にクロック信号（Ｃｌｏｃｋ ｓｉｇｎａｌ）、タイミングコントロール信号（Ｔｉｍｉｎｇ ｃｏｎｔｒｏｌ ｓｉｇｎａｌ）等のような制御信号（Ｃｏｎｔｒｏｌ ｓｉｇｎａｌｓ）を供給することができる。タイミング発生器５はロジック制御回路（Ｌｏｇｉｃ ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）、位相固定ループ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ；ＰＬＬ）回路、タイミングコントロール回路（Ｔｉｍｉｎｇ ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）、及び通信インターフェイス回路（Ｃｏｍｍｕｎｉｃａｔｉｏｎ ｉｎｔｅｒｆａｃｅ ｃｉｒｃｕｉｔ）等を含むことができる。
相関二重サンプラー（ＣＤＳ）６はピクセルアレイ１で生成された電気信号を受信して維持（ｈｏｌｄ）及びサンプリングする。相関二重サンプラー６は特定の雑音レベル（ｎｏｉｓｅ ｌｅｖｅｌ）と電気的信号による信号レベルを二重にサンプリングして、雑音レベルと信号レベルの差に該当する差レベルを出力する。
アナログデジタルコンバータ（ＡＤＣ）７は相関二重サンプラー６から出力された差レベルに該当するアナログ信号をデジタル信号に変換して出力する。
入出力バッファ８はアナログデジタルコンバータで出力されるデジタル信号をラッチ（ｌａｔｃｈ）し、ラッチされた信号は列デコーダー４でのデコーディング結果に応じて順次的に映像信号処理部（図示せず）にデジタル信号を出力する。
図２Ａ、図２Ｂ、及び図２Ｃは本発明の実施形態によるピクセルアレイの単位ピクセルを示す回路図である。
図２Ａを参照すれば、単位ピクセルＰは光電変換回路１０及びピクセル回路２０を含むことができる。
光電変換回路１０は複数の光電変換素子、複数のトランスファートランジスタ、及びフローティング拡散領域ＦＤを含むことができる。一例として、光電変換回路は第１及び第２光電変換素子ＰＤ１、ＰＤ２、第１及び第２トランスファートランジスタＴＸ１、ＴＸ２、第１及び第２トランスファートランジスタＴＸ１、ＴＸ２に共通に連結される第１フローティング拡散領域ＦＤ１を含むことができる。
ピクセル回路２０はリセットトランジスタ（ＲＸ；ｒｅｓｅｔ ｔｒａｎｓｉｓｔｏｒ）、ソースフォロワートランジスタ（ＳＦ；ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｔｒａｎｓｉｓｔｏｒ）、選択トランジスタ（ＳＸ；ｓｅｌｅｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ）、及び二重変換利得トランジスタ（ＤＣＸ；ｄｕａｌ ｃｏｎｖｅｒｓｉｏｎ ｇａｉｎ ｔｒａｎｓｉｓｔｏｒ）を含むことができる。実施形態で、各単位ピクセルＰが４つのピクセルトランジスタＰＴＲを含むことと開示しているが、本発明はこれに制限されることなく、各単位ピクセルＰでピクセルトランジスタＰＴＲの数は変わることができる。
詳細に、第１及び第２光電変換素子ＰＤ１、ＰＤ２は入射光に対応する電荷を生成及び蓄積することができる。第１及び第２光電変換素子ＰＤ１、ＰＤ２は、例えばフォトダイオード（ｐｈｏｔｏ ｄｉｏｄｅ）、フォトトランジスタ（ｐｈｏｔｏ ｔｒａｎｓｉｓｔｏｒ）、フォトゲート（ｐｈｏｔｏ ｇａｔｅ）、ピン留めフォトダイオード（Ｐｉｎｎｅｄ Ｐｈｏｔｏ Ｄｉｏｄｅ；ＰＰＤ）及びこれらの組合であり得る。
第１及び第２トランスファートランジスタＴＸ１、ＴＸ２は第１及び第２光電変換素子ＰＤ１、ＰＤ２に蓄積された電荷を第１フローティング拡散領域ＦＤ１に伝送する。第１及び第２トランスファー信号ＴＧ１、ＴＧ２によって第１及び第２トランスファートランジスタＴＸ１、ＴＸ２が制御されることができる。第１及び第２トランスファートランジスタＴＸ１、ＴＸ２は第１フローティング拡散領域ＦＤ１を共有することができる。
第１フローティング拡散領域ＦＤ１は第１又は第２光電変換素子ＰＤ１、ＰＤ２で生成された電荷が伝達されて累積的に格納する。第１フローティング拡散領域ＦＤ１に蓄積された光電荷の量に応じてソースフォロワートランジスタＳＦが制御されることができる。
リセットトランジスタＲＸはリセットゲート電極ＲＧに印加されるリセット信号に応じて第１フローティング拡散領域ＦＤ１及び第２フローティング拡散領域ＦＤ２に蓄積された電荷を周期的にリセットさせることができる。詳細に、リセットトランジスタＲＸのドレーン端子は二重変換利得トランジスタＤＣＸと連結されることができ、ソース端子はピクセル電源電圧ＶＰＩＸに連結される。リセットトランジスタＲＸと二重変換利得トランジスタＤＣＸがターンオンされれば、ピクセル電源電圧ＶＰＩＸが第１及び第２フローティング拡散領域ＦＤ１、ＦＤ２に伝達される。したがって、第１及び第２フローティング拡散領域ＦＤ１、ＦＤ２に蓄積された電荷が排出されて第１及び第２フローティング拡散領域ＦＤ１、ＦＤ２がリセットされることができる。
二重変換利得トランジスタＤＣＸは第１フローティング拡散領域ＦＤ１と第２フローティング拡散領域ＦＤ２との間に連結されることができる。二重変換利得トランジスタＤＣＸは第２フローティング拡散領域ＦＤ２を通じてリセットトランジスタＲＸと直列に連結されることができる。即ち、二重変換利得トランジスタＤＣＸは第１フローティング拡散領域ＦＤ１とリセットトランジスタＲＸとの間に連結されることができる。二重変換利得トランジスタＤＣＸは二重変換利得制御信号に応答して第１フローティング拡散領域ＦＤ１のキャパシタンスＣＦＤ１を可変させることによって単位ピクセルＰの変換利得を可変させることができる。
具体的に、イメージ撮影の時、低照度及び低照度の光がピクセルアレイに同時に入射されるか、或いは強い光及び弱い光が同時にピクセルアレイに入射されることができる。したがって、各ピクセルは入射される光に応じて変換利得が可変されることができる。即ち、二重変換利得トランジスタＤＣＸがターンオフ（Ｔｕｒｎ－ｏｆｆ）されて単位ピクセルは第１変換利得を有することができ、二重変換利得トランジスタＤＣＸがターンオン（Ｔｕｒｎ－ｏｎ）されて第１変換利得より大きい第２変換利得を有することができる。即ち、二重変換利得トランジスタＤＣＸの動作に応じて、第１変換利得モード（又は高照度モード）と第２変換利得モード（又は低照度モード）で異なる変換利得が提供されることができる。
二重変換利得トランジスタＤＣＸがターンオフされるとき、第１フローティング拡散領域ＦＤ１のキャパシタンスは第１キャパシタンスＣＦＤ１に該当することができる。二重変換利得トランジスタＤＣＸがターンオンされるとき、第１フローティング拡散領域ＦＤ１が第２フローティング拡散領域ＦＤ２と連結されて、第１及び第２フローティング拡散領域ＦＤ１、ＦＤ２でキャパシタンスは第１及び第２キャパシタンスＣＦＤ１、ＣＦＤ２の和になることができる。言い換えれば、二重変換利得トランジスタＤＣＸがターンオンされるとき、第１又は第２フローティング拡散領域ＦＤ１又はＦＤ２のキャパシタンスが増加して、変換利得が減少されることができ、二重変換利得トランジスタＤＣＸがターンオフされるとき、第１フローティング拡散領域ＦＤ１のキャパシタンスが減少して、変換利得は増加されることができる。
ソースフォロワートランジスタＳＦはソースフォロワーゲート電極に入力される第１フローティング拡散領域ＦＤ１の電荷量に比例してソース－ドレーン電流を発生させるソースフォロワーバッファ増幅器（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）であり得る。ソースフォロワートランジスタＳＦはフローティング拡散領域ＦＤでの電位変化を増幅し、選択トランジスタＳＸを通じて増幅された信号を出力ラインＶｏｕｔに出力する。ソースフォロワートランジスタＳＦのソース端子はピクセル電源電圧ＶＰＩＸに連結され、ソースフォロワートランジスタＳＦのドレーン端子は選択トランジスタＳＸのソース端子と連結されることができる。
選択トランジスタＳＸは行単位に読み出す単位ピクセルＰを選択することができる。選択ゲート電極に印加される選択信号ＳＧによって選択トランジスタＳＸがターンオンされるとき、ソースフォロワートランジスタＳＦのドレーン電極に出力される電気的信号を出力ラインＶｏｕｔに出力することができる。
図２Ｂを参照すれば、単位ピクセルＰは図２Ａを参照して説明したように、光電変換回路１０及びピクセル回路２０を含むことができ、光電変換回路１０は第１、第２、第３、及び第４光電変換素子ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４、第１、第２、第３、及び第４トランスファートランジスタＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４、及び第１フローティング拡散領域ＦＤ１を含むことができる。ピクセル回路２０は図２Ａの実施形態と同様に、４つのピクセルトランジスタＲＸ、ＤＣＸ、ＳＦ、ＳＥＬを含むことができる。
第１乃至第４トランスファートランジスタＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４は第１フローティング拡散領域ＦＤ１を共有することができる。第１乃至第４トランスファートランジスタＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４の伝送ゲート電極は第１乃至第４トランスファー信号ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４によって制御されることができる。
図２Ｃを参照すれば、ピクセルアレイは第１及び第２ピクセルＰ１、Ｐ２を含むことができ、第１及び第２ピクセルＰ１、Ｐ２の各々は光電変換素子ＰＤ、トランスファートランジスタＴＸ、リセットトランジスタＲＸ、二重変換利得トランジスタＤＣＸ、ソースフォロワートランジスタＳＦ、及び選択トランジスタＳＸを含むことができる。
第１及び第２ピクセルＰ１、Ｐ２の各々で、図２Ａを参照して説明したように、二重変換利得トランジスタＤＣＸは第１フローティング拡散領域ＦＤ１と第２フローティング拡散領域ＦＤ２との間に連結されることができる。第１及び第２ピクセルＰ１、Ｐ２の第２フローティング拡散領域ＦＤ２が互いに連結されることができる。
図３は本発明の実施形態によるイメージセンサーの単位ピクセルを示す平面図である。図４Ａ及び図４Ｂは本発明の実施形態によるイメージセンサーの断面図であって、各々図３のＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を示す。
図３、図４Ａ、及び図４Ｂを参照すれば、本発明の実施形態によるイメージセンサーは、垂直的観点で、光電変換回路層１０、ピクセル回路層２０、及び光透過層３０を含むことができる。
光電変換回路層１０は、垂直的観点で、ピクセル回路層２０と光透過層３０との間に配置されることができる。光電変換回路層１０は第１半導体基板１００、ピクセル分離構造体ＰＩＳ、光電変換領域１１０、トランスファーゲート電極ＴＧ、フローティング拡散領域ＦＤ、及び第１絶縁膜１２０を含むことができる。
第１半導体基板１００は互いに対向する第１面１００ａ（又は前面）及び第２面１００ｂ（又は後面）を有することができる。第１半導体基板１００は第１導電型（例えば、ｐ型）バルク（ｂｕｌｋ）シリコン基板上に第１導電型エピタキシャル層が形成された基板であり、イメージセンサーの製造工程上にバルクシリコン基板が除去されて、ｐ型エピタキシャル層のみが残留する基板であり得る。これとは異なり、第１半導体基板１００は第１導電型のウェル（ｗｅｌｌ）を含むバルク半導体基板であり得る。
ピクセル分離構造体ＰＩＳが第１半導体基板１００内に配置されることができる。ピクセル分離構造体ＰＩＳは第１半導体基板１００にピクセル領域ＰＲを定義することができる。ピクセル領域ＰＲは第１の方向Ｄ１及び第２方向Ｄ２に沿ってマトリックス形状に配列されることができる。
ピクセル分離構造体ＰＩＳは、第１の方向Ｄ１に沿って互いに並んで延長される第１部分Ｐ１及び第１部分Ｐ１を横切って第２方向Ｄ２に沿って互いに並んで延長される第２部分Ｐ２を含むことができる。ピクセル分離構造体ＰＩＳは、平面視においてピクセル領域ＰＲの各々を囲むことができる。
ピクセル分離構造体ＰＩＳは第１面１００ａから第２面１００ｂに延長されることができる。ピクセル分離構造体ＰＩＳは第１半導体基板１００の第１面１００ａで上部幅を有することができ、その底面で下部幅を有することができる。ここで、下部幅は上部幅より小さいか、或いは実質的に同一であることができる。ピクセル分離構造体ＰＩＳの幅は第１半導体基板１００の第１面１００ａから第２面１００ｂに行くほど、だんだん減少することができる。これと逆に、ピクセル分離構造体ＰＩＳの幅は第１半導体基板１００の第１面１００ａから第２面１００ｂに行くほど、だんだん増加してもよい。
ピクセル分離構造体ＰＩＳはライナー絶縁パターン１１１、半導体パターン１１３、及びキャッピング絶縁パターン１１５を含むことができる。半導体パターン１１３は第１半導体基板１００の一部を垂直に貫通することができ、ライナー絶縁パターン１１１は半導体パターン１１３と第１半導体基板１００との間に提供されることができる。キャッピング絶縁パターン１１５は半導体パターン１１３上に配置されることができ、半導体基板の第１面と実質的に同一なレベルに上面を有することができる。ライナー絶縁パターン１１１及びキャッピング絶縁パターン１１５はシリコン酸化膜、シリコン酸化窒化膜、及びシリコン窒化膜の中で少なくとも１つを含むことができる。半導体パターン１１３はアンドープされたポリシリコン膜又は不純物がドープされたポリシリコン膜を含むことができる。半導体パターン１１３はエア（ａｉｒ）ギャップ又はボイド（ｖｏｉｄ）を含んでもよい。
光電変換領域１１０が各々のピクセル領域ＰＲで第１半導体基板１００内に提供されることができる。光電変換領域１１０は入射光の強さに比例して光電荷を生成することができる。光電変換領域１１０は、第１半導体基板１００と反対の第２導電型の不純物を第１半導体基板１００内にイオン注入して形成されることができる。第１導電型の第１半導体基板１００と第２導電型の光電変換領域１１０の接合（ｊｕｎｃｔｉｏｎ）によってフォトダイオードが形成されることができる。
各ピクセル領域ＰＲで、第１半導体基板１００内にトランスファーゲート電極ＴＧが配置されることができる。
トランスファーゲート電極ＴＧは、平面視において光電変換領域１１０と一部重畳されることができる。トランスファーゲート電極ＴＧは、第１半導体基板１００内に挿入された下部部分と、下部部分と連結され、第１半導体基板１００の第１面１００ａ上に突出される上部部分を含むことができる。トランスファーゲート電極ＴＧの下部部分は第１半導体基板１００の一部を垂直に貫通することができる。トランスファーゲート電極ＴＧの底面は第１半導体基板１００の第１面１００ａより低いレベルに位置することができる。トランスファーゲート電極ＴＧと第１半導体基板１００との間にはゲート絶縁膜が介在されることができる。
各ピクセル領域ＰＲで、フローティング拡散領域ＦＤがトランスファーゲート電極ＴＧの一側で第１半導体基板１００内に提供されることができる。フローティング拡散領域ＦＤは垂直に光電変換領域１１０の一部と重畳されることができる。フローティング拡散領域ＦＤは第１半導体基板１００と反対の第２導電型の不純物をイオン注入して形成されることができる。例えば、フローティング拡散領域ＦＤはｎ型不純物領域であり得る。
各ピクセル領域ＰＲで、接地不純物領域ＧＲがトランスファーゲート電極ＴＧと離隔されて第１半導体基板１００内に提供されることができる。接地不純物領域は垂直に光電変換領域１１０の一部と重畳されることができる。接地不純物領域ＧＲは、第１半導体基板１００と同一である第１導電型の不純物をドーピングして形成されることができる。例えば、接地不純物領域ＧＲはｐ型不純物領域であり得る。
第１絶縁膜１２０が第１半導体基板１００の第１面１００ａ上でトランスファーゲート電極ＴＧを覆うことができる。第１絶縁膜１２０は実質的に平坦な上面を有することができる。第１絶縁膜１２０は例えば、シリコン酸化物、シリコン窒化物、及び／又はシリコン酸窒化物を含むことができる。
実施形態によれば、ピクセル回路層２０が光電変換回路層１０の第１絶縁膜１２０上に配置されることができる。
ピクセル回路層２０は単位ピクセル（図２Ａ及び図２ＢのＰ参照）で変換された電気的信号を読出すピクセルトランジスタＰＴＲ、及びピクセルアレイを駆動するための駆動回路（例えば、ロードライバー、カラムドライバー、及びタイミングコントローラ等）を含むことができる。
ピクセル回路層２０は第２絶縁膜２１０、第２絶縁膜２１０上の活性パターンＡＰ、活性パターンＡＰに各々提供されるピクセルトランジスタＰＴＲを含むことができる。
第２絶縁膜２１０は第１絶縁膜１２０と接合されてボンディング面ＢＳをなすことができる。第２絶縁膜２１０の下面は光電変換回路層１０の第１絶縁膜１２０上面の全体とボンディングされることができる。第２絶縁膜２１０は、例えばシリコン酸化物、シリコン窒化物、及び／又はシリコン酸窒化物を含むことができる。
活性パターンＡＰは第２絶縁膜２１０上で互いに離隔されて配置されることができる。活性パターンＡＰは第２絶縁膜２１０上でバー（ｂａｒ）形状を有することができる。活性パターンＡＰの各々は第２絶縁膜２１０上で第１の方向Ｄ１又は第１の方向Ｄ１と垂直する第２方向Ｄ２に長軸を有することができる。活性パターンＡＰは半導体物質、例えばシリコン、ゲルマニウム、シリコン－ゲルマニウムを含むことができる。
活性パターンＡＰの各々は、平面視において光電変換領域１１０の中で少なくとも１つと部分的に重畳されることができる。活性パターンＡＰの各々は、平面視においてピクセル分離構造体ＰＩＳの一部と重畳されることができる。図面には活性パターンＡＰがトランスファーゲート電極ＴＧと重畳されないことと図示したが、本発明はこれに制限されることなく、活性パターンＡＰの中で一部はトランスファーゲート電極ＴＧの中で少なくとも１つと部分的に重畳されてもよい。各々の活性パターンＡＰはソース／ドレーン領域ＳＤＲ及びこれらの間のチャンネル領域を含むことができる。
埋め込み絶縁膜２２０が活性パターンＡＰの間を満たすことができる。埋め込み絶縁膜２２０の上面は活性パターンＡＰの上面と実質的に共面をなすことができる。埋め込み絶縁膜２２０は、例えばシリコン酸化物、シリコン窒化物、及び／又はシリコン酸窒化物を含むことができる。
活性パターンＡＰ上にピクセルトランジスタＰＴＲが各々提供されることができる。ピクセルトランジスタＰＴＲはリセットトランジスタ（図２Ａ及び図２ＢのＲＸ）、ソースフォロワートランジスタ（図２Ａ及び図２ＢのＳＦ）、二重変換利得トランジスタ（図２Ａ及び図２ＢのＤＣＸ）、及び選択トランジスタ（図２Ａ及び図２ＢのＳＥＬ）を含むことができる。
一例として、４つのピクセルトランジスタＰＴＲは４つのピクセル領域ＰＲに対応して第２絶縁膜２１０上に提供されることができる。これとは異なり、４つのピクセルトランジスタＰＴＲが６つ、８つ、又は９つのピクセル領域ＰＲに対応して提供されされてもよい。
一例として、各々のピクセルトランジスタＰＴＲは２つのピクセル領域ＰＲと重畳されることができる。これとは異なり、各々のピクセルトランジスタＰＴＲは４つのピクセル領域ＰＲと重畳されてもよい。
詳細に、ピクセルトランジスタＰＴＲの各々は活性パターンＡＰを横切るピクセルゲート電極ＰＧ及びピクセルゲート電極ＰＧの両側で活性パターンＡＰ内に提供されるソース／ドレーン領域ＳＤＲを含むことができる。
ピクセルゲート電極ＰＧは活性パターンＡＰの上面と並べた底面を有することができる。ピクセルゲート電極ＰＧは、例えばドーピングされたポリシリコン、金属、導電性金属窒化物、導電性金属シリサイド、導電性金属酸化物、又はこれらの組合を含むことができる。
ゲート絶縁膜がピクセルゲート電極ＰＧと活性パターンＡＰとの間に配置されることができる。ゲート絶縁膜はシリコン酸化膜、シリコン酸窒化膜、シリコン酸化膜より高い誘電常数を有する高誘電膜、又はこれらの組み合わせで構成されることができる。
ソース／ドレーン領域ＳＤＲは第２導電型を有する不純物を含むことができる。一例として、ソース／ドレーン領域ＳＤＲはｎ型不純物を含むことができる。
層間絶縁膜２３０、２４０、２５０、２６０が埋め込み絶縁膜２２０上でピクセルトランジスタＰＴＲを覆うことができる。
第１コンタクトプラグＰＬＧ１が層間絶縁膜２３０、２４０を貫通してピクセルゲート電極ＰＧ及びソース／ドレーン不純物領域ＳＤＲに接続されることができる。第１コンタクトプラグＰＬＧ１は、例えばタングステン、銅、アルミニウム、又はこれらの合金のような金属を含むことができる。
第２コンタクトプラグＰＬＧ２が層間絶縁膜２３０、２４０、埋め込み絶縁膜２２０、第２絶縁膜２１０、第１絶縁膜１２０を貫通してトランスファーゲート電極ＴＧ、フローティング拡散領域ＦＤ、及び接地不純物領域ＧＲに各々接続されることができる。第２コンタクトプラグＰＬＧ２は活性パターンＡＰと横に離隔されて配置されることができる。第２コンタクトプラグＰＬＧ２は、第１コンタクトプラグＰＬＧ１と異なる長さを有することができ、第１及び第２コンタクトプラグＰＬＧ１、ＰＬＧ２の上面は実質的に共面をなすことができる。第２コンタクトプラグＰＬＧ２は第１コンタクトプラグＰＬＧ１と同一な金属物質を含むことができる。
導電ラインＭＬが層間絶縁膜２４０、２５０上で第１及び第２コンタクトプラグＰＬＧ１、ＰＬＧ２と接続されることができる。導電ラインＭＬは、例えばタングステン、銅、アルミニウム、又はこれらの合金のような金属を含むことができる。
ピクセル回路層２０のピクセルトランジスタＰＴＲは、第１及び第２コンタクトプラグＰＬＧ１、ＰＬＧ２及び導電ラインＭＬを通じて光電変換回路層１０のフローティング拡散領域ＦＤと電気的に連結されることができる。
実施形態によれば、光透過層３０が第１半導体基板１００の第２面１００ｂ上に配置されることができる。光透過層３０は平坦絶縁膜５１０、格子構造体５２０、保護膜５３０、カラーフィルター５４０、マイクロレンズ５５０、及びパッシベーション膜５６０を含むことができる。光透過層３０は外部から入射される光を集光及びフィルタリングして光電変換層１０に提供することができる。
詳細に、平坦絶縁膜５１０は第１半導体基板１００の第２面１００ｂを覆うことができる。平坦絶縁膜５１０は透明な絶縁物質で構成されることができ、複数の層を含むことができる。平坦絶縁膜５１０は第１半導体基板１００と異なる屈折率を有する絶縁物質で構成されることができる。平坦絶縁膜５１０は金属酸化物及び／又はシリコン酸化物を含むことができる。
格子構造体５２０が平坦絶縁膜５１０上に配置されることができる。格子構造体５２０はピクセル分離構造体ＰＩＳと同様に、平面視において格子形状を有することができる。格子構造体５２０は、平面視においてピクセル分離構造体ＰＩＳと重畳されることができる。即ち、格子構造体５２０は、第１の方向Ｄ１に延長される第１部分及び第１部分を横切って第２方向Ｄ２に延長される第２部分を含むことができる。格子構造体５２０の幅はピクセル分離構造体ＰＩＳの最小幅と実質的に同一であるか、或いは小さくすることができる。
格子構造体５２０は導電パターン及び／又は低屈折パターンを含むことができる。遮光パターンは、例えばチタニウム、タンタル、又はタングステンのような金属物質を含むことができる。低屈折パターンは遮光パターンより低い屈折率を有する物質で構成されることができる。低屈折パターンは有機物質で構成されることができ、約１．１乃至１．３の屈折率を有することができる。例えば、格子構造体５２０はシリカナノパーティクルが含まれたポリマー層であり得る。
保護膜５３０が平坦絶縁膜５１０上で格子構造体５２０の表面を実質的に均一な厚さに覆うことができる。保護膜５３０は、例えばアルミニウム酸化膜とシリコン炭化酸化膜の中で少なくとも１つの単一膜又は多重膜を含むことができる。
カラーフィルター５４０がピクセル領域ＰＲの各々に対応されて形成されることができる。カラーフィルター５４０は格子構造体５２０によって定義される空間を満たすことができる。カラーフィルター５４０は、単位ピクセルに応じて赤色、緑色、又は青色のカラーフィルターを含むか、マゼンタ、シアン、又はイエローのカラーフィルターを含むことができる。
マイクロレンズ５５０がカラーフィルター５４０上に配置されることができる。マイクロレンズ５５０は膨らんでいる形状を有し、所定の曲率半径を有することができる。マイクロレンズ５５０は光透過性樹脂で形成されることができる。
パッシベーション膜５６０がマイクロレンズ５５０の表面をコンフォーマルに覆うことができる。パッシベーション膜５６０は、例えば無機酸化物で形成されることができる。
以下、本発明の様々な実施形態によるイメージセンサーについて説明し、説明の簡易化のために先に図３、図４Ａ、及び図４Ｂを参照して説明されたイメージセンサーと同一な技術的特徴に対する説明は省略し、相違点について説明する。
図５は本発明の実施形態によるイメージセンサーの断面図である。
図５を参照すれば、ピクセル回路層２０は先に説明したように、第２絶縁膜２１０、第２絶縁膜２１０上の活性パターンＡＰ、活性パターンＡＰに各々提供されるピクセルトランジスタＰＴＲを含むことができる。この実施形態によれば、４つのピクセルトランジスタＰＴＲは、４つのピクセル領域ＰＲに各々対応して第２絶縁膜２１０上に提供されることができる。
詳細に、活性パターンＡＰが、先に説明したように、第２絶縁膜２１０上に互いに離隔されて配置されることができる。活性パターンＡＰは、平面視において光電変換領域１１０と各々重畳されてもよい。活性パターンＡＰは第２コンタクトプラグＰＬＧ２と離隔されて第２絶縁膜２１０上に配置されることができる。
図６は本発明の実施形態によるイメージセンサーの単位ピクセルを示す平面図である。図７は本発明の実施形態によるイメージセンサーの断面図であって、各々図６のＡ－Ａ’線に沿って切断した断面を示す。
図６及び図７を参照すれば、本発明の実施形態によるイメージセンサーで、光電変換回路層１０は、第１半導体基板１００、ピクセル分離構造体ＰＩＳ、第１乃至第４光電変換領域１１０ａ～１１０ｄ、第１乃至第４トランスファーゲート電極ＴＧａ～ＴＧｄ、及び共通フローティング拡散領域ＣＦＤを含むことができる。
ピクセル分離構造体ＰＩＳが第１半導体基板１００内に配置されることができ、２次元的に配列される複数のピクセル領域ＰＲを定義することができる。ピクセル分離構造体ＰＩＳは、１方向Ｄ１に沿って互いに並んで延長される第１部分Ｐ１及び第１部分Ｐ１を横切って第２方向Ｄ２に沿って互いに並んで延長される第２部分Ｐ２を含むことができる。ここで、第１部分Ｐ１の一部と第２部分Ｐ２の一部は共通フローティング拡散領域ＣＦＤを介して離隔されることができる。
第１乃至第４光電変換領域１１０ａ－１１０ｄは、平面視において第１の方向Ｄ１及び第２方向Ｄ２に沿ってマトリックス形状に配列されることができる。第１乃至第４光電変換領域１１０ａ－１１０ｄはピクセル分離構造体ＰＩＳによって互いに分離されることができる。ピクセル分離構造体ＰＩＳは第１の方向Ｄ１に隣接する第１及び第２光電変換領域１１０ａ、１１０ｂの間、第３及び第４光電変換領域１１０ｃ、１１０ｄの間、第２方向に隣接する第１及び第３光電変換領域１１０ａ、１１０ｃの間、そして第２及び第４光電変換領域１１０ｂ、１１０ｄの間に配置されることができる。
共通フローティング拡散領域ＣＦＤが第１乃至第４トランスファーゲート電極１１０ａ～１１０ｄと隣接するように第１半導体基板１００内に提供されることができる。共通フローティング拡散領域ＣＦＤは半導体層１００内に第２導電型の不純物（例えば、ｎ型）をイオン注入して形成されることができる。
第１乃至第４トランスファーゲート電極ＴＧａ～ＴＧｄが第１半導体基板１００の第１面１００ａ上に配置されることができる。第１乃至第４トランスファーゲート電極ＴＧａ～ＴＧｄは第１乃至第４光電変換領域１１０ａ－１１０ｄと共通フローティング拡散領域ＣＦＤとの間に各々配置されることができる。
第１乃至第４トランスファーゲート電極ＴＧａ～ＴＧｄと第１半導体基板１００の上面との間にゲート絶縁膜が介在されることができる。
接地不純物領域ＧＲは、平面視においてピクセル分離構造体ＰＩＳの第１部分Ｐ１間、そして第２部分Ｐ２間に提供されることができる。
第１絶縁膜１２０は第１半導体基板１００の第１面１００ａ上で第１乃至第４トランスファーゲート電極ＴＧａ～ＴＧｄを覆うことができる。
ピクセル回路層２０は、先に説明したように、第２絶縁膜２１０、第２絶縁膜２１０上の活性パターンＡＰ、活性パターンＡＰに各々提供されるピクセルトランジスタＰＴＲを含むことができる。
第２絶縁膜２１０は第１絶縁膜１２０と接合されてボンディング面ＢＳをなすことができる。活性パターンＡＰは、先に説明したように、第２絶縁膜２１０上に互いに離隔されて配置されることができる。活性パターンＡＰの各々は第２絶縁膜２１０上で第２方向Ｄ２に長軸を有することができる。活性パターンＡＰは、平面視において光電変換領域１１０と各々重畳されることができる。活性パターンＡＰは、第２コンタクトプラグＰＬＧ２と離隔されて配置されることができる。
活性パターンＡＰ上にピクセルトランジスタＰＴＲが各々提供されることができ、各ピクセルトランジスタＰＴＲは、活性パターンＡＰを横切るピクセルゲート電極ＰＧ及びピクセルゲート電極ＰＧの両側で活性パターンＡＰ内に提供されるソース／ドレーン領域ＳＤＲを含むことができる。
図８Ａは本発明の実施形態によるイメージセンサーの単位ピクセルを示す平面図である。図８Ｂは本発明の実施形態によるイメージセンサーの断面図であって、図８ＡのＡ－Ａ’線に沿って切断した断面を示す。
図８Ａ及び図８Ｂに図示された実施形態によれば、各ピクセル領域ＰＲのトランスファーゲート電極ＴＧは、平面視においてリング（ｒｉｎｇ）又はチューブ（ｔｕｂｅ）形状を有することができる。
トランスファーゲート電極ＴＧは光電変換領域１１０の中心部分に位置することができる。トランスファーゲート電極ＴＧは、平面視において光電変換領域１１０と重畳されることができる。
トランスファーゲート電極ＴＧの一部分は第１半導体基板１００内に配置されることができる。トランスファーゲート電極ＴＧの底面は第１半導体基板１００の第１面より低いレベルに位置することができる。
フローティング拡散領域ＦＤは光電変換領域１１０の中心部分に位置することができ、光電変換領域１１０と垂直に離隔されることができる。フローティング拡散領域ＦＤはリング形状のトランスファーゲート電極ＴＧによって囲まれ得る。フローティング拡散領域ＦＤは、平面視において光電変換領域１１０と重畳されることができる。
活性パターンＡＰの各々は、平面視において光電変換領域１１０と一部重畳されることができる。活性パターンＡＰの各々は、互いに隣接する２つの光電変換領域１１０と重畳されることができる。活性パターンＡＰの各々は、平面視においてピクセル分離構造体ＰＩＳの一部と重畳されることができる。活性パターンＡＰはトランスファーゲート電極ＴＧの一部と重畳されてもよい。
図９は本発明の実施形態によるイメージセンサーの単位ピクセルを示す平面図である。図１０は本発明の実施形態によるイメージセンサーの断面図であって、図９のＡ－Ａ’線に沿って切断した断面を示す。
図９及び図１０を参照すれば、光電変換回路層１０は、先に図８Ａ及び図８Ｂを参照して説明したように、リング形状のトランスファーゲート電極ＴＧを含むことができる。トランスファーゲート電極ＴＧは光電変換領域１１０の各々に対応して提供されることができる。
ピクセル回路層２０は第２絶縁膜２１０上の活性パターンＡＰを含むことができる。この実施形態で活性パターンＡＰの各々は第２絶縁膜２１０上の水平部分ＡＰａ及び第１及び第２方向Ｄ１、Ｄ２に対して垂直（直交）する第３方向Ｄ３に突出される垂直部分ＡＰｂを含むことができる。
ピクセルトランジスタＰＴＲの各々は活性パターンＡＰの垂直部分ＡＰｂを３次元的に囲む３次元電界効果トランジスタ（例えば、ＧＡＡＦＥＴ（ｇａｔｅ ａｌｌ ａｒｏｕｎｄ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ））であり得る。ピクセルトランジスタＰＴＲの各々はピクセルゲート電極ＰＧ及びソース／ドレーン領域ＳＤＲを含むことができる。
ピクセルゲート電極ＰＧは活性パターンＡＰの垂直部分ＡＰｂを完全に囲む構造（即ち、ゲート－オール－アラウンド構造）を有することができる。ピクセルゲート電極ＰＧは垂直部分ＡＰｂを完全に囲むゲート部分及びゲート部分から横に突出されるコンタクト部分を含むことができる。第１コンタクトプラグＰＬＧ１の中で１つはピクセルゲート電極ＰＧのコンタクト部分に接続されることができる。
ソース／ドレーン領域ＳＤＲは活性パターンＡＰ内で垂直に離隔されることができる。
図１１は本発明の実施形態によるイメージセンサーの断面図である。
図１１を参照すれば、光電変換回路層１０でフローティング拡散領域ＦＤは、先に図３、図４Ａ、及び図４Ｂを参照して説明したように、各トランスファーゲート電極ＴＧの一側で半導体基板１００内に配置されることができる。
ピクセルトランジスタＰＴＲは各光電変換領域１１０と重畳されるように配置されてもよい。ピクセルトランジスタＰＴＲは活性パターンＡＰ、ピクセルゲート電極ＰＧ、及びソース／ドレーン領域ＳＤＲを含むことができ、ここで、活性パターンＡＰは、先に図１０を参照して説明したように、第２絶縁膜２１０上の水平部分ＡＰａ及び第１及び第２方向Ｄ１、Ｄ２に対して垂直（直交）する第３方向Ｄ３に突出される垂直部分ＡＰｂを含むことができる。
活性パターンＡＰは光電変換領域１１０と各々重畳されることができ、第２コンタクトプラグＰＬＧ２と離隔されることができる。ピクセルゲート電極ＰＧは、活性パターンＡＰの垂直部分ＡＰｂを囲むゲート－オール－アラウンド構造を有することができる。
図１２は本発明の実施形態によるイメージセンサーの単位ピクセルを示す平面図である。図１３Ａ及び図１３Ｂは本発明の実施形態によるイメージセンサーの断面図であって、各々図１２のＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を示す。
図１２、図１３Ａ、及び図１３Ｂを参照すれば、光電変換回路層１０は、第１半導体基板１００、ピクセル分離構造体ＰＩＳ、光電変換領域１１０、トランスファーゲート電極ＴＧ、フローティング拡散領域ＦＤ、及び第１絶縁膜１２０を含むことができる。
ピクセル分離構造体ＰＩＳは、先に図３、図４Ａ、及び図４Ｂを参照して説明したように、互いに交差する第１部分Ｐ１及び第２部分Ｐ２を含むことができる。
各ピクセル領域ＰＲのトランスファーゲート電極ＴＧは、先に図８Ａ及び図８Ｂを参照して説明したように、リング又はチューブ形状を有することができる。
この実施形態によれば、ピクセル回路層２０のピクセルトランジスタＰＴＲとしてフィン形状の電界効果トランジスタＦＥＴが提供されることができる。ピクセルゲート電極ＰＧはフィン形状の活性パターンＡＰを３面で制御することができる。
詳細に、活性パターンＡＰは第２絶縁膜２１０上でフィン（ｆｉｎ）形状に形成されることができる。フィン形状の活性パターンＡＰは第１の方向Ｄ１又は第２方向Ｄ２に長軸を有することができ、ピクセル分離構造体ＰＩＳの少なくとも一部と重畳されることができる。
ピクセルゲート電極ＰＧはソース／ドレーン領域の間のチャンネル領域で活性パターンＡＰの両側壁及び上面を囲むことができる。ゲート絶縁膜がピクセルゲート電極ＰＧと活性パターンＡＰとの間に介在されることができる。
図１４は本発明の実施形態によるイメージセンサーの概略的な斜視図である。図１５及び図１６は本発明の実施形態によるイメージセンサーの断面図である。
図１４及び図１５を参照すれば、イメージセンサーはセンサー回路層（又はセンサーチップ）１及びロジック回路層（又はロジックチップ）２を含むことができる。
センサー回路層１は外部物体からのイメージを電気的な信号又はデータ信号に変換することができる。センサー回路層１は、先に説明したように、光電変換回路層１０、ピクセル回路層２０、及び光透過層３０を含むことができる。
センサー回路層１はピクセルアレイ領域Ｒ１及びパッド領域Ｒ２を含むことができる。ピクセルアレイ領域Ｒ１は互いに交差する第１の方向Ｄ１及び第２方向Ｄ２に沿って２次元的に配列された複数の単位ピクセルＰを含むことができる。単位ピクセルＰの各々は光電変換素子及び読出し素子を含むことができる。ピクセルアレイ領域Ｒ１の単位ピクセルＰの各々で入射光（ｉｎｃｉｄｅｎｔ ｌｉｇｈｔ）によって発生された電気的信号が出力されることができる。
受光領域ＡＲでセンサー回路層１は先に説明されたイメージセンサーと同一な技術的特徴を含むことができる。
遮光領域ＯＢは、平面視において受光領域ＡＲを囲むことができる。言い換えれば、遮光領域ＯＢが、平面視において受光領域ＡＲの上下及び左右に配置されることができる。遮光領域ＯＢには光が入射されない基準ピクセルが提供され、基準ピクセルＰで発生する基準電荷量を基準に受光領域ＡＲの単位ピクセルＰでセンシングされる電荷量を比較することによって、単位ピクセルＰで感知される電気的信号サイズを算出することができる。
ピクセル分離構造体ＰＩＳは受光領域ＡＲ及び遮光領域ＯＢでピクセル領域を定義することができ、ピクセル分離構造体ＰＩＳの中で一部分は遮光領域ＯＢでコンタクトプラグと電気的に連結されることができる。
光電変換回路層１０は、垂直的観点で、ピクセル回路層２０と光透過層３０との間に配置されることができる。光電変換回路層１０は、先に説明したように、第１半導体基板１００、ピクセル分離構造体ＰＩＳ、光電変換領域１１０、トランスファーゲート電極ＴＧ、フローティング拡散領域ＦＤ、及び第１絶縁膜１２０を含むことができる。
ピクセル回路層２０は、第２絶縁膜２１０、第２絶縁膜２１０上の活性パターンＡＰ、活性パターンＡＰに各々提供されるピクセルトランジスタＰＴＲを含むことができる。第２絶縁膜２１０は第１絶縁膜１２０と接合されて第１ボンディング面ＢＳ１をなすことができる。ピクセルトランジスタＰＴＲは、第１及び第２コンタクトプラグＰＬＧを通じて光電変換回路層１０と連結されることができる。
光透過層３０は、平坦絶縁膜５１０、格子構造体５２０、保護膜５３０、カラーフィルター５４０、マイクロレンズ５５０、及びパッシベーション膜５６０を含むことができる。
平坦絶縁膜５１０が受光領域ＡＲで遮光領域ＯＢ及びパッド領域Ｒ２に延長されることができる。
遮光領域ＯＢで、遮光パターンＯＢＰが平坦絶縁膜５１０上に配置されることができる。遮光パターンＯＢＰは、遮光領域ＯＢに提供された光電変換領域１１０に光が入射されることを遮断することができる。遮光領域ＯＢの基準ピクセル領域ＰＲで光電変換領域１１０は光電信号を出力せずに、ノイズ信号を出力することができる。前記ノイズ信号は、熱発生又は暗電流等によって生成される電子によって発生することができる。遮光パターンＯＢＰは、例えばタングステン、銅、アルミニウム、又はこれらの合金のような金属を含むことができる。
フィルタリング膜５４５が遮光パターンＯＢＰ上に提供されることができる。フィルタリング膜５４５は、カラーフィルター５４０と異なる波長の光を遮断することができる。例えば、フィルタリング膜５４５は赤外線を遮断することができる。フィルタリング膜５４５はブルーカラーフィルターを含むことができるが、これに制約されない。
コンタクトパッドプラグ５２１が第１半導体基板１００の遮光領域ＯＢの第２面１００ｂ上に提供されることができる。コンタクトトレンチが半導体基板１００の第２面１００ｂに形成されることができ、コンタクトパッドプラグ５２１は前記コンタクトトレンチ内に提供されることができる。
コンタクトパッド５２２がコンタクトパッドプラグ５２１と連結されることができる。コンタクトパッド５２２はコンタクトパッドプラグ５２１と異なる導電物質を含むことができる。例えば、コンタクトパッド５２２はアルミニウムを含むことができる。コンタクトパッド５２２はピクセル分離構造体ＰＩＳの半導体パターン１０５と電気的に連結されることができる。コンタクトパッド５２２を通じてピクセル分離構造体ＰＩＳの半導体パターン１０５にネガティブ（ｎｅｇａｔｉｖｅ）バイアスが印加されることができ、所定のバイアスがピクセルアレイ領域Ｒ１に伝達されることができる。
ロジック回路層２はセンサー回路層１のピクセル回路層２０と隣接するようにセンサー回路層１とボンディングされることができる。ロジック回路層２は電源回路、入出力インターフェイス、及びイメージ信号プロセッサ等を含むことができる。
詳細に、ロジック回路層２は、ロジック半導体基板３００、ロジック回路ＬＣ、ロジック回路ＬＣと連結されるロジックコンタクトプラグ３２１、ロジック導電ライン３２３、及びロジック層間絶縁膜３１０、３２０、３３０を含むことができる。ロジック層間絶縁膜３１０、３２０、３３０の中で最上層膜３３０はセンサー回路層１のピクセル回路層２０と接合されることができる。最上層ロジック層間絶縁膜３３０は、ピクセル回路層２０の最上層層間絶縁膜２６０と接合されて、第２ボンディング面ＢＳ２を形成することができる。
ロジック回路層２は、第１貫通導電パターン５２３及び第２貫通導電パターン５２５を通じてセンサー回路層１と電気的に連結されることができる。
詳細に、遮光領域ＯＢで、第１貫通導電パターン５２３が、第１半導体基板１００を貫通してピクセル回路層２０の導電ラインＭＬ及びロジック回路層２の配線構造体と電気的に連結されることができる。第１貫通導電パターン５２３は互いに異なるレベルに位置する第１底面及び第２底面を有することができる。第１埋め込みパターン５２４が第１貫通導電パターン５２３の内部に提供されることができる。第１埋め込みパターン５２４は低屈折物質を含み、絶縁特性を有することができる。
パッド領域Ｒ２で、第１半導体基板１００の第２面１００ｂに制御信号及び光電信号等を入出力するのに利用される複数の導電パッドＣＰが配置されることができる。パッド領域Ｒ２は外部素子との電気的接続が容易になるように、平面視においてピクセルアレイ領域Ｒ１を囲むことができる。導電パッドＣＰは単位ピクセルＰで発生した電気的信号を外部装置に入出力することができる。
パッド領域Ｒ２で、導電パッドＰＡＤは第１半導体基板１００の第２面１００ｂ内に埋め込まれることができる。一例として、導電パッドＰＡＤは、パッド領域Ｒ２で第１半導体基板１００の第２面１００ｂに形成されたパッドトレンチ内に提供されることができる。導電パッドＰＡＤは、アルミニウム、銅、タングステン、チタニウム、タンタル、又はこれらの合金のような金属を含むことができる。イメージセンサーの実装工程で、ボンディングワイヤが導電パッドＰＡＤにボンディングされることができる。導電パッドＰＡＤはボンディングワイヤを通じて外部装置と電気的に連結されることができる。
パッド領域Ｒ２で、第２貫通導電パターン５２５が、第１半導体基板１００を貫通してロジック回路層２のロジック導電ライン３２３と電気的に連結されることができる。第２貫通導電パターン５２５は、第１半導体基板１００の第２面１００ｂ上に延長されて導電パッドＰＡＤと電気的に連結されることができる。第２貫通導電パターン５２５の一部分が導電パッドＰＡＤの底面及び側壁を覆うことができる。第２埋め込みパターン５２６が第２貫通導電パターン５２５の内部に提供されることができる。第２埋め込みパターン５２６は低屈折物質を含み、絶縁特性を有することができる。パッド領域Ｒ２で、ピクセル分離構造体ＰＩＳが第２貫通導電パターン５２５の周囲に提供されることができる。
一例で、センサー回路層１とロジック回路層２は、第１及び第２貫通導電パターン５２３、５２５を通じて互いに電気的に連結されることと説明したが、本発明はこれに制限されない。
図１６に図示された実施形態によれば、図１５に図示された第１及び第２貫通導電パターン５２３、５２５は省略されることができ、センサー回路層１とロジック回路層２の最上部メタル層に提供されるボンディングパッドＢＰ１、ＢＰ２を互いに直接接合させることによって、センサー回路層１とロジック回路層２が電気的に連結されてもよい。
詳細に、イメージセンサーのセンサー回路層１は、読出し回路層Ｌ２の最上部メタル層に提供された第１ボンディングパッドＢＰ１を含むことができ、ロジック回路層２は、ロジック導電ライン３２３の中で最上層メタル層に提供された第２ボンディングパッドＢＰ２を含むことができる。第１及び第２ボンディングパッドＢＰ１、ＢＰ２は、例えばタングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン窒化物（ＷＮ）、タンタル窒化物（ＴａＮ）、及びチタニウム窒化物（ＴｉＮ）の中で少なくとも１つを含むことができる。
センサー回路層１の第１ボンディングパッドＢＰ１とロジック回路層２の第２ボンディングパッドＢＰ２は、ハイブリッドボンディング（ｈｙｂｒｉｄ ｂｏｎｄｉｎｇ）方式に互いに直接電気的に連結されることができる。ハイブリッドボンディングとは同種物質を含む２つの構成物がそれらの界面で融合するボンディングを意味する。例えば、第１及び第２ボンディングパッドＢＰ１、ＢＰ２が銅（Ｃｕ）で構成された場合、銅（Ｃｕ）－銅（Ｃｕ）ボンディングによって物理学及び電気的に連結されることができる。また、センサー回路層１の絶縁膜表面とロジック回路層２の絶縁膜表面が誘電体－誘電体ボンディングによって接合されることができる。
図１７乃至図２６は本発明の実施形態によるイメージセンサーの製造方法を説明するための断面図である。
図１７を参照すれば、第１導電型（例えば、ｐ型）の第１半導体基板１００が提供されることができる。一例として、第１半導体基板１００はエピタキシャル層を含むことができる。第１半導体基板１００は互いに対向する第１面１００ａ及び第２面１００ｂを有することができる。
第１半導体基板１００にピクセル領域ＰＲを定義するピクセル分離構造体ＰＩＳが形成されることができる。ピクセル分離構造体ＰＩＳを形成することは、第１半導体基板１００の第１面１００ａをパターニングして深いトレンチを形成すること、深いトレンチの内壁をコンフォーマルに覆うライナー絶縁膜を形成すること、ライナー絶縁膜が形成された深いトレンチを満たすように半導体膜を蒸着すること、第１半導体基板１００の第１面１００ａが露出されるようにライナー絶縁膜及び半導体パターン１１３を平坦化して深いトレンチ内にライナー絶縁パターン１１１、半導体パターン１１３、及びキャッピング絶縁パターン１１５を形成することを含むことができる。
ライナー絶縁パターン１１１は、例えばシリコン酸化物、シリコン窒化物、及び／又はシリコン酸窒化物を含むことができる。半導体パターン１１３は不純物がドーピングされたポリシリコン膜及び／又はアンドープされたポリシリコンを含むことができる。
第１半導体基板１００内に光電変換領域１１０が形成されることができる。光電変換領域１１０は、各々のピクセル領域ＰＲで第１半導体基板１００内に第１導電型と異なる第２導電型（例えば、ｎ型）の不純物をドーピングして形成されることができる。
図１８を参照すれば、第１半導体基板１００の第１面１００ａにゲート絶縁膜を介在してトランスファーゲート電極ＴＧが形成されることができる。トランスファーゲート電極ＴＧを形成するとき、読出しトランジスタのゲート電極（図示せず）が共に形成されることができる。
トランスファーゲート電極ＴＧを形成した後、トランスファーゲート電極ＴＧの一側の第１半導体基板１００内にフローティング拡散領域ＦＤが形成されることができる。フローティング拡散領域ＦＤは第２導電型の不純物をイオン注入して形成されることができる。
さらに、各々のピクセル領域ＰＲで接地不純物領域ＧＲが第１半導体基板１００内に形成されることができる。接地不純物領域ＧＲは、第１半導体基板１００と同一である導電型の不純物をドーピングして形成されることができる。
続いて、第１半導体基板１００上にトランスファーゲート電極ＴＧを覆う第１絶縁膜１２０が形成されることができる。第１絶縁膜１２０は、トランスファーゲート電極ＴＧを覆うように絶縁材料を蒸着した後、上面に対する平坦化工程が遂行して形成されることができる。したがって、第１絶縁膜１２０は平坦な上面を有することができる。
図１９を参照すれば、第１半導体基板１００と異なる第２半導体基板２００を準備し、第２半導体基板２００の上面に第２絶縁膜２１０が形成されることができる。
第２半導体基板２００は、バルクシリコン基板又はバルク（ｂｕｌｋ）シリコン基板上にエピタキシャル層が形成された基板であり得る。
第２絶縁膜２１０は、シリコン酸化膜、シリコン酸化窒化膜、及びシリコン窒化膜の中で少なくとも１つを含むことができる。第２絶縁膜２１０は、物理学気相蒸着（ＰＶＤ）、化学気相蒸着（ＣＶＤ）、又は原子層蒸着（ＡＬＤ）技術の中の少なくとも１つを利用して形成されることができる。
続いて、図２０を参照すれば、イオン注入工程を遂行して第２半導体基板２００の上面から所定の深さに分離層ＣＬが形成されることができる。分離層ＣＬは水素イオンを含むことができる。分離層ＣＬの深さは後続工程によって形成される活性パターンＡＰの厚さに応じて決定されることができる。イオン注入工程によって形成された分離層ＣＬは、第２半導体基板２００のシリコン格子結合が弱化されることができる。
図２１を参照すれば、分離層ＣＬが形成された第２半導体基板２００と光電変換領域１１０及びトランスファーゲート電極ＴＧが形成された第１半導体基板１００を互いに接合させる。
詳細に、第１半導体基板１００の第１絶縁膜１２０の上面と第２半導体基板２００の第２絶縁膜２１０の上面が互いに接合されることができる。第１絶縁膜１２０と第２絶縁膜２１０が接合されるようにボンディングする前に表面プラズマ処理工程が遂行されることができる。また、第１絶縁膜１２０の上面と第２絶縁膜２１０の上面を接触させた後、加熱処理、加圧処理、又は加熱処理及び加圧処理が遂行されることができる。
続いて、熱処理工程を遂行することによって分離層ＣＬに沿って第２半導体基板２００が剥離されることができる。加熱処理によって分離層ＣＬ内の水素イオンが抜け出して分離層ＣＬに沿って第２半導体基板２００の上部と下部が分離されることができる。
続いて、図２２を参照すれば、第２絶縁膜２１０上に第２半導体基板２００の上部部分が残留することができる。第２絶縁膜２１０上に残留する第２半導体基板２００の表面に対する研磨（ｐｏｌｉｓｈｉｎｇ）工程が遂行されることができる。研磨工程として化学的機械的研磨、乾式又は湿式工程が遂行されることができる。
図２３を参照すれば、第２半導体基板２００をパターニングして第２絶縁膜２１０上に互いに離隔されて配置される活性パターンＡＰが形成されることができる。活性パターンＡＰは第２半導体基板２００の一部分に該当し、単結晶シリコンであり得る。活性パターンＡＰは、平面視において光電変換領域１１０の一部及びピクセル分離構造体ＰＩＳの一部と重畳されることができる。活性パターンＡＰは長方形（又はバー形状）、フィン（ｆｉｎ）形状、又は柱（ｐｉｌｌａｒ）形状を有することができる。
活性パターンＡＰを形成した後、第２絶縁膜２１０上に活性パターンＡＰの間を満たす埋め込み絶縁膜２２０が形成されることができる。埋め込み絶縁膜２２０はシリコン酸化膜、シリコン酸化窒化膜、及びシリコン窒化膜の中で少なくとも１つを含むことができる。埋め込み絶縁膜２２０を形成することは活性パターンＡＰを覆うように絶縁膜を蒸着した後、活性パターンＡＰの上面が露出されるように平坦化工程が遂行されることができる。
埋め込み絶縁膜２２０を形成した後、活性パターンＡＰ上にゲート絶縁膜を介在してピクセルゲート電極ＰＧが形成されることができる。ピクセルゲート電極ＰＧを形成した後、各々のピクセルゲート電極ＰＧの両側の活性パターンＡＰ内にソース／ドレーン領域ＳＤＲが形成されることができる。
ピクセルゲート電極ＰＧは、先に説明したように、活性パターンＡＰを完全に囲むか、或いは活性パターンＡＰの３面を囲むように形成されてもよい。ピクセルゲート電極ＰＧは、例えばコバルト、チタニウム、ニッケル、タングステン及びモリブデンのような高融点金属膜及び／又はチタニウム窒化膜（ＴｉＮ）、チタニウムシリコン窒化膜（ＴｉＳｉＮ）、チタニウムアルミニウム窒化膜（ＴｉＡｌＮ）、タンタル窒化膜（ＴａＮ）、タンタルシリコン窒化膜（ＴａＳｉＮ）、タンタルアルミニウム窒化膜（ＴａＡｌＮ）、及びタングステン窒化膜（ＷＮ）のような金属窒化膜を含むことができる。
続いて、図２４を参照すれば、第３絶縁膜上にピクセルトランジスタＰＴＲを覆う層間絶縁膜２３０～２６０が形成されることができる。また、第１半導体基板１００のフローティング拡散領域ＦＤ及びトランスファーゲート電極ＴＧと活性パターンＡＰ上のピクセルトランジスタＰＴＲを連結する第１及び第２コンタクトプラグＰＬＧ１、ＰＬＧ２及び導電ラインＭＬが形成されることができる。
第１及び第２コンタクトプラグＰＬＧ１、ＰＬＧ２の長さは互いに異なることができ、第１及び第２コンタクトプラグＰＬＧ１、ＰＬＧ２の上面は実質的に同一なレベルに位置することができる。
導電ラインＭＬは層間絶縁膜２３０～２６０の間に形成されることができる。ピクセルトランジスタＰＴＲの電気的連結のための導電ラインＭＬは位置の制約なしで、配置されることができる。第１及び第２コンタクトプラグＰＬＧ１、ＰＬＧ２及び導電ラインＭＬは、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタニウム（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタニウム窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、ジルコニウム窒化膜（ＺｒＮ）、タングステン窒化膜（ＷＮ）、及びこれらの組み合わせで構成された合金等に形成されることができる。
図２５を参照すれば、最上層層間絶縁膜２６０上にロジック回路層２が接合されることができる。
ロジック回路層２はロジック半導体基板３００、ロジック回路ＬＣ、ロジック回路ＬＣと連結されるロジックコンタクトプラグ３２１、ロジック導電ライン３２３、及びロジック層間絶縁膜３１０～３３０を含むことができる。ロジック回路層２の最上層ロジック層間絶縁膜３３０と第１半導体基板１００の第１面１００ａ上の最上層層間絶縁膜２６０が互いにボンディングされることができる。
図２６を参照すれば、ロジック回路層２を接合させた後、第１半導体基板１００の一部を除去する薄膜化工程を遂行して、第１半導体基板１００の垂直厚さを減少させることができる。薄膜化工程は第１半導体基板１００の第２面１００ｂをグラインディング（ｇｒｉｎｄｉｎｇ）又は研磨（ｐｏｌｉｓｈｉｎｇ）すること及び異方性及び等方性蝕刻（ｅｔｃｈｉｎｇ）することを含む。第１半導体基板１００を薄膜化するために第１半導体基板１００の上下が反転されることができる。グラインディング（ｇｒｉｎｄｉｎｇ）又は研磨（ｐｏｌｉｓｈｉｎｇ）工程によって第１半導体基板１００のバルクシリコン基板が除去されることができ、エピタキシャル層が露出されることができる。続いて、異方性又は等方性蝕刻工程を遂行してエピタキシャル層の露出された表面に存在する表面欠陥が除去されることができる。
第１半導体基板１００に対する薄膜化工程によって第１半導体基板１００の第２面１００ｂでピクセル分離構造体ＰＩＳの半導体パターン１１３が露出されることができる。半導体パターン１１３の表面及びライナー絶縁パターン１１１の表面は第１半導体基板１００の第２面１００ｂと実質的に同一なレベルに位置することができる。
続いて、第１半導体基板１００の第２面１００ｂ上に平坦絶縁膜５１０が形成されることができる。平坦絶縁膜５１０は半導体パターン１４０の表面及び第１半導体基板１００の第２面１００ｂを覆うことができる。平坦絶縁膜５１０はアルミニウム酸化物及び／又はハフニウム酸化物のような金属酸化物を蒸着して形成されることができる。
その後、平坦絶縁膜５１０上に図４Ａ及び図４Ｂに図示されたように、格子構造体５２０、カラーフィルター５４０、及びマイクロレンズ５５０が形成されることができる。
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須の特徴を変更しなくとも他の具体的な形態で実施することができることを理解することができる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的ではないことと理解しなければならない。
１０ 光電変換回路層
２０ ピクセル回路層
３０ 光透過層
１００ 第１半導体基板
１１０ 光電変換領域
１２０ 第１絶縁膜
２１０ 第２絶縁膜
２２０ 埋め込み絶縁膜
２３０、２４０、２５０、２６０ 層間絶縁膜
５１０ 平坦絶縁膜
５２０ 格子構造体
５３０ 保護膜
５４０ カラーフィルター
５５０ マイクロレンズ
５６０パッシベーション膜
ＦＤ フローティング拡散領域
ＧＲ 接地不純物領域
ＰＩＳ ピクセル分離構造体
ＰＬＧ１、ＰＬＧ２ コンタクトプラグ
ＰＲ ピクセル領域
ＰＴＲ ピクセルトランジスタ
ＴＧ トランスファーゲート電極

Claims (20)

  1. 半導体基板内に配置されてピクセル領域を定義するピクセル分離構造体と、
    前記ピクセル領域の各々で、前記半導体基板内に提供される光電変換領域と、
    前記光電変換領域と離隔されて前記半導体基板内に提供されるフローティング拡散領域と、
    前記ピクセル領域の各々で、前記光電変換領域と前記フローティング拡散領域との間に提供されるトランスファーゲート電極と、
    前記半導体基板上で前記トランスファーゲート電極を覆う絶縁膜と、
    前記絶縁膜の上面に互いに離隔されて配置される活性パターンと、
    前記活性パターン上に各々提供されるピクセルトランジスタと、を含み、
    前記活性パターンの中で少なくとも１つは、平面視において前記ピクセル分離構造体の一部と重畳されるイメージセンサー。
  2. 前記トランスファーゲート電極は、前記半導体基板の一部を垂直に貫通して前記半導体基板の上面より低いレベルに底面を有する請求項１に記載のイメージセンサー。
  3. 前記フローティング拡散領域は、前記光電変換領域と垂直に離隔及び重畳され、
    前記トランスファーゲート電極は、平面視において前記フローティング拡散領域を囲むリング形状を有する請求項１に記載のイメージセンサー。
  4. 前記ピクセルトランジスタの各々は、
    前記活性パターンを横切って配置されるピクセルゲート電極と、
    前記ピクセルゲート電極の両側で前記活性パターン内に提供されるソース／ドレーン領域とを含む請求項１に記載のイメージセンサー。
  5. 前記活性パターンの各々は、前記絶縁膜上の水平部分及び前記水平部分から前記半導体基板の上面に対して垂直方向に突出される柱部分と、を含み、
    前記ピクセルトランジスタの各々は、
    前記活性パターンの柱部分の一部を囲むピクセルゲート電極と、
    前記垂直方向に互いに離隔されて前記活性パターン内に提供されるソース／ドレーン領域と、を含む請求項１に記載のイメージセンサー。
  6. 前記ピクセルトランジスタの各々は、
    前記活性パターンの両側壁及び上面を囲むピクセルゲート電極と、
    前記ピクセルゲート電極の両側で前記活性パターン内に提供されるソース／ドレーン領域と、を含む請求項１乃至５のいずれか一項に記載のイメージセンサー。
  7. 前記ピクセル領域は、第１乃至第４ピクセル領域を含み、
    前記フローティング拡散領域は、前記第１乃至第４ピクセル領域の前記光電変換領域の間に共通に提供される請求項１に記載のイメージセンサー。
  8. 前記ピクセル分離構造体は、第１方向に延長され、互いに離隔される第１部分及び前記第１方向と交差する第２方向に延長され、互いに離隔される第２部分を含み、
    前記第１部分の中で少なくとも１つ及び前記第２部分の中で少なくとも１つは、前記フローティング拡散領域と離隔される請求項７に記載のイメージセンサー。
  9. 前記活性パターンは、第２絶縁膜上で互いに離隔されて配置され、
    前記イメージセンサーは、前記活性パターンの間に満たされた埋め込み絶縁膜をさらに含む請求項１に記載のイメージセンサー。
  10. 前記ピクセルトランジスタに接続される第１コンタクトプラグと、
    前記活性パターンと離隔され、前記絶縁膜を貫通して前記トランスファーゲート電極及び前記フローティング拡散領域に接続される第２コンタクトプラグと、をさらに含む請求項１に記載のイメージセンサー。
  11. 前記ピクセルトランジスタは、リセットトランジスタ、二重変換利得トランジスタ、ソースフォロワートランジスタ、及び選択トランジスタを含む請求項１に記載のイメージセンサー。
  12. 前記絶縁膜は、前記トランスファーゲート電極を覆う第１絶縁膜及び前記活性パターンと前記第１絶縁膜との間で前記第１絶縁膜と接合された第２絶縁膜を含む請求項１又は９乃至１１のいずれか一項に記載のイメージセンサー。
  13. 第１半導体基板内に配置されてピクセル領域を定義するピクセル分離構造体、前記ピクセル領域に提供される光電変換領域、前記光電変換領域と離隔されて前記第１半導体基板内に提供されるフローティング拡散領域、前記第１半導体基板上で前記光電変換領域と前記フローティング拡散領域との間に提供されるトランスファーゲート電極を含む光電変換回路層と、
    絶縁膜上で前記ピクセル分離構造体と少なくとも一部が重畳される活性パターン及び前記活性パターン上に提供され、前記フローティング拡散領域と連結されるピクセルトランジスタを含むピクセル回路層と、
    第２半導体基板上に提供され、前記ピクセルトランジスタと連結されるロジック回路を含むロジック回路層と、を含み、
    前記ピクセル回路層の下面は、前記光電変換回路層の上面とボンディングされ、
    前記ピクセル回路層の上面は、前記ロジック回路層の上面とボンディングされるイメージセンサー。
  14. 前記絶縁膜は、垂直的観点で、前記活性パターンと前記トランスファーゲート電極との間に配置される請求項１３に記載のイメージセンサー。
  15. 前記光電変換回路層は、前記第１半導体基板上で前記トランスファーゲート電極を覆い、前記ピクセル回路層の前記絶縁膜とボンディングされる第１絶縁膜を含む請求項１３に記載のイメージセンサー。
  16. 前記第１又は第２半導体基板を貫通して前記ロジック回路層と前記ピクセル回路層を連結する貫通ビアをさらに含む請求項１３に記載のイメージセンサー。
  17. 前記ピクセル回路層は、前記ピクセルトランジスタと連結される第１ボンディングパッドを含み、
    前記ロジック回路層は、前記ロジック回路と連結される第２ボンディングパッドを含み、
    前記第１ボンディングパッドは、前記第２ボンディングパッドと接合される請求項１３に記載のイメージセンサー。
  18. 前記ピクセルトランジスタは、リセットトランジスタ、二重変換利得トランジスタ、ソースフォロワートランジスタ、及び選択トランジスタを含む請求項１３に記載のイメージセンサー。
  19. 前記ピクセルトランジスタに接続される第１コンタクトプラグと、
    前記活性パターンと離隔されて前記絶縁膜を貫通し、前記トランスファーゲート電極及び前記フローティング拡散領域に接続される第２コンタクトプラグと、をさらに含む請求項１３乃至１８のいずれか一項に記載のイメージセンサー。
  20. 半導体基板に第１乃至第４ピクセル領域を定義するピクセル分離構造体と、
    前記半導体基板内に配置され、前記第１乃至第４ピクセル領域に各々提供される第１乃至第４光電変換領域と、
    前記第１乃至第４光電変換領域と離隔されて前記半導体基板内に提供されるフローティング拡散領域と、
    前記ピクセル領域で前記第１乃至第４光電変換領域と前記フローティング拡散領域との間に各々提供される第１乃至第４トランスファーゲート電極と、
    前記第１乃至第４トランスファーゲート電極の各々は、前記半導体基板の上面より低いレベルに底面を有し、
    前記半導体基板上で前記第１乃至第４トランスファーゲート電極を覆う第１絶縁膜と、
    前記第１絶縁膜の上面とボンディングされた第２絶縁膜と、
    前記第２絶縁膜上に互いに離隔されて配置される活性パターンと、
    前記活性パターンの中で少なくとも１つは、前記ピクセル分離構造体と部分的に重畳され、
    前記活性パターン上に各々提供されるピクセルトランジスタと、
    前記ピクセルトランジスタは、リセットトランジスタ、二重変換利得トランジスタ、ソースフォロワートランジスタ、及び選択トランジスタを含み、
    前記ピクセルトランジスタに接続される第１コンタクトプラグと、
    前記活性パターンと離隔されて前記第１及び第２絶縁膜を貫通し、第１乃至第４トランスファーゲート電極及び前記フローティング拡散領域に接続される第２コンタクトプラグと、を含むイメージセンサー。
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