JP2023001494A - メモリシステムおよび制御方法 - Google Patents

Abstract

【課題】ホストが誤って無効化要求を発行した場合に対処可能な無効化処理を実行できるメモリシステムを提供する。【解決手段】情報処理システム１はホストとソリッドステートドライブ（ＳＳＤ）とを含む。ＳＳＤのコントローラは、ライト要求に関連付けられた第１のデータとライト要求によって指定された第１の論理アドレスとを第１のブロックに書き込み、第１のデータが書き込まれた第１のブロック内の第１の記憶位置を示す第１の物理アドレスが第１の論理アドレスに関連付けられるように論理物理アドレス変換テーブルを更新する。第１の論理アドレスに対応する第１のデータを無効化する無効化要求をホストから受信すると、コントローラは、第１の論理アドレスに関連付けられている第１の物理アドレスを論理物理アドレス変換テーブルから取得し、第１の物理アドレスによって示される記憶位置に対応する第１の有効データ識別子を、無効を示す値に更新する。【選択図】図１

Description

本発明の実施形態は、不揮発性メモリを制御する技術に関する。

近年、不揮発性メモリを備えるメモリシステムが広く普及している。このようなメモリシステムの一つとして、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。

ＳＳＤのようなメモリシステムにおいては、ホストによって発行された無効化要求によって指定される論理アドレスに対応するデータを無効化する機能が用いられている。この機能は、メモリシステムのライトアンプリフィケーションの削減に有用である。

最近では、ホストが誤って無効化要求を発行した場合に対処可能な新たな無効化処理の実現が望まれている。

米国特許第９９８３７９９号明細書 米国特許第９７１５４４７号明細書 特開２０１８－１１６３２９号公報

本発明の一実施形態が解決しようとする課題は、ホストが誤って無効化要求を発行した場合に対処可能な無効化処理を実行できるメモリシステムおよび制御方法を提供することである。

実施形態によれば、ホストに接続可能なメモリシステムは、複数のブロックを含む不揮発性メモリと、前記複数のブロックの各々に含まれている複数の記憶位置にそれぞれ対応する複数の有効データ識別子であって、各々が対応する記憶位置に格納されているデータの有効または無効を示す複数の有効データ識別子を、管理テーブルを使用してブロック毎に管理するように構成されたコントローラとを具備する。前記コントローラは、第１の論理アドレスを指定するライト要求を前記ホストから受信したことに応じて、前記ライト要求に関連付けられた第１のデータと前記第１の論理アドレスとの双方を第１のブロックに書き込み、前記第１のデータが書き込まれた前記第１のブロック内の第１の記憶位置を示す第１の物理アドレスが前記第１の論理アドレスに関連付けられるように論理物理アドレス変換テーブルを更新し、前記第１のブロック内の前記第１の記憶位置に対応する前記管理テーブル内の第１の有効データ識別子を、有効を示す値に更新する。前記第１の論理アドレスに対応する前記第１のデータを無効化するための無効化要求を前記ホストから受信したことに応じて、前記コントローラは、前記第１の論理アドレスに関連付けられている前記第１の物理アドレスを前記論理物理アドレス変換テーブルから取得し、前記取得した第１の物理アドレスを前記論理物理アドレス変換テーブルに維持した状態で、前記取得した第１の物理アドレスによって示される前記第１のブロック内の前記第１の記憶位置に対応する前記管理テーブル内の前記第１の有効データ識別子を、無効を示す値に更新する。前記不揮発性メモリのガベージコレクションを実行する場合、前記コントローラは、前記複数のブロックから前記ガベージコレクションのためのコピー元ブロックを選択し、前記コピー元ブロック内の複数の記憶位置に対応する前記管理テーブル内の複数の第２の有効データ識別子に基づいて、有効データと前記有効データに対応する論理アドレスとの双方を前記コピー元ブロックからコピー先ブロックにコピーし、前記有効データがコピーされた前記コピー先ブロック内のコピー先記憶位置を示す物理アドレスが前記有効データの前記論理アドレスに関連付けられるように前記論理物理アドレス変換テーブルを更新し、前記有効データが格納されている前記コピー元ブロック内のコピー元記憶位置に対応する前記管理テーブル内の第３の有効データ識別子を、無効を示す値に更新し、前記コピー先ブロック内の前記コピー先記憶位置に対応する前記管理テーブル内の第４の有効データ識別子を、有効を示す値に更新する。

実施形態に係るメモリシステムとホストとを含む情報処理システムの構成例を示すブロック図。 実施形態に係るメモリシステムにおいて使用される、複数のチャンネルと複数のＮＡＮＤ型フラッシュメモリダイとの関係の例を示すブロック図。 実施形態に係るメモリシステムにおいて使用されるスーパーブロックの構成例を示すブロック図。 実施形態に係るメモリシステムにおいて使用される論理物理アドレス変換テーブルの構成例を示す図。 実施形態に係るメモリシステムにおける各ブロック内の複数の記憶位置それぞれと複数の物理アドレスそれぞれとの間の関係の例を示す図。 実施形態に係るメモリシステムにおいて実行される、論理アドレスとデータのペアをブロックに書き込む動作の例を示す図。 実施形態に係るメモリシステムにおいて実行される、論理アドレスとデータのペアをブロックに書き込む動作の別の例を示す図。 全ての記憶位置にデータが書き込まれたブロックの状態を示す図。 図８のブロック内の複数のデータ記憶位置におけるデータ配置と、図９のブロックに対応するバリッドセクタマップとを示す図。 実施形態に係るメモリシステムにおいて実行されるデータ書き込み動作とガベージコレクション動作とを示す図。 ホストからライト要求を受信した場合に実施形態に係るメモリシステムにおいて実行されるデータ書き込み動作の例を示す図。 図１１に示されるデータ書き込み動作に応じて実行される、論理物理アドレス変換テーブルを更新する動作を示す図。 図１１に示されるデータ書き込み動作に応じて実行される、バリッドセクタマップを更新する動作を示す図。 実施形態に係るメモリシステムにおいて実行される、更新データを書き込む動作の例を示す図。 図１４に示される更新データ書き込み動作に応じて実行される、論理物理アドレス変換テーブルを更新する動作を示す図。 図１４に示される更新データ書き込み動作に応じて実行される、以前のデータが書き込まれているブロックに対応するバリッドセクタマップを更新する動作と、更新データが書き込まれたブロックに対応するバリッドセクタマップを更新する動作とを示す図。 更新データが書き込まれたブロック内の各未書き込み記憶位置にデータが書き込まれた状態を示す図。 図１７に示されるブロック内のデータ配置と、図１７に示されるブロックに対応するバリッドセクタマップのデータ構造の例とを示す図。 ある論理アドレスを指定する無効化要求（Ｔｒｉｍコマンド）をホストから受信した場合に実施形態に係るメモリシステムにおいて実行される無効化処理を示す図。 実施形態に係るメモリシステムにおいて実行されるデータ読み出し動作を示す図。 無効化要求によって指定された論理アドレスに対応するデータを再有効化するための再有効化要求（Ｕｎｔｒｉｍコマンド）をホストから受信した場合に実施形態に係るメモリシステムにおいて実行される再有効化処理を示す図。 あるブロック内のデータ配置と、このブロックに対応するバリッドセクタマップと、無効化要求が処理された後のバリッドセクタマップの内容と、再有効化要求が処理された後のバリッドセクタマップの内容とを示す図。 コピー元ブロックに対応するバリッドセクタマップに基づいて、有効データと論理アドレスの双方をコピー元ブロックからコピー先ブロックにコピーするガベージコレクション動作を示す図。 図２３に示すガベージコレクション動作において実行される、論理物理アドレス変換テーブルを更新する動作を示す図。 図２３に示すガベージコレクション動作において実行される、コピー元ブロックに対応するバリッドセクタマップを更新する動作と、コピー先ブロックに対応するバリッドセクタマップを更新する動作とを示す図。 コピー元ブロック内の全ての有効データと全ての論理アドレスとのコピーが完了した後にコピー元ブロックをデータの書き込みのために再利用する動作を示す図。 論理物理アドレス変換テーブルから取得された物理アドレスに対応する記憶位置からデータと共に読み出された論理アドレスが、リード要求によって指定された論理アドレスに一致しない場合に実行される動作を示す図。 実施形態に係るメモリシステムにおいて実行される、データ書き込み動作のシーケンスと、ガベージコレクション動作のシーケンスと、無効化処理のシーケンスと、再有効化処理のシーケンスと、データ読み出し動作のシーケンスとを示す図。 実施形態に係るメモリシステムにおいて実行されるデータ書き込み動作の手順を示すフローチャート。 実施形態に係るメモリシステムにおいて実行されるガベージコレクション動作の手順を示すフローチャート。 実施形態に係るメモリシステムにおいて実行される無効化処理の手順を示すフローチャート。 実施形態に係るメモリシステムにおいて実行されるデータ読み出し動作の手順を示すフローチャート。 実施形態に係るメモリシステムにおいて実行される再有効化処理の手順を示すフローチャート。

以下、図面を参照して、実施形態を説明する。
まず、実施形態に係るメモリシステムを含む情報処理システムの構成について説明する。図１は、実施形態に係るメモリシステムとホストとを含む情報処理システム１の構成例を示すブロック図である。以下では、実施形態に係るメモリシステムがソリッドステートドライブ（ＳＳＤ）３として実現されている場合を想定する。情報処理システム１は、ホスト（ホストデバイス）２と、ＳＳＤ３とを含む。

ホスト２は、ＳＳＤ３の動作を制御する情報処理装置である。情報処理装置の例には、パーソナルコンピュータ、サーバコンピュータ、他の様々なコンピューティングデバイスが含まれる。ホスト２は、データを書き込むための要求であるライト要求をＳＳＤ３に送信する。また、ホスト２は、データを読み出すための要求であるリード要求をＳＳＤ３に送信する。

ホスト２は、プロセッサ１０１およびメモリ１０２、等を含む。プロセッサ１０１は、ホスト２内の各コンポーネントの動作を制御するように構成されたＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）である。プロセッサ１０１は、ＳＳＤ３、またはホスト２内の他のストレージデバイスからメモリ１０２にロードされるソフトウェア（ホストソフトウェア）を実行する。ホストソフトウェアには、オペレーティングシステム、ファイルシステム、デバイスドライバ、アプリケーションプログラム等が含まれる。

メモリ１０２は、ホスト２に設けられたメインメモリである。メモリ１０２は、電力の供給が停止されるとメモリ１０２内に記憶されているデータが失われる、揮発性の半導体メモリである。メモリ１０２は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のようなランダムアクセスメモリによって実現される。

ＳＳＤ３は、ホスト２から送信されたライト要求およびリード要求を受信し、受信したライト要求およびリード要求に基づいて、不揮発性メモリに対するデータ書き込み動作およびデータ読み出し動作を実行するように構成された半導体ストレージデバイスである。不揮発性メモリは、電源の供給が停止された後も不揮発性メモリ内に記憶されているデータを保持可能な半導体メモリデバイスである。不揮発性メモリとしては、例えば、ＮＡＮＤ型フラッシュメモリが用いられる。

ＳＳＤ３は、ホスト２に接続可能である。ＳＳＤ３は、例えば、情報処理装置に内蔵される。ＳＳＤ３は、情報処理装置にケーブルまたはネットワークを介して接続されてもよい。

ホスト２とＳＳＤ３とを接続するための論理インタフェースの規格としては、例えば、Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ（ＳＡＳ）、Ｓｅｒｉａｌ ＡＴＡ（ＳＡＴＡ）、ＮＶＭ Ｅｘｐｒｅｓｓ^ＴＭ（ＮＶＭｅ^ＴＭ規格）が使用され得る。

ＳＳＤ３は、コントローラ４と、不揮発性メモリ（例えば、ＮＡＮＤ型フラッシュメモリ）５とを備える。ＳＳＤ３は、ランダムアクセスメモリ、例えば、ＤＲＡＭ６も備えていてもよい。

コントローラ４は、不揮発性メモリの一例であるＮＡＮＤ型フラッシュメモリ５を制御するように構成されたメモリコントローラである。コントローラ４は、Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ（ＳｏＣ）のような回路によって実現されてもよい。コントローラ４は、チャンネルと称されるメモリバスを介してＮＡＮＤ型フラッシュメモリ５に電気的に接続されている。

ＮＡＮＤ型フラッシュメモリ５は、メモリセルアレイを含む。メモリセルアレイは、マトリクス状に配置された複数のメモリセルを含む。ＮＡＮＤ型フラッシュメモリ５内のメモリセルアレイは、複数のブロックＢＬＫ０～ＢＬＫｘ－１を含む。ブロックＢＬＫ０～ＢＬＫｘ－１の各々は、データを消去するデータ消去動作の単位である。ブロックＢＬＫ０～ＢＬＫｘ－１の各々は、物理ブロック、またはフラッシュブロックとも称される。

ブロックＢＬＫ０～ＢＬＫｘ－１の各々は、複数のページ（ここではページＰ０～Ｐｙ－１）を含む。各ページは、同一ワード線に接続された複数のメモリセルを含む。ページＰ０～Ｐｙ－１の各々は、データ書き込み動作およびデータ読み出し動作の単位である。

ＮＡＮＤ型フラッシュメモリ５は、複数のＮＡＮＤ型フラッシュメモリダイ（複数のＮＡＮＤ型フラッシュメモリチップ）を含んでいてもよい。各ＮＡＮＤ型フラッシュメモリダイは、二次元構造のフラッシュメモリであってもよいし、三次元構造のフラッシュメモリであってもよい。

ＤＲＡＭ６は、電力の供給が停止されるとＤＲＡＭ６に記憶されているデータが失われる、揮発性の半導体メモリである。ＤＲＡＭ６は、例えば、ＮＡＮＤ型フラッシュメモリ５に書き込むべきデータを一時的に格納するために使用される。また、ＤＲＡＭ６の記憶領域は、コントローラ４によって使用される様々な管理データを格納するために使用される。

次に、コントローラ４の詳細な構成について説明する。

コントローラ４は、ホストインタフェース（Ｉ／Ｆ）１１と、ＣＰＵ１２と、ＮＡＮＤインタフェース（Ｉ／Ｆ）１３と、ＤＲＡＭインタフェース（Ｉ／Ｆ）１４と、直接メモリアクセスコントローラ（ＤＭＡＣ）１５と、スタティックＲＡＭ（ＳＲＡＭ）１６と、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）エンコード／デコード部１７とを含む。

これらホストインタフェース１１と、ＣＰＵ１２と、ＮＡＮＤインタフェース１３と、ＤＲＡＭインタフェース１４と、ＤＭＡＣ１５と、ＳＲＡＭ１６と、ＥＣＣエンコード／デコード部１７とは、バス１０を介して相互接続される。

ホストインタフェース１１は、ホスト２との通信を実行するように構成されたホストインタフェース回路である。ホストインタフェース１１は、ホスト２から様々なコマンド（要求）を受信する。これらコマンドには、ライトコマンド、リードコマンド、Ｔｒｉｍコマンド、Ｕｎｔｒｉｍコマンド、等が含まれる。

ライトコマンドは、書き込むべきデータ（ライトデータ）をＮＡＮＤ型フラッシュメモリ５に書き込むためのコマンド（ライト要求）である。ライトコマンドは、例えば、ライトデータが書き込まれるべき最初のセクタを示す論理アドレス（開始論理ブロックアドレス：開始ＬＢＡ）と、このライトデータのデータサイズと、このライトデータが格納されているホスト２のメモリ１０２内の位置を示すデータポインタ（バッファアドレス）とを含む。

ライトデータのデータサイズは、例えば、セクタ（論理ブロック）の数によって指定されもよい。一つのセクタは、ホスト２によって指定可能なライトデータの最小データサイズに対応する。このため、ライトデータのデータサイズはセクタの倍数によって表される。

本実施形態では、ホスト２からのライトコマンドに従ってＮＡＮＤ型フラッシュメモリ５に書き込まれるライトデータは、ユーザデータとしても参照される。

リードコマンドはＮＡＮＤ型フラッシュメモリ５からデータを読み出すコマンド（リード要求）である。リードコマンドは、データ（読み出し対象データ）が読み出されるべき最初のセクタを示す論理アドレス（開始ＬＢＡ）と、読み出し対象データのデータサイズと、この読み出し対象データが転送されるべきホスト２のメモリ１０２内の位置を示すデータポインタ（バッファアドレス）とを含む。

Ｔｒｉｍコマンドは、ある論理アドレスに対応するデータの無効化を要求するコマンド（無効化要求）である。Ｔｒｉｍコマンドは、無効化すべきデータの論理アドレスを指定する。より詳しくは、Ｔｒｉｍコマンドは、無効化すべき最初のセクタを示す論理アドレス（開始ＬＢＡ）と、無効化対象のセクタ（論理アドレス）の数とを示す。Ｔｒｉｍコマンドは、Ｕｎｍａｐコマンド、またはＤｅａｌｌｏｃａｔｅコマンドと称されることもある。

Ｔｒｉｍコマンドを使用することにより、ホスト２は、不要になったデータ（ユーザデータ）の論理アドレスをＳＳＤ３に通知することができる。この通知により、ガベージコレクションにおいてコピーすべきデータの量を減らすことができるので、ＳＳＤ３のライトアンプリフィケーションを削減することが可能となる。

Ｕｎｔｒｉｍコマンドは、本実施形態のＳＳＤ３がサポートする新たなコマンド（再有効化要求）である。Ｕｎｔｒｉｍコマンドは、ある論理アドレスに対応するデータの無効化を取り消して、この論理アドレスに対応するデータを再び有効化するために使用される。Ｔｒｉｍコマンドは、再有効化すべき最初のセクタを示す論理アドレス（開始ＬＢＡ）と、再有効化対象のセクタ（論理アドレス）の数とを示す。

ＣＰＵ１２は、ホストインタフェース１１、ＮＡＮＤインタフェース１３、ＤＲＡＭインタフェース１４、ＤＭＡＣ１５、ＳＲＡＭ１６、ＥＣＣエンコード／デコード部１７を制御するように構成されたプロセッサである。

ＣＰＵ１２は、ＳＳＤ３への電源の供給に応じて、ＮＡＮＤ型フラッシュメモリ５または図示しないＲＯＭから制御プログラム（ファームウェア）をＤＲＡＭ６にロードする。ＣＰＵ１２は、このファームウェアを実行することにより、ＮＡＮＤ型フラッシュメモリ５のデータ管理およびブロック管理を実行するように構成されたフラッシュトランスレーション層（ＦＴＬ）として機能し得る。ＦＴＬによって実行されるデータ管理には、（１）論理アドレスそれぞれとＮＡＮＤ型フラッシュメモリ５の物理アドレスそれぞれとの間の対応関係を示すマッピング情報の管理、（２）ＮＡＮＤ型フラッシュメモリ５の制約（例えば、ページ単位のリード／ライト動作とブロック単位の消去動作）を隠蔽するための処理、等が含まれる。

論理アドレスは、ＳＳＤ３へアクセスするためにホスト２によって使用されるアドレスである。論理アドレスとしては、例えば、ＬＢＡが使用される。ＳＳＤ３へアクセスするためにホスト２によって使用される論理アドレスそれぞれとＮＡＮＤ型フラッシュメモリ５の物理アドレスＰＢＡ（ｐｈｙｓｉｃａｌ ｂｌｏｃｋ ａｄｄｒｅｓｓ）それぞれとの間のマッピングの管理は、論理物理アドレス変換テーブル（ｌｏｇｉｃａｌ－ｔｏ－ｐｈｙｓｉｃａｌ ａｄｄｒｅｓｓ ｔｒａｎｓｌａｔｉｏｎ ｔａｂｌｅ：Ｌ２Ｐテーブル）３１を用いて実行される。

ＣＰＵ１２は、Ｌ２Ｐテーブル３１を使用して、論理アドレスそれぞれと物理アドレスそれぞれとの間のマッピングを管理する。ある論理アドレスに対応する物理アドレスは、この論理アドレスに対応するデータが書き込まれたＮＡＮＤ型フラッシュメモリ５内の記憶位置（物理記憶位置）を示す。Ｌ２Ｐテーブル３１は、例えば、ＳＳＤ３への電源の供給に応答してＮＡＮＤ型フラッシュメモリ５からＤＲＡＭ６にロードされてもよい。

Ｌ２Ｐテーブル３１は、論理アドレスそれぞれと物理アドレスＰＢＡそれぞれとの間のマッピングをセクタのような所定の管理サイズで管理する。一つのセクタは、ホスト２によって指定可能なライトデータの最小データサイズに対応する。セクタ（論理ブロック）のサイズは、例えば、４ＫｉＢである。一つのページに複数のセクタに対応するデータが記憶されてもよい。一つのページのサイズは、例えば、１６ＫｉＢである。

ＦＴＬによって実行されるデータ管理には、有効データおよび無効データの管理も含まれる。ＣＰＵ１２は、ＮＡＮＤ型フラッシュメモリ５内の複数のブロックの各々に含まれる複数の記憶位置にそれぞれ対応する複数の有効データ識別子を、管理テーブルを使用してブロック毎に管理する。

複数の有効データ識別子の各々は、対応する記憶位置に格納されているデータの有効または無効を示す。各ブロックに対応する複数の有効データ識別子は、バリッドセクタマップ３２として参照される。一つのブロックに対応するバリッドセクタマップ３２は、一つのブロックに含まれる複数の記憶位置（セクタ）の数と同数の有効データ識別子を含む。一つのバリッドセクタマップ３２に対応するブロックは、例えば、物理ブロックである。あるいは、一つのバリッドセクタマップ３２に対応するブロックは、図３を参照して後述するブロックグループ（つまり、スーパーブロック）であってもよい。

各有効データ識別子は、１ビットのフラグによって表される。このため、バリッドセクタマップ３２は、ビットマップデータとしても参照される。また、各有効データ識別子は、ビットマップフラグとしても参照される。

有効データは、ある論理アドレスに関連付けられた最新のデータである。ある論理アドレスに対応するデータがＮＡＮＤ型フラッシュメモリ５に書き込まれた場合、ＮＡＮＤ型フラッシュメモリ５に書き込まれたデータは有効データである。

また、ある論理アドレスに対応する更新データがＮＡＮＤ型フラッシュメモリ５に書き込まれた場合、書き込まれたデータは有効データである。ＮＡＮＤ型フラッシュメモリ５内に残っている古いデータは、無効データとして扱われる。また、ホスト２からの無効化要求によって指定された論理アドレスに対応するデータも無効データとして扱われる。

ＦＴＬによって実行されるブロック管理は、バッドブロック（不良ブロック）の管理と、ウェアレベリングと、ガベージコレクションを含む。

ウェアレベリングは、ブロックそれぞれの書き換え回数（プログラム／イレーズサイクルの数）を均一化するための動作である。

ガベージコレクションは、有効データと無効データとが混在するブロックの個数を減らし且つフリーブロックの個数を増やすための動作である。ガベージコレクションにおいては、ＣＰＵ１２は、有効データと無効データとが混在するブロックからコピー元ブロックを選択し、コピー元ブロック内に格納されている有効データをコピー先ブロックにコピーする。コピー元ブロック内の全ての有効データのコピーが完了すると、コピー元ブロックは、有効データを含まないフリーブロックとして解放され、データの書き込みに再利用可能となる。

上述したように、ホスト２からの無効化要求によって指定された論理アドレスに対応するデータは、無効データとして扱われる。このため、無効化要求は、ガベージコレクションにおいてコピーすることが必要とされるデータの量を減らし、これによってＳＳＤ３のライトアンプリフィケーションを下げることを可能にする。

ＦＴＬによって実行されるブロック管理には、フリーブロックとアクティブブロックの管理も含まれる。アクティブブロックは、有効データが格納されているブロックである。ＣＰＵ１２は、フリーブロックリスト３３を使用して、各フリーブロックを管理する。また、ＣＰＵ１２は、各アクティブブロックリスト３４を使用して、各アクティブブロックを管理する。

ＮＡＮＤインタフェース１３は、ＣＰＵ１２の制御の下、ＮＡＮＤ型フラッシュメモリ５を制御するように構成されたメモリ制御回路である。ＮＡＮＤインタフェース１３とＮＡＮＤ型フラッシュメモリ５との間の通信は、例えば、Ｔｏｇｇｌｅ ＮＡＮＤフラッシュインタフェースまたはオープンＮＡＮＤフラッシュインタフェース（ＯＮＦＩ）に準拠して実行される。

ＤＲＡＭインタフェース１４は、ＣＰＵ１２の制御の下、ＤＲＡＭ６を制御するように構成されたＤＲＡＭ制御回路である。ＤＲＡＭ６の記憶領域の一部は、ホスト２から受信される１以上のライト要求に関連付けられたライトデータを一時的に格納するためのライトバッファ（ＷＢ）３０として利用される。また、ＤＲＡＭ６の記憶領域の他の一部は、Ｌ２Ｐテーブル３１、バリッドセクタマップ３２、フリーブロックリスト３３およびアクティブブロックリスト３４を格納するための記憶領域として利用される。

ＤＭＡＣ１５は、ＣＰＵ１２の制御の下、ホスト２のメモリ１０２とＤＲＡＭ６（またはＳＲＡＭ１６）との間のデータ転送を実行する。ホスト２のメモリ１０２からライトバッファ（ＷＢ）３０にライトデータを転送すべき場合には、ＣＰＵ１２は、ホスト２のメモリ１０２内の位置を示す転送元アドレス、転送すべきライトデータのサイズ、ライトバッファ（ＷＢ）３０内の位置を示す転送先アドレスをＤＭＡＣ１５に対して指定する。

ＥＣＣエンコード／デコード部１７は、ＮＡＮＤ型フラッシュメモリ５にデータをライトすべき時、このデータをエンコードすることによってこのデータにエラー訂正コード（ＥＣＣ）を冗長コードとして付加する。ＮＡＮＤ型フラッシュメモリ５からデータがリードされた時、ＥＣＣエンコード／デコード部１７は、リードされたデータに付加されたＥＣＣを使用して、このデータのエラー訂正を行う。

次に、本実施形態に係る無効化処理機能について説明する。ＣＰＵ１２は、ライト制御部１２１、リード制御部１２２、ガベージコレクション（ＧＣ）制御部１２３、無効化処理部１２４、ＬＢＡ比較処理部１２５、および再有効化処理部１２６として機能することができる。

ライト制御部１２１、リード制御部１２２、ガベージコレクション（ＧＣ）制御部１２３、無効化処理部１２４、ＬＢＡ比較処理部１２５、および再有効化処理部１２６の一部または全部は、コントローラ４内の専用ハードウェアによって実現されてもよい。

ホスト２からのライト要求の受信に応じて、ライト制御部１２１は、受信したライト要求に関連付けられたデータ（ライトデータ）を、書き込み先ブロックに書き込む。書き込み先ブロックは、ホスト２からのデータの書き込みに使用されるブロックとして割り当てられたブロックを意味する。ライト制御部１２１は、ライトデータのみならず、このライトデータと、ライト要求によって指定されたＬＢＡの双方を、書き込み先ブロックに書き込むことができる。

また、ライト制御部１２１は、ライトデータが書き込まれた書き込み先ブロック内の記憶位置を示す物理アドレスＰＢＡが、ライト要求によって指定されたＬＢＡに関連付けられるように、Ｌ２Ｐテーブル３１を更新する。さらに、ライト制御部１２１は、ライトデータが書き込まれた書き込み先ブロック内の記憶位置に対応するバリッドセクタマップ３２内の有効データ識別子を、有効を示す値に更新する。

ホスト２からのリード要求の受信に応じて、リード制御部１２２は、Ｌ２Ｐテーブル３１を参照することによって、リード要求によって指定されたＬＢＡに関連付けられている物理アドレスＰＢＡ（＝ブロック識別子とオフセット）をＬ２Ｐテーブル３１から取得する。そして、取得した物理アドレスに基づいて、リード制御部１２２は、この物理アドレスによって特定されるブロック内の記憶位置から、データとこのデータに対応するＬＢＡとの双方を読み出す。データと共に読み出されたＬＢＡは、読み出されたデータがリード要求によって指定されたＬＢＡに対応するデータであることを検証するために使用される。

ＮＡＮＤ型フラッシュメモリ５のガベージコレクションを実行する場合、ＧＣ制御部１２３は、ガベージコレクションのための１つ以上のコピー元ブロック（ＧＣソースブロック）をＮＡＮＤ型フラッシュメモリ５の複数のブロックから選択する。コピー元ブロックの選択においては、例えば、有効データ量が最も少ないアクティブブロックをコピー元ブロックとして優先的に選択するというＧＣポリシーが使用されてもよいし、別のＧＣポリシーが使用されてもよい。コピー元ブロックは、ガベージコレクション動作が施されるＧＣ対象ブロックである。

ＧＣ制御部１２３は、選択したコピー元ブロック内の複数の記憶位置にそれぞれ対応するバリッドセクタマップ３２内の複数の有効データ識別子に基づいて、選択したコピー元ブロック内の有効データを特定する。そして、ＧＣ制御部１２３は、有効データとこの有効データに対応するＬＢＡとの双方を、コピー元ブロックからガベージコレクション動作のためのコピー先ブロック（ＧＣデスティネーションブロック）にコピーする。

ＧＣ制御部１２３は、有効データがコピーされたコピー先ブロック内のコピー先記憶位置を示す物理アドレスが、コピーされた有効データに対応するＬＢＡに関連付けられるように、Ｌ２Ｐテーブル３１を更新する。

コピー元ブロックには有効データとＬＢＡとのペアが格納されている。このため、ＧＣ制御部１２３は、この有効データに対応するＬＢＡを容易に特定できる。この結果、ＧＣ制御部１２３は、この有効データがコピーされたコピー先ブロック内のコピー先記憶位置を示す物理アドレスを、この有効データに対応するＬＢＡに容易に関連付けることができる。

さらに、ＧＣ制御部１２３は、有効データが格納されていたコピー元ブロック内のコピー元記憶位置に対応するバリッドセクタマップ３２内の有効データ識別子を、無効を示す値に更新する。また、ＧＣ制御部１２３は、コピー先ブロック内のコピー先記憶位置に対応するバリッドセクタマップ３２内の有効データ識別子を、有効を示す値に更新する。

コピー元ブロック内の全ての有効データと全ての有効データにそれぞれ対応する全てのＬＢＡとのコピーが完了した後に、コピー元ブロックは、データの書き込みのために再利用可能となる。つまり、あるブロックに対してガベージコレクション動作が施されると、このブロックはフリーブロックとなる。よって、ガベージコレクション動作が施されたブロックは書き込み先ブロックとして再利用される。

ある論理アドレスに対応するデータの無効化を要求するＴｒｉｍコマンドをホスト２から受信したことに応じて、無効化処理部１２４は、Ｌ２Ｐテーブル３１を参照することによって、この論理アドレスに対応するデータが格納されている記憶位置を示す物理アドレスをＬ２Ｐテーブル３１から取得する。そして、無効化処理部１２４は、取得した物理アドレスをＬ２Ｐテーブル３１に維持した状態で、取得した物理アドレスによって示される記憶位置に対応するバリッドセクタマップ３２内の有効データ識別子を、無効を示す値に更新する。

この結果、この取得した物理アドレスによって示される記憶位置に格納されているデータは無効データとして取り扱われる。よって、この記憶位置を含むブロックがガベージコレクションのためのコピー元ブロックとして選択され場合には、この記憶位置に格納されているデータをコピー対象から除外することができ、これによってライトアンプリフィケーションを低減させることができる。

Ｌ２Ｐテーブル３１においては、Ｔｒｉｍコマンドによって指定されたＬＢＡに対応する物理アドレスＰＢＡは削除されずに残っている。このため、たとえホスト２があるＬＢＡを指定するＴｒｉｍコマンドを誤って発行した場合であっても、このＴｒｉｍコマンドによって指定されたＬＢＡに対応する物理アドレスＰＢＡをＬ２Ｐテーブル３１から取得することができる。

このため、たとえあるＬＢＡを指定するＴｒｉｍコマンドがホスト２によって発行されても、このＬＢＡに対応するデータが格納されているブロックに対してガベージコレクション動作が施されて、このブロックが新たな書き込み先ブロックとして再利用されるまでは、このＬＢＡに対応するデータをこのブロックから読み出すことができる。

よって、Ｌ２Ｐテーブル３１を更新せずにバリッドセクタマップ３２のみを更新するという本実施形態の無効化処理は、ライトアンプリフィケーションを低減させるというＴｒｉｍコマンドの本来の目的に相当する効果を実現しつつ、このＴｒｉｍコマンドによって指定された論理アドレスに対応するデータの読み出しを一定期間可能にすることができる。

ここで、比較例に係る無効化処理について説明する。

あるＬＢＡを指定するＴｒｉｍコマンドが受信された場合、比較例に係る無効化処理では、このＬＢＡに対応するＬ２Ｐテーブル３１内のエントリから物理アドレスが削除され、代わりに、無効を示すマジックナンバがこのエントリに格納される。

このＬＢＡに対応するデータは、ＮＡＮＤ型フラッシュメモリ５内に残っている。しかしながら、このデータが格納されている記憶位置を示す物理アドレスが削除される。よって、比較例に係る無効化処理では、たとえホスト２が誤ってＴｒｉｍコマンドを発行した場合であっても、このＴｒｉｍコマンドによって指定されたＬＢＡに対応するデータは、もはやＳＳＤ３から読み出せなくなる。

ＬＢＡ比較処理部１２５は、ホスト２からのリード要求に応じてＮＡＮＤ型フラッシュメモリ５からデータと共に読み出されるＬＢＡを、このリード要求によって指定されたＬＢＡと比較する。

例えば、既に処理されたＴｒｉｍコマンドによって指定されたＬＢＡに対応するデータが格納されているブロックに対してガベージコレクション動作が施されて、このブロックが新たな書き込み先ブロックとして再利用されると、このデータが格納されていた記憶位置に、別のＬＢＡに対応するデータが新たに書き込まれる可能性がある。したがって、このブロックに対してガベージコレクション動作が施された後に、既に処理されたＴｒｉｍコマンドによって指定されたＬＢＡを指定するリード要求がホスト２から発行されたならば、このブロックから、別のＬＢＡに対応するデータが読み出されてしまう可能性がある。

本実施形態では、ＬＢＡ比較処理部１２５によるＬＢＡ比較の結果に基づいて、ＮＡＮＤ型フラッシュメモリ５から読み出されたデータが、リード要求によって指定されたＬＢＡに対応するデータであるか否かを判定することができる。よって、リード要求によって指定されたＬＢＡとは異なる別のＬＢＡに対応するデータがホスト２に送信されてしまうことを防止することができる。

あるＬＢＡに対応するデータを再有効化するためのＵｎｔｒｉｍコマンドをホスト２から受信したことに応じて、再有効化処理部１２６は、Ｌ２Ｐテーブル３１を参照することによって、このＬＢＡに関連付けられている物理アドレスをＬ２Ｐテーブル３１から取得する。そして、再有効化処理部１２６は、取得した物理アドレスによって示される記憶位置に対応するバリッドセクタマップ３２内の有効データ識別子を、有効を示す値に更新する。これにより、このＬＢＡに対応するデータの無効化を取り消して、このＬＢＡに対応するデータを再び有効化することができる。

本実施形態では、ＬＢＡ比較処理部１２５によるＬＢＡ比較は、Ｕｎｔｒｉｍコマンドの受信時においても実行される。これにより、たとえ既に処理されたＴｒｉｍコマンドによって指定されたＬＢＡに対応するデータが格納されているブロックに対してガベージコレクション動作が施された後に、既に処理されたＴｒｉｍコマンドによって指定されたＬＢＡを指定するＵｎｔｒｉｍコマンドがホスト２から発行された場合であっても、Ｕｎｔｒｉｍコマンドによって指定されたＬＢＡとは異なるＬＢＡに対応するデータが誤って有効化されることを防止することができる。

次に、複数のＮＡＮＤ型フラッシュメモリダイを含むＮＡＮＤ型フラッシュメモリ５の構成について説明する。図２は、実施形態に係るメモリシステムにおいて使用される、複数のチャンネルと複数のＮＡＮＤ型フラッシュメモリダイとの関係の例を示すブロック図である。

複数のＮＡＮＤ型フラッシュメモリダイの各々は独立して動作可能である。このため、ＮＡＮＤ型フラッシュメモリダイは、並列動作可能な単位として扱われる。図２においては、ＮＡＮＤインタフェース（Ｉ／Ｆ）１３に１６個のチャンネルＣｈ．１～Ｃｈ．１６が接続されており、１６個のチャンネルＣｈ．１～Ｃｈ．１６の各々に２つのＮＡＮＤ型フラッシュメモリダイが接続されている場合が例示されている。

この場合、チャンネルＣｈ．１～Ｃｈ．１６に接続された１６個のＮＡＮＤ型フラッシュメモリダイ＃１～＃１６がバンク＃０として構成されてもよく、またチャンネルＣｈ．１～Ｃｈ．１６に接続された残りの１６個のＮＡＮＤ型フラッシュメモリダイ＃１７～＃３２がバンク＃１として構成されてもよい。バンクは、複数のメモリダイをバンクインタリーブによって並列動作させるための単位として扱われる。図２の構成例においては、１６チャンネルと、２つのバンクを使用したバンクインタリーブとによって、最大３２個のＮＡＮＤ型フラッシュメモリダイを並列動作させることができる。

消去動作は、一つのブロック（物理ブロック）の単位で実行されてもよいし、並列動作可能な複数の物理ブロックの集合を含むブロックグループの単位で実行されてもよい。ブロックグループはスーパーブロックとしても参照される。

一つのブロックグループ、つまり複数の物理ブロックの集合を含む一つのスーパーブロックは、これに限定されないが、ＮＡＮＤ型フラッシュメモリダイ＃１～＃３２から一つずつ選択される計３２個の物理ブロックを含んでいてもよい。なお、ＮＡＮＤ型フラッシュメモリダイ＃１～＃３２の各々はマルチプレーン構成を有していてもよい。例えば、ＮＡＮＤ型フラッシュメモリダイ＃１～＃３２の各々が、２つのプレーンを含むマルチプレーン構成を有する場合には、一つのスーパーブロックは、ＮＡＮＤ型フラッシュメモリダイ＃１～＃３２に対応する６４個のプレーンから一つずつ選択される計６４個の物理ブロックを含んでいてもよい。

図３には、３２個の物理ブロック（ここでは、ＮＡＮＤ型フラッシュメモリダイ＃１内の物理ブロックＢＬＫ２、ＮＡＮＤ型フラッシュメモリダイ＃２内の物理ブロックＢＬＫ３、ＮＡＮＤ型フラッシュメモリダイ＃３内の物理ブロックＢＬＫ７、ＮＡＮＤ型フラッシュメモリダイ＃４内の物理ブロックＢＬＫ４、ＮＡＮＤ型フラッシュメモリダイ＃５内の物理ブロックＢＬＫ６、…、ＮＡＮＤ型フラッシュメモリダイ＃３２内の物理ブロックＢＬＫ３）を含む一つのスーパーブロック（ＳＢ）が例示されている。

なお、一つのスーパーブロックが一つの物理ブロックのみを含む構成が利用されてもよく、この場合には、一つのスーパーブロックは一つの物理ブロックと等価である。

次に、本実施形態に係るＬ２Ｐテーブル３１について説明する。図４は、実施形態に係るＳＳＤ３において使用されるＬ２Ｐテーブル３１の構成例を示す図である。

Ｌ２Ｐテーブル３１は、複数の論理アドレスそれぞれに対応する複数のエントリを含む。ある論理アドレスに対応するエントリには、この論理アドレスに関連付けられた物理アドレスＰＢＡが格納される。例えば、コントローラ４がある論理アドレスに対応するデータをＮＡＮＤ型フラッシュメモリ５内のある記憶位置に書き込んだ場合、コントローラ４は、Ｌ２Ｐテーブル３１を更新して、この記憶位置を示す物理アドレスＰＢＡをこの論理アドレスに関連付ける。

図４では、論理アドレス０ｘ００００００００、０ｘ０００００００１、０ｘ０００００００２、０ｘ０００００００５、０ｘ０００００００６、０ｘ０００００００７に、物理アドレスＰＢＡ０、ＰＢＡ２、ＰＢＡ１、ＰＢＡ４、ＰＢＡ５、ＰＢＡ６がそれぞれ関連付けられている場合が例示されている。

ある論理アドレスに対応するデータがＮＡＮＤ型フラッシュメモリ５に書き込まれていない場合は、この論理アドレスに対応するエントリには、無効（未割り当て）を示す特定の値であるマジックナンバ（ＩＮＶ）が格納されてもよい。

ＮＡＮＤ型フラッシュメモリ５内の各記憶位置を示す物理アドレスＰＢＡは、ブロック識別子と、ブロック内のオフセットとの組み合わせによって表される。ブロック識別子は、個々のブロックを一意に指定可能な識別子である。あるブロック内の記憶位置に対応するオフセットは、このブロックの先頭からこの記憶位置までのオフセット値を示す。

ＮＡＮＤ型フラッシュメモリ５においては、ページへの書き込みはそのページが含まれるブロックの１消去サイクル（プログラム／イレーズサイクル）当たり１回のみ可能である。つまり、データが既に書き込まれているブロック内の領域に新たなデータを直接上書きすることはできない。

このため、既に書き込まれているデータを更新する場合には、コントローラ４はそのブロック（または別のブロック）内の未書き込み領域に新たなデータを書き込み、そして以前のデータを無効データとして扱う。換言すれば、コントローラ４は、ある論理アドレスに対応する更新データを、この論理アドレスに対応する以前のデータが格納されている記憶位置ではなく、別の記憶位置に書き込む。そして、コントローラ４は、Ｌ２Ｐテーブル３１を更新して、この別の記憶位置を示す物理アドレスをこの論理アドレスに関連付ける。

次に、ＮＡＮＤ型フラッシュメモリ５内の複数の物理アドレスについて説明する。図５は、実施形態に係るＳＳＤ３における各ブロック内の複数の記憶位置それぞれと複数の物理アドレスそれぞれとの間の関係の例を示す図である。

上述したように、ブロック内に含まれる各記憶位置の物理アドレスは、このブロックのブロック識別子と、この記憶位置に対応するオフセットとの組み合わせによって表される。図５では、ＮＡＮＤ型フラッシュメモリ５内の任意の一つのブロック（ここではブロックＢＬＫｎ）に含まれる複数の記憶位置が例示されている。ブロックＢＬＫｎのブロック識別子は、ＢＬＫｎである。ブロックＢＬＫｎは、複数のページ（例えば、ページ０～ページ６３）を含む。

ページ０～ページ６３の各々のサイズが１６ＫｉＢであり、セクタのサイズが４ＫｉＢである場合、ブロックＢＬＫｎは、各々が４ＫｉＢのサイズを有する２５６（＝４×６４）個の記憶位置に論理的に分割される。

オフセット＋０はページＰ０内の最初の記憶位置を示し、オフセット＋１はページＰ０内の２番目の記憶位置を示し、オフセット＋２はページＰ０内の３番目の記憶位置を示し、オフセット＋３はページＰ０内の４番目の記憶位置を示す。

オフセット＋４はページＰ１内の最初の記憶位置を示し、オフセット＋５はページＰ１内の２番目の記憶位置を示し、オフセット＋６はページＰ１内の３番目の記憶位置を示し、オフセット＋７はページＰ１内の４番目の記憶位置を示す。

そして、オフセット＋２５２はページＰ６３内の最初の記憶位置を示し、オフセット＋２５３はページＰ６３内の２番目の記憶位置を示し、オフセット＋２５４はページＰ６３内の３番目の記憶位置を示し、オフセット＋２５５はページＰ６３内の４番目の記憶位置を示す。

例えば、ページＰ０内の最初の記憶位置の物理アドレスは、ブロック識別子ＢＬＫｎとオフセット＋０との組み合わせによって表される。

次に、ライトデータを、ライトデータの論理アドレス（ＬＢＡ）と共にブロックに書き込む動作について説明する。図６および図７は、実施形態に係るＳＳＤ３において実行される、論理アドレスとデータのペアをブロックに書き込む動作の例を示す図である。

各ブロックにおいて、各ページは、ユーザデータを格納するためのユーザデータ領域と管理データを格納するための冗長領域とを含んでもよい。ページサイズは１６ＫｉＢ＋アルファである。

コントローラ４は、４ＫｉＢユーザデータとこの４ＫｉＢユーザデータに対応する論理アドレス（ＬＢＡ）との双方を書き込み先ブロック（ここではブロックＢＬＫｎ）に書き込む。この場合、図６に示すように、各々がＬＢＡと４ＫｉＢユーザデータとを含む４つのデータセットが同じページに書き込まれてもよい。各オフセットは、セット境界を示してもよい。

あるいは、図７に示されているように、４つの４ＫｉＢユーザデータがページ内のユーザデータ領域に書き込まれ、これら４つの４ＫｉＢユーザデータに対応する４つのＬＢＡがこのページ内の冗長領域に書き込まれてもよい。

次に、バリッドセクタマップ３２の構成例について説明する。ここでは、バリッドセクタマップ３２が、複数のブロックにそれぞれ対応する複数のバリッドセクタマップから構成されている場合を想定する。図８に示すように、ブロックＢＬＫｎ内の全ての記憶位置にデータが格納されている場合を想定する。一つのバリッドセクタマップに対応する一つのブロックＢＬＫｎのページＰ０内の４つの記憶位置には、有効データ、無効データ、有効データ、有効データがこの順で格納されている。ブロックＢＬＫｎのページＰ６３内の４つの記憶位置には、有効データ、有効データ、無効データ、有効データがこの順で格納されている。

図９は、図８のブロックＢＬＫｎ内の複数の記憶位置におけるデータ配置と、図８のブロックＢＬＫｎに対応するバリッドセクタマップ３２－ｎとを示す図である。

バリッドセクタマップ３２－ｎは、ブロックＢＬＫｎ内の２５６個の記憶位置にそれぞれ対応する２５６個の有効データ識別子、つまり２５６ビットのビットマップフラグ（１０１１…１１０１）を含む。

ここで、「１」の有効データ識別子は、この有効データ識別子に対応する記憶位置に格納されているデータが有効データであることを示す。「０」の有効データ識別子は、この有効データ識別子に対応する記憶位置に格納されているデータが無効データであることを示す。

次に、データ書き込み動作とガベージコレクション動作とを説明する。図１０は、実施形態に係るＳＳＤ３において実行されるデータ書き込み動作とガベージコレクション動作とを示す図である。

ＮＡＮＤ型フラッシュメモリ５に含まれる複数のブロックは、有効データを含まないフリーブロックと、有効データを含むアクティブブロックとに大別される。各フリーブロックはフリーブロックリスト３３によって管理される。各アクティブブロックは、アクティブブロックリスト３４によって管理される。

まず、フリーブロックリスト３３から一つのフリーブロックが選択される。選択されたフリーブロックは、その消去動作が実行された後に、書き込み先ブロックとして割り当てられる。書き込み先ブロックが既に割り当てられている場合には、フリーブロックを書き込み先ブロックとして割り当てる動作は不要である。

ライトバッファ（ＷＢ）３０に格納されているライトデータは、そのライトデータに対応するＬＢＡと共に、書き込み先ブロックに書き込まれる。

書き込み先ブロック全体がデータで満たされると、この書き込み先ブロックは、アクティブブロックリスト３４によって管理される。そして、フリーブロックリスト３３から一つのフリーブロックが再び選択される。選択されたフリーブロックは、その消去動作が実行された後に、新たな書き込み先ブロックとして割り当てられる。

ＮＡＮＤ型フラッシュメモリ５のガベージコレクション動作が実行される場合には、フリーブロックリスト３３から一つのフリーブロックが選択される。選択されたフリーブロックは、その消去動作が実行された後に、コピー先ブロックとして割り当てられる。コピー先ブロックが既に割り当てられている場合には、フリーブロックをコピー先ブロックとして割り当てる動作は不要である。

また、アクティブブロックリスト３４内のアクティブブロックからコピー元ブロックが選択される。そして、選択されたコピー元ブロックに対応するバリッドセクタマップに基づいて、有効データとこの有効データに対応するＬＢＡとが、コピー元ブロックからコピー先ブロックにコピーされる。この場合、有効データとこの有効データに対応するＬＢＡとがコピー元ブロックから読み出され、読み出された有効データとＬＢＡとがコピー先ブロックに書き込まれる。

コピー元ブロック内の全ての有効データと全ての有効データに対応する全てのＬＢＡとのコピーが完了すると、コピー元ブロックは、フリーブロックリスト３３によってフリーブロックとして管理される。そして、フリーブロックとなったコピー元ブロックは、データの書き込みのために再利用可能となる。

また、コピー先ブロック全体がデータで満たされると、このコピー先ブロックは、アクティブブロックリスト３４によってアクティブブロックとして管理される。

次に、ホスト２からのライト要求に応じて実行されるデータ書き込み動作について説明する。図１１は、ホスト２からライト要求を受信した場合に実施形態に係るＳＳＤ３において実行されるデータ書き込み動作の例を示す図である。

図１１においては、ＬＢＡ１１およびサイズ（＝４）を指定するライト要求がホスト２から受信された場合が想定されている。ライト制御部１２１は、例えばブロックＢＬＫ１を、書き込み先ブロックとして割り当てる。

ライト制御部１２１は、ブロックＢＬＫ１内のページＰ０に、ライト要求に関連付けられた１６ＫｉＢデータと４つのＬＢＡ１１～ＬＢＡ１４とを書き込む。この場合、ブロックＢＬＫ１内のページＰ０の最初の記憶位置に、ライト要求に関連付けられた１６ＫｉＢデータのうちの最初の４ＫｉＢデータと、ＬＢＡ１１とが書き込まれる。ブロックＢＬＫ１内のページＰ０の２番目の記憶位置には、１６ＫｉＢデータのうちの２番目の４ＫｉＢデータと、ＬＢＡ１２とが書き込まれる。ブロックＢＬＫ１内のページＰ０の３番目の記憶位置には、１６ＫｉＢデータのうちの３番目の４ＫｉＢデータと、ＬＢＡ１３とが書き込まれる。ブロックＢＬＫ１内のページＰ０の４番目の記憶位置には、１６ＫｉＢデータのうちの４番目の４ＫｉＢデータと、ＬＢＡ１４とが書き込まれる。

図１２は、図１１に示されるデータ書き込み動作に応じて実行される、Ｌ２Ｐテーブル３１を更新する動作を示す図である。

ライト制御部１２１は、４つのＬＢＡ１１～ＬＢＡ１４に、４つのＬＢＡ１１～ＬＢＡ１４に対応する４つの４ＫｉＢデータが格納された４つの物理アドレスＰＢＡがそれぞれ関連付けられるように、Ｌ２Ｐテーブル３１を更新する。

この場合、ＬＢＡ１１に対応するＬ２Ｐテーブル３１内のエントリには、ＬＢＡ１１に対応する物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋０）が格納される。物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋０）は、ブロックＢＬＫ１内のページＰ０の最初の記憶位置、つまりＬＢＡ１１に対応する４ＫｉＢデータが書き込まれた記憶位置を示す。

ＬＢＡ１２に対応するＬ２Ｐテーブル３１内のエントリには、ＬＢＡ１２に対応する物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋１）が格納される。物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋１）は、ブロックＢＬＫ１内のページＰ０の２番目の記憶位置、つまりＬＢＡ１２に対応する４ＫｉＢデータが書き込まれた記憶位置を示す。

ＬＢＡ１３に対応するＬ２Ｐテーブル３１内のエントリには、ＬＢＡ１３に対応する物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋２）が格納される。物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋２）は、ブロックＢＬＫ１内のページＰ０の３番目の記憶位置、つまりＬＢＡ１３に対応する４ＫｉＢデータが書き込まれた記憶位置を示す。

ＬＢＡ１４に対応するＬ２Ｐテーブル３１内のエントリには、ＬＢＡ１４に対応する物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋３）が格納される。物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋３）は、ブロックＢＬＫ１内のページＰ０の４番目の記憶位置、つまりＬＢＡ１４に対応する４ＫｉＢデータが書き込まれた記憶位置を示す。

図１３は、図１１に示されるデータ書き込み動作に応じて実行される、バリッドセクタマップを更新する動作を示す図である。

ライト制御部１２１は、まず、ブロックＢＬＫ１に対応するバリッドセクタマップ３２－１を選択する。バリッドセクタマップ３２－１内の先頭から４つの有効データ識別子は、ブロックＢＬＫ１のページＰ０内の４つの記憶位置にそれぞれ対応している。ライト制御部１２１は、これら４つの有効データ識別子の各々を、無効を示す値「０」から、有効を示す値「１」に更新する。これにより、ブロックＢＬＫ１のページＰ０内の４つの記憶位置に格納されている４つの４ＫｉＢデータは有効データとなる。

次に、ホスト２からのライト要求に応じて実行される、更新データを書き込む動作について説明する。図１４は、ホスト２からライト要求を受信した場合に実施形態に係るＳＳＤ３において実行される。更新データ書き込み動作の例を示す図である。

図１４においては、開始ＬＢＡがＬＢＡ５１である１６ＫｉＢデータがブロックＢＬＫ０のオフセット＋０～＋３に対応する記憶位置に格納されている状態で、ＬＢＡ５１およびサイズ＝４を指定するライト要求がホスト２から受信された場合が想定されている。

現在割り当てられている書き込み先ブロックはブロックＢＬＫ１である。ブロックＢＬＫ１のページＰ０には、４つのＬＢＡ１１～ＬＢＡ１４に対応する４つの４ＫｉＢデータが既に書き込まれている。したがって、ライト制御部１２１は、ブロックＢＬＫ１のページＰ１に、ライト要求に関連付けられた１６ＫｉＢデータと４つのＬＢＡ５１～ＬＢＡ５４とを書き込む。

この場合、ブロックＢＬＫ１内のページＰ１の最初の記憶位置には、ライト要求に関連付けられた１６ＫｉＢ更新データのうちの最初の４ＫｉＢデータと、ＬＢＡ５１とが書き込まれる。ブロックＢＬＫ１内のページＰ１の２番目の記憶位置には、１６ＫｉＢ更新データのうちの２番目の４ＫｉＢデータと、ＬＢＡ５２とが書き込まれる。ブロックＢＬＫ１内のページＰ１の３番目の記憶位置には、１６ＫｉＢ更新データのうちの３番目の４ＫｉＢデータと、ＬＢＡ５３とが書き込まれる。ブロックＢＬＫ１内のページＰ１の４番目の記憶位置には、１６ＫｉＢ更新データのうちの４番目の４ＫｉＢデータと、ＬＢＡ５４とが書き込まれる。

図１５は、図１４に示される更新データ書き込み動作に応じて実行される、Ｌ２Ｐテーブル３１を更新する動作を示す図である。

ライト制御部１２１は、４つのＬＢＡ５１～ＬＢＡ５４に、４つのＬＢＡ５１～ＬＢＡ５４に対応する４つの４ＫｉＢデータが格納された４つの物理アドレスＰＢＡがそれぞれ関連付けられるように、Ｌ２Ｐテーブル３１を更新する。

つまり、ＬＢＡ５１に対応するＬ２Ｐテーブル３１内のエントリに格納されている物理アドレスＰＢＡは、物理アドレスＰＢＡ（ＢＬＫ０、オフセット＋０）から物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋４）に更新される。物理アドレスＰＢＡ（ＢＬＫ０、オフセット＋０）は、ブロックＢＬＫ０内のページＰ０の最初の記憶位置、つまりＬＢＡ５１に対応する以前の４ＫｉＢデータが格納されている記憶位置を示す。物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋４）は、ブロックＢＬＫ１内のページＰ１の最初の記憶位置、つまりＬＢＡ５１に対応する４ＫｉＢ更新データが書き込まれた記憶位置を示す。

ＬＢＡ５２に対応するＬ２Ｐテーブル３１内のエントリに格納されている物理アドレスＰＢＡは、物理アドレスＰＢＡ（ＢＬＫ０、オフセット＋１）から物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋５）に更新される。物理アドレスＰＢＡ（ＢＬＫ０、オフセット＋１）は、ブロックＢＬＫ０内のページＰ０の２番目の記憶位置、つまりＬＢＡ５２に対応する以前の４ＫｉＢデータが格納されている記憶位置を示す。物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋５）は、ブロックＢＬＫ１内のページＰ１の２番目の記憶位置、つまりＬＢＡ５２に対応する４ＫｉＢ更新データが書き込まれた記憶位置を示す。

同様にして、ＬＢＡ５３に対応するＬ２Ｐテーブル３１内のエントリに格納されている物理アドレスＰＢＡは、物理アドレスＰＢＡ（ＢＬＫ０、オフセット＋２）から物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋６）に更新される。さらに、ＬＢＡ５４に対応するＬ２Ｐテーブル３１内のエントリに格納されている物理アドレスＰＢＡは、物理アドレスＰＢＡ（ＢＬＫ０、オフセット＋４）から物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋７）に更新される。

図１６は、図１４に示される更新データ書き込み動作に応じて実行される、バリッドセクタマップを更新する動作を示す図である。

ライト制御部１２１は、まず、ブロックＢＬＫ０に対応するバリッドセクタマップ３２－０を選択する。バリッドセクタマップ３２－０内の先頭から４つの有効データ識別子は、ブロックＢＬＫ０のページＰ０内の４つの記憶位置にそれぞれ対応している。ライト制御部１２１は、これら４つの有効データ識別子の各々を、有効を示す値「１」から、無効を示す値「０」に更新する。

次に、ライト制御部１２１は、ブロックＢＬＫ１に対応するバリッドセクタマップ３２－１を選択する。バリッドセクタマップ３２－１内の５番目～８番目の４つの有効データ識別子は、ブロックＢＬＫ１のページＰ１内の４つの記憶位置にそれぞれ対応している。ライト制御部１２１は、これら４つの有効データ識別子の各々を、無効を示す値「０」から、有効を示す値「１」に更新する。

図１７は、ブロックＢＬＫ１内の各未書き込み記憶位置にデータが書き込まれた状態を示す図である。

図１７では、ブロックＢＬＫ１内の含まれる総ページ数が４ページである場合、つまりブロックＢＬＫ１に含まれる記憶位置（セクタ）の総数が１６である場合が例示されている。ブロックＢＬＫ１のページＰ２内の４つの記憶位置には、ＬＢＡ１０２～ＬＢＡ１０５に対応する４つの４ＫｉＢデータが格納されている。ブロックＢＬＫ１のページＰ３内の４つの記憶位置には、ＬＢＡ８１～ＬＢＡ８４に対応する４つの４ＫｉＢデータが格納されている。

ここでは、ブロックＢＬＫ１内の含まれる１６個の４ＫｉＢデータのうち、例えば、ＬＢＡ１１に対応する４ＫｉＢデータ、ＬＢＡ１３に対応する４ＫｉＢデータ、ＬＢＡ１４に対応する４ＫｉＢデータ、ＬＢＡ８１に対応する４ＫｉＢデータ、ＬＢＡ８２に対応する４ＫｉＢデータ、およびＬＢＡ８４に対応する４ＫｉＢデータだけが有効データである場合が想定されている。

次に、バリッドセクタマップ３２のデータ構造を説明する。図１８は、図１７に示されるブロックＢＬＫ１内のデータ配置と、図１７に示されるブロックＢＬＫ１に対応するバリッドセクタマップ３２－１のデータ構造の例とを示す図である。

ブロックＢＬＫ１に含まれる記憶位置（セクタ）の総数が１６である場合、ブロックＢＬＫ１に対応するバリッドセクタマップ３２－１は、ブロックＢＬＫ１内の１６個の記憶位置にそれぞれ対応する１６個の有効データ識別子、つまり１６ビットのビットマップフラグを含む。

ＬＢＡ１１に対応する４ＫｉＢデータ、ＬＢＡ１３に対応する４ＫｉＢデータ、ＬＢＡ１４に対応する４ＫｉＢデータ、ＬＢＡ８１に対応する４ＫｉＢデータ、ＬＢＡ８２に対応する４ＫｉＢデータ、およびＬＢＡ８４に対応する４ＫｉＢデータだけが有効データである場合、１６個の有効データ識別子、つまり１６ビットのビットマップフラグは、「１０１１００００００００１１０１」を示す。

次に、無効化処理について説明する。図１９は、ある論理アドレスを指定する無効化要求（Ｔｒｉｍコマンド）をホスト２から受信した場合に実施形態に係るＳＳＤ３において実行される無効化処理を示す図である。

図１９では、ＬＢＡ１３およびサイズ＝２を指定するＴｒｉｍコマンドがホスト２から受信された場合が想定されている。

無効化処理部１２４は、まず、Ｌ２Ｐテーブル３１を参照することによって、ＬＢＡ１３に対応する物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋２）と、ＬＢＡ１４に対応する物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋３）とをＬ２Ｐテーブル３１から取得する。この場合、無効化処理部１２４は、物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋２）をマジックナンバに変更しない。物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋２）は、ＬＢＡ１３に対応するＬ２Ｐテーブル３１内のエントリに維持される。同様に、無効化処理部１２４は、物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋３）もマジックナンバに変更しない。物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋３）は、ＬＢＡ１４に対応するＬ２Ｐテーブル３１内のエントリに維持される。

物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋２）は、ブロックＢＬＫ１内の先頭から３番目の記憶位置を示す。したがって、無効化処理部１２４は、ブロックＢＬＫ１に対応するバリッドセクタマップ３２－１の先頭から３番目の有効データ識別子を、有効を示す値「１」から、無効を示す値「０」に更新する。

物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋３）は、ブロックＢＬＫ１内の先頭から４番目の記憶位置を示す。したがって、無効化処理部１２４は、ブロックＢＬＫ１に対応するバリッドセクタマップ３２－１の先頭から４番目の有効データ識別子を、有効を示す値「１」から、無効を示す値「０」に更新する。

この結果、ＬＢＡ１３に対応するデータと、ＬＢＡ１４に対応するデータとは、無効データとなる。しかしながら、物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋２）と物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋３）とはＬ２Ｐテーブル３１内に維持されている。したがって、ＬＢＡ１３に対応するデータと、ＬＢＡ１４に対応するデータとがブロックＢＬＫ１内に存在している間は、ホスト２からのリード要求に従って、ＬＢＡ１３に対応するデータと、ＬＢＡ１４に対応するデータをＮＡＮＤ型フラッシュメモリ５から正常に読み出すことができる。

図２０は、実施形態に係るＳＳＤ３において実行されるデータ読み出し動作を示す図である。図２０では、Ｔｒｉｍコマンドによって既に無効化されたＬＢＡ１３に対応するデータの読み出しが要求された場合が想定されている。

ＬＢＡ１３およびサイズ＝１を指定するリード要求（リードコマンド）をホスト２から受信した場合、リード制御部１２２は、Ｌ２Ｐテーブル３１を参照することによって、ＬＢＡ１３に関連付けられている物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋２）をＬ２Ｐテーブル３１から取得する。

物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋２）は、ブロックＢＬＫ１のページＰ０内の３番目の記憶位置を示す。したがって、リード制御部１２２は、ブロックＢＬＫ１のページＰ０内の３番目の記憶位置に格納されている４ＫｉＢデータと、この４ＫｉＢデータに対応するＬＢＡ（ここではＬＢＡ１３）とを、ブロックＢＬＫ１から読み出す。

この場合、例えば、リード制御部１２２は、まず、ブロックＢＬＫ１のページＰ０から、４つの４ＫｉＢデータと、これら４つの４ＫｉＢデータに対応する４つのＬＢＡとを読み出してもよい。そして、リード制御部１２２は、読み出された４つの４ＫｉＢデータと読み出された４つのＬＢＡから、ブロックＢＬＫ１のページＰ０内の３番目の記憶位置に格納されている４ＫｉＢデータと、この４ＫｉＢデータに対応するＬＢＡ（ここではＬＢＡ１３）とを、抽出してもよい。

ＬＢＡ比較処理部１２５は、読み出された４ＫｉＢデータに対応する読み出されたＬＢＡ（ここではＬＢＡ１３）を、リード要求によって指定されたＬＢＡ（ここでは、ＬＢＡ１３）と比較する。これらＬＢＡが互いに一致していることがＬＢＡ比較処理部１２５によって確認されると、リード制御部１２２は、読み出された４ＫｉＢデータをホスト２に送信する。

次に、再有効化処理を説明する。図２１は、無効化要求（Ｔｒｉｍコマンド）によって指定された論理アドレスに対応するデータを再有効化するための再有効化要求（Ｕｎｔｒｉｍコマンド）をホスト２から受信した場合に実施形態に係るＳＳＤ３において実行される再有効化処理を示す図である。

図２１では、ＬＢＡ１３およびサイズ＝２を指定するＵｎｔｒｉｍコマンドがホスト２から受信された場合が想定されている。

再有効化処理部１２６は、まず、Ｌ２Ｐテーブル３１を参照することによって、ＬＢＡ１３に対応する物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋２）と、ＬＢＡ１４に対応する物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋３）とをＬ２Ｐテーブル３１から取得する。

物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋２）は、ブロックＢＬＫ１内の先頭から３番目の記憶位置を示す。したがって、再有効化処理部１２６は、ブロックＢＬＫ１に対応するバリッドセクタマップ３２－１の先頭から３番目の有効データ識別子を、無効を示す値「０」から、有効を示す値「１」に更新する。Ｌ２Ｐテーブル３１においては、物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋２）はＬＢＡ１３に対応するエントリに維持されている。したがって、ＬＢＡ１３に対応するエントリに物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋２）を再び格納する必要はない。

物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋３）は、ブロックＢＬＫ１内の先頭から４番目の記憶位置を示す。したがって、再有効化処理部１２６は、ブロックＢＬＫ１に対応するバリッドセクタマップ３２－１の先頭から４番目の有効データ識別子を、無効を示す値「０」から、有効を示す値「１」に更新する。Ｌ２Ｐテーブル３１においては、物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋３）はＬＢＡ１４に対応するエントリに維持されている。したがって、ＬＢＡ１４に対応するエントリに物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋３）を再び格納する必要はない。

次に、バリッドセクタマップ３２の内容の遷移について説明する。図２２は、あるブロック内のデータ配置と、このブロックに対応するバリッドセクタマップと、無効化要求が処理された後のバリッドセクタマップの内容と、再有効化要求が処理された後のバリッドセクタマップの内容とを示す図である。

図２２では、ブロックＢＬＫ１に対応するバリッドセクタマップ３２－１が例示されている。例えば、ブロックＢＬＫ１内の含まれる１６個の４ＫｉＢデータのうち、ＬＢＡ１１に対応する４ＫｉＢデータ、ＬＢＡ１３に対応する４ＫｉＢデータ、ＬＢＡ１４に対応する４ＫｉＢデータ、ＬＢＡ８１に対応する４ＫｉＢデータ、ＬＢＡ８２に対応する４ＫｉＢデータ、およびＬＢＡ８４に対応する４ＫｉＢデータだけが有効データである場合を想定する。

この場合、バリッドセクタマップ３２－１に含まれる１６個の有効データ識別子、つまり、１６ビットのビットマップフラグは、「１０１１００００００００１１０１」を示す。

ＬＢＡ１３およびサイズ＝２を指定するＴｒｉｍコマンドをホスト２から受信した場合、ＬＢＡ１３に対応するデータが格納されているブロックＢＬＫ１内の３番目の記憶位置に対応する有効データ識別子は、「１」から「０」に更新される。さらに、ＬＢＡ１４に対応するデータが格納されているブロックＢＬＫ１内の４番目の記憶位置に対応する有効データ識別子も、「１」から「０」に更新される。この結果、バリッドセクタマップ３２－１に含まれる１６個の有効データ識別子は、「１０００００００００００１１０１」を示す。

ブロックＢＬＫ１がガベージコレクションのためのコピー元ブロックとして選択された場合、ブロックＢＬＫ１内の１６個の記憶位置のうち、「１」の有効データ識別子に関連付けられた４個の記憶位置に格納されているデータだけが有効データとしてコピー先ブロックにコピーされる。

ＬＢＡ１３およびサイズ＝２を指定するＵｎｔｒｉｍコマンドをホスト２から受信した場合、ＬＢＡ１３に対応するデータが格納されているブロックＢＬＫ１内の３番目の記憶位置に対応する有効データ識別子は、「０」から「１」に更新される。さらに、ＬＢＡ１４に対応するデータが格納されているブロックＢＬＫ１内の４番目の記憶位置に対応する有効データ識別子も、「０」から「１」に更新される。この結果、バリッドセクタマップ３２－１に含まれる１６個の有効データ識別子は、「１０１１００００００００１１０１」を示す。

なお、ブロックＢＬＫ１に対してガベージコレクション動作が施された後に、ブロックＢＬＫ１が書き込み先ブロックとして再利用されると、ブロックＢＬＫ１内の３番目の記憶位置に、ＬＢＡ１３とは異なる別のＬＢＡに対応するデータが新たに書き込まれる可能性がある。同様に、ブロックＢＬＫ１内の４番目の記憶位置にも、ＬＢＡ１４とは異なる別のＬＢＡに対応するデータが新たに書き込まれる可能性がある。

この場合には、ブロックＢＬＫ１内の３番目の記憶位置から読み出されるＬＢＡは、ＬＢＡ１３に一致しない。したがって、ＬＢＡ１３を指定するＵｎｔｒｉｍコマンドを受信した場合、ブロックＢＬＫ１内の３番目の記憶位置に対応する有効データ識別子を、「０」から「１」に更新する処理は実行されない。同様に、ブロックＢＬＫ１内の４番目の記憶位置から読み出されるＬＢＡもＬＢＡ１４に一致しないので、ブロックＢＬＫ１内の４番目の記憶位置に対応する有効データ識別子を、「０」から「１」に更新する処理も実行されない。

次に、ガベージコレクション動作について説明する。図２３は、コピー元ブロックに対応するバリッドセクタマップ３２に基づいて、有効データと論理アドレスの双方をコピー元ブロックからコピー先ブロックにコピーするガベージコレクション動作を示す図である。

ＧＣ制御部１２３は、アクティブブロックの中からコピー元ブロックを選択する。また、ＧＣ制御部１２３は、フリーブロックの中からコピー先ブロックを選択する。図２３では、図１９で説明したＴｒｉｍコマンドによってＬＢＡ１３～ＬＢＡ１４に対応するデータが無効化された後、ブロックＢＬＫ１がコピー元ブロックとして選択された場合が例示されている。また、図２３において、ブロックＢＬＫ１００は、コピー先ブロックとして選択されたブロックである。

ＧＣ制御部１２３は、コピー元ブロックＢＬＫ１に対応するバリッドセクタマップ３２－１を選択する。このバリッドセクタマップ３２－１は、「１０００００００００００１１０１」を示す。ＧＣ制御部１２３は、バリッドセクタマップ３２－１に基づいて、有効データとこの有効データに対応するＬＢＡのみを、コピー元ブロックＢＬＫ１からコピー先ブロックＢＬＫ１００にコピーする。

コピー元ブロックＢＬＫ１においては、コピー元ブロックＢＬＫ１のページＰ０内の１番目の記憶位置に格納されている１個の４ＫｉＢデータと、コピー元ブロックＢＬＫ１ページＰ３内の１番目、２番目、４番目の３つの記憶位置に格納されている３個の４ＫｉＢデータが有効データである。したがって、コピー元ブロックＢＬＫ１内のこれら４個の４ＫｉＢデータとこれら４個の４ＫｉＢデータに対応する４個のＬＢＡ（ＬＢＡ１１、ＬＢＡ８１、ＬＢＡ８２、ＬＢＡ８４）とがコピー元ブロックＢＬＫ１から読み出される。読み出された４個の４ＫｉＢデータと４個のＬＢＡ（ＬＢＡ１１、ＬＢＡ８１、ＬＢＡ８２、ＬＢＡ８４）とは、コピー先ブロックＢＬＫ１００のページＰ０内の４つのコピー先記憶位置にそれぞれ書き込まれる。

図２４は、図２３に示すガベージコレクション動作において実行されるＬ２Ｐテーブル３１を更新する動作を示す図である。

ＧＣ制御部１２３は、コピーされた４個の４ＫｉＢデータに対応するＬＢＡ１１、ＬＢＡ８１、ＬＢＡ８２、ＬＢＡ８４に、４個のコピー先記憶位置を示す４個の物理アドレスＰＢＡがそれぞれ関連付けられるように、Ｌ２Ｐテーブル３１を更新する。

つまり、ＬＢＡ１１に対応するＬ２Ｐテーブル３１内のエントリに格納されている物理アドレスＰＢＡは、物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋０）から物理アドレスＰＢＡ（ＢＬＫ１００、オフセット＋０）に更新される。物理アドレスＰＢＡ（ＢＬＫ１００、オフセット＋０）は、ブロックＢＬＫ１００内のページＰ０の最初の記憶位置、つまりＬＢＡ１１に対応する４ＫｉＢデータがコピーされた記憶位置を示す。

ＬＢＡ８１に対応するＬ２Ｐテーブル３１内のエントリに格納されている物理アドレスＰＢＡは、物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋１２）から物理アドレスＰＢＡ（ＢＬＫ１００、オフセット＋１）に更新される。物理アドレスＰＢＡ（ＢＬＫ１００、オフセット＋１）は、ブロックＢＬＫ１００内のページＰ０の２番目の記憶位置、つまりＬＢＡ８１に対応する４ＫｉＢデータがコピーされた記憶位置を示す。

同様にして、ＬＢＡ８２に対応するＬ２Ｐテーブル３１内のエントリに格納されている物理アドレスＰＢＡは、物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋１３）から物理アドレスＰＢＡ（ＢＬＫ１００、オフセット＋２）に更新される。また、ＬＢＡ８４に対応するＬ２Ｐテーブル３１内のエントリに格納されている物理アドレスＰＢＡは、物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋１５）から物理アドレスＰＢＡ（ＢＬＫ１００、オフセット＋３）に更新される。

図２５は、図２３に示すガベージコレクション動作において実行される、コピー元ブロックに対応するバリッドセクタマップを更新する動作と、コピー先ブロックに対応するバリッドセクタマップを更新する動作とを示す図である。

ＧＣ制御部１２３は、まず、コピー元ブロックＢＬＫ１に対応するバリッドセクタマップ３２－１を選択する。バリッドセクタマップ３２－１内の最初の有効データ識別子は、コピーされた有効データ（ＬＢＡ１１に対応するデータ）が格納されていたブロックＢＬＫ１の先頭の記憶位置（コピー元記憶位置）に対応している。ＧＣ制御部１２３は、この有効データ識別子を、有効を示す値「１」から、無効を示す値「０」に更新する。

バリッドセクタマップ３２－１の先頭から１３番目の有効データ識別子は、コピーされた有効データ（ＬＢＡ８１に対応するデータ）が格納されていたブロックＢＬＫ１の先頭から１３番目の記憶位置（コピー元記憶位置）に対応している。ＧＣ制御部１２３は、この有効データ識別子を、有効を示す値「１」から、無効を示す値「０」に更新する。

同様にして、ＧＣ制御部１２３は、バリッドセクタマップ３２－１の先頭から１４番目および１６番目の２つの有効データ識別子の各々を、有効を示す値「１」から、無効を示す値「０」に更新する。

次に、ＧＣ制御部１２３は、コピー先ブロックＢＬＫ１００に対応するバリッドセクタマップ３２－１００を選択する。バリッドセクタマップ３２－１００内の先頭から４つの有効データ識別子は、コピー先ブロックＢＬＫ１００のページＰ０内の４つの記憶位置（コピー先記憶位置）にそれぞれ対応している。ＧＣ制御部１２３は、これら４つの有効データ識別子の各々を、無効を示す値「０」から、有効を示す値「１」に更新する。

次に、ガベージコレクション動作が施されたコピー元ブロックをデータ書き込みに再利用する動作を説明する。図２６は、コピー元ブロック内の全ての有効データと全ての論理アドレスとのコピーが完了した後にコピー元ブロックをデータの書き込みのために再利用する動作を示す図である。

コピー元ブロックＢＬＫ１内の４個の有効データとこれら４個の有効データに対応する４個のＬＢＡとをコピー先ブロックにコピーする動作が完了すると、コピー元ブロックＢＬＫ１は、有効データを含まないフリーブロックとなる。よって、ブロックＢＬＫ１は、新たな書き込み先ブロックとして再利用可能となる。

ブロックＢＬＫ１が新たな書き込み先ブロックとして再利用される場合、まず、ブロックＢＬＫ１に対する消去動作が実行される。これにより、ブロックＢＬＫ１内の全てのデータがブロックＢＬＫ１から消去される。そして、ブロックＢＬＫ１に、データとこのデータに対応するＬＢＡとが書き込まれる。

例えば、ＬＢＡ６１およびサイズ（＝４）を指定するライト要求をホスト２から受信した場合、ライト制御部１２１は、ブロックＢＬＫ１内のページＰ０に、ライト要求に関連付けられた１６ＫｉＢデータと４つのＬＢＡ６１～ＬＢＡ６４とを書き込む。この場合、ブロックＢＬＫ１内のページＰ０の最初の記憶位置に、ライト要求に関連付けられた１６ＫｉＢデータのうちの最初の４ＫｉＢデータと、ＬＢＡ６１とが書き込まれる。ブロックＢＬＫ１内のページＰ０の２番目の記憶位置には、１６ＫｉＢデータのうちの２番目の４ＫｉＢデータと、ＬＢＡ６２とが書き込まれる。ブロックＢＬＫ１内のページＰ０の３番目の記憶位置には、１６ＫｉＢデータのうちの３番目の４ＫｉＢデータと、ＬＢＡ６３とが書き込まれる。ブロックＢＬＫ１内のページＰ０の４番目の記憶位置には、１６ＫｉＢデータのうちの４番目の４ＫｉＢデータと、ＬＢＡ６４とが書き込まれる。

そして、ライト制御部１２１は、Ｌ２Ｐテーブル３１を更新することによって、４つのＬＢＡ６１～ＬＢＡ６４に、これら４つの４ＫｉＢデータが書き込まれた４つの記憶位置を示す４つの物理アドレスをそれぞれ関連付ける。

図２７は、Ｌ２Ｐテーブル３１から取得された物理アドレスＰＢＡに対応する記憶位置からデータと共に読み出された論理アドレスが、リード要求によって指定された論理アドレスに一致しない場合に実行される動作を示す図である。

図２７では、ブロックＢＬＫ１が書き込み先ブロックとして再利用された後に、Ｔｒｉｍコマンドによって既に無効化されたＬＢＡ１３に対応するデータの読み出しが要求された場合が想定されている。

ＬＢＡ１３およびサイズ＝１を指定するリード要求（リードコマンド）をホスト２から受信した場合、リード制御部１２２は、Ｌ２Ｐテーブル３１を参照することによって、ＬＢＡ１３に関連付けられている物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋２）をＬ２Ｐテーブル３１から取得する。

物理アドレスＰＢＡ（ＢＬＫ１、オフセット＋２）は、ブロックＢＬＫ１のページＰ０内の３番目の記憶位置を示す。したがって、リード制御部１２２は、ブロックＢＬＫ１のページＰ０内の３番目の記憶位置に格納されている４ＫｉＢデータと、この４ＫｉＢデータに対応するＬＢＡとを、ブロックＢＬＫ１から読み出す。

ブロックＢＬＫ１のページＰ０内の３番目の記憶位置には、ＬＢＡ６３と、このＬＢＡ６３に対応する４ＫｉＢデータとが格納されている。

ＬＢＡ比較処理部１２５は、ブロックＢＬＫ１から読み出された４ＫｉＢデータに対応する読み出されたＬＢＡ（ここではＬＢＡ６３）を、リード要求によって指定されたＬＢＡ（ここでは、ＬＢＡ１３）と比較する。これらＬＢＡが互いに一致していないことがＬＢＡ比較処理部１２５によって確認されると、リード制御部１２２は、読み出した４ＫｉＢデータをホスト２に送信しない。

この場合、リード制御部１２２は、ＳＳＤ３に存在しないデータをホスト２が要求したことをホスト２に通知してもよい。ＳＳＤ３に存在しないデータをホスト２が要求したことをホスト２に通知する方法としては、ＳＳＤ３に存在しないデータをホスト２が要求したことを示すエラーコードをホスト２に送信する方法、または予め決められた特定のデータパターンを有するデータをホスト２に送信する方法、等を使用し得る。

次に、データ書き込み動作と、ガベージコレクション動作と、無効化処理と、再有効化処理と、データ読み出し動作を説明する。図２８は、実施形態に係るＳＳＤ３において実行される、データ書き込み動作のシーケンスと、ガベージコレクション動作のシーケンスと、無効化処理のシーケンスと、再有効化処理のシーケンスと、データ読み出し動作のシーケンスとを示す図である。

図２８において、ｗＬＢＡおよびｗＤａｔａはライト要求に関連付けられたＬＢＡおよびデータを示す。ｗＰＢＡは、データが書き込まれるべき物理アドレスＰＢＡを示す。ｆＬＢＡは、データと共にＮＡＮＤ型フラッシュメモリ５に書き込まれたＬＢＡを示す。

ｒＬＢＡとｒＤａｔａとはリード要求に関連付けられたＬＢＡとリード要求に応じて読み出されたデータとを示す。ｒＰＢＡは、データが読み出されるべき物理アドレスＰＢＡを示す。

ｓＰＢＡはＧＣソースとして使用されるコピー元記憶位置の物理アドレスＰＢＡを示す。ｄＰＢＡはＧＣデスティネーションとして使用されるコピー先記憶位置の物理アドレスＰＢＡを示す。

ｔＬＢＡはＴｒｉｍコマンド（Ｔｒｉｍ要求）によって指定されたＬＢＡを示す。ｕＬＢＡはＵｎｔｒｉｍコマンド（Ｕｎｔｒｉｍ要求）によって指定されたＬＢＡを示す。

ホスト２からライト要求を受信した場合、ライト制御部１２１は、受信したライト要求に関連付けられたデータｗＤａｔａが書き込まれるべき物理アドレスｗＰＢＡを決定する。そして、ライト制御部１２１は、物理アドレスｗＰＢＡによって示されるＮＡＮＤ型フラッシュメモリ５内の記憶位置に、ｗＤａｔａとｗＬＢＡとを書き込む。

さらに、ライト制御部１２１は、ｗＬＢＡに対応するＬ２Ｐテーブル３１内のエントリにｗＰＢＡを格納することによって、ｗＬＢＡにｗＰＢＡを関連付ける。ｗＤａｔａが書き込まれたｗＰＢＡに対応するバリッドセクタマップ３２内の有効データ識別子は、「１」に更新される。

ＧＣ制御部１２３は、バリッドセクタマップ３２に基づいて、有効データが格納されているコピー元ブロック内の各コピー元記憶位置の物理アドレスｓＰＢＡを特定する。ＧＣ制御部１２３は、特定した物理アドレスｓＰＢＡから有効データとこの有効データのｆＬＢＡとを読み出す。そして、ＧＣ制御部１２３は、読み出した有効データと読み出したｆＬＢＡとを、ｄＰＢＡによって示されるコピー先ブロック内のコピー先記憶位置にコピーする。

ＧＣ制御部１２３は、読み出したｆＬＢＡにｄＰＢＡが関連付けられるように、Ｌ２Ｐテーブル３１を更新する。有効データがコピーされたｄＰＢＡに対応するバリッドセクタマップ３２内の有効データ識別子は、「１」に更新される。また、有効データが格納されていたｓＰＢＡに対応するバリッドセクタマップ３２内の有効データ識別子は、「０」に更新される。

ｔＬＢＡを指定するＴｒｉｍ要求がホスト２から受信された場合、ｔＬＢＡに関連付けられているＰＢＡがＬ２Ｐテーブル３１から取得される。この取得されたＰＢＡに対応するバリッドセクタマップ３２内の有効データ識別子は、「０」に更新される。

ｕＬＢＡを指定するＵｎｔｒｉｍ要求がホスト２から受信された場合、ｔＬＢＡに関連付けられているＰＢＡがＬ２Ｐテーブル３１から取得される。この取得されたＰＢＡに対応するバリッドセクタマップ３２内の有効データ識別子は、「１」に更新される。

ｒＬＢＡを指定するリード要求がホスト２から受信された場合、ｔＬＢＡに関連付けられているｒＰＢＡがＬ２Ｐテーブル３１取得される。そして、ｒＰＢＡによって示される記憶位置から、データとこのデータに対応するｆＬＢＡとの双方がＮＡＮＤ型フラッシュメモリ５から読み出される。ＬＢＡ比較処理部１２５は、ＮＡＮＤ型フラッシュメモリ５からデータと共に読み出されたｆＬＢＡを、このリード要求によって指定されたｒＬＢＡと比較する。ｆＬＢＡがｒＬＢＡに一致する場合、ＮＡＮＤ型フラッシュメモリ５から読み出されたデータは、ｒＤＡＴＡとしてホスト２に送信される。ｆＬＢＡがｒＬＢＡに一致しない場合は、ＮＡＮＤ型フラッシュメモリ５から読み出されたデータはホスト２に送信されない。

次に、データ書き込み動作の手順を説明する。図２９は、実施形態に係るＳＳＤ３において実行されるデータ書き込み動作の手順を示すフローチャートである。

ライト要求をホスト２から受信した場合（ステップＳ１０１でＹｅｓ）、コントローラ４は、ＮＡＮＤ型フラッシュメモリ５内の複数のブロックの一つを書き込み先ブロックとして割り当てる（ステップＳ１０２）。書き込み先ブロックが既に割り当てられている場合には、ステップＳ１０２の処理を実行する必要は無い。

コントローラ４は、受信したライト要求に関連付けられたライトデータが書き込まれるべき書き込み先ブロック内の記憶位置（書き込み先位置）を決定する（ステップＳ１０３）。コントローラ４は、ライトデータとこのライトデータに対応するＬＢＡの双方を書き込み先ブロック内の書き込み先位置に書き込む（ステップＳ１０４）。

コントローラ４は、書き込み先位置を示す物理アドレスＰＢＡがこのＬＢＡに関連付けられるようにＬ２Ｐテーブル３１を更新する。コントローラ４は、書き込み先ブロックに対応するバリッドセクタマップを選択する（ステップＳ１０６）。コントローラ４は、書き込み先ブロック内の書き込み先位置に対応するバリッドセクタマップ内の有効データ識別子（ビットマップフラグ）が有効を示す値に更新されるように、選択したバリッドセクタマップを更新する（ステップＳ１０７）。

そして、コントローラ４は、ライト要求の完了を示す応答をホスト２に送信する（ステップＳ１０８）。

次に、ガベージコレクション動作の手順を説明する。図３０は、実施形態に係るＳＳＤ３において実行されるガベージコレクション動作の手順を示すフローチャートである。

コントローラ４は、ＧＣ開始条件が満たされたか否かを判定する（ステップＳ１１１）。例えば、残りフリーブロックの個数が閾値に達した場合に、ＧＣ開始条件が満たされたと判定されてもよい。

ＧＣ開始条件が満たされた場合（ステップＳ１１１のＹｅｓ）、コントローラ４は、アクティブブロックからコピー元ブロックを選択する（ステップＳ１１２）。コントローラ４は、コピー先ブロックを割り当てる（ステップＳ１１３）。

コピー元ブロック内に含まれる複数の記憶位置にそれぞれ対応するバリッドセクタマップ内の複数の有効データフラグに基づいて、コントローラ４は、有効データとこの有効データに対応するＬＢＡとを、コピー元ブロックからコピー先ブロックにコピーする（ステップＳ１１４）。コントローラ４は、有効データがコピーされたコピー先ブロック内のコピー先記憶位置を示す物理アドレスＰＢＡが有効データのＬＢＡに関連付けられるように、Ｌ２Ｐテーブル３１を更新する（ステップＳ１１５）。

コントローラ４は、コピー先ブロックに対応するバリッドセクタマップを選択する。コントローラ４は、有効データがコピーされたコピー先ブロック内のコピー先記憶位置に対応するバリッドセクタマップ内の有効データ識別子（ビットマップフラグ）が有効を示す値に更新されるように、選択したバリッドセクタマップを更新する（ステップＳ１１６）。

コントローラ４は、コピー元ブロックに対応するバリッドセクタマップを選択する。コントローラ４は、コピーされた有効データが格納されているコピー元ブロック内のコピー元記憶位置に対応するバリッドセクタマップ内の有効データ識別子（ビットマップフラグ）が無効を示す値に更新されるように、選択したバリッドセクタマップを更新する（ステップＳ１１７）。

コントローラ４は、コピー元ブロック内の全ての有効データのコピーが完了したか否かを判定する（ステップＳ１１８）。コピー元ブロック内の全ての有効データをコピー元ブロックからコピー先ブロックにコピーする処理が完了するまで、ステップＳ１１４～Ｓ１１７の処理が繰り返し実行される。

次に、無効化処理の手順を説明する。図３１は、実施形態に係るＳＳＤ３において実行される無効化処理の手順を示すフローチャートである。

無効化すべきデータのＬＢＡを指定するＴｒｉｍ要求をホスト２から受信した場合（ステップＳ１２１のＹｅｓ）、コントローラ４は、Ｌ２Ｐテーブル３１を参照することによって、受信したＴｒｉｍ要求によって指定されたＬＢＡに関連付けられている物理アドレスＰＢＡをＬ２Ｐテーブル３１から取得する（ステップＳ１２２）。

コントローラ４は、取得した物理アドレスＰＢＡによって指定される記憶位置を含むブロックに対応するバリッドセクタマップを選択する（ステップＳ１２３）。

コントローラ４は、Ｌ２Ｐテーブル３１を更新せずに、取得した物理アドレスＰＢＡをＬ２Ｐテーブル３１に維持した状態で、選択したバリッドセクタマップを更新する（ステップＳ１２４）。ステップＳ１２４では、コントローラ４は、取得した物理アドレスＰＢＡによって示される記憶位置に対応する有効データ識別子が無効を示す値に更新されるように、選択したバリッドセクタマップを更新する。

次に、データ読み出し動作の手順を説明する。図３２は、実施形態に係るＳＳＤ３において実行されるデータ読み出し動作の手順を示すフローチャートである。

読み出し対象データのＬＢＡを指定するリード要求をホスト２から受信した場合（ステップＳ１３１のＹｅｓ）、コントローラ４は、Ｌ２Ｐテーブル３１を参照することによって、受信したリード要求によって指定されたＬＢＡに関連付けられている物理アドレスＰＢＡをＬ２Ｐテーブル３１から取得する（ステップＳ１３２）。

コントローラ４は、取得した物理アドレスＰＢＡによって示されるＮＡＮＤ型フラッシュメモリ５内の記憶位置からデータとＬＢＡとを読み出す（ステップＳ１３３）。コントローラ４は、受信したリード要求によって指定されたＬＢＡと読み出したＬＢＡとを比較する（ステップＳ１３４）。

読み出したＬＢＡが受信したリード要求によって指定されたＬＢＡと一致した場合（ステップＳ１３５のＹｅｓ）、コントローラ４は、読み出したデータをホスト２に送信する（ステップＳ１３６）。そして、コントローラ４は、リード要求の完了を示す応答をホスト２に送信する（ステップＳ１３７）。

読み出したＬＢＡが受信したリード要求によって指定されたＬＢＡと一致しなかった場合（ステップＳ１３５のＮｏ）、コントローラ４は、リード要求によって指定されたＬＢＡに対応する読み出し対象データがＳＳＤ３内に存在しないことをホスト２に通知する（ステップＳ１３８）。ステップＳ１３８では、読み出したデータはホスト２に送信されない。

次に、再有効化処理を説明する。図３３は、実施形態に係るＳＳＤ３において実行される再有効化処理の手順を示すフローチャートである。

再有効化すべきデータに対応するＬＢＡを指定するＵｎｔｒｉｍ要求をホスト２から受信した場合（ステップＳ１４１のＹｅｓ）、コントローラ４は、Ｌ２Ｐテーブル３１を参照することによって、受信したＵｎｔｒｉｍ要求によって指定されたＬＢＡに関連付けられている物理アドレスＰＢＡをＬ２Ｐテーブル３１から取得する（ステップＳ１４２）。

コントローラ４は、取得した物理アドレスＰＢＡによって示されるＮＡＮＤ型フラッシュメモリ５内の記憶位置からデータとＬＢＡとを読み出す（ステップＳ１４３）。コントローラ４は、受信したＵｎｔｒｉｍ要求によって指定されたＬＢＡと読み出したＬＢＡとを比較する（ステップＳ１４４）。

読み出したＬＢＡが受信したＵｎｔｒｉｍ要求によって指定されたＬＢＡと一致した場合（ステップＳ１４５のＹｅｓ）、コントローラ４は、取得した物理アドレスＰＢＡによって示される記憶位置を含むブロックに対応するバリッドセクタマップを選択する（ステップＳ１４６）。

コントローラ４は、取得した物理アドレスＰＢＡによって示される記憶位置に対応する有効データ識別子（ビットマップフラグ）が有効を示す値に更新されるように、選択したバリッドセクタマップを更新する（ステップＳ１４７）。

読み出したＬＢＡが受信したＵｎｔｒｉｍ要求によって指定されたＬＢＡと一致しなかった場合（ステップＳ１４５のＮｏ）、コントローラ４は、選択したバリッドセクタマップを更新せずに、エラーをホスト２に送信する（ステップＳ１４６）。

以上説明したように、本実施形態によれば、データ書き込み動作においては、データとＬＢＡとの双方がブロックに書き込まれる。このため、ガベージコレクション動作においては、コントローラ４は、コピー元ブロックにデータと一緒に格納されているＬＢＡから、コピー元ブロックからコピー先ブロックにコピーされた有効データに対応するＬＢＡを容易に特定できる。この結果、コントローラ４は、有効データがコピーされたコピー先ブロック内のコピー先記憶位置を示す物理アドレスを、コピーされた有効データに対応するＬＢＡに容易に関連付けることができる。ガベージコレクション動作が施されたコピー元ブロックは書き込み先ブロックとして再利用可能となる。

無効化要求（Ｔｒｉｍコマンド）をホスト２から受信した場合には、コントローラ４は、Ｌ２Ｐテーブル３１を参照することによって、無効化要求によって指定されたＬＢＡに対応するデータが格納されている記憶位置を示す物理アドレスをＬ２Ｐテーブル３１から取得する。そして、コントローラ４は、取得した物理アドレスをＬ２Ｐテーブル３１に維持した状態で、取得した物理アドレスによって示される記憶位置に対応するバリッドセクタマップ３２内の有効データ識別子を、無効を示す値に更新する。

この結果、この取得した物理アドレスによって示される記憶位置に格納されているデータは無効データとして取り扱われる。よって、この記憶位置を含むブロックがガベージコレクションのためのコピー元ブロックとして選択された場合には、この記憶位置に格納されているデータをコピー対象から除外することができ、これによってライトアンプリフィケーションを低減させることができる。

Ｌ２Ｐテーブル３１においては、無効化要求によって指定されたＬＢＡに対応する物理アドレスは削除されずに残っている。このため、たとえホスト２があるＬＢＡを指定する無効化要求を誤って発行した場合であっても、この無効化要求によって指定されたＬＢＡに対応する物理アドレスをＬ２Ｐテーブル３１から取得することができる。

このため、たとえあるＬＢＡを指定する無効化要求がホスト２によって発行されても、このＬＢＡに対応するデータが格納されているブロックに対してガベージコレクション動作が施されて、このブロックが新たな書き込み先ブロックとして再利用されるまでは、このＬＢＡに対応するデータをこのブロックから読み出すことができる。

よって、Ｌ２Ｐテーブル３１を更新せずにバリッドセクタマップ３２のみを更新するという無効化処理は、ライトアンプリフィケーションを低減させるという無効化要求の本来の目的に相当する効果を実現しつつ、この無効化要求によって指定されたＬＢＡに対応するデータの読み出しを一定期間可能にすることができる。

また、上述したように、Ｌ２Ｐテーブル３１においては、無効化要求によって指定されたＬＢＡに対応する物理アドレスは残っているので、指定されたＬＢＡに対応する物理アドレスを別のメモリ領域に保存するという追加の処理を行う必要もない。

よって、必要なメモリリソースの増加を招くことなく、ホスト２が誤って無効化要求を発行した場合に対処可能な無効化処理を実現することが可能となる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、更新を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

２…ホスト、３…ＳＳＤ、４…コントローラ、５…ＮＡＮＤ型フラッシュメモリ、１２１…ライト制御部、１２２…リード制御部、１２３…ＧＣ制御部、１２４…無効化処理部、１２５…ＬＢＡ比較処理部、１２６…再有効化処理部。

Claims (10)

1. ホストに接続可能なメモリシステムであって、
   複数のブロックを含む不揮発性メモリと、
   前記複数のブロックの各々に含まれている複数の記憶位置にそれぞれ対応する複数の有効データ識別子であって、各々が対応する記憶位置に格納されているデータの有効または無効を示す複数の有効データ識別子を、管理テーブルを使用してブロック毎に管理するように構成されたコントローラと、を具備し、
   前記コントローラは、
   第１の論理アドレスを指定するライト要求を前記ホストから受信したことに応じて、前記ライト要求に関連付けられた第１のデータと前記第１の論理アドレスとの双方を第１のブロックに書き込み、前記第１のデータが書き込まれた前記第１のブロック内の第１の記憶位置を示す第１の物理アドレスが前記第１の論理アドレスに関連付けられるように論理物理アドレス変換テーブルを更新し、前記第１のブロック内の前記第１の記憶位置に対応する前記管理テーブル内の第１の有効データ識別子を、有効を示す値に更新し、
   前記第１の論理アドレスに対応する前記第１のデータを無効化するための無効化要求を前記ホストから受信したことに応じて、前記第１の論理アドレスに関連付けられている前記第１の物理アドレスを前記論理物理アドレス変換テーブルから取得し、前記取得した第１の物理アドレスを前記論理物理アドレス変換テーブルに維持した状態で、前記取得した第１の物理アドレスによって示される前記第１のブロック内の前記第１の記憶位置に対応する前記管理テーブル内の前記第１の有効データ識別子を、無効を示す値に更新し、
   前記不揮発性メモリのガベージコレクションを実行する場合、前記複数のブロックから前記ガベージコレクションのためのコピー元ブロックを選択し、前記コピー元ブロック内の複数の記憶位置に対応する前記管理テーブル内の複数の第２の有効データ識別子に基づいて、有効データと前記有効データに対応する論理アドレスとの双方を前記コピー元ブロックからコピー先ブロックにコピーし、前記有効データがコピーされた前記コピー先ブロック内のコピー先記憶位置を示す物理アドレスが前記有効データの前記論理アドレスに関連付けられるように前記論理物理アドレス変換テーブルを更新し、前記有効データが格納されている前記コピー元ブロック内のコピー元記憶位置に対応する前記管理テーブル内の第３の有効データ識別子を、無効を示す値に更新し、前記コピー先ブロック内の前記コピー先記憶位置に対応する前記管理テーブル内の第４の有効データ識別子を、有効を示す値に更新するように構成されている
   メモリシステム。
2. 前記コントローラは、
   前記第１の論理アドレスを指定するリード要求を前記ホストから受信したことに応じて、前記第１の論理アドレスに関連付けられている前記第１の物理アドレスを前記論理物理アドレス変換テーブルから取得し、前記取得した第１の物理アドレスによって示される前記第１のブロック内の前記第１の記憶位置に格納されているデータと前記データに対応する論理アドレスとの双方を前記第１のブロックから読み出し、前記読み出した論理アドレスが前記リード要求によって指定された前記第１の論理アドレスに一致する場合、前記読み出したデータを前記ホストに送信し、前記読み出した論理アドレスが前記リード要求によって指定された前記第１の論理アドレスに一致しない場合、前記読み出したデータを前記ホストに送信しないように構成されている
   請求項１に記載のメモリシステム。
3. 前記コントローラは、
   前記第１の論理アドレスに対応する前記第１のデータを再有効化するための再有効化要求を前記ホストから受信したことに応じて、前記第１の論理アドレスに関連付けられている前記第１の物理アドレスを前記論理物理アドレス変換テーブルから取得し、前記取得した第１の物理アドレスによって示される前記第１のブロック内の前記第１の記憶位置に対応する前記第１の有効データ識別子を、有効を示す値に更新するように構成されている
   請求項１または請求項２に記載のメモリシステム。
4. 前記コントローラは、
   前記再有効化要求を前記ホストから受信したことに応じて、前記第１の論理アドレスに関連付けられている前記第１の物理アドレスを前記論理物理アドレス変換テーブルから取得し、前記取得した第１の物理アドレスに基づいて、前記取得した第１の物理アドレスによって示される前記第１のブロック内の前記第１の記憶位置に格納されているデータと前記データに対応する論理アドレスとの双方を前記第１のブロックから読み出し、前記読み出した論理アドレスが前記再有効化要求によって指定された前記第１の論理アドレスに一致しない場合、前記第１の有効データ識別子を更新せずに、前記ホストにエラーを通知するように構成されている
   請求項３に記載のメモリシステム。
5. ホストに接続可能なメモリシステムであって、
   複数のブロックを含む不揮発性メモリと、
   前記複数のブロックの各々に含まれている複数の記憶位置にそれぞれ対応する複数の有効データ識別子であって、各々が対応する記憶位置に格納されているデータの有効または無効を示す複数の有効データ識別子を、管理テーブルを使用してブロック毎に管理するように構成されたコントローラと、を具備し、
   前記コントローラは、
   第１の論理アドレスを指定するライト要求を前記ホストから受信したことに応じて、前記ライト要求に関連付けられた第１のデータと前記第１の論理アドレスとの双方を第１のブロックに書き込み、前記第１のデータが書き込まれた前記第１のブロック内の第１の記憶位置を示す第１の物理アドレスが前記第１の論理アドレスに関連付けられるように論理物理アドレス変換テーブルを更新し、前記第１のブロック内の前記第１の記憶位置に対応する前記管理テーブル内の第１の有効データ識別子を、有効を示す値に更新し、
   前記第１の論理アドレスに対応する前記第１のデータを無効化するための無効化要求を前記ホストから受信したことに応じて、前記第１の論理アドレスに関連付けられている前記第１の物理アドレスを前記論理物理アドレス変換テーブルから取得し、前記取得した第１の物理アドレスを前記論理物理アドレス変換テーブルに維持した状態で、前記取得した第１の物理アドレスによって示される前記第１のブロック内の前記第１の記憶位置に対応する前記管理テーブル内の前記第１の有効データ識別子を、無効を示す値に更新し、
   前記第１の論理アドレスに対応する前記第１のデータを再有効化するための再有効化要求を前記ホストから受信したことに応じて、前記第１の論理アドレスに関連付けられている前記第１の物理アドレスを前記論理物理アドレス変換テーブルから取得し、前記取得した第１の物理アドレスによって示される前記第１のブロック内の前記第１の記憶位置に対応する前記第１の有効データ識別子を、有効を示す値に更新し、
   前記不揮発性メモリのガベージコレクションを実行する場合、前記複数のブロックから前記ガベージコレクションのためのコピー元ブロックを選択し、前記コピー元ブロック内の複数の記憶位置に対応する前記管理テーブル内の複数の第２の有効データ識別子に基づいて、有効データと前記有効データに対応する論理アドレスとの双方を前記コピー元ブロックからコピー先ブロックにコピーし、前記有効データがコピーされた前記コピー先ブロック内のコピー先記憶位置を示す物理アドレスが前記有効データの前記論理アドレスに関連付けられるように前記論理物理アドレス変換テーブルを更新し、前記有効データが格納されている前記コピー元ブロック内のコピー元記憶位置に対応する前記管理テーブル内の第３の有効データ識別子を、無効を示す値に更新し、前記コピー先ブロック内の前記コピー先記憶位置に対応する前記管理テーブル内の第４の有効データ識別子を、有効を示す値に更新するように構成されている
   メモリシステム。
6. 前記コントローラは、
   前記再有効化要求を前記ホストから受信したことに応じて、前記第１の論理アドレスに関連付けられている前記第１の物理アドレスを前記論理物理アドレス変換テーブルから取得し、前記取得した第１の物理アドレスに基づいて、前記取得した第１の物理アドレスによって示される前記第１のブロック内の前記第１の記憶位置に格納されているデータと前記データに対応する論理アドレスとの双方を前記第１のブロックから読み出し、前記読み出した論理アドレスが前記再有効化要求によって指定された前記第１の論理アドレスに一致しない場合、前記第１の有効データ識別子を更新せずに、前記ホストにエラーを通知するように構成されている
   請求項５に記載のメモリシステム。
7. 複数のブロックを含む不揮発性メモリを制御する制御方法であって、
   前記複数のブロックの各々に含まれている複数の記憶位置にそれぞれ対応する複数の有効データ識別子であって、各々が対応する記憶位置に格納されているデータの有効または無効を示す複数の有効データ識別子を、管理テーブルを使用してブロック毎に管理することと、
   第１の論理アドレスを指定するライト要求をホストから受信したことに応じて、
   前記ライト要求に関連付けられた第１のデータと前記第１の論理アドレスとの双方を第１のブロックに書き込むことと、
   前記第１のデータが書き込まれた前記第１のブロック内の第１の記憶位置を示す第１の物理アドレスが前記第１の論理アドレスに関連付けられるように論理物理アドレス変換テーブルを更新することと、
   前記第１のブロック内の前記第１の記憶位置に対応する前記管理テーブル内の第１の有効データ識別子を、有効を示す値に更新することと、
   前記第１の論理アドレスに対応する前記第１のデータを無効化するための無効化要求を前記ホストから受信したことに応じて、
   前記第１の論理アドレスに関連付けられている前記第１の物理アドレスを前記論理物理アドレス変換テーブルから取得することと、
   前記取得した第１の物理アドレスを前記論理物理アドレス変換テーブルに維持した状態で、前記取得した第１の物理アドレスによって示される前記第１のブロック内の前記第１の記憶位置に対応する前記管理テーブル内の前記第１の有効データ識別子を、無効を示す値に更新することと、
   前記不揮発性メモリのガベージコレクションを実行する場合、
   前記複数のブロックから前記ガベージコレクションのためのコピー元ブロックを選択することと、
   前記コピー元ブロック内の複数の記憶位置に対応する前記管理テーブル内の複数の第２の有効データ識別子に基づいて、有効データと前記有効データに対応する論理アドレスとの双方を前記コピー元ブロックからコピー先ブロックにコピーすることと、
   前記有効データがコピーされた前記コピー先ブロック内のコピー先記憶位置を示す物理アドレスが前記有効データの前記論理アドレスに関連付けられるように前記論理物理アドレス変換テーブルを更新することと、
   前記有効データが格納されている前記コピー元ブロック内のコピー元記憶位置に対応する前記管理テーブル内の第３の有効データ識別子を、無効を示す値に更新することと、
   前記コピー先ブロック内の前記コピー先記憶位置に対応する前記管理テーブル内の第４の有効データ識別子を、有効を示す値に更新することと、を具備する
   制御方法。
8. 前記第１の論理アドレスを指定するリード要求を前記ホストから受信したことに応じて、
   前記第１の論理アドレスに関連付けられている前記第１の物理アドレスを前記論理物理アドレス変換テーブルから取得することと、
   前記取得した第１の物理アドレスによって示される前記第１のブロック内の前記第１の記憶位置に格納されているデータと前記データに対応する論理アドレスとの双方を前記第１のブロックから読み出すことと、
   前記読み出した論理アドレスが前記リード要求によって指定された前記第１の論理アドレスに一致する場合、前記読み出したデータを前記ホストに送信することと、
   前記読み出した論理アドレスが前記リード要求によって指定された前記第１の論理アドレスに一致しない場合、前記読み出したデータを前記ホストに送信しないことと、をさらに具備する
   請求項７に記載の制御方法。
9. 前記第１の論理アドレスに対応する前記第１のデータを再有効化するための再有効化要求を前記ホストから受信したことに応じて、
   前記第１の論理アドレスに関連付けられている前記第１の物理アドレスを前記論理物理アドレス変換テーブルから取得することと、
   前記取得した第１の物理アドレスによって示される前記第１のブロック内の前記第１の記憶位置に対応する前記第１の有効データ識別子を、有効を示す値に更新することと、をさらに具備する
   請求項７または請求項８に記載の制御方法。
10. 前記再有効化要求を前記ホストから受信したことに応じて、
    前記第１の論理アドレスに関連付けられている前記第１の物理アドレスを前記論理物理アドレス変換テーブルから取得することと、
    前記取得した第１の物理アドレスに基づいて、前記取得した第１の物理アドレスによって示される前記第１のブロック内の前記第１の記憶位置に格納されているデータと前記データに対応する論理アドレスとの双方を前記第１のブロックから読み出すことと、
    前記読み出した論理アドレスが前記再有効化要求によって指定された前記第１の論理アドレスに一致しない場合、前記第１の有効データ識別子を更新せずに、前記ホストにエラーを通知することと、をさらに具備する
    請求項９に記載の制御方法。

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