JP2022529165A - ３次元相変化メモリを伴う３次元メモリデバイス - Google Patents

３次元相変化メモリを伴う３次元メモリデバイス Download PDF

Info

Publication number
JP2022529165A
JP2022529165A JP2021561775A JP2021561775A JP2022529165A JP 2022529165 A JP2022529165 A JP 2022529165A JP 2021561775 A JP2021561775 A JP 2021561775A JP 2021561775 A JP2021561775 A JP 2021561775A JP 2022529165 A JP2022529165 A JP 2022529165A
Authority
JP
Japan
Prior art keywords
array
layer
bonding
memory
semiconductor structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2021561775A
Other languages
English (en)
Other versions
JP7427022B2 (ja
Inventor
ジュン・リュウ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from PCT/CN2019/085237 external-priority patent/WO2020220280A1/en
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of JP2022529165A publication Critical patent/JP2022529165A/ja
Application granted granted Critical
Publication of JP7427022B2 publication Critical patent/JP7427022B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell
    • G11C14/0018—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell whereby the nonvolatile element is an EEPROM element, e.g. a floating gate or metal-nitride-oxide-silicon [MNOS] transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/10—Phase change RAM [PCRAM, PRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05657—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

３Ｄ相変化メモリ（ＰＣＭ）を伴う３次元（３Ｄ）メモリデバイス、３Ｄメモリデバイスを形成するための方法、および、３Ｄメモリデバイスを動作させるための方法の実施形態が開示されている。例において、３Ｄメモリデバイスは、周辺回路と、３Ｄ ＰＣＭセルのアレイと、複数の第１のボンディングコンタクトを含む第１のボンディング層とを含む第１の半導体構造体を含む。３Ｄメモリデバイスは、３Ｄ ＮＡＮＤメモリストリングのアレイと、複数の第２のボンディングコンタクトを含む第２のボンディング層とを含む第２の半導体構造体もさらに含む。３Ｄメモリデバイスは、第１のボンディング層と第２のボンディング層との間にボンディングインターフェースをさらに含む。第１のボンディングコンタクトはボンディングインターフェースにおいて第２のボンディングコンタクトと接触している。

Description

関連出願の相互参照
本出願は、２０１９年４月３０日に出願された「ＴＨＲＥＥ－ＤＩＭＥＮＳＩＯＮＡＬ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＷＩＴＨ ＥＭＢＥＤＤＥＤ ＤＹＮＡＭＩＣ ＲＡＮＤＯＭ－ＡＣＣＥＳＳ ＭＥＭＯＲＹ」という標題の国際出願第ＰＣＴ／ＣＮ２０１９／０８５２３７号の優先権の利益を主張し、その文献は、その全体が参照により本明細書に組み込まれている。
本開示の実施形態は、３次元（３Ｄ）メモリデバイスと、その製作方法および動作方法とに関する。
平面状のメモリセルが、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを向上させることで、より小さいサイズへと縮小されている。しかしながら、メモリセルの形体寸法が下限に近付くにつれて、平面のプロセスおよび製作技術は困難になり、コストが掛かるようになる。結果として、平面状のメモリセルについての記憶密度が上限に近付いている。
３Ｄメモリアーキテクチャは、平面状のメモリセルにおける密度の限度に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイへの、およびそこからの信号を制御するための周辺装置とを含む。
３Ｄ相変化メモリ（ＰＣＭ）を伴う３Ｄメモリデバイス、ならびにその製作方法および動作方法の実施形態が、本明細書において開示されている。
１つの例において、３Ｄメモリデバイスは、周辺回路と、３Ｄ ＰＣＭセルのアレイと、複数の第１のボンディングコンタクトを含む第１のボンディング層とを含む第１の半導体構造体を含む。３Ｄメモリデバイスは、３Ｄ ＮＡＮＤメモリストリングのアレイと、複数の第２のボンディングコンタクトを含む第２のボンディング層とを含む第２の半導体構造体もさらに含む。３Ｄメモリデバイスは、第１のボンディング層と第２のボンディング層との間のボンディングインターフェースをさらに含む。第１のボンディングコンタクトは、ボンディングインターフェースにおいて、第２のボンディングコンタクトと接触している。
別の例において、３Ｄメモリデバイスを形成するための方法が開示されている。第１の半導体構造体が形成される。第１の半導体構造体は、周辺回路と、３Ｄ ＰＣＭセルのアレイと、複数の第１のボンディングコンタクトを含む第１のボンディング層とを含む。第２の半導体構造体が形成される。第２の半導体構造体は、３Ｄ ＮＡＮＤメモリストリングのアレイと、複数の第２のボンディングコンタクトを含む第２のボンディング層とを含む。第１の半導体構造体および第２の半導体構造体は、第１のボンディングコンタクトがボンディングインターフェースにおいて第２のボンディングコンタクトと接触するように、向かい合った様式で接合される。
さらなる別の例において、３Ｄメモリデバイスを動作させるための方法が開示されている。３Ｄメモリデバイスは、入力／出力回路と、３Ｄ ＰＣＭセルのアレイと、３Ｄ ＮＡＮＤメモリストリングのアレイとを同じチップに含む。データが、入力／出力回路を通して、３Ｄ ＰＣＭセルのアレイへと転送される。データは、３Ｄ ＰＣＭセルのアレイにおいてバッファリングされる。データは、３Ｄ ＰＣＭセルのアレイから３Ｄ ＮＡＮＤメモリストリングのアレイにおいて記憶される。
添付の図面は、本明細書に組み込まれており、明細書の一部を形成しており、添付の図面は、本開示の実施形態を図示しており、さらに、説明とともに本開示の原理を説明する役割を果たし、また、当業者が本開示を作製および使用することを可能にする役割を果たす。
いくつかの実施形態による、３Ｄ ＰＣＭを伴う例示的な３Ｄメモリデバイスの断面の概略図である。 いくつかの実施形態による、３Ｄ ＰＣＭを伴う別の例示的な３Ｄメモリデバイスの断面の概略図である。 いくつかの実施形態による、周辺回路と３Ｄ ＰＣＭとを有する例示的な半導体構造体の概略平面図である。 いくつかの実施形態による、３Ｄ ＰＣＭを伴う例示的な３Ｄメモリデバイスの断面図である。 いくつかの実施形態による、３Ｄ ＰＣＭを伴う別の例示的な３Ｄメモリデバイスの断面図である。 いくつかの実施形態による、周辺回路と３Ｄ ＰＣＭとを有する例示的な半導体構造体を形成するための製作プロセスの図である。 いくつかの実施形態による、周辺回路と３Ｄ ＰＣＭとを有する例示的な半導体構造体を形成するための製作プロセスの図である。 いくつかの実施形態による、周辺回路と３Ｄ ＰＣＭとを有する例示的な半導体構造体を形成するための製作プロセスの図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリストリングを有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリストリングを有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、３Ｄ ＰＣＭを伴う例示的な３Ｄメモリデバイスを形成するための製作プロセスの図である。 いくつかの実施形態による、３Ｄ ＰＣＭを伴う例示的な３Ｄメモリデバイスを形成するための製作プロセスの図である。 いくつかの実施形態による、３Ｄ ＰＣＭを伴う３Ｄメモリデバイスの例示的な動作を示す図である。 いくつかの実施形態による、３Ｄ ＰＣＭを伴う３Ｄメモリデバイスを形成するための例示的な方法の流れ図である。 いくつかの実施形態による、３Ｄ ＰＣＭを伴う３Ｄメモリデバイスを動作させるための例示的な方法の流れ図である。
本開示の実施形態が、添付の図面を参照して説明されることとなる。
特定の構成および配置が議論されているが、これは、単に例示目的のためだけに行われているということが理解されるべきである。本開示の要旨および範囲から逸脱することなく、他の構成および配置が使用され得るということを、当業者は認識することとなる。本開示は、さまざまな他の用途においても用いられ得るということが、当業者に明らかであることとなる。
本明細書における「１つの実施形態」、「ある実施形態」、「ある例示的な実施形態」、「いくつかの実施形態」などに対する言及は、説明されている実施形態が、特定の特徴、構造体、または特質を含むことが可能であるが、すべての実施形態が、必ずしも、その特定の特徴、構造体、または特質を含むとは限らない可能性があるということを示しているということが留意される。そのうえ、そのような語句は、必ずしも、同じ実施形態を指しているとは限らない。さらに、特定の特徴、構造体、または特質が、実施形態に関連して説明されているときには、明示的に説明されているかどうかにかかわらず、他の実施形態に関連して、そのような特徴、構造体、または特質に影響を与えることは、当業者の知識の範囲内であることとなる。
一般的に、専門用語は、文脈における使用法から少なくとも部分的に理解され得る。たとえば、本明細書で使用されているような「１つまたは複数の」という用語は、少なくとも部分的に文脈に応じて、単数形の意味で、任意の特徴、構造体、または特質を説明するために使用され得るか、または、複数形の意味で、特徴、構造体、または特質の組合せを説明するために使用され得る。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などのような用語は、繰り返しになるが、少なくとも部分的に文脈に応じて、単数形の使用法を伝えるということ、または、複数形の使用法を伝えるということを理解され得る。加えて、「基づく」という用語は、必ずしも、排他的な要因のセットを伝えることを意図しているとは限らないということが理解され得、その代わりに、繰り返しになるが、少なくとも部分的に文脈に応じて、必ずしも明示的に記載されていない追加的な要因の存在を可能にする可能性がある。
本開示における「の上に」、「の上方に（ａｂｏｖｅ）」、および「の上方に（ｏｖｅｒ）」の意味は、最も広い様式で解釈されるべきであり、「の上に」は、何か「の上に直接的に」を意味するだけではなく、中間特徴または層がそれらの間にある状態で、何か「の上に」を意味することも含むようになっており、「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」は、何か「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」を意味するだけでなく、中間特徴または層がそれらの間にない状態で、それが何か「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」（すなわち、何かの上に直接的に）あることを意味することも含むことが可能であるということが容易に理解されるべきである。
さらに、「の下に」、「の下方に」、「下側」、「の上方に」、および「上側」などのような、空間的に相対的な用語は、説明を容易にするために、図に図示されているような別のエレメントまたは特徴に対する１つのエレメントまたは特徴の関係を説明するために本明細書で使用され得る。空間的に相対的な用語は、図に示されている配向に加えて、使用中または動作中のデバイスの異なる配向を包含することを意図している。装置は、その他の方法で配向され得（９０度回転させられるか、または、他の配向で）、本明細書で使用されている空間的に相対的な記述子は、同様にそのように解釈され得る。
本明細書で使用されているように、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自体が、パターニングされ得る。基板の上に追加された材料は、パターニングされ得、または、パターニングされないままであることが可能である。そのうえ、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどのような、多様な半導体材料を含むことが可能である。代替的に、基板は、ガラス、プラスチック、またはサファイヤウェハなどのような、非導電性材料から作製され得る。
本明細書で使用されているように、「層」という用語は、所定の厚さを有する領域を含む材料部分を指す。層は、下にあるもしくは上にある構造体の全体にわたって延在することが可能であり、または、下にあるもしくは上にある構造体の延在よりも小さい延在を有することが可能である。さらに、層は、連続的な構造体の厚さよりも小さい厚さを有する均質なまたは不均質な連続的な構造体の領域であることが可能である。たとえば、層は、連続的な構造体の上部表面と底部表面との間において（または、上部表面および底部表面において）、水平方向の平面の任意のペアの間に位置付けされ得る。層は、水平方向に、垂直方向に、および／または、テーパー付きの表面に沿って延在することが可能である。基板は、層であることが可能であり、その中に１つまたは複数の層を含むことが可能であり、ならびに／または、その上に、その上方に、および／もしくはその下方に、１つまたは複数の層を有することが可能である。層は、複数の層を含むことが可能である。たとえば、相互接続層は、１つまたは複数の導体および接触層（相互接続ラインおよび／またはビアコンタクトが、その中に形成されている）ならびに１つまたは複数の誘電体層を含むことが可能である。
本明細書で使用されているように、「公称の／公称的に」という用語は、所望の値の上方および／または下方の値の範囲とともに、製品またはプロセスの設計フェーズの間に設定される、コンポーネントまたはプロセス動作に関する特質またはパラメーターの所望の（または、ターゲット）値を指す。値の範囲は、製造プロセスまたは公差におけるわずかな変動に起因する可能性がある。本明細書で使用されているように、「約」という用語は、対象の半導体デバイスに関連付けられる特定のテクノロジーノードに基づいて変化し得る所与の量の値を示している。特定のテクノロジーノードに基づいて、「約」という用語は、たとえば、値の１０～３０％（たとえば、値の±１０％、±２０％、または±３０％）以内で変化する所与の量の値を示すことが可能である。
本明細書で使用されているように、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して垂直方向に延在するように横方向に配向された基板の上のメモリセルトランジスターの垂直方向に配向されたストリング（本明細書において、ＮＡＮＤメモリストリングなどの「メモリストリング」と称される）を伴う半導体装置を指す。本明細書で使用されているように、「垂直方向の／垂直方向に」という用語は、基板の横方向の表面に対して公称的に垂直であるということを意味している。
ある種類のＰＣＭとしての３Ｄ ＸＰｏｉｎｔメモリが、メモリシステム性能を向上させるために、３Ｄ ＮＡＮＤフラッシュメモリを伴う同じプリント回路基板（ＰＣＢ）に配置されている。しかしながら、個別の３Ｄ ＸＰｏｉｎｔメモリチップと３Ｄ ＮＡＮＤフラッシュメモリチップとの間の距離は比較的長く（たとえば、数センチメートル）、それによって２つのメモリチップの間のデータ転送速度を制限する。別個のメモリコントローラーも両方のチップに必要とされ、これは、より低い全体のデバイス性能を引き起こすオーバーヘッドをもたらす。
一方、従来の３Ｄ ＮＡＮＤメモリチップでは、同じ平面の上のメモリセルアレイの外側に形成される周辺回路は、デバイスチップの大きな領域を占め、それによって不十分なアレイ効率、大きなダイサイズ、および高いコストをもたらす可能性がある。また、メモリセルアレイを処理することに関連するサーマルバジェットは、周辺回路性能の要件を制限し、３Ｄ ＮＡＮＤメモリの大きな入力／出力（Ｉ／Ｏ）速度を達成することを難しくさせる。
本開示によるさまざまな実施形態は、３Ｄ ＸＰｏｉｎｔメモリなどのオンチップ３Ｄ ＰＣＭを有する３Ｄメモリデバイスに、向上したＩ／Ｏ速度、スループット、および記憶密度を提供する。いくつかの実施形態において、３Ｄ ＮＡＮＤメモリの周辺回路（たとえば、制御回路およびセンシング回路）は、高速先進論理デバイス処理を用いて別個の基板の上に形成される。３Ｄ ＰＣＭ（たとえば、３Ｄ ＸＰｏｉｎｔメモリ）が、空のウェハ空間を利用し、高速不揮発性メモリバッファーとして作用するために、周辺回路と同じ基板の上に形成され得る。３Ｄ ＮＡＮＤメモリは、別の基板の上に形成でき、周辺回路および３Ｄ ＰＣＭが上に形成される基板に接合できる。いくつかの実施形態において、頻繁にアクセスされるデータは、高速のアクサスが可能とされたランダムアクセスを伴うより速い３Ｄ ＸＰｏｉｎｔメモリに記憶される一方で、より大きい密度およびより低いコストのストレージのために、あまり使用されないデータをより遅い３Ｄ ＮＡＮＤメモリに置く。
結果として、メモリアレイの効率は増加させられ、ダイサイズおよびビットコストは低下させられ、それによってメモリデバイス性能を大きく引き上げる。チップ－ツー－チップデータバスを排除し、ＲＣ遅れを低下させることで、より大きなＩ／Ｏ速度とより低いパワー消費とが実現できる。高速不揮発性メモリ（たとえば、３Ｄ ＸＰｏｉｎｔメモリ）と高密度／容量不揮発性メモリ（たとえば、３Ｄ ＮＡＮＤメモリ）とを１つのチップにおいて一体化することで、高性能な不揮発性データストレージが得られる。たとえば、本明細書に開示されている３Ｄ ＰＣＭを伴う３Ｄメモリデバイスは、その高速な不揮発性のデータストレージ能力のため、モバイルデバイスまたはコンピューターにおいて瞬時オンの特徴を可能にすることができる。
図１Ａは、いくつかの実施形態による、３Ｄ ＰＣＭを伴う例示的な３Ｄメモリデバイス１００の断面の概略図を図示している。３Ｄメモリデバイス１００は、接合されたチップの例を表している。３Ｄメモリデバイス１００のコンポーネント（たとえば、３Ｄ ＰＣＭ／周辺回路およびＮＡＮＤメモリ）は、異なる基板の上に別個に形成され、次いで、接合されたチップを形成するために接合され得る。３Ｄメモリデバイス１００は、周辺回路および３Ｄ ＰＣＭセルのアレイを含む第１の半導体構造体１０２を含むことが可能である。周辺回路および３Ｄ ＰＣＭセルアレイの両方は、先進的なロジックプロセス（たとえば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍなどのテクノロジーノード）によって実装され、高い速度を実現することが可能である。いくつかの実施形態において、第１の半導体構造体の中の周辺回路および３Ｄ ＰＣＭセルアレイは、相補型金属酸化膜半導体（ＣＭＯＳ）技術を使用する。
いくつかの実施形態において、周辺回路は、３Ｄメモリデバイス１００の動作を促進させるために使用される任意の適切なデジタル、アナログ、および／または混合信号回路を含む。たとえば、周辺回路は、ページバッファー、デコーダー（たとえば、行デコーダーおよび列デコーダー）、センスアンプ、ドライバー、チャージポンプ、電流もしくは電圧リファレンス、または、回路（たとえば、トランジスター、ダイオード、抵抗器、またはキャパシターなど）の任意のアクティブもしくはパッシブコンポーネントのうちの１つまたは複数を含むことが可能である。３Ｄ ＰＣＭは、論理回路（たとえば、周辺回路）の同じダイの上で一体化でき、これはより広いバスおよびより大きな動作速度を可能にする。３Ｄ ＰＣＭのためのメモリコントローラーが、周辺回路の一部として埋め込むことができる。周辺回路は、いくつかの実施形態によれば、第２の半導体構造体１０４の中に３Ｄ ＮＡＮＤメモリの周辺回路を含み、第１の半導体構造体１０２の中に３Ｄ ＰＣＭの周辺回路を含む。
ＰＣＭ（「ＰＣＲＡＭ」としても知られている）が、相変化材料を熱電学的に加熱および急冷することに基づくアモルファスの抵抗率と相変化材料（たとえば、カルコゲニド合金）における結晶相の抵抗率との間の違いを利用できる。ＰＣＭセルの中の相変化材料は、２つの電極の間に位置付けでき、データを保存するために２つの層の間で材料（または、電流路を妨げる材料の少なくとも一部分）を繰り返し切り替えるために電流が加えられ得る。ＰＣＭセルは、３Ｄ ＰＣＭを形成するために３Ｄで垂直方向にスタックさせることができる。いくつかの実施形態において、３Ｄ ＰＣＭは３Ｄ ＸＰｏｉｎｔメモリを含み、３Ｄ ＸＰｏｉｎｔメモリは、ビットアドレス指定可能となるように、スタック可能な交差した格子とされたデータアクセスアレイとの組合せで、バルク材料の性質の抵抗（たとえば、高抵抗状態または低抵抗状態）における変化に基づいてデータを記憶する。３Ｄ ＸＰｏｉｎｔメモリは、垂直導体の交差部にセレクターおよびメモリセルを位置決めするトランジスターの少ないクロスポイントアーキテクチャを有する。垂直導体によって接続された３Ｄ ＸＰｏｉｎｔメモリセルは、シングルビットのデータを各々記憶でき、各々のセレクターに加えられる電圧を変化させることで書き込みまたは読み取りでき、これはトランジスターへの必要性を排除する。各々のメモリセルは、各々のセルと接触している上導体および下導体を通して加えられる電流によって個別にアクセスされ得る。ストレージ密度を向上させるために、３Ｄ ＸＰｏｉｎｔメモリセルが垂直方向に（３Ｄで）スタックされ得る。
３Ｄメモリデバイス１００は、３Ｄ ＮＡＮＤメモリストリングのアレイを有する３Ｄ ＮＡＮＤメモリを含む第２の半導体構造体１０４を含むことも可能である。つまり、第２の半導体構造体１０４は、メモリセルがＮＡＮＤメモリストリングのアレイの形態で提供されるＮＡＮＤフラッシュメモリデバイスであり得る。いくつかの実施形態において、ＮＡＮＤ技術（たとえば、メモリスタックにおける階／階層の数）に応じて、３Ｄ ＮＡＮＤメモリストリングは、３２個から２５６個のＮＡＮＤメモリセルから典型的には成る。３Ｄ ＮＡＮＤメモリストリングはページへと組織化でき、次に、それらページは、各々の３Ｄ ＮＡＮＤメモリストリングがビット線（ＢＬ）と呼ばれる分離線へと接続されるブロックへと組織化される。３Ｄ ＮＡＮＤメモリストリングの同じ階におけるすべてのセルは、ワードライン（ＷＬ）によって制御ゲートを通して接続され得る。第２の半導体構造体１０４は、１つまたは複数のメモリプレーンと、読み取り動作、書き込み動作、プログラム動作、および消去動作のすべてを実施するために必要とされる周辺回路が第１の半導体構造体１０２に含まれ得る。
他の実施形態において、３Ｄ ＮＡＮＤメモリストリングのアレイが、各々がフローティングゲートトランジスターを含む２Ｄ ＮＡＮＤメモリセルのアレイで一部または完全に置き換えることができることは、理解される。２Ｄ ＮＡＮＤメモリセルのアレイは、複数の２Ｄ ＮＡＮＤメモリストリングを含み、そのそれぞれは、いくつかの実施形態によれば、直列に接続されている複数のメモリセル（たとえば、３２個から１２８個のメモリセル）（ＮＡＮＤゲートに似ている）および２つの選択トランジスターを含む。それぞれの２Ｄ ＮＡＮＤメモリストリングは、いくつかの実施形態によれば、基板の上の同じ平面の中に（２Ｄに）配置されている。
図１Ａに示されているように、３Ｄメモリデバイス１００は、垂直方向に第１の半導体構造体１０２と第２の半導体構造体１０４との間に、ボンディングインターフェース１０６をさらに含む。下記に詳細に説明されているように、第１のおよび第２の半導体構造体１０２および１０４は、別個に（および、いくつかの実施形態では、並列に）製作され得、第１のおよび第２の半導体構造体１０２および１０４のうちの１つを製作するサーマルバジェットが、第１のおよび第２の半導体構造体１０２および１０４のうちの別のものを製作するプロセスを制限しないようになっている。そのうえ、多数の相互接続部（たとえば、ハイブリッドボンディングを介したボンディングコンタクト）が、ボンディングインターフェース１０６を通して形成され、ＰＣＢの上の長距離のチップ－ツー－チップデータバスとは対照的に、第１の半導体構造体１０２と第２の半導体構造体１０４との間で、直接的な短い電気的接続を作製することが可能であり、それによって、チップインターフェース遅延を回避し、低減されたパワー消費によって高速Ｉ／Ｏスループットを実現する。第２の半導体構造体１０４の中の３Ｄ ＮＡＮＤメモリストリングのアレイと第１の半導体構造体１０２の中の３Ｄ ＰＣＭセルのアレイとの間のデータ転送は、ボンディングインターフェース１０６を横切る相互接続部（たとえば、ボンディングコンタクト）を通して実施され得る。さらに、第１および第２の半導体構造体１０２および１０４を垂直方向に一体化することによって、チップサイズが低減され得、メモリセル密度が増加させられ得る。
スタックされた第１のおよび第２の半導体構造体１０２および１０４の相対的位置は、制限されないということが理解される。図１Ｂは、いくつかの実施形態による、３Ｄ ＰＣＭを伴う別の例示的な３Ｄメモリデバイス１０１の断面の概略図を図示している。３Ｄ ＮＡＮＤメモリストリングのアレイを含む第２の半導体構造体１０４が、周辺回路および３Ｄ ＰＣＭセルのアレイを含む第１の半導体構造体１０２の上方にある図１Ａの３Ｄメモリデバイス１００とは異なり、図１Ｂの３Ｄメモリデバイス１０１では、周辺回路および３Ｄ ＰＣＭセルのアレイ（たとえば、３Ｄ ＸＰｏｉｎｔメモリセル）を含む第１の半導体構造体１０２が、３Ｄ ＮＡＮＤメモリストリングのアレイを含む第２の半導体構造体１０４の上方にある。それにもかかわらず、いくつかの実施形態によれば、ボンディングインターフェース１０６は、３Ｄメモリデバイス１０１の中で垂直方向に第１の半導体構造体１０２と第２の半導体構造体１０４との間に形成されており、第１および第２の半導体構造体１０２および１０４は、ボンディング（たとえば、ハイブリッドボンディング）を通して垂直方向に接合されている。第２の半導体構造体１０４の中の３Ｄ ＮＡＮＤメモリストリングのアレイと第１の半導体構造体１０２の中の３Ｄ ＰＣＭセルのアレイ（たとえば、３Ｄ ＸＰｏｉｎｔメモリセル）との間のデータ転送は、ボンディングインターフェース１０６を横切る相互接続部（たとえば、ハイブリッドボンディングを介したボンディングコンタクト）を通して実施され得る。
図２は、いくつかの実施形態による、周辺回路と３Ｄ ＰＣＭ２０６とを有する例示的な半導体構造体２００の概略平面図を図示している。半導体構造体２００は、第１の半導体構造体１０２の１つの例であることが可能である。半導体構造体２００は、ワードラインドライバー２０２、ページバッファー２０４、および任意の他の適切な回路を含む、３Ｄ ＮＡＮＤメモリおよび／または３Ｄ ＰＣＭ２０６を制御およびセンシングするための周辺回路を含むことが可能である。半導体構造体２００は、周辺回路と同じダイの上に３Ｄ ＰＣＭ２０６（たとえば、３Ｄ ＸＰｏｉｎｔメモリ）をさらに含むことが可能であり、周辺回路と同じロジックプロセスを使用して製作され得る。図２は、周辺回路（たとえば、ワードラインドライバー２０２、ページバッファー２０４）および３Ｄ ＰＣＭ２０６の例示的なレイアウトを示しており、そこでは、周辺回路（たとえば、ワードラインドライバー２０２、ページバッファー２０４）および３Ｄ ＰＣＭ２０６は、同じ平面の上の異なる領域の中に形成されている。たとえば、３Ｄ ＰＣＭ２０６は、周辺回路（たとえば、ワードラインドライバー２０２、ページバッファー２０４）の外側に形成され得る。半導体構造体２００のレイアウトは、図２の例示的なレイアウトに限定されないということが理解される。いくつかの実施形態において、周辺回路（たとえば、ワードラインドライバー２０２、ページバッファー２０４）および３Ｄ ＰＣＭ２０６（たとえば、３Ｄ ＸＰｏｉｎｔメモリ）は、互いの上方に、つまり、異なる平面の上にスタックされている。たとえば、３Ｄ ＰＣＭ２０６（たとえば、３Ｄ ＸＰｏｉｎｔメモリ）は、周辺回路（たとえば、ワードラインドライバー２０２、ページバッファー２０４）の上方または下方に形成され、チップサイズをさらに低減させることが可能である。
図３は、いくつかの実施形態による、３Ｄ ＰＣＭを伴う例示的な３Ｄメモリデバイス３００の断面図を図示している。図１Ａに関して上記に説明されている３Ｄメモリデバイス１００の１つの例として、３Ｄメモリデバイス３００は、第１の半導体構造体３０２と、第１の半導体構造体３０２の上方にスタックされた第２の半導体構造体３０４とを含む、接合されたチップである。第１および第２の半導体構造体３０２および３０４は、それらの間のボンディングインターフェース３０６において接合されている。第１の半導体構造体３０２に含まれる３Ｄ ＰＣＭは、図３に関する３Ｄ ＸＰｏｉｎｔメモリとして説明される。図３に示されているように、第１の半導体構造体３０２は、基板３０８を含むことが可能であり、基板３０８は、シリコン（たとえば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレーター（ＳＯＩ）、または任意の他の適切な材料を含むことが可能である。
３Ｄメモリデバイス３００の第１の半導体構造体３０２は、基板３０８の上方にデバイス層３１０を含むことが可能である。３Ｄメモリデバイス３００の中のコンポーネントの空間的関係をさらに図示するために、ｘ軸およびｙ軸が図３に追加されているということが留意される。基板３０８は、ｘ方向（横方向または幅方向）に横方向に延在している２つの横方向表面（たとえば、上部表面および底部表面）を含む。本明細書で使用されているように、１つのコンポーネント（たとえば、層またはデバイス）が半導体デバイス（たとえば、３Ｄメモリデバイス３００）の別のコンポーネント（たとえば、層またはデバイス）の「上に」、「上方に」、または「下方に」あるかどうかは、基板がｙ方向（垂直方向または層のスタックする方向）に半導体デバイスの最も低い平面の中に位置決めされているときには、半導体デバイスの基板（たとえば、基板３０８）に対してｙ方向に決定される。空間的関係を説明するための同じ概念が、本開示の全体を通して適用される。
いくつかの実施形態において、デバイス層３１０が、基板３０８の上の高速ロジックトランジスター３１２およびセンシング＆コントローラー回路３１４の周辺回路と、周辺回路の上方の３Ｄ ＸＰｏｉｎｔメモリセル３１８のアレイとを含む。いくつかの実施形態において、高速ロジックトランジスター３１２またはセンシング＆コントローラー回路３１４の各々の周辺回路は、それに限定されないが、ページバッファー、デコーダー（たとえば、行デコーダーおよび列デコーダー）、センスアンプ、ドライバー、チャージポンプ、電流もしくは電圧リファレンスを含む、３Ｄメモリデバイス３００の動作を促進するために使用される任意の適切なデジタル、アナログ、および／または混合信号周辺回路を形成する複数のトランジスター３１６を含む。トランジスター３１６は、基板３０８の「上に」形成され得、トランジスター３１６の全体または一部は、基板３０８の中に（たとえば、基板３０８の上部表面の下方に）および／または基板３０８の直ぐ上に形成されている。アイソレーション領域（たとえば、シャロートレンチアイソレーション（ＳＴＩ））およびドープ領域（たとえば、トランジスター３１６のソース領域およびドレイン領域）が、同様に基板３０８の中に形成され得る。センシング＆コントローラー回路３１４および／または高速ロジックトランジスター３１２の周辺回路は、３Ｄ ＸＰｏｉｎｔメモリセル３１８のアレイに電気的に接続され得る。
いくつかの実施形態において、各々の３Ｄ ＸＰｏｉｎｔメモリセル３１８は、ワードライン（ＷＬ）３６０およびビットライン（ＢＬ）３６２を有するクロスポイント構造の中で垂直に配置された導体を含む。ワードライン３６０およびビットライン３６２は、それに限定されないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、シリサイド、または、それらの任意の組合せを含む導電性材料を含み得る。各々の３Ｄ ＸＰｏｉｎｔメモリセル３１８は、セル材料におけるバルク特性変化を通してデータのビットを記憶するために、ワードライン３６０およびビットライン３６２の対の交差部においてメモリエレメント３６４をさらに含み得る。いくつかの実施形態において、各々の３Ｄ ＸＰｏｉｎｔメモリセル３１８は、メモリエレメント３６４とワードライン３６０またはビットライン３６２との間で垂直方向にセレクター（図示せず）をさらに含む。つまり、セレクターおよびメモリエレメント３６４は、二段にスタックされたストレージ／セレクターの構造体であり得る。メモリエレメント３６４の材料は、いくつかの実施形態によれば、ＧＳＴ（Ｇｅ－Ｓｂ－Ｔｅ）合金もしくは任意の他の適切な相変化材料などのカルコゲニドに基づく合金（カルコゲナイドガラス）、抵抗性酸化材料、または導電性ブリッジ材料を含む。セレクターの材料は、ＺｎｘＴｅｙ、ＧｅｘＴｅｙ、ＮｂｘＯｙ、ＳｉｘＡｓｙＴｅｚなどの任意の適切なオボニック閾値スイッチ（ＯＴＳ）材料を含み得る。３Ｄ ＸＰｏｉｎｔメモリセル３１８のアレイの構造体、構成、および材料が図３の例に限定されず、任意の適切な構造体、構成、および材料を含み得ることは、理解される。
いくつかの実施形態において、３Ｄメモリデバイス３００の第１の半導体構造体３０２は、高速ロジックトランジスター３１２およびセンシング＆コントローラー回路３１４の周辺回路、ならびに３Ｄ ＸＰｏｉｎｔメモリセル３１８のアレイへ、またそれらから電気信号を転送するために、デバイス層３１０において３Ｄ ＸＰｏｉｎｔメモリセル３１８のアレイの上方に相互接続層３２２をさらに含む。相互接続層３２２は、複数の相互接続部（本明細書では「コンタクト」とも称される）を含むことが可能であり、それは、横方向の相互接続ラインおよび垂直方向の相互接続アクセス（ビア）コンタクトを含む。本明細書で使用されているように、「相互接続部」という用語は、ミドルエンドオブライン（ＭＥＯＬ）相互接続部およびバックエンドオブライン（ＢＥＯＬ）相互接続部などのような、任意の適切なタイプの相互接続部を広く含むことが可能である。相互接続層３２２は、１つまたは複数の層間誘電体（ＩＬＤ）層（「金属間誘電体（ＩＭＤ）層」としても知られる）をさらに含むことが可能であり、相互接続ラインおよびビアコンタクトを、１つまたは複数のＩＬＤ層の中に形成することが可能である。すなわち、相互接続層３２２は、複数のＩＬＤ層の中に相互接続ラインおよびビアコンタクトを含むことが可能である。相互接続層３２２の中の相互接続ラインおよびビアコンタクトは、導電性材料を含むことが可能であり、それは、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、または、それらの任意の組合せを含む。相互接続層３２２の中のＩＬＤ層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低誘電率（低ｋ）誘電体、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。
図３に示されているように、３Ｄメモリデバイス３００の第１の半導体構造体３０２は、ボンディングインターフェース３０６において、ならびに、相互接続層３２２およびデバイス層３１０（高速ロジックトランジスター３１２およびセンシング＆コントローラー回路３１４の周辺回路ならびに３Ｄ ＸＰｏｉｎｔメモリセル３１８のアレイを含む）の上方に、ボンディング層３２４をさらに含むことが可能である。ボンディング層３２４は、複数のボンディングコンタクト３２６と、ボンディングコンタクト３２６を電気的に隔離する誘電体とを含むことが可能である。ボンディングコンタクト３２６は、導電性材料を含むことが可能であり、それは、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、または、それらの任意の組合せを含む。ボンディング層３２４の残りのエリアは、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、または、それらの任意の組合せを含む、誘電体によって形成され得る。ボンディング層３２４におけるボンディングコンタクト３２６および周囲の誘電体は、ハイブリッドボンディングのために使用され得る。
同様に、図３に示されているように、３Ｄメモリデバイス３００の第２の半導体構造体３０４は、また、ボンディングインターフェース３０６において、および、第１の半導体構造体３０２のボンディング層３２４の上方に、ボンディング層３２８を含むことが可能である。ボンディング層３２８は、複数のボンディングコンタクト３３０と、ボンディングコンタクト３３０を電気的に隔離する誘電体とを含むことが可能である。ボンディングコンタクト３３０は、導電性材料を含むことが可能であり、それは、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、または、それらの任意の組合せを含む。ボンディング層３２８の残りのエリアは、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、または、それらの任意の組合せを含む、誘電体によって形成され得る。ボンディング層３２８におけるボンディングコンタクト３３０および周囲の誘電体は、ハイブリッドボンディングのために使用され得る。
上記に説明されているように、第２の半導体構造体３０４は、ボンディングインターフェース３０６において、第１の半導体構造体３０２の上に向かい合った様式で接合され得る。いくつかの実施形態において、ボンディングインターフェース３０６は、ハイブリッドボンディング（「金属／誘電体ハイブリッドボンディング」としても知られる）の結果として、ボンディング層３２４とボンディング層３２８との間に配設されており、ハイブリッドボンディングは、直接的なボンディング技術（たとえば、中間層（たとえば、はんだまたは接着剤など）を使用することなく表面同士の間にボンディングを形成する）であり、金属－金属ボンディングおよび誘電体－誘電体ボンディングを同時に取得することが可能である。いくつかの実施形態において、ボンディングインターフェース３０６は、ボンディング層３２４および３２８が出会って接合される場所にある。実際には、ボンディングインターフェース３０６は、第１の半導体構造体３０２のボンディング層３２４の上部表面および第２の半導体構造体３０４のボンディング層３２８の底部表面の一部を含む、特定の厚さを有する層であることが可能である。
いくつかの実施形態において、３Ｄメモリデバイス３００の第２の半導体構造体３０４は、ボンディング層３２８の上方に相互接続層３３２をさらに含み、電気信号を転送する。相互接続層３３２は、複数の相互接続部（たとえば、ＭＥＯＬ相互接続部およびＢＥＯＬ相互接続部など）を含むことが可能である。相互接続層３３２は、１つまたは複数のＩＬＤ層をさらに含むことが可能であり、相互接続ラインおよびビアコンタクトを、１つまたは複数のＩＬＤ層の中に形成することが可能である。相互接続層３３２の中の相互接続ラインおよびビアコンタクトは、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。相互接続層３３２の中のＩＬＤ層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。
いくつかの実施形態において、３Ｄメモリデバイス３００の第２の半導体構造体３０４は、ＮＡＮＤフラッシュメモリデバイスを含み、そこでは、メモリセルが、相互接続層３３２およびボンディング層３２８の上方に、３Ｄ ＮＡＮＤメモリストリング３３８のアレイの形態で提供されている。いくつかの実施形態によれば、それぞれの３Ｄ ＮＡＮＤメモリストリング３３８は、導体層３３４および誘電体層３３６をそれぞれ含む複数のペアを通って垂直方向に延在している。スタックされたおよび交互配置された導体層３３４および誘電体層３３６は、本明細書でメモリスタック３３３とも称される。いくつかの実施形態によれば、メモリスタック３３３の中の交互配置された導体層３３４および誘電体層３３６は、垂直方向に交互になっている。換言すれば、メモリスタック３３３の上部または底部にあるものを除いて、それぞれの導体層３３４は、両側において２つの誘電体層３３６によって隣接され得、それぞれの誘電体層３３６は、両側において２つの導体層３３４によって隣接され得る。導体層３３４は、同じ厚さまたは異なる厚さをそれぞれ有することが可能である。同様に、誘電体層３３６は、同じ厚さまたは異なる厚さをそれぞれ有することが可能である。導体層３３４は、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープトシリコン、シリサイド、または、それらの任意の組合せを含む、導体材料を含むことが可能である。誘電体層３３６は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。
いくつかの実施形態において、それぞれの３Ｄ ＮＡＮＤメモリストリング３３８は、半導体チャネル３４２およびメモリフィルム３４０を含む「チャージトラップ」タイプのＮＡＮＤメモリストリングである。いくつかの実施形態において、半導体チャネル３４２は、シリコン、たとえば、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどを含む。いくつかの実施形態において、メモリフィルム３４０は、トンネリング層、ストレージ層（「チャージトラップ／ストレージ層」としても知られる）、およびブロッキング層を含む、複合誘電体層である。それぞれの３Ｄ ＮＡＮＤメモリストリング３３８は、シリンダー形状（たとえば、ピラー形状）を有することが可能である。いくつかの実施形態によれば、半導体チャネル３４２、メモリフィルム３４０のトンネリング層、ストレージ層、およびブロッキング層は、中心からピラーの外側表面に向かう方向に沿って、この順序で配置されている。トンネリング層は、酸化ケイ素、酸窒化ケイ素、または、それらの任意の組合せを含むことが可能である。ストレージ層は、窒化ケイ素、酸窒化ケイ素、シリコン、または、それらの任意の組合せを含むことが可能である。ブロッキング層は、酸化ケイ素、酸窒化ケイ素、高誘電率（高ｋ）誘電体、または、それらの任意の組合せを含むことが可能である。１つの例において、ブロッキング層は、酸化ケイ素／酸窒化ケイ素／酸化ケイ素（ＯＮＯ）の複合層を含むことが可能である。別の例において、ブロッキング層は、酸化アルミニウム（Ａｌ２Ｏ３）、または酸化ハフニウム（ＨｆＯ２）、または酸化タンタル（Ｔａ２Ｏ５）層などのような、高ｋ誘電体層を含むことが可能である。
いくつかの実施形態において、３Ｄ ＮＡＮＤメモリストリング３３８は、複数の制御ゲート（それぞれがワードラインの一部である）をさらに含む。メモリスタック３３３の中のそれぞれの導体層３３４は、３Ｄ ＮＡＮＤメモリストリング３３８のそれぞれのメモリセルのための制御ゲートとして作用することが可能である。いくつかの実施形態において、それぞれの３Ｄ ＮＡＮＤメモリストリング３３８は、垂直方向におけるそれぞれの端部において、２つのプラグ３４４および３４６を含む。プラグ３４４は、半導体材料（たとえば、単結晶シリコンなど）を含むことが可能であり、それは、半導体層３４８からエピタキシャル成長させられる。プラグ３４４は、３Ｄ ＮＡＮＤメモリストリング３３８のソース選択ゲートによって制御されるチャネルとして機能することが可能である。プラグ３４４は、３Ｄ ＮＡＮＤメモリストリング３３８の上側端部にあり、半導体チャネル３４２と接触していることが可能である。本明細書で使用されているように、基板３０８が３Ｄメモリデバイス３００の最も低い平面に位置決めされているときに、コンポーネント（たとえば、３Ｄ ＮＡＮＤメモリストリング３３８）の「上側端部」は、ｙ方向に基板３０８から遠くに離れている方の端部であり、コンポーネント（たとえば、３Ｄ ＮＡＮＤメモリストリング３３８）の「下側端部」は、ｙ方向に基板３０８に近い方の端部である。別のプラグ３４６は、半導体材料（たとえば、ポリシリコン）を含むことが可能である。３Ｄメモリデバイス３００の製作の間に３Ｄ ＮＡＮＤメモリストリング３３８の上側端部をカバーすることによって、プラグ３４６は、エッチング停止層として機能し、３Ｄ ＮＡＮＤメモリストリング３３８の中に充填されている酸化ケイ素および窒化ケイ素などの誘電体のエッチングを防止することが可能である。いくつかの実施形態において、プラグ３４６は、３Ｄ ＮＡＮＤメモリストリング３３８のドレインとして機能する。
いくつかの実施形態において、第１の半導体構造体３０２は、メモリスタック３３３および３Ｄ ＮＡＮＤメモリストリング３３８の上方に配設されている半導体層３４８をさらに含む。半導体層３４８は、薄くされた基板であることが可能であり、メモリスタック３３３および３Ｄ ＮＡＮＤメモリストリング３３８が、その上に形成されている。いくつかの実施形態において、半導体層３４８は、単結晶シリコンを含み、プラグ３４４は、単結晶シリコンからエピタキシャル成長させられ得る。いくつかの実施形態において、半導体層３４８は、ポリシリコン、アモルファスシリコン、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、シリサイド、または任意の他の適切な材料を含むことが可能である。また、半導体層３４８は、アイソレーション領域およびドープ領域（たとえば、３Ｄ ＮＡＮＤメモリストリング３３８のためのアレイコモンソース（ＡＣＳ）として機能する、図示せず）を含むことが可能である。アイソレーション領域（図示せず）は、半導体層３４８の厚さ全体または厚さの一部を横切って延在し、ドープ領域を電気的に隔離することが可能である。いくつかの実施形態において、酸化ケイ素を含むパッド酸化物層が、メモリスタック３３３と半導体層３４８との間に配設されている。
３Ｄ ＮＡＮＤメモリストリング３３８は、「チャージトラップ」タイプの３Ｄ ＮＡＮＤメモリストリングに限定されず、他の実施形態では、「フローティングゲート」タイプの３Ｄ ＮＡＮＤメモリストリングであることが可能であるということが理解される。メモリスタック３３３が、単一デッキの構造体を有することに限定されず、３Ｄ ＮＡＮＤメモリストリング３３８の電気的接続のための異なるデッキの間に中間デッキプラグを伴う複数デッキの構造体を有することも可能であることも理解される。半導体層３４８は、「フローティングゲート」タイプの３Ｄ ＮＡＮＤメモリストリングのソースプレートとして、ポリシリコンを含むことが可能である。
図３に示されているように、３Ｄメモリデバイス３００の第２の半導体構造体３０４は、半導体層３４８の上方にパッドアウト相互接続層３５０をさらに含むことが可能である。パッドアウト相互接続層７４４は、１つまたは複数のＩＬＤ層の中に、相互接続部、たとえば、接触パッド３５２を含むことが可能である。パッドアウト相互接続層３５０および相互接続層３３２は、半導体層３４８の反対側に形成され得る。いくつかの実施形態において、パッドアウト相互接続層３５０の中の相互接続部は、たとえば、パッドアウト目的のために、３Ｄメモリデバイス３００と外側回路との間で電気信号を転送することが可能である。
いくつかの実施形態において、第２の半導体構造体３０４は、１つまたは複数のコンタクト３５４をさらに含み、１つまたは複数のコンタクト３５４は、半導体層３４８を通って延在し、パッドアウト相互接続層３５０と相互接続層３３２および３２２とを電気的に接続している。結果として、３Ｄ ＸＰｏｉｎｔメモリセル３１８のアレイは、相互接続層３２２および３３２ならびにボンディングコンタクト３２６および３３０を通して、３Ｄ ＮＡＮＤメモリストリング３３８のアレイに電気的に接続され得る。また、３Ｄ ＮＡＮＤメモリストリング３３８の高速ロジックトランジスター３１２の周辺回路は、相互接続層３２２および３３２ならびにボンディングコンタクト３２６および３３０を通して、３Ｄ ＮＡＮＤメモリストリング３３８のアレイに電気的に接続され得る。そのうえ、高速ロジックトランジスター３１２およびセンシング＆コントローラー回路３１４の周辺回路、ならびに、３Ｄ ＸＰｏｉｎｔメモリセル３１８のアレイおよび３Ｄ ＮＡＮＤメモリストリング３３８のアレイは、コンタクト３５４およびパッドアウト相互接続層３５０を通して、外側回路に電気的に接続され得る。
図４は、いくつかの実施形態による、３Ｄ ＰＣＭを伴う別の例示的な３Ｄメモリデバイス４００の断面図を図示している。図３において上記に説明されている３Ｄメモリデバイス３００と同様に、３Ｄメモリデバイス４００は、３Ｄ ＮＡＮＤメモリストリングを含む第１の半導体構造体４０２と、周辺回路および３Ｄ ＰＣＭセルを含む第２の半導体構造体４０４とを有する接合されたチップの例を表しており、第１の半導体構造体４０２と第２の半導体構造体４０４とは、別個に形成され、ボンディングインターフェース４０６において向かい合った様式で接合させられる。第２の半導体構造体４０４に含まれる３Ｄ ＰＣＭは、図４に関する３Ｄ ＸＰｏｉｎｔメモリとして説明される。周辺回路および３Ｄ ＸＰｏｉｎｔメモリセルを含む第１の半導体構造体３０２が、３Ｄ ＮＡＮＤメモリストリングを含む第２の半導体構造体３０４の下方にある図３において上記に説明されている３Ｄメモリデバイス３００と異なり、図４の３Ｄメモリデバイス４００は、３Ｄ ＮＡＮＤメモリストリングを含む第１の半導体構造体４０２の上方に配設されている周辺回路および３Ｄ ＸＰｏｉｎｔメモリセルを含む第２の半導体構造体４０４を含む。３Ｄメモリデバイス３００および４００の両方の中の同様の構造体の詳細（たとえば、材料、製作プロセス、機能など）は、繰り返されていない可能性があるということが理解される。
３Ｄメモリデバイス４００の第１の半導体構造体４０２は、基板４０８およびメモリスタック４１０を含むことが可能であり、メモリスタック４１０は、基板４０８の上方に交互配置された導体層４１２および誘電体層４１４を含む。いくつかの実施形態において、３Ｄ ＮＡＮＤメモリストリング４１６のアレイは、基板４０８の上方のメモリスタック４１０の中の交互配置された導体層４１２および誘電体層４１４を通って垂直方向にそれぞれ延在している。それぞれの３Ｄ ＮＡＮＤメモリストリング４１６は、半導体チャネル４２０およびメモリフィルム４１８を含むことが可能である。それぞれの３Ｄ ＮＡＮＤメモリストリング４１６は、それぞれ、その下側端部および上側端部において、２つのプラグ４２２および４２４をさらに含む。３Ｄ ＮＡＮＤメモリストリング４１６は、「チャージトラップ」タイプの３Ｄ ＮＡＮＤメモリストリング、または、「フローティングゲート」タイプの３Ｄ ＮＡＮＤメモリストリングであることが可能である。いくつかの実施形態において、酸化ケイ素を含むパッド酸化物層が、メモリスタック４１０と基板４０８との間に配設されている。
いくつかの実施形態において、３Ｄメモリデバイス４００の第１の半導体構造体４０２は、また、メモリスタック４１０および３Ｄ ＮＡＮＤメモリストリング４１６の上方に相互接続層４２６を含み、３Ｄ ＮＡＮＤメモリストリング４１６へおよびそれから、電気信号を転送する。相互接続層４２６は、複数の相互接続部を含むことが可能であり、それは、相互接続ラインおよびビアコンタクトを含む。いくつかの実施形態において、相互接続層４２６の中の相互接続部は、また、ビットラインコンタクトおよびワードラインコンタクトなどのような、局所的相互接続部を含む。いくつかの実施形態において、３Ｄメモリデバイス４００の第１の半導体構造体４０２は、ボンディングインターフェース４０６において、ならびに、相互接続層４２６およびメモリスタック４１０の上方に、ボンディング層４２８をさらに含む。ボンディング層４２８は、複数のボンディングコンタクト４３０と、ボンディングコンタクト４３０を取り囲んで電気的に隔離する誘電体とを含むことが可能である。
図４に示されているように、３Ｄメモリデバイス４００の第２の半導体構造体４０４は、ボンディングインターフェース４０６において、および、ボンディング層４２８の上方に、別のボンディング層４３２を含む。ボンディング層４３２は、複数のボンディングコンタクト４３４と、ボンディングコンタクト４３４を取り囲んで電気的に隔離する誘電体とを含むことが可能である。いくつかの実施形態において、３Ｄメモリデバイス４００の第２の半導体構造体４０４は、また、ボンディング層４３２の上方に相互接続層４３６を含み、電気信号を転送する。相互接続層４３６は、複数の相互接続部を含むことが可能であり、それは、相互接続ラインおよびビアコンタクトを含む。
３Ｄメモリデバイス４００の第２の半導体構造体４０４は、相互接続層４３６およびボンディング層４３２の上方にデバイス層４３８をさらに含むことが可能である。いくつかの実施形態において、デバイス層４３８は、相互接続層４３６およびボンディング層４３２の上方に３Ｄ ＸＰｏｉｎｔメモリセル４４８のアレイを含み、３Ｄ ＸＰｏｉｎｔメモリセル４４８のアレイの上方に周辺回路４４２および４４４を含む。周辺回路４４２および４４４は、３Ｄ ＮＡＮＤメモリストリング４１６のアレイの周辺回路４４２と、３Ｄ ＸＰｏｉｎｔメモリセル４４８のアレイの周辺回路４４４とを含み得る。いくつかの実施形態において、各々の周辺回路４４２または４４４は、それに限定されないが、ページバッファー、デコーダー（たとえば、行デコーダーおよび列デコーダー）、センスアンプ、ドライバー、チャージポンプ、電流もしくは電圧リファレンスを含む、３Ｄメモリデバイス４００の動作を促進するために使用される任意の適切なデジタル、アナログ、および／または混合信号周辺回路を形成する複数のトランジスター４４６を含む。トランジスター４４６は、半導体層４４０の「上に」形成され得、トランジスター４４６の全体または一部が、半導体層４４０の中に、および／または、半導体層４４０の直ぐ上に形成されている。アイソレーション領域（たとえば、シャロートレンチアイソレーション（ＳＴＩ））およびドープ領域（たとえば、トランジスター４４６のソース領域およびドレイン領域）は、同様に半導体層４４０の中に形成され得る。周辺回路４４４は、３Ｄ ＸＰｏｉｎｔメモリセル４４８のアレイに電気的に接続され得る。
いくつかの実施形態において、各々の３Ｄ ＸＰｏｉｎｔメモリセル４４８は、ワードライン（ＷＬ）４６０およびビットライン（ＢＬ）４６２を有するクロスポイント構造の中で垂直に配置された導体を含む。ワードライン４６０およびビットライン４６２は、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、または、それらの任意の組合せを含む導電性材料を含み得る。各々の３Ｄ ＸＰｏｉｎｔメモリセル４４８は、セル材料におけるバルク特性変化を通してデータのビットを記憶するために、ワードライン４６０およびビットライン４６２の対の交差部においてメモリエレメント４６４をさらに含み得る。いくつかの実施形態において、各々の３Ｄ ＸＰｏｉｎｔメモリセル４４８は、メモリエレメント４６４とワードライン４６０またはビットライン４６２との間で垂直方向にセレクター（図示せず）をさらに含む。つまり、セレクターおよびメモリエレメント４６４は、二段にスタックされたストレージ／セレクターの構造体であり得る。メモリエレメント４６４の材料は、いくつかの実施形態によれば、ＧＳＴ合金もしくは任意の他の適切な相変化材料などのカルコゲニドに基づく合金（カルコゲナイドガラス）、抵抗性酸化材料、または導電性ブリッジ材料を含む。セレクターの材料は、ＺｎｘＴｅｙ、ＧｅｘＴｅｙ、ＮｂｘＯｙ、ＳｉｘＡｓｙＴｅｚなどの任意の適切なＯＴＳ材料を含み得る。３Ｄ ＸＰｏｉｎｔメモリセル４４８のアレイの構造体、構成、および材料が図４の例に限定されず、任意の適切な構造体、構成、および材料を含み得ることは、理解される。
いくつかの実施形態において、第２の半導体構造体４０４は、デバイス層４３８の周辺回路４４２および４４４の上方に配設されている半導体層４４０をさらに含む。半導体層４４０は、薄くされた基板であることが可能であり、トランジスター４４６が、その上に形成されている。いくつかの実施形態において、半導体層４４０は、単結晶シリコンを含む。いくつかの実施形態において、半導体層４４０は、ポリシリコン、アモルファスシリコン、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、または任意の他の適切な材料を含むことが可能である。また、半導体層４４０は、アイソレーション領域およびドープ領域を含むことが可能である。
図４に示されているように、３Ｄメモリデバイス４００の第２の半導体構造体４０４は、半導体層４４０の上方にパッドアウト相互接続層４５２をさらに含むことが可能である。パッドアウト相互接続層４５２は、１つまたは複数のＩＬＤ層の中に、相互接続部、たとえば、接触パッド４５４を含むことが可能である。いくつかの実施形態において、パッドアウト相互接続層４５２の中の相互接続部は、たとえば、パッドアウト目的のために、３Ｄメモリデバイス４００と外側回路との間で電気信号を転送することが可能である。いくつかの実施形態において、第２の半導体構造体４０４は、１つまたは複数のコンタクト４５６をさらに含み、１つまたは複数のコンタクト４５６は、半導体層４４０を通って延在し、パッドアウト相互接続層４５２と相互接続層４３６および４２６とを電気的に接続している。結果として、３Ｄ ＸＰｏｉｎｔメモリセル４４８は、相互接続層４２６および４３６ならびにボンディングコンタクト４３０および４３４を通して、３Ｄ ＮＡＮＤメモリセル４１６のアレイに電気的に接続され得る。３Ｄ ＮＡＮＤメモリストリング４１６の周辺回路４４２は、相互接続層４２６および４３６ならびにボンディングコンタクト４３０および４３４を通して、３Ｄ ＮＡＮＤメモリストリング４１６のアレイに電気的に接続され得る。そのうえ、周辺回路４４２および４４４、３Ｄ ＸＰｏｉｎｔメモリセル４４８のアレイ、ならびに３Ｄ ＮＡＮＤメモリストリング４１６のアレイは、コンタクト４５６およびパッドアウト相互接続層４５２を通して、外側回路に電気的に接続され得る。
図５Ａ～図５Ｃは、いくつかの実施形態による、周辺回路と３Ｄ ＰＣＭとを有する例示的な半導体構造体を形成するための製作プロセスを図示している。図６Ａおよび図６Ｂは、いくつかの実施形態による、３Ｄ ＮＡＮＤメモリストリングを有する例示的な半導体構造体を形成するための製作プロセスを図示している。図７Ａおよび図７Ｂは、いくつかの実施形態による、３Ｄ ＰＣＭを伴う例示的な３Ｄメモリデバイスを形成するための製作プロセスを図示している。図９は、いくつかの実施形態による、３Ｄ ＰＣＭを伴う３Ｄメモリデバイスを形成するための例示的な方法９００の流れ図である。図５～図７および図９に示されている３Ｄメモリデバイスの例は、図３に示されている３Ｄメモリデバイス３００、および、図４に示されている３Ｄメモリデバイス４００を含む。図５～図７および図９は、一緒に説明されることとなる。方法９００に示されている動作は、網羅的でないということ、ならびに、他の動作は、図示されている動作のいずれかの前に、後に、またはそれらの間に同様に実施され得るということが理解される。さらに、動作のうちのいくつかは、同時に、または、図９に示されているものとは異なる順序で実施され得る。
図５Ａ～図５Ｃに示されているように、周辺回路と、３Ｄ ＰＣＭセルのアレイと、複数の第１のボンディングコンタクトを含む第１のボンディング層とを含む第１の半導体構造体が形成されている。図６Ａおよび図６Ｂに示されているように、３Ｄ ＮＡＮＤメモリストリングのアレイと、複数の第２のボンディングコンタクトを含む第２のボンディング層とを含む第２の半導体構造体が形成されている。図７Ａおよび図７Ｂに示されているように、第１の半導体構造体および第２の半導体構造体は、向かい合った様式で接合されており、第１のボンディングコンタクトが、ボンディングインターフェースにおいて、第２のボンディングコンタクトと接触しているようになっている。３Ｄ ＰＣＭは、図５Ａ～図５Ｃ、図６Ａ、図６Ｂ、図７Ａ、および図７Ｂに関する３Ｄ ＸＰｏｉｎｔメモリとして示されることとなる。
図９を参照すると、方法９００は、動作９０２において開始し、動作９０２では、周辺回路が第１の基板の上に形成され、次に、３Ｄ ＰＣＭセルのアレイが周辺回路の上方に形成される。第１の基板は、シリコン基板であることが可能である。いくつかの実施形態において、３Ｄ ＰＣＭセルのアレイを形成するために、３Ｄ ＸＰｏｉｎｔメモリセルのアレイが形成される。
図５Ａに図示されているように、複数のトランジスター５０４が、シリコン基板５０２の上に形成される。トランジスター５０４は、それに限定されないが、フォトリソグラフィー、ドライ／ウェットエッチング、薄膜堆積、熱膨張、インプランテーション、化学機械研磨（ＣＭＰ）、および任意の他の適切なプロセスを含む、複数のプロセスによって形成され得る。いくつかの実施形態において、ドープ領域は、イオンインプランテーションおよび／または熱拡散によってシリコン基板５０２の中に形成され、それは、たとえば、トランジスター５０４のソース領域および／またはドレイン領域として機能する。いくつかの実施形態において、アイソレーション領域（たとえば、ＳＴＩ）は、また、ウェット／ドライエッチングおよび薄膜堆積によって、シリコン基板５０２の中に形成されている。トランジスター５０４が、３Ｄ ＮＡＮＤメモリおよび／または３Ｄ ＸＰｏｉｎｔメモリの周辺回路を形成することが可能である。
図５Ｂに図示されているように、３Ｄ ＸＰｏｉｎｔメモリセル５０６のアレイが、トランジスター５０４（たとえば、３Ｄ ＸＰｏｉｎｔメモリセル５０６のアレイの周辺回路を形成するもの）のうちのいくつかの上方において、それらいくつかと接触して形成されている。３Ｄ ＸＰｏｉｎｔメモリセル５０６を形成するために、垂直導体がワードライン（ＷＬ）５０７およびビットライン５０８として形成され得、メモリエレメント５０９がワードライン５０７とビットライン５０８との交差部に形成され得る。いくつかの実施形態において、セレクター（図示せず）は、垂直方向に各々のメモリエレメント５０９とワードライン５０７またはビットライン５０８との間に形成され、３Ｄ ＸＰｏｉｎｔメモリセル５０６は、それに限定されないが、フォトリソグラフィー、ドライ／ウェットエッチング、薄膜堆積、熱膨張、インプランテーション、ＣＭＰ、および任意の他の適切なプロセスを含む複数のプロセスによって形成され得る。それによって、周辺回路（トランジスター５０４を有する）と、トランジスター５０４の上方の３Ｄ ＸＰｏｉｎｔメモリセル５０６のアレイとを含むデバイス層５１０が形成される。
方法９００は、図９に図示されているように、動作９０４に進み、動作９０４では、第１の相互接続層が３Ｄ ＰＣＭセルのアレイの上方に形成される。第１の相互接続層は、１つまたは複数のＩＬＤ層の中に第１の複数の相互接続部を含むことが可能である。図５Ｃに図示されているように、相互接続層５１２が、デバイス層５１０の３Ｄ ＸＰｏｉｎｔメモリセル５０６のアレイの上方に形成され得る。相互接続層５１２は、複数のＩＬＤ層の中にＭＥＯＬおよび／またはＢＥＯＬの相互接続部を含み、デバイス層５１０の３Ｄ ＸＰｏｉｎｔメモリセル５０６のアレイおよびトランジスター５０４（周辺回路を形成する）との電気的接続を作製することが可能である。いくつかの実施形態において、相互接続層５１２は、複数のＩＬＤ層と、複数のプロセスにおいて形成されたその中の相互接続部とを含む。たとえば、相互接続層５１２の中の相互接続部は、１つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含むことが可能であり、１つまたは複数の薄膜堆積プロセスは、それに限定されないが、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、電気めっき、無電解めっき、または、それらの任意の組合せを含む。相互接続部を形成するための製作プロセスは、また、フォトリソグラフィー、ＣＭＰ、ウェット／ドライエッチング、または任意の他の適切なプロセスを含むことが可能である。ＩＬＤ層は、１つまたは複数の薄膜堆積プロセスによって堆積された誘電材料を含むことが可能であり、薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組合せを含む。図５Ｃに図示されているＩＬＤ層および相互接続部は、集合的に相互接続層５１２と称され得る。
方法９００は、図９に図示されているように、動作９０６に進み、動作９０６では、第１のボンディング層が、第１の相互接続層の上方に形成される。第１のボンディング層は、複数の第１のボンディングコンタクトを含むことが可能である。図５Ｃに図示されているように、ボンディング層５１４は、相互接続層５１２の上方に形成されている。ボンディング層５１４は、誘電体によって取り囲まれている複数のボンディングコンタクト５１６を含むことが可能である。いくつかの実施形態において、誘電体層は、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組合せを含む、１つまたは複数の薄膜堆積プロセスによって、相互接続層５１２の上部表面の上に堆積される。次いで、パターニングプロセス（たとえば、誘電体層の中の誘電材料のフォトリソグラフィーおよびドライ／ウェットエッチング）を使用して、誘電体層を通る接触孔部を最初にパターニングすることによって、ボンディングコンタクト５１６が、誘電体層を通して、相互接続層５１２の中の相互接続部と接触して形成され得る。接触孔部は、導体（たとえば、銅）によって充填され得る。いくつかの実施形態において、接触孔部を充填することは、導体を堆積させる前に、バリア層、接着層、および／またはシード層を堆積させることを含む。
方法９００は、図９に図示されているように、動作９０８に進み、動作９０８では、メモリスタックが、第２の基板の上方に形成される。第２の基板は、シリコン基板であることが可能である。図６Ａに図示されているように、交互配置された犠牲層（図示せず）および誘電体層６０８が、シリコン基板６０２の上方に形成されている。交互配置された犠牲層および誘電体層６０８は、誘電体スタック（図示せず）を形成することが可能である。いくつかの実施形態において、それぞれの犠牲層は、窒化ケイ素の層を含み、それぞれの誘電体層６０８は、酸化ケイ素の層を含む。交互配置された犠牲層および誘電体層６０８は、１つまたは複数の薄膜堆積プロセスによって形成され得、薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組合せを含む。いくつかの実施形態において、メモリスタック６０４は、ゲート交換プロセスによって形成され得、たとえば、誘電体層６０８に対して選択的な犠牲層のウェット／ドライエッチングを使用して、犠牲層を導体層６０６と交換し、結果として生じる凹部を導体層６０６で充填する。結果として、メモリスタック６０４は、交互配置された導体層６０６および誘電体層６０８を含むことが可能である。いくつかの実施形態において、それぞれの導体層６０６は、金属層（たとえば、タングステンの層など）を含むことが可能である。他の実施形態では、メモリスタック６０４は、ゲート交換プロセスなしで、導体層（たとえば、ドープされたポリシリコン層）および誘電体層（たとえば、酸化ケイ素層）を交互に堆積させることによって形成され得るということが理解される。いくつかの実施形態において、酸化ケイ素を含むパッド酸化物層が、メモリスタック６０４とシリコン基板６０２との間に形成されている。
方法９００は、図９に図示されているように、動作９１０に進み、動作９１０では、メモリスタックを通って垂直方向に延在する３Ｄ ＮＡＮＤメモリストリングのアレイが形成される。図６Ａに図示されているように、３Ｄ ＮＡＮＤメモリストリング６１０は、シリコン基板６０２の上方に形成されており、そのそれぞれは、メモリスタック６０４の交互配置された導体層６０６および誘電体層６０８を通って、垂直方向に延在している。いくつかの実施形態において、３Ｄ ＮＡＮＤメモリストリング６１０を形成するための製作プロセスは、ドライエッチングおよび／またはウェットエッチング（たとえば、ディープ反応性イオンエッチング（ＤＲＩＥ）など）を使用して、メモリスタック６０４を通してシリコン基板６０２の中へチャネルホール部を形成することを含み、シリコン基板６０２からチャネルホール部の下側部分の中にプラグ６１２をエピタキシャル成長させることがそれに続く。いくつかの実施形態において、３Ｄ ＮＡＮＤメモリストリング６１０を形成させるための製作プロセスは、また、その後に、薄膜堆積プロセス（たとえば、ＡＬＤ、ＣＶＤ、ＰＶＤ、または、それらの任意の組合せなど）を使用して、メモリフィルム６１４（たとえば、トンネリング層、ストレージ層、およびブロッキング層）および半導体層６１６などのような、複数の層によってチャネルホール部を充填することを含む。いくつかの実施形態において、３Ｄ ＮＡＮＤメモリストリング６１０を形成するための製作プロセスは、３Ｄ ＮＡＮＤメモリストリング６１０の上側端部において凹部をエッチングすることによって、その後に、薄膜堆積プロセス（たとえば、ＡＬＤ、ＣＶＤ、ＰＶＤ、または、それらの任意の組合せなど）を使用して、半導体材料によって凹部を充填することによって、チャネルホール部の上側部分の中に別のプラグ６１８を形成することをさらに含む。
方法９００は、図９に図示されているように、動作９１２に進み、動作９１２では、第２の相互接続層が、３Ｄ ＮＡＮＤメモリストリングのアレイの上方に形成される。第２の相互接続層は、１つまたは複数のＩＬＤ層の中に第２の複数の相互接続部を含むことが可能である。図６Ｂに図示されているように、相互接続層６２０は、メモリスタック６０４および３Ｄ ＮＡＮＤメモリストリング６１０のアレイの上方に形成され得る。相互接続層６２０は、複数のＩＬＤ層の中にＭＥＯＬおよび／またはＢＥＯＬの相互接続部を含み、３Ｄ ＮＡＮＤメモリストリング６１０と電気的接続を行うことが可能である。いくつかの実施形態において、相互接続層６２０は、複数のＩＬＤ層と、複数のプロセスにおいて形成されたその中の相互接続部とを含む。たとえば、相互接続層６２０の中の相互接続部は、１つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含むことが可能であり、薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、または、それらの任意の組合せを含む。相互接続部を形成するための製作プロセスは、また、フォトリソグラフィー、ＣＭＰ、ウェット／ドライエッチング、または任意の他の適切なプロセスを含むことが可能である。ＩＬＤ層は、１つまたは複数の薄膜堆積プロセスによって堆積された誘電材料を含むことが可能であり、薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組合せを含む。図６Ｂに図示されているＩＬＤ層および相互接続部は、集合的に相互接続層６２０と称され得る。
方法９００は、図９に図示されているように、動作９１４に進み、動作９１４では、第２のボンディング層が、第２の相互接続層の上方に形成される。第２のボンディング層は、複数の第２のボンディングコンタクトを含むことが可能である。図６Ｂに図示されているように、ボンディング層６２２は、相互接続層６２０の上方に形成されている。ボンディング層６２２は、誘電体によって取り囲まれている複数のボンディングコンタクト６２４を含むことが可能である。いくつかの実施形態において、誘電体層は、１つまたは複数の薄膜堆積プロセスによって、相互接続層６２０の上部表面の上に堆積されており、薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組合せを含む。次いで、パターニングプロセス（たとえば、誘電体層の中の誘電材料のフォトリソグラフィーおよびドライ／ウェットエッチング）を使用して、誘電体層を通る接触孔部を最初にパターニングすることによって、ボンディングコンタクト６２４が、誘電体層を通して、相互接続層６２０の中の相互接続部と接触して形成され得る。接触孔部は、導体（たとえば、銅）によって充填され得る。いくつかの実施形態において、接触孔部を充填することは、導体を堆積させる前に、バリア層、接着層、および／またはシード層を堆積させることを含む。
方法９００は、図９に図示されているように、動作９１６に進み、動作９１６では、第１の基板および第２の基板が、向かい合った様式で接合され、第１のボンディングコンタクトが、ボンディングインターフェースにおいて第２のボンディングコンタクトと接触しているようになっている。ボンディングは、ハイブリッドボンディングであることが可能である。いくつかの実施形態において、周辺回路および３Ｄ ＰＣＭセルがその上に形成されている第１の基板（たとえば、第１の半導体構造体）が、ボンディングの後に、３Ｄ ＮＡＮＤメモリストリングがその上に形成されている第２の基板（たとえば、第２の半導体構造体）の上方に配設されている。いくつかの実施形態において、３Ｄ ＮＡＮＤメモリストリングがその上に形成されている第２の基板（たとえば、第２の半導体構造体）が、ボンディングの後に、周辺回路および３Ｄ ＰＣＭセルがその上に形成されている第１の基板（たとえば、第１の半導体構造体）の上方に配設されている。
図７Ａに図示されているように、シリコン基板６０２およびその上に形成されたコンポーネント（たとえば、３Ｄ ＮＡＮＤメモリストリング６１０）は、逆さまにひっくり返されている。下に向いているボンディング層６２２は、上に向いているボンディング層５１４と（すなわち、向かい合った様式で）接合されており、それによって、（図７Ｂに示されているように）ボンディングインターフェース７０２を形成している。いくつかの実施形態において、処理プロセス（たとえば、プラズマ処理、ウェット処理、および／または熱処理）が、ボンディングの前にボンディング表面に適用される。図７Ａには図示されていないが、シリコン基板５０２およびその上に形成されたコンポーネント（たとえば、周辺回路を形成するトランジスター５０４、および３Ｄ ＸＰｏｉｎｔメモリセル５０６を含むデバイス層５１０）は、逆さまにひっくり返され得、下に向いているボンディング層５１４は、上に向いている、つまり、向かい合った様式でのボンディング層６２２と接合され得、それによって、ボンディングインターフェース７０２を形成している。ボンディングの後に、ボンディング層６２２の中のボンディングコンタクト６２４、および、ボンディング層５１４の中のボンディングコンタクト５１６が整合させられ、互いに接触しており、デバイス層５１０（たとえば、周辺回路を形成するトランジスター５０４および３Ｄ ＸＰｏｉｎｔメモリセル５０６）が、３Ｄ ＮＡＮＤメモリストリング６１０に電気的に接続され得るようになっている。接合されたデバイスにおいて、３Ｄ ＮＡＮＤメモリストリング６１０は、デバイス層５１０（たとえば、周辺回路を形成するトランジスター５０４および３Ｄ ＸＰｏｉｎｔメモリセル５０６）の上方または下方のいずれかにあることが可能であるということが理解される。それにもかかわらず、ボンディングインターフェース７０２は、図７Ｂに図示されているように、ボンディングの後に、３Ｄ ＮＡＮＤメモリストリング６１０とデバイス層５１０（たとえば、周辺回路を形成するトランジスター５０４および３Ｄ ＸＰｏｉｎｔメモリセル５０６）との間に形成され得る。
方法９００は、図９に図示されているように、動作９１８に進み、動作９１８では、第１の基板または第２の基板は、半導体層を形成するために薄くされる。いくつかの実施形態において、第１の半導体構造体の第１の基板は、ボンディングの後に、第２の半導体構造体の第２の基板の上方にあり、第１の半導体構造体の第１の基板は、半導体層を形成するために薄くされている。いくつかの実施形態において、第２の半導体構造体の第２の基板は、ボンディングの後に、第１の半導体構造体の第１の基板の上方にあり、第２の半導体構造体の第２の基板は、半導体層を形成するために薄くされている。
図７Ｂに図示されているように、接合された３Ｄメモリデバイス（たとえば、図７Ａに示されているようなシリコン基板６０２）の上部における基板は薄くされており、薄くされた上部基板が、半導体層７０４（たとえば、単結晶シリコン層）としての役割を果たすことができるようになっている。シリコン基板６０２は、それに限定されないが、ウェハ研削、ドライエッチング、ウェットエッチング、ＣＭＰ、任意の他の適切なプロセス、または、それらの任意の組合せを含む、プロセスによって薄くされ得る。１つの例において、薄くされた基板の厚さは、たとえばエッチングとＣＭＰプロセスの組合せを使用して、約１μｍから約２０μｍの間など（たとえば、１μｍ、２μｍ、３μｍ、４μｍ、５μｍ、６μｍ、７μｍ、８μｍ、９μｍ、１０μｍ、１５μｍ、２０μｍ、これらの値のいずれかによる下限によって境界付けられる任意の範囲、または、これらの値のうちの任意の２つによって定められる任意の範囲）、約１μｍから約２０μｍの間であり得る。いくつかの実施形態において、追加のエッチングプロセスをさらに適用することで、薄くされた基板の厚さは、たとえば１ミクロン未満の範囲といった、１μｍ未満へとさらに小さくされてもよいことは理解される。シリコン基板５０２が、接合された３Ｄメモリデバイスの上部における基板であるときには、別の半導体層が、シリコン基板５０２を薄くすることによって形成され得るということが理解される。
方法９００は、図９に図示されているように、動作９２０に進み、動作９２０では、パッドアウト相互接続層が、半導体層の上方に形成される。図７Ｂに図示されているように、パッドアウト相互接続層７０６は、半導体層７０４（薄くされた上部基板）の上方に形成されている。パッドアウト相互接続層７０６は、１つまたは複数のＩＬＤ層の中に形成された相互接続部（たとえば、パッドコンタクト７０８など）を含むことが可能である。パッドコンタクト７０８は、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープトシリコン、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。ＩＬＤ層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。いくつかの実施形態において、接合することおよび薄くすることの後に、コンタクト７１０は、たとえば、ウェット／ドライエッチング（導電性材料を堆積させることがそれに続く）によって、半導体層７０４を通って垂直方向に延在するように形成される。コンタクト７１０は、パッドアウト相互接続層７０６の中の相互接続部と接触していることが可能である。
図８は、いくつかの実施形態による、３Ｄ ＰＣＭ８０６を伴う３Ｄメモリデバイス８００の例示的な動作を示す。図１０は、いくつかの実施形態による、３Ｄ ＰＣＭを伴う３Ｄメモリデバイスを動作させるための例示的な方法１０００の流れ図である。図８に示されている３Ｄメモリデバイス８００の例は、図３に示されている３Ｄメモリデバイス３００、および、図４に示されている３Ｄメモリデバイス４００を含む。図８および図１０は、一緒に説明されることとなる。方法１０００に示されている動作は、網羅的でないということ、ならびに、他の動作は、図示されている動作のいずれかの前に、後に、またはそれらの間に同様に実施され得るということが理解される。さらに、動作のうちのいくつかは、同時に、または、図１０に示されているものとは異なる順序で実施され得る。図８に図示されているように、３Ｄメモリデバイス８００は、Ｉ／Ｏ回路８０４（たとえば、周辺回路の一部）と、３Ｄ ＰＣＭセルのアレイを有する３Ｄ ＰＣＭ８０６と、３Ｄ ＮＡＮＤメモリストリングのアレイを有する３Ｄ ＮＡＮＤメモリ８０８とを含む。いくつかの実施形態において、３Ｄ ＰＣＭセルのアレイは、３Ｄ ＸＰｏｉｎｔメモリセルのアレイを含む。Ｉ／Ｏ回路８０４、３Ｄ ＰＣＭ８０６、および３Ｄ ＮＡＮＤメモリ８０８は、詳細に上記に説明されているのと同じチップの中に形成され得る。
図１０を参照すると、方法１０００は、動作１００２において開始し、動作１００２では、データが入力／出力回路を通して３Ｄ ＰＣＭセルのアレイへと転送される。図８に示されているように、ホスト８０２によって発生させられる任意の適切な種類のデータが、Ｉ／Ｏ回路８０４を通して３Ｄメモリデバイス８００の３Ｄ ＰＣＭ８０６に転送され得る。ホスト８０２は、１つまたは複数のプロセッサーなど、データを発生させる任意の適切なデバイスであり得る。いくつかの実施形態において、ホスト８０２は、中央処理装置（ＣＰＵ）、グラフィックプロセッサー（たとえば、グラフィック処理装置（ＧＰＵ））、アプリケーションプロセッサー（ＡＰ）、汎用プロセッサー（たとえば、ＡＰＵ、Ａｃｃｅｌｅｒａｔｅｄ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ； ＧＰＧＰＵ、Ｇｅｎｅｒａｌ－Ｐｕｒｐｏｓｅ ｃｏｍｐｕｔｉｎｇ ｏｎ ＧＰＵ）、または任意の他の適切なプロセッサーを含む。Ｉ／Ｏ回路８０４は、周辺回路の一部としての高速でハイスループットのＩ／Ｏ回路であり得る。ホスト８０２および３Ｄメモリデバイス８００は、たとえば、仮想現実（ＶＲ）／拡張現実（ＡＲ）デバイス（たとえば、ＶＲヘッドセットなど）、携帯デバイス（たとえば、ダム端末またはスマートフォン、タブレットなど）、ウェアラブルデバイス（たとえば、眼鏡、腕時計など）、自動車制御ステーション、ゲームコンソール、テレビセット、ラップトップコンピューター、デスクトップコンピューター、ノートブックコンピューター、メディアセンター、セットトップボックス、グローバルポジショニングシステム（ＧＰＳ）、印刷装置、または任意の他の適切なデバイスといった、任意の適切な装置の一部であり得る。
方法１０００は、図１０に図示されているように、動作１００４に進み、動作１００４では、データが３Ｄ ＰＣＭセルのアレイの中にバッファリングされる。図８に図示されているように、３Ｄ ＰＣＭ８０６は、Ｉ／Ｏ回路８０４を通してホスト８０２から転送されたデータをバッファリングするための３Ｄメモリデバイス８００の一体化された高速のオンチップ不揮発性バッファーとして作動することが可能である。
方法１０００は、図１０に図示されているように、動作１００６に進み、動作１００６では、データは、３Ｄ ＰＣＭセルのアレイから３Ｄ ＮＡＮＤメモリストリングのアレイの中に記憶される。図８に図示されているように、３Ｄ ＮＡＮＤメモリ８０８では、３Ｄ ＰＣＭ８０６の中でバッファリングされたデータが３Ｄ ＮＡＮＤメモリ８０８において記憶され得る。いくつかの実施形態において、データは３Ｄ ＰＣＭ８０６の中でバッファリングされ、並行して３Ｄ ＮＡＮＤメモリ８０８の中に記憶される。いくつかの実施形態において、データは、３Ｄ ＰＣＭ８０６の中にバッファリングされることなくＩ／Ｏ回路８０４から３Ｄ ＮＡＮＤメモリ８０８へと直接的に送信される。いくつかの実施形態において、データの一部は３Ｄ ＰＣＭ８０６の中にバッファリングされるが、データの一部は３Ｄ ＮＡＮＤメモリ８０８の中に記憶される。たとえば、頻繁にアクセスされるデータは、高速のアクサスが可能とされたランダムアクセスを伴う３Ｄ ＰＣＭ８０６（たとえば、より速い３Ｄ ＸＰｏｉｎｔメモリ）の中にバッファリングされ得る一方で、あまり使用されないデータは、より大きな密度／容量のストレージのために３Ｄ ＮＡＮＤメモリ８０８の中に記憶され得る。
ホスト８０２の瞬時オンの特徴は、パワーオンまたはパワーオフのとき、高速の３Ｄ ＸＰｏｉｎｔメモリなどでデータを読み取りおよび３Ｄ ＰＣＭ８０６へと保存することで可能とされ得る。いくつかの実施形態において、ホスト８０２および／または３Ｄメモリデバイス８００のパワーオフに応じて、使用者データおよび／または動作システムデータのスナップショットが、揮発性メインメモリから３Ｄ ＰＣＭ８０６へとすぐに保存され、パワーオフの後でも保持され得る。ホスト８０２および／または３Ｄメモリデバイス８００のパワーオンに応じて、３Ｄ ＰＣＭ８０６に記憶された使用者データおよび／または動作システムデータのスナップショットは、揮発性メインメモリへとすぐに戻すように転送させることができ、パワーオフの前のホスト８０２の最後の状態を回復する。
方法１０００は、図１０に図示されているように、動作１００８に進み、動作１００８では、データは、複数のボンディングコンタクトを通して３Ｄ ＮＡＮＤメモリストリングのアレイと３Ｄ ＰＣＭセルのアレイとの間で転送される。いくつかの実施形態において、転送は、３Ｄメモリデバイスのパワーオンまたはパワーオフに応じて起動される。図８に図示されているように、データは、詳細に上記に説明されているように、複数のボンディングコンタクトによる直接的な電気接続を通して、３Ｄ ＰＣＭ８０６と３Ｄ ＮＡＮＤメモリ８０８との間で転送され得、それは、従来のオンボードのチップ－ツー－チップデータバスと比較して、短縮された距離、より高いスループット、およびより低いパワー消費を有している。
本開示の１つの態様によれば、３Ｄメモリデバイスは、周辺回路と、３Ｄ ＰＣＭセルのアレイと、複数の第１のボンディングコンタクトを含む第１のボンディング層とを含む第１の半導体構造体を含む。３Ｄメモリデバイスは、３Ｄ ＮＡＮＤメモリストリングのアレイと、複数の第２のボンディングコンタクトを含む第２のボンディング層とを含む第２の半導体構造体もさらに含む。３Ｄメモリデバイスは、第１のボンディング層と第２のボンディング層との間にボンディングインターフェースをさらに含む。第１のボンディングコンタクトは、ボンディングインターフェースにおいて、第２のボンディングコンタクトと接触している。
いくつかの実施形態において、第１の半導体構造体は、基板と、基板の上の周辺回路と、周辺回路の上方の３Ｄ ＰＣＭセルのアレイと、３Ｄ ＰＣＭセルのアレイの上方の第１のボンディング層とを含む。
いくつかの実施形態において、第２の半導体構造体は、第１のボンディング層の上方の第２のボンディング層と、第２のボンディング層の上方のメモリスタックと、メモリスタックを通って垂直方向に延在する３Ｄ ＮＡＮＤメモリストリングのアレイと、３Ｄ ＮＡＮＤメモリストリングのアレイの上方にあり、３Ｄ ＮＡＮＤメモリストリングのアレイと接触している半導体層とを含む。いくつかの実施形態において、３Ｄメモリデバイスは、半導体層の上方にパッドアウト相互接続層をさらに含む。
いくつかの実施形態において、半導体層は、ポリシリコンを含む。いくつかの実施形態において、半導体層は、単結晶シリコンを含む。
いくつかの実施形態において、第２の半導体構造体は、基板と、基板の上方のメモリスタックと、メモリスタックを通って垂直方向に延在する３Ｄ ＮＡＮＤメモリストリングのアレイと、メモリスタックおよび３Ｄ ＮＡＮＤメモリストリングのアレイの上方の第２のボンディング層とを含む。
いくつかの実施形態において、第１の半導体構造体は、第２のボンディング層の上方の第１のボンディング層と、第１のボンディング層の上方の３Ｄ ＰＣＭセルのアレイと、３Ｄ ＰＣＭセルのアレイの上方の周辺回路と、周辺回路の上方にあり、周辺回路と接触している半導体層とを含む。いくつかの実施形態において、３Ｄメモリデバイスは、半導体層の上方にパッドアウト相互接続層をさらに含む。
いくつかの実施形態において、周辺回路は、ＮＡＮＤメモリストリングのアレイの周辺回路と、３Ｄ ＰＣＭセルのアレイの周辺回路とを含む。
いくつかの実施形態において、各々の３Ｄ ＰＣＭセルは、３Ｄ ＸＰｏｉｎｔメモリセルを含む。
いくつかの実施形態において、第１の半導体構造体は、垂直方向に第１のボンディング層と３Ｄ ＰＣＭセルのアレイとの間に第１の相互接続層を含み、第２の半導体構造体は、垂直方向に第２のボンディング層と３Ｄ ＮＡＮＤメモリストリングのアレイとの間に第２の相互接続層を含む。
いくつかの実施形態において、３Ｄ ＰＣＭセルのアレイは、第１および第２の相互接続層ならびに第１および第２のボンディングコンタクトを通して、３Ｄ ＮＡＮＤメモリストリングのアレイに電気的に接続されている。
本開示の別の態様によれば、３Ｄメモリデバイスを形成するための方法が開示されている。第１の半導体構造体が形成される。第１の半導体構造体は、周辺回路と、３Ｄ ＰＣＭセルのアレイと、複数の第１のボンディングコンタクトを含む第１のボンディング層とを含む。第２の半導体構造体が形成される。第２の半導体構造体は、３Ｄ ＮＡＮＤメモリストリングのアレイと、複数の第２のボンディングコンタクトを含む第２のボンディング層とを含む。第１の半導体構造体および第２の半導体構造体は、第１のボンディングコンタクトがボンディングインターフェースにおいて第２のボンディングコンタクトと接触するように、向かい合った様式で接合される。
いくつかの実施形態において、第１の半導体構造体を形成するために、周辺回路が第１の基板の上に形成され、３Ｄ ＰＣＭセルのアレイが周辺回路の上方に形成され、第１の相互接続層が３Ｄ ＰＣＭセルのアレイの上方に形成され、第１のボンディング層は第１の相互接続層の上方に形成される。
いくつかの実施形態において、３Ｄ ＰＣＭセルのアレイを形成するために、３Ｄ ＸＰｏｉｎｔメモリセルのアレイが形成される。
いくつかの実施形態において、第２の半導体構造体を形成するために、メモリスタックが、第２の基板の上方に形成され、メモリスタックを通って垂直方向に延在する３Ｄ ＮＡＮＤメモリストリングのアレイが形成され、第２の相互接続層が、３Ｄ ＮＡＮＤメモリストリングのアレイの上方に形成され、第２のボンディング層が、第２の相互接続層の上方に形成される。
いくつかの実施形態において、第２の半導体構造体は、接合するステップの後に、第１の半導体構造体の上方にある。いくつかの実施形態において、第２の基板は、接合するステップの後に半導体層を形成するために薄くされ、パッドアウト相互接続層が、半導体層の上方に形成される。
いくつかの実施形態において、第１の半導体構造体は、接合するステップの後に、第２の半導体構造体の上方にある。いくつかの実施形態において、第１の基板は、接合するステップの後に半導体層を形成するために薄くされ、パッドアウト相互接続層が、半導体層の上方に形成される。
いくつかの実施形態において、接合するステップは、ハイブリッドボンディングを含む。
本開示のさらなる別の態様によれば、３Ｄメモリデバイスを動作させるための方法が開示されている。３Ｄメモリデバイスは、入力／出力回路と、３Ｄ ＰＣＭセルのアレイと、３Ｄ ＮＡＮＤメモリストリングのアレイとを同じチップに含む。データが、入力／出力回路を通して、３Ｄ ＰＣＭセルのアレイへと転送される。データは、３Ｄ ＰＣＭセルのアレイにおいてバッファリングされる。データは、３Ｄ ＰＣＭセルのアレイから３Ｄ ＮＡＮＤメモリストリングのアレイにおいて記憶される。
いくつかの実施形態において、データは、複数のボンディングコンタクトを通して３Ｄ ＮＡＮＤメモリストリングのアレイと３Ｄ ＰＣＭセルのアレイとの間で転送される。
いくつかの実施形態において、転送は、３Ｄメモリデバイスのパワーオンまたはパワーオフに応じて起動される。
いくつかの実施形態において、３Ｄ ＰＣＭセルのアレイは、３Ｄ ＸＰｏｉｎｔメモリセルのアレイを含む。
したがって、特定の実施形態の先述の説明は、他の人が、当業者の範囲内の知識を適用することによって、本開示の一般的な概念から逸脱することなく、過度の実験なしに、さまざまな用途に関して、そのような特定の実施形態を容易に修正および／または適合させることができる本開示の一般的な性質を明らかにすることとなる。したがって、そのような適合および修正は、本明細書に提示されている教示および指針に基づいて、開示されている実施形態の均等物の意味および範囲の中にあることを意図している。本明細書での言い回しまたは専門用語は、説明の目的のためのものであり、限定ではなく、本明細書の専門用語または言い回しは、教示および指針に照らして当業者によって解釈されることとなるようになっているということが理解されるべきである。
本開示の実施形態は、特定の機能およびその関係の実装を図示する機能的なビルディングブロックの助けを借りて上記に説明されてきた。これらの機能的なビルディングブロックの境界は、説明の便宜上、本明細書では任意に定義されている。特定の機能およびその関係が適当に実施される限りにおいて、代替的な境界が定義され得る。
概要および要約のセクションは、本発明者によって企図される本開示の１つまたは複数の（しかし、すべてではない）例示的な実施形態を記載している可能性があり、したがって、決して本開示および添付の特許請求の範囲を限定することを意図していない。
本開示の幅および範囲は、上記に説明された例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびその均等物のみにしたがって定義されるべきである。
１００、１０１ メモリデバイス
１０２ 第１の半導体構造体
１０４ 第２の半導体構造体
１０６ ボンディングインターフェース
２００ 半導体構造体
２０２ ワードラインドライバー
２０４ ページバッファー
２０６ ３Ｄ ＰＣＭ
３００ ３Ｄメモリデバイス
３０２ 第１の半導体構造体
３０４ 第２の半導体構造体
３０６ ボンディングインターフェース
３０８ 基板
３１０ デバイス層
３１２ 高速ロジックトランジスター
３１４ センシング＆コントローラー回路
３１６ トランジスター
３１８ ３Ｄ ＸＰｏｉｎｔメモリセル
３２２ 相互接続層
３２４ ボンディング層
３２６ ボンディングコンタクト
３２８ ボンディング層
３３０ ボンディングコンタクト
３３２ 相互接続層
３３３ メモリスタック
３３４ 導体層
３３６ 誘電体層
３３８ ３Ｄ ＮＡＮＤメモリストリング
３４０ メモリフィルム
３４２ 半導体チャネル
３４４ プラグ
３４６ プラグ
３４８ 半導体層
３５０ パッドアウト相互接続層
３５２ 接触パッド
３５４ コンタクト
３６０ ワードライン
３６２ ビットライン
３６４ メモリエレメント
４００ ３Ｄメモリデバイス
４０２ 第１の半導体構造体
４０４ 第２の半導体構造体
４０６ ボンディングインターフェース
４０８ 基板
４１０ メモリスタック
４１２ 導体層
４１４ 誘電体層
４１６ ３Ｄ ＮＡＮＤメモリストリング
４１８ メモリフィルム
４２０ 半導体チャネル層
４２２ プラグ
４２４ プラグ
４２６ 相互接続層
４２８ ボンディング層
４３０ ボンディングコンタクト
４３２ ボンディング層
４３４ ボンディングコンタクト
４３６ 相互接続層
４３８ デバイス層
４４０ 半導体層
４４２、４４４ 周辺回路
４４６ トランジスター
４４８ ３Ｄ ＸＰｏｉｎｔメモリセル
４５２ パッドアウト相互接続層
４５４ 接触パッド
４５６ コンタクト
４６０ ワードライン
４６２ ビットライン
４６４ メモリエレメント
５０２ シリコン基板
５０４ トランジスター
５０６ ３Ｄ ＸＰｏｉｎｔメモリセル
５０７ ワードライン
５０８ ビットライン
５０９ メモリエレメント
５１０ デバイス層
５１２ 相互接続層
５１４ ボンディング層
５１６ ボンディングコンタクト
６０２ シリコン基板
６０４ メモリスタック
６０６ 導体層
６０８ 誘電体層
６１０ ３Ｄ ＮＡＮＤメモリストリング
６１２ プラグ
６１４ メモリフィルム
６１６ 半導体層
６１８ プラグ
６２０ 相互接続層
６２２ ボンディング層
６２４ ボンディングコンタクト
７０２ ボンディングインターフェース
７０４ 半導体層
７０６ パッドアウト相互接続層
７０８ パッドコンタクト
７１０ コンタクト
８００ ３Ｄメモリデバイス
８０２ ホスト
８０４ Ｉ／Ｏ回路
８０６ ３Ｄ ＰＣＭ
８０８ ３Ｄ ＮＡＮＤメモリ

Claims (26)

  1. ３次元（３Ｄ）メモリデバイスであって、
    周辺回路、３Ｄ相変化メモリ（ＰＣＭ）セルのアレイ、および、複数の第１のボンディングコンタクトを含む第１のボンディング層を含む第１の半導体構造体と、
    ３Ｄ ＮＡＮＤメモリストリングのアレイ、および、複数の第２のボンディングコンタクトを含む第２のボンディング層を含む第２の半導体構造体と、
    前記第１のボンディング層と前記第２のボンディング層との間のボンディングインターフェースであって、前記第１のボンディングコンタクトは前記ボンディングインターフェースにおいて前記第２のボンディングコンタクトと接触している、ボンディングインターフェースと
    を含む、３Ｄメモリデバイス。
  2. 前記第１の半導体構造体は、
    基板と、
    前記基板の上の前記周辺回路と、
    前記周辺回路の上方の前記３Ｄ ＰＣＭセルのアレイと、
    前記３Ｄ ＰＣＭセルのアレイの上方の前記第１のボンディング層と
    を含む、請求項１に記載の３Ｄメモリデバイス。
  3. 前記第２の半導体構造体は、
    前記第１のボンディング層の上方の前記第２のボンディング層と、
    前記第２のボンディング層の上方のメモリスタックと、
    前記メモリスタックを通って垂直方向に延在する前記３Ｄ ＮＡＮＤメモリストリングのアレイと、
    前記３Ｄ ＮＡＮＤメモリストリングのアレイの上方にあり、前記３Ｄ ＮＡＮＤメモリストリングのアレイと接触している半導体層と
    を含む、請求項２に記載の３Ｄメモリデバイス。
  4. 前記半導体層の上方にパッドアウト相互接続層をさらに含む、請求項３に記載の３Ｄメモリデバイス。
  5. 前記半導体層は、ポリシリコンを含む、請求項３または４に記載の３Ｄメモリデバイス。
  6. 前記半導体層は、単結晶シリコンを含む、請求項３または４に記載の３Ｄメモリデバイス。
  7. 前記第２の半導体構造体は、
    基板と、
    前記基板の上方のメモリスタックと、
    前記メモリスタックを通って垂直方向に延在する前記３Ｄ ＮＡＮＤメモリストリングのアレイと、
    前記メモリスタックおよび前記３Ｄ ＮＡＮＤメモリストリングのアレイの上方の前記第２のボンディング層と
    を含む、請求項１に記載の３Ｄメモリデバイス。
  8. 前記第１の半導体構造体は、
    前記第２のボンディング層の上方の前記第１のボンディング層と、
    前記第１のボンディング層の上方の前記３Ｄ ＰＣＭセルのアレイと、
    前記３Ｄ ＰＣＭセルのアレイの上方の前記周辺回路と、
    前記周辺回路の上方にあり、前記周辺回路と接触している半導体層と
    を含む、請求項７に記載の３Ｄメモリデバイス。
  9. 前記半導体層の上方にパッドアウト相互接続層をさらに含む、請求項８に記載の３Ｄメモリデバイス。
  10. 前記周辺回路は、前記ＮＡＮＤメモリストリングのアレイの周辺回路と、前記３Ｄ ＰＣＭセルのアレイの周辺回路とを含む、請求項１に記載の３Ｄメモリデバイス。
  11. 各々の３Ｄ ＰＣＭセルは３Ｄ ＸＰｏｉｎｔメモリセルを含む、請求項１から１０のいずれか一項に記載の３Ｄメモリデバイス。
  12. 前記第１の半導体構造体は、垂直方向に前記第１のボンディング層と前記３Ｄ ＰＣＭセルのアレイとの間に第１の相互接続層を含み、前記第２の半導体構造体は、垂直方向に前記第２のボンディング層と前記３Ｄ ＮＡＮＤメモリストリングのアレイとの間に第２の相互接続層を含む、請求項１から１１のいずれか一項に記載の３Ｄメモリデバイス。
  13. 前記３Ｄ ＰＣＭセルのアレイは、前記第１および第２の相互接続層ならびに前記第１および第２のボンディングコンタクトを通して、前記３Ｄ ＮＡＮＤメモリストリングのアレイに電気的に接続されている、請求項１２に記載の３Ｄメモリデバイス。
  14. ３次元（３Ｄ）メモリデバイスを形成するための方法であって、
    第１の半導体構造体を形成するステップであって、前記第１の半導体構造体は、周辺回路、３Ｄ相変化メモリ（ＰＣＭ）セルのアレイ、および、複数の第１のボンディングコンタクトを含む第１のボンディング層を含む、ステップと、
    第２の半導体構造体を形成するステップであって、前記第２の半導体構造体は、３Ｄ ＮＡＮＤメモリストリングのアレイ、および、複数の第２のボンディングコンタクトを含む第２のボンディング層を含む、ステップと、
    前記第１のボンディングコンタクトがボンディングインターフェースにおいて前記第２のボンディングコンタクトと接触するように、前記第１の半導体構造体および前記第２の半導体構造体を向かい合った様式で接合するステップと
    を含む、方法。
  15. 前記第１の半導体構造体を形成するステップは、
    第１の基板の上に前記周辺回路を形成するステップと、
    前記周辺回路の上方に前記３Ｄ ＰＣＭセルのアレイを形成するステップと、
    前記３Ｄ ＰＣＭセルのアレイの上方に第１の相互接続層を形成するステップと、
    前記第１の相互接続層の上方に前記第１のボンディング層を形成するステップと
    を含む、請求項１４に記載の方法。
  16. 前記３Ｄ ＰＣＭセルのアレイを形成するステップは、３Ｄ ＸＰｏｉｎｔメモリセルのアレイを形成するステップを含む、請求項１５に記載の方法。
  17. 前記第２の半導体構造体を形成するステップは、
    第２の基板の上方にメモリスタックを形成するステップと、
    前記メモリスタックを通って垂直方向に延在する前記３Ｄ ＮＡＮＤメモリストリングのアレイを形成するステップと、
    前記３Ｄ ＮＡＮＤメモリストリングのアレイの上方に第２の相互接続層を形成するステップと、
    前記第２の相互接続層の上方に前記第２のボンディング層を形成するステップと
    を含む、請求項１４から１６のいずれか一項に記載の方法。
  18. 前記第２の半導体構造体は、前記接合するステップの後に、前記第１の半導体構造体の上方にある、請求項１４から１７のいずれか一項に記載の方法。
  19. 前記接合するステップの後に半導体層を形成するために前記第２の基板を薄くするステップと、
    前記半導体層の上方にパッドアウト相互接続層を形成するステップと
    をさらに含む、請求項１８に記載の方法。
  20. 前記第１の半導体構造体は、前記接合するステップの後に、前記第２の半導体構造体の上方にある、請求項１４から１７のいずれか一項に記載の方法。
  21. 前記接合するステップの後に半導体層を形成するために前記第１の基板を薄くするステップと、
    前記半導体層の上方にパッドアウト相互接続層を形成するステップと
    をさらに含む、請求項２０に記載の方法。
  22. 前記接合するステップは、ハイブリッドボンディングを含む、請求項１４から２１のいずれか一項に記載の方法。
  23. 入力／出力回路と、３次元（３Ｄ）相変化メモリ（ＰＣＭ）セルのアレイと、３Ｄ ＮＡＮＤメモリストリングのアレイとを同じチップに含む３Ｄメモリデバイスを動作させるための方法であって、
    前記入力／出力回路を通して、前記３Ｄ ＰＣＭセルのアレイへとデータを転送するステップと、
    前記３Ｄ ＰＣＭセルのアレイにおいて前記データをバッファリングするステップと、
    前記３Ｄ ＰＣＭセルのアレイから前記３Ｄ ＮＡＮＤメモリストリングのアレイにおいて前記データを記憶するステップと
    を含む、方法。
  24. 複数のボンディングコンタクトを通して、前記３Ｄ ＮＡＮＤメモリストリングのアレイと前記３Ｄ ＰＣＭセルのアレイとの間で前記データを転送するステップをさらに含む、請求項２３に記載の方法。
  25. 前記転送は、前記３Ｄメモリデバイスのパワーオンまたはパワーオフに応じて起動される、請求項２３または２４に記載の方法。
  26. 前記３Ｄ ＰＣＭセルのアレイは、３Ｄ ＸＰｏｉｎｔメモリセルのアレイを含む、請求項２３から２５のいずれか一項に記載の方法。
JP2021561775A 2019-04-30 2019-09-11 ３次元相変化メモリを伴う３次元メモリデバイス Active JP7427022B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CNPCT/CN2019/085237 2019-04-30
PCT/CN2019/085237 WO2020220280A1 (en) 2019-04-30 2019-04-30 Three-dimensional memory device with embedded dynamic random-access memory
PCT/CN2019/105312 WO2020220556A1 (en) 2019-04-30 2019-09-11 Three-dimensional memory device with three-dimensional phase-change memory

Publications (2)

Publication Number Publication Date
JP2022529165A true JP2022529165A (ja) 2022-06-17
JP7427022B2 JP7427022B2 (ja) 2024-02-02

Family

ID=69216613

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021561775A Active JP7427022B2 (ja) 2019-04-30 2019-09-11 ３次元相変化メモリを伴う３次元メモリデバイス

Country Status (7)

Country Link
US (3) US10937766B2 (ja)
EP (1) EP3928353B1 (ja)
JP (1) JP7427022B2 (ja)
KR (1) KR20210141589A (ja)
CN (2) CN110720145B (ja)
TW (1) TWI704678B (ja)
WO (1) WO2020220556A1 (ja)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11189635B2 (en) 2019-04-01 2021-11-30 Applied Materials, Inc. 3D-NAND mold
CN110720145B (zh) * 2019-04-30 2021-06-22 长江存储科技有限责任公司 具有三维相变存储器的三维存储设备
US11638377B2 (en) 2019-09-13 2023-04-25 Applied Materials, Inc. Self-aligned select gate cut for 3D NAND
US11237955B2 (en) * 2019-10-28 2022-02-01 Samsung Electronics Co., Ltd. Memory device, method of operating memory device, and computer system including memory device
KR20210050635A (ko) 2019-10-28 2021-05-10 삼성전자주식회사 메모리 장치, 및 이를 포함하는 컴퓨터 시스템
JP7350096B2 (ja) * 2019-11-05 2023-09-25 長江存儲科技有限責任公司 結合された３次元メモリデバイスおよびそれを形成するための方法
US11587796B2 (en) 2020-01-23 2023-02-21 Applied Materials, Inc. 3D-NAND memory cell structure
US11538762B2 (en) * 2020-01-24 2022-12-27 Micron Technology, Inc. Methods for making double-sided semiconductor devices and related devices, assemblies, packages and systems
US11527545B2 (en) 2020-02-12 2022-12-13 Tokyo Electron Limited Architecture design and process for 3D logic and 3D memory
US11282828B2 (en) 2020-02-20 2022-03-22 Tokyo Electron Limited High density architecture design for 3D logic and 3D memory circuits
JP2021145053A (ja) * 2020-03-12 2021-09-24 キオクシア株式会社 半導体記憶装置
US11930637B2 (en) 2020-06-19 2024-03-12 Applied Materials, Inc. Confined charge trap layer
CN111969106A (zh) * 2020-08-17 2020-11-20 长江存储科技有限责任公司 一种相变存储器件及其制造方法
CN112385038B (zh) * 2020-10-13 2023-04-21 长江先进存储产业创新中心有限责任公司 通过xtacking形成的用以提高存储器阵列效率并且实现缩放的新型3d交叉点存储器结构
CN112436027B (zh) * 2020-11-23 2024-07-23 长江先进存储产业创新中心有限责任公司 半导体结构及其制造方法
CN113224070B (zh) * 2021-05-06 2024-04-26 长江先进存储产业创新中心有限责任公司 半导体器件及其制备方法
CN113224071B (zh) * 2021-05-06 2024-04-19 长江先进存储产业创新中心有限责任公司 半导体器件及其制备方法
CN113223973A (zh) * 2021-05-06 2021-08-06 长江先进存储产业创新中心有限责任公司 半导体器件及其制备方法
CN113206099B (zh) * 2021-05-06 2024-05-28 长江先进存储产业创新中心有限责任公司 半导体器件及其制备方法
CN115623878A (zh) * 2021-05-12 2023-01-17 长江存储科技有限责任公司 具有三维晶体管的存储器***电路及其形成方法
WO2022236944A1 (en) * 2021-05-12 2022-11-17 Yangtze Memory Technologies Co., Ltd. Memory peripheral circuit having three-dimensional transistors and method for forming the same
US11862628B2 (en) * 2021-05-20 2024-01-02 Micron Technology, Inc. Transistor configurations for multi-deck memory devices
CN113345487B (zh) * 2021-06-04 2024-06-07 长江先进存储产业创新中心有限责任公司 存储器、存储器***及存储器的制造方法
CN113437110B (zh) * 2021-06-08 2023-04-18 长江先进存储产业创新中心有限责任公司 相变存储***及其制造方法
CN115803882A (zh) 2021-06-30 2023-03-14 长江存储科技有限责任公司 三维存储器装置及其形成方法
WO2023272592A1 (en) 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
CN115836387A (zh) 2021-06-30 2023-03-21 长江存储科技有限责任公司 三维存储器装置及其形成方法
CN116018889A (zh) * 2021-06-30 2023-04-25 长江存储科技有限责任公司 三维存储器装置及其形成方法
CN115867970A (zh) * 2021-06-30 2023-03-28 长江存储科技有限责任公司 三维存储器装置及其形成方法
KR20230030344A (ko) * 2021-08-25 2023-03-06 삼성전자주식회사 웨이퍼-투-웨이퍼 본딩을 이용하는 3차원 스토리지 장치
JP2024512941A (ja) * 2021-08-31 2024-03-21 長江存儲科技有限責任公司 三次元メモリデバイスおよびその形成方法
CN116075928A (zh) * 2021-08-31 2023-05-05 长江存储科技有限责任公司 具有垂直晶体管的存储器器件及其形成方法
WO2023028829A1 (en) 2021-08-31 2023-03-09 Yangtze Memory Technologies Co., Ltd. Memory devices having vertical transistors and methods for forming the same
CN113892175A (zh) * 2021-08-31 2022-01-04 长江存储科技有限责任公司 三维存储器件及其形成方法
KR20230038368A (ko) * 2021-09-10 2023-03-20 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
CN114067879A (zh) * 2021-10-14 2022-02-18 西安紫光国芯半导体有限公司 3d非易失性存储装置及其读数据方法、写数据方法
WO2023108406A1 (en) * 2021-12-14 2023-06-22 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd Memory device and layout of the same
US20230284443A1 (en) * 2022-03-02 2023-09-07 Sandisk Technologies Llc Three-dimensional memory device containing a pillar contact between channel and source and methods of making the same
WO2024098376A1 (en) * 2022-11-11 2024-05-16 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd Three-dimensional phase-change memory and methods
WO2024129760A1 (en) * 2022-12-15 2024-06-20 Murata Manufacturing Co., Ltd. 3-d ic structures including standalone pcm switch layers

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274355A (ja) * 2000-01-18 2001-10-05 Hitachi Ltd 半導体記憶装置及びデータ処理装置
WO2004100266A1 (ja) * 2003-05-09 2004-11-18 Matsushita Electric Industrial Co., Ltd. 不揮発性メモリおよびその製造方法
JP2007172826A (ja) * 2001-07-17 2007-07-05 Sanyo Electric Co Ltd 半導体メモリ装置
JP2009283498A (ja) * 2008-05-19 2009-12-03 Toshiba Corp 不揮発性記憶装置及びその製造方法
JP2011049561A (ja) * 2009-08-26 2011-03-10 Samsung Electronics Co Ltd ３次元メモリセルアレイを含む半導体メモリ素子及びその製造方法
US20130208542A1 (en) * 2012-02-10 2013-08-15 Samsung Electronics Co., Ltd. Embedded solid state disk as a controller of a solid state disk
US20150340366A1 (en) * 2014-05-21 2015-11-26 Joon-Sung LIM Semiconductor devices including a peripheral circuit region and first and second memory regions, and related programming methods
JP2016062901A (ja) * 2014-09-12 2016-04-25 株式会社東芝 半導体記憶装置及びその製造方法
JP2019057532A (ja) * 2017-09-19 2019-04-11 東芝メモリ株式会社 半導体メモリ

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6653730B2 (en) * 2000-12-14 2003-11-25 Intel Corporation Electronic assembly with high capacity thermal interface
JP2008078404A (ja) * 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
CN101232037A (zh) * 2008-02-26 2008-07-30 中国科学院上海微***与信息技术研究所 多层次相变存储阵列与下层***电路互连的方法
JP5322533B2 (ja) * 2008-08-13 2013-10-23 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2010098067A (ja) * 2008-10-15 2010-04-30 Toshiba Corp 半導体装置
JP5259369B2 (ja) * 2008-12-16 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US9123409B2 (en) * 2009-06-11 2015-09-01 Micron Technology, Inc. Memory device for a hierarchical memory architecture
US20120193785A1 (en) * 2011-02-01 2012-08-02 Megica Corporation Multichip Packages
US9432298B1 (en) * 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US8970028B2 (en) * 2011-12-29 2015-03-03 Invensas Corporation Embedded heat spreader for package with multiple microelectronic elements and face-down connection
JP5758744B2 (ja) * 2011-08-25 2015-08-05 株式会社日立製作所 相変化メモリ
US8610260B2 (en) * 2011-10-03 2013-12-17 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US9202536B2 (en) * 2012-03-26 2015-12-01 Intel Corporation Three dimensional memory control circuitry
US8922243B2 (en) * 2012-12-23 2014-12-30 Advanced Micro Devices, Inc. Die-stacked memory device with reconfigurable logic
US8963335B2 (en) * 2012-09-13 2015-02-24 Invensas Corporation Tunable composite interposer
US8860229B1 (en) * 2013-07-16 2014-10-14 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonding with through substrate via (TSV)
KR102092776B1 (ko) * 2013-11-20 2020-03-24 에스케이하이닉스 주식회사 전자 장치
US9147672B1 (en) * 2014-05-08 2015-09-29 Macronix International Co., Ltd. Three-dimensional multiple chip packages including multiple chip stacks
KR102311084B1 (ko) * 2014-08-07 2021-10-12 인텔 코포레이션 패시브 평면형 디바이스를 갖는 rf 회로 장치 및 패시브 평면형 디바이스를 갖는 rf 회로 시스템
US20180374864A1 (en) * 2014-09-12 2018-12-27 Toshiba Memory Corporation Semiconductor memory device
US10418369B2 (en) * 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
WO2017087820A1 (en) * 2015-11-19 2017-05-26 Fu-Chang Hsu Methods and apparatus for a 3d array inside a substrate trench
CN105390501A (zh) * 2015-11-25 2016-03-09 上海新储集成电路有限公司 一种fpga芯片及其制作方法
US11017838B2 (en) * 2016-08-04 2021-05-25 Samsung Electronics Co., Ltd. Nonvolatile memory devices
US10181455B2 (en) * 2017-01-17 2019-01-15 Apple Inc. 3D thin profile pre-stacking architecture using reconstitution method
KR102036882B1 (ko) * 2017-06-07 2019-10-25 한양대학교 산학협력단 역 상 변화 특성을 갖는 상 변화 메모리 소자 및 이를 이용하여 고집적 3차원 아키텍처를 갖는 상 변화 메모리
KR102366798B1 (ko) * 2017-06-13 2022-02-25 삼성전자주식회사 반도체 소자
WO2019037403A1 (en) * 2017-08-21 2019-02-28 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL STABLE MEMORY DEVICES AND METHODS OF FORMING THE SAME
CN107658315B (zh) * 2017-08-21 2019-05-14 长江存储科技有限责任公司 半导体装置及其制备方法
CN107665829B (zh) * 2017-08-24 2019-12-17 长江存储科技有限责任公司 晶圆混合键合中提高金属引线制程安全性的方法
US10943916B2 (en) * 2017-11-23 2021-03-09 Yangtze Memory Technologies Co., Ltd. Method for manufacturing three-dimensional memory structure
CN107946306A (zh) * 2017-11-23 2018-04-20 长江存储科技有限责任公司 三维存储结构制作方法、存储结构、存储器及电子设备
CN108063097A (zh) * 2017-12-19 2018-05-22 武汉新芯集成电路制造有限公司 一种三层芯片集成方法
WO2020034063A1 (en) * 2018-08-13 2020-02-20 Yangtze Memory Technologies Co., Ltd. Bonding contacts having capping layer and method for forming the same
CN109314117B (zh) * 2018-08-14 2019-08-30 长江存储科技有限责任公司 操作3d存储器件的方法
CN109148415B (zh) * 2018-08-28 2020-08-25 武汉新芯集成电路制造有限公司 多晶圆堆叠结构及其形成方法
US11121121B2 (en) * 2018-09-04 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
CN111211133B (zh) * 2018-09-10 2021-03-30 长江存储科技有限责任公司 使用梳状路由结构以减少金属线装载的存储器件
WO2020163984A1 (en) * 2019-02-11 2020-08-20 Yangtze Memory Technologies Co., Ltd. Bonded semiconductor structures having bonding contacts made of indiffusible conductive materials and methods for forming the same
CN111727503B (zh) * 2019-04-15 2021-04-16 长江存储科技有限责任公司 具有可编程逻辑器件和异构存储器的统一半导体器件及其形成方法
WO2020220280A1 (en) * 2019-04-30 2020-11-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with embedded dynamic random-access memory
CN110192269A (zh) * 2019-04-15 2019-08-30 长江存储科技有限责任公司 三维nand存储器件与多个功能芯片的集成
CN110720145B (zh) * 2019-04-30 2021-06-22 长江存储科技有限责任公司 具有三维相变存储器的三维存储设备
US11637056B2 (en) * 2019-09-20 2023-04-25 iCometrue Company Ltd. 3D chip package based on through-silicon-via interconnection elevator

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274355A (ja) * 2000-01-18 2001-10-05 Hitachi Ltd 半導体記憶装置及びデータ処理装置
JP2007172826A (ja) * 2001-07-17 2007-07-05 Sanyo Electric Co Ltd 半導体メモリ装置
WO2004100266A1 (ja) * 2003-05-09 2004-11-18 Matsushita Electric Industrial Co., Ltd. 不揮発性メモリおよびその製造方法
JP2009283498A (ja) * 2008-05-19 2009-12-03 Toshiba Corp 不揮発性記憶装置及びその製造方法
JP2011049561A (ja) * 2009-08-26 2011-03-10 Samsung Electronics Co Ltd ３次元メモリセルアレイを含む半導体メモリ素子及びその製造方法
US20130208542A1 (en) * 2012-02-10 2013-08-15 Samsung Electronics Co., Ltd. Embedded solid state disk as a controller of a solid state disk
US20150340366A1 (en) * 2014-05-21 2015-11-26 Joon-Sung LIM Semiconductor devices including a peripheral circuit region and first and second memory regions, and related programming methods
JP2016062901A (ja) * 2014-09-12 2016-04-25 株式会社東芝 半導体記憶装置及びその製造方法
JP2019057532A (ja) * 2017-09-19 2019-04-11 東芝メモリ株式会社 半導体メモリ

Also Published As

Publication number Publication date
CN110720145B (zh) 2021-06-22
EP3928353A4 (en) 2022-10-19
CN113488505B (zh) 2022-09-30
WO2020220556A1 (en) 2020-11-05
US10937766B2 (en) 2021-03-02
CN113488505A (zh) 2021-10-08
US11133293B2 (en) 2021-09-28
TWI704678B (zh) 2020-09-11
EP3928353B1 (en) 2023-11-08
JP7427022B2 (ja) 2024-02-02
KR20210141589A (ko) 2021-11-23
US20200350287A1 (en) 2020-11-05
US11552056B2 (en) 2023-01-10
EP3928353A1 (en) 2021-12-29
TW202111926A (zh) 2021-03-16
US20210151413A1 (en) 2021-05-20
CN110720145A (zh) 2020-01-21
US20210391307A1 (en) 2021-12-16

Similar Documents

Publication Publication Date Title
JP7427022B2 (ja) ３次元相変化メモリを伴う３次元メモリデバイス
JP7328344B2 (ja) 三次元メモリデバイス
TWI715097B (zh) 具有靜態隨機存取記憶體的三維記憶體元件
JP7209857B2 (ja) スタックされた３次元異種メモリデバイス、および、それを形成するための方法
CN110720143B (zh) 具有处理器和nand闪存的键合半导体器件及其形成方法
JP7311615B2 (ja) プロセッサおよびｎａｎｄフラッシュメモリを有する接合半導体デバイスならびにそれを形成する方法
WO2020220555A1 (en) Bonded semiconductor devices having processor and nand flash memory and methods for forming the same
TWI707453B (zh) 三維記憶裝置、用於操作三維記憶裝置上的緩衝單元的系統以及用於操作三維記憶裝置上的數據緩衝器的方法
TWI709139B (zh) 三維記憶體件中的記憶體內計算
JP2022519659A (ja) フラッシュメモリーコントローラーを有する結合されたメモリーデバイス、ならびに、その製作方法および動作方法
TWI713200B (zh) 具有靜態隨機存取記憶體的三維記憶體元件的快取程序操作
TW202101736A (zh) 三維記憶體件以及其形成方法與操作方法
JP2022529564A (ja) 半導体デバイス及び方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211015

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211015

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221121

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230220

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20230619

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231017

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20231025

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231225

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240123

R150 Certificate of patent or registration of utility model

Ref document number: 7427022

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150