JP2022500869A - ハイブリッド集積用の改良された基板を製造するためのプロセス - Google Patents

ハイブリッド集積用の改良された基板を製造するためのプロセス Download PDF

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Abstract

プロセスは、レシーバ基板（２０）と、キャリア基板（１１）、活性層（１３）に対して選択的にエッチングされ得る犠牲層（１２）、及び活性層（１３）上に配置されたシリコン酸化物層（１４）を順に含むドナー基板（１０）とを用意するステップと、第１の厚さを有する第１の部分（１４ａ）及び第１の厚さよりも厚い第２の厚さを有する第２の部分（１４ｂ）を形成するように、酸化物層（１４）にキャビティを形成するステップと、連続的で実質的に平坦な表面（４１）を形成するように多結晶シリコン（４０）でキャビティを充填するステップと、表面（４１）においてレシーバ基板（２０）及びドナー基板（１０）を組み立てるステップと、活性層（１３）及び犠牲層（１２）を保存しながらキャリア基板（１１）を除去するステップとを含む。【選択図】 図１Ｅ

Description

本発明は、ＳＯＩ（Ｓｉｌｏｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒの省略形）型の半導体部品を製造する分野に関し、特に、様々な用途又は機能のために構成された構成部品のハイブリッド集積用の改良された基板を製造する分野に関する。
ＳＯＩ構造は、シリコンの活性層を典型的には備え、活性層には構成部品自体が配置され、活性層の下には埋め込みシリコン酸化物層が配置される。埋め込みシリコン酸化物層は、イオン化された粒子に由来する寄生電流及び電荷に対する絶縁を構成する。埋め込みシリコン酸化物層は、同じシリコン層に製造された隣り合う構成部品の優れた絶縁、及び特にこのような隣り合う構成部品同士の間の寄生容量の著しい削減も可能にする。埋め込みシリコン酸化物層は、それ自体、機械的キャリアとして働くシリコン基板に載っている。
このタイプの基板は、スマートカット（Ｓｍａｒｔ Ｃｕｔ）（商標）プロセスにより一般に製造され、下記のステップ、
キャリア基板を用意するステップと、
単結晶シリコンドナー基板を用意するステップと、
将来の活性層を画定するためにドナー基板に弱化領域を形成するステップ（弱化領域はドナー基板の決められた深さにおいて原子種の注入により形成されてもよい）と、
キャリア基板若しくはドナー基板又は両方に酸化物層を形成した後に、キャリア基板に第１のドナー基板を接合するステップであって、酸化物層が埋め込み酸化物層を形成するものである、接合するステップと、
弱化領域に沿って第１のドナー基板を引き離し、キャリア基板への活性層の移転をもたらすステップと、
目的とする構成部品が集積されることになるＳＯＩ型の最終的な基板を得るために、引き離しステップに関連した欠陥を修復又は除去し最適な粗さ特性及び厚さ特性を前記層に与えるように移転した層に仕上げ処理を実行するステップと
を含む。
仕上げ処理は、注入プロセス及び引き離しプロセスからもたらされる欠損を修正することを意図し、移転した層の厚さを目標値にすることに同時に寄与しながら移転した層の表面の粗さを改善することを意図する化学的、機械的な研磨により完結する熱処理、又は移転した層の厚さを目標厚さにすることを意図し、シリコン原子の熱的に活性化された拡散により活性層の表面を平滑化することを意図する、高温で、典型的には１１００℃を上回る高温で実行される、さらなる熱処理により完結する熱処理のいずれかを通常含む。
一般に、移転したシリコン活性層は、数ナノメートル〜数１００ナノメートルの範囲にわたる厚さを典型的に有し、一方で埋め込み酸化物層は、約１０ナノメートル〜数１００ナノメートル（典型的には１０００ｎｍ）以上の範囲にわたる厚さを有する。
活性層の厚さ及び埋め込み酸化物層の厚さは、目的とする用途に応じて一般に変化する。例として、シリコン活性層の厚さは、典型的にはほぼ３ｎｍと４０ｎｍとの間であり、埋め込み酸化物層の厚さは、ＦＤ（Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ（完全空乏））型のＳＯＩ部品の製造向けの基板に関して、典型的にはほぼ１０ｎｍと４０ｎｍとの間である。その上、ＲＦ（ｒａｄｉｏｆｒｅｑｕｅｎｃｙ（無線周波数））型のＳＯＩ部品を製造するために構成された基板に関して、活性シリコン層の厚さ及び埋め込み酸化物層の厚さは、典型的にはほぼ５０ｎｍよりも厚い。
実際に、埋め込みシリコン酸化物層の様々な厚さは、開発者が選択するような多くのパラメータのように、異なる度合いの絶縁性、異なる漏れ電流、異なる電圧強度、異なる等価容量を得ることを可能にする。加えて、１つ又は複数の機能層が、埋め込み酸化物層とシリコンキャリア基板との間に挟まれ得る。このタイプの層配置の目的は、基板を介して伝達される自己バイアス及び構成部品同士の間のクロストーク、特に、無線周波数部品の強い電磁放射により誘起されるものを制限することである。
結果として、ある種の用途又は機能に関して、例えば、ＦＤＳＯＩ型のトランジスタを製造するために薄い埋め込みシリコン酸化物層を有するＳＯＩ型の基板を代わりに選択することが好ましく、他の用途に関して、厚い埋め込みシリコン酸化物層を有する及び／又は機能的な追加の層を有するＳＯＩ型の基板が、例えば、パワー部品又は無線周波数部品を製造するために好まれるだろう。
その上、当業者に知られている工業的製造プロセスの事実のために、ＳＯＩ型の基板の大多数は、「均質」である、言い換えると、埋め込み酸化物層の厚さ及び活性層の厚さが全体の基板にわたり一定である。
しかしながら、同じ基板上の「バルク」型の領域及びＳＯＩ型の領域を交互にすることによって構成部品を製造する試みが知られている。
「Ｓｏｌｉｄ Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ、９０巻、３９〜４３ページ、２０１３年」において発行されたＰ．Ｎｇｕｙｅｎ他による論文「Ｔｒａｎｓｉｓｔｏｒｓ ｏｎ ｈｙｂｒｉｄ ＵＴＢＢ／Ｂｕｌｋ ｓｕｂｓｔｒａｔｅｓ ｆａｂｒｉｃａｔｅｄ ｂｙ ｌｏｃａｌ ｉｎｔｅｒｎａｌ ＢＯＸ ｄｉｓｓｏｌｕｔｉｏｎ（局所的内部ＢＯＸ溶解により製造されたハイブリッドＵＴＢＢ／バルク基板上のトランジスタ）」は、埋め込み酸化物層の局所的内部溶解によって得られたハイブリッドＳＯＩ／バルク基板上のＣＭＯＳ部品の製造を記載している。しかしながら、この技術は、工業的な使用にとって２つの主要な問題に悩まされている。
実際に、溶解プロセスは、異なる厚さを有する埋め込み酸化物層の部分同士の間で上手く制御されていない遷移部を作り出す。前記部分同士の間の遷移領域は、長く（使用する溶解プロセスのために、最善でも約数μｍ）、大規模共集積とは適合しない。
さらにその上、約１０ｎｍの溶解した酸化物層厚さに関して、溶解プロセスは、埋め込み酸化物層の、したがって絶縁体上の活性層のかなりの不均一性を発生させる。この不均一性は、異なる厚さを有する埋め込み酸化物層の領域同士の間の電気的な振る舞いのミスマッチの原因になり、このことはこの型のハイブリッド基板に製造される様々な構成部品が正しく機能するのに有害である。
異なる厚さを有する少なくとも２つの領域を備える電気的絶縁性埋め込み層（又は活性層）を有するＳＯＩ型の「モノリシック」基板であって、
複数の層の様々な部分の厚さの均一性、
最適な粗さ、及び
異なる厚さを有する層の様々な部分同士の間の急峻な遷移
を同時に保証し、例えばＦＤＳＯＩ型の構成部品を含む、前記モノリシック基板上の様々なタイプの構成部品の大規模集積の仕様と適合する、ＳＯＩ型のモノリシック基板を提供することが現在必要とされている。
上述の仕様を有し、実行することが容易であり、例えば「トラップリッチ」型のトラッピング層又はドーピングされた層を含む、特定のドナー基板及び／又はレシーバ基板と適合する基板を製造するためのプロセスを提供することも必要とされている。実際に、このタイプの基板は、特に絶縁体上の活性層の表面を平滑化するために、限られた仕上げ熱バジェット（「熱バッチアニーリング」型とは対照的に「ラピッドサーマルアニーリング」型のプロセス）である必要がある。
これらの必要性は、特に、１つの同じチップにいくつかの機能を集積するシステムオンチップすなわちＳＯＣの分野では、又はディジタル部品及び無線周波数部品の共集積の分野では、又は、例えば読出し回路とともにセンサ若しくは加速度計を集積するマイクロシステムの分野では、ますます重要である。
これらの必要性は、下記のステップ、
ａ）レシーバ基板と、
キャリア基板、
単結晶半導体材料から作られた活性層、
上記活性層に対して選択的にエッチングされ得る材料から作られ、上記キャリア基板と上記活性層との間に挟まれている、犠牲層、及び、
自由表面を有するシリコン酸化物層であり、上記活性層が上記犠牲層と上記シリコン酸化物層との間に挟まれるように配置された、シリコン酸化物層
を含むドナー基板とを用意するステップと、
ｂ）上記酸化物層にキャビティを形成するステップであり、上記酸化物層が、第１の厚さｅ１を有し上記キャビティと上記活性層との間に配置された第１の部分、及び上記第１の厚さｅ１よりも厚い第２の厚さｅ２を有する第２の部分を備えるように、上記キャビティが、上記自由表面と同一平面にある開口部を有し、上記第２の部分が、上記自由表面と上記活性層との間に配置されている、キャビティを形成するステップと、
ｃ）上記キャビティを完全に充填し少なくとも１つの第１の多結晶シリコン表面を備える連続的で実質的に平坦な第２の自由表面を形成するように、多結晶シリコン充填層を形成するステップと、
ｄ）上記第２の自由表面において上記レシーバ基板及び上記ドナー基板を組み立てるステップと、
ｅ）上記活性層及び上記犠牲層を保存しながら、ステップｄ）の後に上記キャリア基板を除去するステップと
を含む、改良された基板を製造するためのプロセスを提供することにより、上述の欠点を同時に回避しながら満足され得る。
１つの実施形態によれば、プロセスは、ステップｅ）の後に、上記活性層を同時に保存しながら上記犠牲層を選択的にエッチングするステップを含むことができる。その上、組み立てる上記ステップｄ）が、分子接着によって接合するステップを含むことができる。
１つの実施形態によれば、プロセスは、下記のステップ、
ｂ０）ステップａ）の後、ステップｂ）の前に、上記キャリア基板に弱化領域を形成するステップであって、上記弱化領域が、実質的に平坦であり、上記犠牲層と上記キャリア基板との間の界面の近くに位置する、弱化領域を形成するステップと、
ｅ０）ステップｄ）の後に、上記弱化領域に沿って上記キャリア基板を破断するステップと
をさらに含むことができる。
さらにその上、上記犠牲層が、上記キャリア基板の材料に対して選択的にエッチングされ得る材料から作られ得る。結果として、上記犠牲層上に配置された上記キャリア基板の残留物が破断する上記ステップｅ０）の後に選択的にエッチングされ得る。上記充填層が、１５０℃と２５０℃との間の温度で化学気相堆積によりさらに形成され得る。
１つの実施形態によれば、上記単結晶シリコン活性層が、エピタキシにより製造され得る。その上、ステップｅ）の後に保存されている上記活性層が、上記活性層の厚さを局所的に減少させるように局所的に薄厚化され得る。
１つの実施形態によれば、上記充填層が、上記シリコン酸化物層を覆うことができる。さらにその上、追加の多結晶シリコン層が、上記シリコン酸化物層の上記第２の部分に形成されてもよく、前記追加の層が１ｎｍと１０００ｎｍとの間の厚さｅ’を有することが好ましく、ステップｃ）の後に形成された上記第２の自由表面が、このケースでは、多結晶シリコンから完全に作られている。
その上、ステップｃ）は、上記第２の自由表面が第２のシリコン酸化物表面をさらに含むように上記充填層及び／又は上記酸化物層を薄厚化することを含むことができる。
さらに提供されるものは、
レシーバ基板と、
単結晶半導体材料から作られた活性層と、
上記活性層と上記レシーバ基板との間に挟まれた電気的絶縁性シリコン酸化物層と
を備える改良された基板において、
上記改良された基板が上記レシーバ基板に配置された多結晶シリコン層を備え、上記多結晶シリコン層が、第１の厚さｅ１を有し上記多結晶シリコン層と上記活性層との間に挟まれた上記電気的絶縁性層の第１の部分、及び上記第１の厚さｅ１よりも厚い第２の厚さｅ２を有する上記電気的絶縁性層の第２の部分を画定するように、上記電気的絶縁性層でコーティングされ、上記第２の部分が上記レシーバ基板と上記活性層との間に配置されていることを特徴とする、改良された基板である。
１つの実施形態によれば、上記基板が、多結晶シリコンから作られ、上記レシーバ基板と上記電気的絶縁性層及び上記多結晶シリコン層により形成された組み立て品との間に挟まれた追加の層を備える。上記基板は、上記追加の層と上記レシーバ基板との間に挟まれた追加の電気的絶縁性層をさらに備えることができる。上記レシーバ基板が、エピタキシャル成長されドーピングされた層であって、上記エピタキシャル成長された層にマイクロエレクトロニック部品を形成するように構成された、エピタキシャル成長されドーピングされた層を備えることが好ましい。その上、上記レシーバ基板が、集積回路を備えることができる。
発明の他の特徴及び利点は、添付した図面を参照して、下記の詳細な説明から分かるだろう。
様々な実施形態による改良された基板を製造するためのプロセスのステップの一つを図説している模式的断面図である。 様々な実施形態による改良された基板を製造するためのプロセスのステップの一つを図説している模式的断面図である。 様々な実施形態による改良された基板を製造するためのプロセスのステップの一つを図説している模式的断面図である。 図１Ｄ’を含め、様々な実施形態による改良された基板を製造するためのプロセスのステップの一つを図説している模式的断面図である。 様々な実施形態による改良された基板を製造するためのプロセスのステップの一つを図説している模式的断面図である。 図１Ｆ’を含め、様々な実施形態による改良された基板を製造するためのプロセスのステップの一つを図説している模式的断面図である。 様々な実施形態の一つによる改良された基板の模式的断面図である。 様々な実施形態の一つによる改良された基板の模式的断面図である。 様々な実施形態の一つによる改良された基板の模式的断面図である。
図面を明確にさせるために、様々な層は、必ずしも同じ縮尺で描かれる必要がない。１つの図から次へ同一である参照符号は、同一である又は同じ機能を実行する要素を参照するために使用されている。
様々な実施形態に関して、説明を簡潔にするために、同じ参照符号が、同一である又は同じ機能を実行する要素に対して使用される。
図１Ａ〜図１Ｆは、発明によるプロセスの実施形態を模式的に表している。図説を容易にするために、様々な層のそれぞれの厚さは同じ縮尺では示されていない。
１つの実施形態によれば、改良された基板１を製造するためのプロセスは、レシーバ基板２０（図１Ｅ、図１Ｆ及び図１Ｆ’参照）を用意するステップａ）を含む。レシーバ基板２０が最終的な改良された基板１内で機械的キャリア機能又は電気的機能を単独で実行しなければならないかどうかに応じて、レシーバ基板２０は、半導体材料から又は別の材料から作られ得る。レシーバ基板２０は、シリコンに基づくことが好ましい。その上、レシーバ基板２０は、例えば（任意選択で基板２０とトラッピング層との間に挟まれたシリコン酸化物層を伴う）多結晶シリコンに基づく「トラップリッチ」層と呼ばれるトラッピング層など、又はドーピングされた半導体材料から作られるエピタキシャル成長された層、等などの１つ又は複数の機能的な追加の層を含むことができる。
図１Ａに図示したように、このステップは、
キャリア基板１１と、
単結晶半導体材料から作られた活性層１３と、
活性層に対して選択的にエッチングされ得る材料から作られ、キャリア基板１１と活性層１３との間に挟まれる、犠牲層１２と、
自由表面１５を有するシリコン酸化物層１４であって、活性層１３が犠牲層１２と酸化物層１４との間に挟まれるように配置されたシリコン酸化物層１４と
を備えるドナー基板１０を用意するステップもさらに含む。
キャリア基板１１は、層１２及び１３の期待される結晶品質によって、半導体材料又は別の材料から作られ得る。キャリア基板１１はシリコンに基づくことが好ましい。
活性層１３は、マイクロエレクトロニック部品を受け入れるように構成された層である。言い換えると、前記構成部品は、活性層１３内に形成されるだろう。活性層１３は、単結晶シリコンから、又は歪み型でも緩和型でもよい単結晶シリコン−ゲルマニウムから作られることが好ましい。
１つの実施形態によれば、活性層１３は、エピタキシにより形成されることが有利である。これは、エピタキシにより形成された層が、最適である、特に、ＦＤＳＯＩ型の構成部品を製造するためのプロセスなどのマイクロエレクトロニック部品を製造するためのプロセスの最も過酷な仕様と適合する層の粗さ、厚さの均一性及び表面仕上げを得ることを可能にするためである。
犠牲層１２も、活性層１３の任意のエピタキシを容易にするために、エピタキシにより製造されることが有利である。活性層がシリコン又はシリコン−ゲルマニウムに基づくときには、犠牲層がシリコン及びゲルマニウムに基づくことがある。その上、層１２は、層１２の結晶品質が活性層１３について要求される結晶品質と適合する限り、活性層１３に対して犠牲層１２の選択的なエッチングを可能にする任意の材料にさらに基づくことがある。
キャリア基板１１の材料及び犠牲層１２の材料は、キャリア１１の材料が犠牲層１２に対して選択的にエッチングされるように犠牲層１２が活性層１３に対して選択的にエッチングされるように構成されることがさらにより有利である。
酸化物層１４は、マイクロエレクトロニクス分野における従来のプロセスと適合する当業者に知られている任意の技術により製造され得る。酸化物層１４は、通常の熱酸化物であることが好ましい。
キャリア基板１１の厚さは、およそ数１００μｍ、ほぼ３００ｍｍの直径を有する基板に関して典型的には７７５μｍであってもよい。犠牲層１２の厚さは、使用されるエッチング溶液及び／又は技術に依存する。当業者は、犠牲層が活性層１３に対して効率的かつ選択的にエッチングされ得るように犠牲層の厚さをどのように調節するかを知るだろう。犠牲層の厚さは、キャリア基板１１の材料が、活性層１３の結晶特性を同時に保存しながら犠牲層１２に対して選択的にエッチングされ得るようにさらに調節されることが有利である。
活性層１３の厚さは、５ｎｍと５００ｎｍとの間であることが好ましく、酸化物層１４の厚さは、１０ｎｍと５００ｎｍとの間であることが好ましい。
図１Ｂに図示したように、プロセスは、シリコン酸化物層１４に少なくとも１つのキャビティ３０を形成するステップｂ）を含む。キャビティ３０は、開いており、酸化物層１４の自由表面１５と同一平面にある開口部を備える。キャビティ３０は、壁を備える。キャビティ３０の壁及びキャビティ３０の開口部は、キャビティ３０の体積の範囲を定める。キャビティ３０は、貫通するキャビティではなく、酸化物層１４がゼロでない第１の厚さｅ１を有する第１の部分１４ａを含むように酸化物層１４と活性層１３との間の界面と同一平面にある開口部を含まないことが有利である。第１の部分１４ａは、キャビティ３０と活性層１３との間である。
したがって、酸化物層１４は、第１の部分１４ａの第１の厚さｅ１よりも厚い第２の厚さｅ２を有する第２の部分１４ｂを含む。第２の部分１４ｂは、自由表面１５と活性層１３との間である。
図を単純化する目的で、２つのキャビティ３０が示されているが、ドナー基板１０が原則的に互いに平行に延びている多数のキャビティを備えてもよいことは言うまでもない。キャビティ３０のネットワークが、第２の部分１４ｂを画定するいくつかのパターンの範囲を定めるように酸化物層１４内に分散されることが好ましい。言い換えると、酸化物層１４の第２の部分１４ｂを形成している各々のパターンは、キャビティ３０によって範囲を定められる。
キャビティ又はキャビティ３０ネットワークは、任意の従来技術によって製造され得る。キャビティ３０は、マイクロエレクトロニクス分野において知られており広く使用されている一連のフォトリソグラフィ及びエッチングステップにより製造され得ることが有利である。このように、様々な厚さを有する酸化物層の様々な部分同士の間の急峻な遷移が得られることが有利である。このことは、層の厚さ、特に酸化物層の厚さの均一性も保証する。
キャビティ３０の形成の後に、プロセスは、キャビティ３０充填層を形成することを目的とするステップｃ）を含む。図１Ｃ、図１Ｄ及び図１Ｄ’に図示したように、充填層４０は、キャビティ３０を完全に充填し連続的で実質的に平坦であり且つ充填材料に基づく少なくとも１つの第１の表面４３を含んでいる第２の自由表面４１を形成するように形成される。
１つの実施形態によれば、充填層４０はシリコン酸化物層１４を覆う。
充填層４０が多結晶シリコンから作られることが有利である。多結晶シリコンは、シリコン酸化物層上に堆積させることが容易な材料である。加えて、この材料は、低温での堆積を可能にし、このことによって、エピタキシャル成長した及び／又は注入したドナー基板を含む構造と適合する。最後に、多結晶シリコンは、将来の薄い埋め込み酸化物の下で例えば領域１４ａ内に画定される導電性層として、及び、レシーバ基板２０上の分子接着による接合と同時に適合しながら領域１４ｂ内の（「トラップリッチ」型の層として一般に知られる）トラッピング層として、働くことが有利であり得る。
加えて、多結晶シリコンはシリコン酸化物よりも優れた熱伝導率を有することが知られている。結果として、シリコンレシーバ基板との組み合わせで、多結晶シリコンの層を含んでいる埋め込みシリコン酸化物に基づく層の使用は、活性領域からレシーバ基板への及びレシーバ基板内の熱の優れた消散を可能にすることが有利である。
ステップｃ）は、第２の自由表面４１を実質的に平坦にするように構成された平坦化ステップ又は薄厚化ステップを含むことが好ましい。平坦化ステップは、ＣＭＰプロセスとして一般に知られる化学機械研磨プロセスなどの機械的な力及び化学的な力の組み合わせの作用を含むことができる。
図１Ｄに図示した１つの実施形態によれば、ステップｃ）、特に平坦化ステップは、酸化物層１４の第２の部分１４ｂを覆っている多結晶シリコンを完全に除去するように実行される。言い換えると、ステップｃ）は、第２の自由表面４１も第２のシリコン酸化物表面４４をさらに含むように層４０及び／又は酸化物層１４の平坦化又は薄厚化のステップを含む。
図１Ｄ’に図示したもう１つの実施形態によれば、多結晶シリコン層４２は、シリコン酸化物層１４の第２の部分１４ｂ及び充填されたキャビティ３０の上に形成される。層４２は、１ｎｍと１０００ｎｍとの間の厚さｅ’を有することが好ましい。この実施形態によれば、ステップｃ）の後に形成された第２の自由表面４１は、多結晶シリコンから完全に作られる。層４２は、多結晶シリコン層４０の平坦化又は薄厚化のステップの後に、例えば、形成される層４０の厚さ、次いで層４０から除去される厚さを連続的に調節することにより形成され得る。
結果として、得られる改良された基板１（図３に図示した、得られる最終的な基板の例を参照）は、レシーバ基板２０と埋め込み絶縁性層１４ｂ及び薄い酸化物層１４ａとの間に挟まれた機能層（トラッピング層、「トラップリッチ」型の層として一般に知られる）を有する厚い層１４ｂを含んでいる埋め込み絶縁性層を備えることが有利である。この型の基板は、薄い埋め込み絶縁体（部分１４ａ）上に配置されたＦＤＳＯＩ型の構成部品、並びに自己バイアス及び改良された基板１を介して伝えられる構成部品同士の間のクロストーク、特に無線周波数部品の強い電磁放射により誘起されるものを同時に制限しながら厚い埋め込み絶縁体（部分１４ｂ及び多結晶シリコン層）上に配置された無線周波数部品の効率的な共集積を可能にすることになる。このことは、厚いシリコン酸化物部分１４ｂの「下に」設置された機能層（層４２）によって可能にされ得る。
その上、プロセスは、第２の自由表面４１においてレシーバ基板２０とドナー基板１０とを組み立てるステップｄ）もさらに含む（図１Ｅ参照）。組み立てステップｄ）は、分子接着により実行されることが有利である。組み立ては、ドナー基板１０の第２の自由表面４１をレシーバ基板２０と直接接触させることによって実行されることが有利である。
１つの実施形態では、シリコン酸化物から作られていることが好ましい追加の電気的絶縁性層が、組み立てステップの前に、ドナー基板１０及び／又はレシーバ基板２０に形成され得る。前記追加の層は、ドナー基板１０にすでに製造された層の品質を乱さないようにレシーバ基板２０に形成されることが有利である。したがって、前記追加の層は、レシーバ基板２０とドナー基板１０との間に挟まれる（例えば、図４に図示された、得られる最終的な基板を参照）。この層は、特に、接触させる表面のうちの一方が多結晶シリコンを含む場合に、分子接着による組み立て品の品質を向上させることを可能にする。このように形成された基板は、ダブルＳＯＩと同様であり、ダブルＳＯＩの利点を有するだろう。このことは、活性層１３及び充填層４０に印加された電位の影響からレシーバ基板２０を電気的に絶縁することをさらに可能にするだろう。したがって、レシーバ基板２０が、集積回路又は機能層（図４の層６１）を担持することを可能にする。例えば、ドーピングされ、エピタキシャル成長されていることが好ましい、半導体層であり、バルク基板（基板２０）に、集積されたメモリ（埋め込み型ＤＲＡＭ）などの追加の構成部品の共集積を可能にする。
プロセスは、ステップｄ）の後にキャリア基板１１を除去するステップｅ）をさらに含み、一方で改良された基板１（図１Ｆ及び図１Ｆ’参照）を得るために活性層１３及び犠牲層１２０を保存する。この除去は、マイクロエレクトロニクス分野で使用されるプロセスと適合する当業者に知られている任意の従来技術により実行され得る。例として、この除去は、研削により若しくは化学エッチングにより実行されることがあり、又は、弱化領域の導入に続いて破断することにより実行されることが好ましい。
発明によるプロセスは、実行することが容易であり、異なる厚さを有する少なくとも２つの領域を備え、一方で埋め込み酸化物層の異なる厚さを有する領域同士の間の電気的な振る舞いのマッチングを同時に保証する埋め込み電気的絶縁性層を有する「モノリシック」基板の形成を可能にすることが有利である。実際に、ドナー基板とレシーバ基板とを組み立てる前に多結晶シリコンで充填されている酸化物層内にキャビティを形成することにより、得られる改良された基板は、層の様々な部分の厚さの均一性、最適な粗さ及び異なる厚さを有する層の様々な部分同士の間の急峻な遷移から利益を得る。これらの特性は、したがって１つの同じ基板に異なる型の構成部品、特にＦＤＳＯＩ型のデバイス及び無線周波数デバイスの製造のために最適化された大規模集積を可能にする。
１つの実施形態によれば、プロセスは、活性層１３に対して犠牲層１２を選択的にエッチングするステップであって、活性層１３が最終的な改良された基板１に保存される、選択的にエッチングするステップを含む。
選択的なエッチングは、ウェット化学エッチングであることが好ましい。例として、犠牲シリコン−ゲルマニウム層に対するシリコン層の選択的なエッチングは、ＴＭＡＨ溶液を使用して実行され得る。シリコン層に対するシリコンーゲルマニウム層の選択的なエッチングは、酢酸溶液を使用して実行され得る。
選択的なエッチングは、最終的に所望の活性層を得ることを可能にすることが有利であり、活性層の厚さ及び粗さは、エピタキシャル成長した基板の性能と等価であり、このことは、単一の機械研磨又は化学機械研磨が実行された場合にはこの限りではない。
活性層１３に対して犠牲層１２を選択的にエッチングするステップは、活性層１３に構成部品を製造するためのプロセスの直前に実行されることが有利である。これは、犠牲層１２がパッシベーション層としてさらに作用することができ、したがって活性層１３上の自然酸化物の層の形成を回避し、基板保管フェーズ中に活性層をさらに保護するためである。
１つの実施形態によれば、プロセスは、下記のステップ（図１Ａ〜図１Ｅ参照）、
ｂ０）ステップａ）の後、ステップｂ）の前に、キャリア基板１１に弱化領域５０を形成するステップであって、上記弱化領域５０が、実質的に平坦であり、犠牲層１２とキャリア基板１１との間の界面の近くに位置する、弱化領域５０を形成するステップと、
ｅ０）ステップｄ）の後に、選択的なエッチングが実行される場合には犠牲層１２の選択的なエッチングの前が好ましいが、弱化領域５０に沿ってキャリア基板１１を破断するステップと
をさらに含む。
言い換えると、キャリア基板１１の除去は、前記基板の引き離し及び破断により実行され得る。このように、キャリア基板は、完全には失われず、キャリア基板は、特に発明によるもう１つの改良された基板の製造のさらなるサイクルにおいて再使用可能であることが有利である。
弱化領域５０及び犠牲層１２とキャリア基板１１との間の界面は、キャリア基板１１を破断した後に犠牲層１２へと移転されるように意図された残留層５１の範囲を定める。
犠牲層１２の材料及びキャリア基板の材料は、残留層が犠牲層１２に対して選択的にエッチングされ得るように選択されることが好ましい。図１Ｆ及び図１Ｆ’に図示したように、プロセスは、破断するステップｅ０）の後に犠牲層１２に対して残留層５１を選択的にエッチングすることを含むことが有利である。
充填層４０は、弱化領域５０に影響を与えずに実行することが可能である十分に低い温度で、化学気相堆積により形成されることが有利である。充填層４０は、１５０℃と２５０℃との間の温度で化学気相堆積により形成されることが好ましい。
１つの実施形態によれば、弱化領域５０は、水素及びヘリウムからなる群から選択される少なくとも１つのタイプの種の注入により得ることができる。弱化用の注入は、順次注入されるいくつかの種を用いてさらに実行され得る。キャリア基板１１はシリコンに基づくことが好ましい。
弱化領域５０を作り出すための条件（注入される種、注入エネルギー及びドース）並びに破断するための条件は、層１２及び層１３の厚さに依存する。その上、当業者は、キャリア基板１１に弱化領域５０を形成するためにこれらの条件をどのように調節するかを知るだろう。その上、破断するステップｅ０）は、３５０℃と５００℃との間であり得る温度での熱処理により実行されることが好ましい。
発明によるプロセスのステップを一緒に結合することは、キャビティを形成すること及び次いで上記キャビティを半導体材料で充填することによって埋め込み酸化物層を構造化することの前に弱化領域を形成することを可能にし、有利である。したがって、実質的に平坦な弱化領域を、容易に従来通りに得ることができ、したがって、破断及び引き離しを容易にする。加えて、充填材料を堆積することは、ドナー基板とレシーバ基板とを組み立てる前に、キャリア基板が早期に破断すること及び／又は有害に変化することを回避するために低温で実行可能であることが有利である。
発明によるプロセスのすべてのステップが５００℃を超えない温度で実行され得るとはいえ、最適である表面粗さ及び表面特性を有し、ＦＤＳＯＩ型の構成部品を製造するためのプロセスと特に適合する均一な層が得られることが有利である。発明によるプロセスは、高温仕上げステップを不要にすることをさらに可能にし、多結晶シリコン層の再結晶化を防止することが有利である。結果として、多結晶シリコン層は、最終的な改良された基板内でトラッピング層（トラップリッチ層）などの機能層として作用することができる。最後に、このような低下された温度範囲の使用は、発明の１つの特定の実施形態によれば、三次元層の移転の状況において、機能デバイスを含む「構造化された」レシーバ基板上への、形成されたドナー基板の移転を可能にする。
１つの実施形態によれば、ステップｅ）の後に保存されている活性層１３は、活性層１３の厚さを局所的に減少させるために局所的に薄厚化される。様々な厚さを有する部分を含む活性層、及び様々な厚さを有する部分を同様に含む埋め込み酸化物層を有する改良された基板が、このように得られることが有利である。したがって、改良された基板は、様々な機能を有する構成部品を効率的に製造するように構成され得る。
その上、これまでに述べた必要性は、
レシーバ基板２０と、
単結晶半導体材料から作られた活性層１３と、
活性層１３とレシーバ基板２０との間に挟まれた電気的絶縁性シリコン酸化物層１４と
を備える改良された基板１（図２及び図３参照）をさらに提供することにより、上述の欠点を同時に回避しながら満足させることができる。
基板は、レシーバ基板２０上に配置された多結晶シリコン層４０をさらに備える。多結晶シリコン層４０は、電気的絶縁性層１４の第１の部分１４ａ及び第２の部分１４ｂを画定するために電気的絶縁性層１４でコーティングされる。第１の部分１４ａは、第１の厚さｅ１を有し、多結晶シリコン層４０と活性層１３との間に挟まれる。電気的絶縁性層１４の第２の部分１４ｂは、第１の厚さｅ１よりも厚い第２の厚さｅ２を有する。部分１４ｂは、レシーバ基板２０と活性層１３との間である。活性層１３は、活性層への構成部品の製造の直前に、活性層１３に対して選択的にエッチングされ得る犠牲層１２の上に置かれることが好ましい。言い換えると、犠牲層は、改良された基板１に対する保護層としてもさらに作用する。
図３に図示した１つの実施形態によれば、改良された基板は、多結晶シリコンから作られ、レシーバ基板２０と電気的絶縁性層１４及び多結晶シリコン層４０により形成された組み立て品との間に挟まれた追加の層４２を備える。
図４に図示したもう１つの実施形態によれば、改良された基板１は、層４２の下に、第２の電気的絶縁性層６０、例えばレシーバ基板２０上に配置されたシリコン酸化物層を備える。３Ｄ手法の状況において、レシーバ基板２０自体が、ドーピングされエピタキシャル成長された層などの機能層６１を備えることができ、又は、集積回路などのマイクロエレクトロニックデバイスを備えることができる。

Claims (16)

  1. 改良された基板（１）を製造するためのプロセスであって、
    ａ）レシーバ基板（２０）と、
    キャリア基板（１１）、
    単結晶半導体材料から作られた活性層（１３）、
    前記活性層（１３）に対して選択的にエッチングされ得る材料から作られ、前記キャリア基板（１１）と前記活性層（１３）との間に挟まれている、犠牲層（１２）、及び、
    自由表面（１５）を有するシリコン酸化物層（１４）であり、前記活性層（１３）が前記犠牲層（１２）と前記シリコン酸化物層（１４）との間に挟まれるように配置された、シリコン酸化物層（１４）
    を含むドナー基板（１０）とを用意するステップと、
    ｂ）前記酸化物層（１４）にキャビティ（３０）を形成するステップであり、前記酸化物層（１４）が、第１の厚さ（ｅ１）を有し前記キャビティ（３０）と前記活性層（１３）との間に配置された第１の部分（１４ａ）、及び前記第１の厚さ（ｅ１）よりも厚い第２の厚さ（ｅ２）を有する第２の部分（１４ｂ）を備えるように、前記キャビティ（３０）が、前記自由表面（１５）と同一平面にある開口部を有し、前記第２の部分（１４ｂ）が、前記自由表面（１５）と前記活性層（１３）との間に配置されている、キャビティ（３０）を形成するステップと、
    ｃ）前記キャビティ（３０）を完全に充填し少なくとも１つの第１の多結晶シリコン表面（４３）を備える連続的で実質的に平坦な第２の自由表面（４１）を形成するように、多結晶シリコン充填層（４０）を形成するステップと、
    ｄ）前記第２の自由表面（４１）において前記レシーバ基板（２０）及び前記ドナー基板（１０）を組み立てるステップと、
    ｅ）前記活性層（１３）及び前記犠牲層（１２）を保存しながら、ステップｄ）の後に前記キャリア基板（１１）を除去するステップと、
    を含む、プロセス。
  2. ステップｅ）の後に、前記活性層（１３）を同時に保存しながら前記犠牲層（１２）を選択的にエッチングするステップを含む、請求項１に記載のプロセス。
  3. 組み立てる前記ステップｄ）が、分子接着によって接合するステップを含む、請求項１又は２に記載のプロセス。
  4. ｂ０）ステップａ）の後、ステップｂ）の前に、前記キャリア基板（１１）に弱化領域（５０）を形成するステップであって、前記弱化領域（５０）が、実質的に平坦であり、前記犠牲層（１２）と前記キャリア基板（１１）との間の界面の近くに位置する、弱化領域（５０）を形成するステップと、
    ｅ０）ステップｄ）の後に、前記弱化領域（５０）に沿って前記キャリア基板（１１）を破断するステップと、
    を含む、請求項１〜３のいずれか一項に記載のプロセス。
  5. 前記キャリア基板（１１）が、前記犠牲層（１２）の材料に対して選択的にエッチングされ得る材料から作られ、前記プロセスが、破断する前記ステップｅ０）の後に、前記犠牲層（１２）に配置された前記キャリア基板（１１）の残留物を選択的にエッチングするステップをさらに含む、請求項４に記載のプロセス。
  6. 前記充填層（４０）が、１５０℃と２５０℃との間の温度で化学気相堆積により形成される、請求項４又は５に記載のプロセス。
  7. 前記単結晶シリコン活性層（１３）が、エピタキシにより製造される、請求項１〜６のいずれか一項に記載のプロセス。
  8. 前記充填層（４０）が、前記シリコン酸化物層（１４）を覆う、請求項１〜７のいずれか一項に記載のプロセス。
  9. 多結晶シリコン層（４２）が、前記シリコン酸化物層（１４）の前記第２の部分（１４ｂ）に形成され、前記多結晶シリコン層（４２）が１ｎｍと１０００ｎｍとの間の厚さ（ｅ’）を有し、ステップｃ）の後に形成された前記第２の自由表面（４１）が多結晶シリコンから完全に作られている、請求項８に記載のプロセス。
  10. ステップｃ）が、前記第２の自由表面（４１）が第２のシリコン酸化物表面（４４）をさらに含むように前記充填層（４０）及び／又は前記酸化物層（１４）を薄厚化することを含む、請求項１〜８のいずれか一項に記載のプロセス。
  11. ステップｅ）の後に保存されている前記活性層（１３）が、前記活性層（１３）の厚さを局所的に減少させるように局所的に薄厚化される、請求項１〜１０のいずれか一項に記載のプロセス。
  12. レシーバ基板（２０）と、
    単結晶半導体材料から作られた活性層（１３）と、
    前記活性層（１３）と前記レシーバ基板（２０）との間に挟まれた電気的絶縁性シリコン酸化物層（１４）と、
    を備える改良された基板（１）において、
    前記改良された基板（１）が前記レシーバ基板（２０）に配置された多結晶シリコン層（４０）を備え、前記多結晶シリコン層（４０）が、第１の厚さ（ｅ１）を有し前記多結晶シリコン層（４０）と前記活性層（１３）との間に挟まれた前記電気的絶縁性層（１４）の第１の部分（１４ａ）、及び前記第１の厚さ（ｅ１）よりも厚い第２の厚さ（ｅ２）を有する前記電気的絶縁性層（１４）の第２の部分（１４ｂ）を画定するように、前記電気的絶縁性層（１４）でコーティングされ、前記第２の部分（１４ｂ）が前記レシーバ基板（２０）と前記活性層（１３）との間に配置されていることを特徴とする、改良された基板（１）。
  13. 多結晶シリコンから作られ、前記レシーバ基板（２０）と前記電気的絶縁性層（１４）及び前記多結晶シリコン層（４０）により形成された組み立て品との間に挟まれた追加の層（４２）を備えることを特徴とする、請求項１２に記載の改良された基板。
  14. 前記追加の層（４２）と前記レシーバ基板（２０）との間に挟まれた追加の電気的絶縁性層（６０）を備えることを特徴とする、請求項１３に記載の改良された基板。
  15. 前記レシーバ基板（２０）が、エピタキシャル成長されドーピングされた層（６１）であって、前記エピタキシャル成長された層（６１）にマイクロエレクトロニック部品を形成するように構成された、エピタキシャル成長されドーピングされた層（６１）を備えることを特徴とする、請求項１４に記載の改良された基板。
  16. 前記レシーバ基板（２０）が、集積回路を備えることを特徴とする、請求項１４又は１５に記載の改良された基板。
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