JP2022172443A - メモリチップロウハンマー脅威バックプレッシャー信号およびホスト側応答に関する方法および装置 - Google Patents

メモリチップロウハンマー脅威バックプレッシャー信号およびホスト側応答に関する方法および装置 Download PDF

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Abstract

【課題】メモリチップロウハンマー脅威バックプレッシャー信号及びホスト側応答に関するメモリチップ、メモリコントローラ及びコンピューティングシステムを提供する。【解決手段】メモリチップ３０１は、ロウハンマー（ＲＨ）脅威検出回路３０２と、出力部と、ロウハンマー脅威検出回路と出力部との間に結合されたバックプレッシャー信号生成回路３０３を含む。バックプレッシャー信号生成回路は、ロウハンマー脅威検出回路によるロウハンマー脅威の検出に応答して出力部から送信されるべきバックプレッシャー信号を生成する。【選択図】図３

Description

関連出願の相互参照
本願は、２０２１年５月３日提出の「Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ Ｆｏｒ Ｒｏｗ Ｈａｍｍｅｒ Ｒｅｃｏｖｅｒｙ」と題する米国仮出願第６３／１８３，５０９号の利益を主張するものであり、その全文が参照により組み込まれる。
本発明の分野は、一般にコンピューティングサイエンスに関し、より具体的には、メモリチップロウハンマー脅威バックプレッシャー信号およびホスト側応答に関する方法および装置に関する。
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルは、容量性セルに電荷を蓄積する。待機モードの間（セルへのアクセスがないとき）、電荷は、セルから、その記憶された値が変化する点（例えば、１から０）へと継続的に漏れる可能性がある。
このようなデータ損失を防止するために、ＤＲＡＭメモリチップは、そのストレージセルをリフレッシュするように設計される。リフレッシュ活動は、通常、セルから読み出して、その記憶された値を検出し、次いで同じ値をセルに書き戻すことを伴う。書込み動作は、特定の記憶された値に対する新規の量の電荷をセルに補充する。
拡張された実行時間にわたってそのデータの完全性を保証するために、メモリチップは、そのストレージセルを周期的にリフレッシュすることになる。具体的には、メモリチップのセルアレイ内の各セルは、セルが頻繁にアクセスされない場合でも、その記憶されたデータの損失を防止するために十分な頻度でリフレッシュされる。
最近公開されたＪｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）規格、デュアル・データ・レート５（「ＤＤＲ５」）は、メモリチップとホスト（メモリコントローラ）との間の協調リフレッシュ動作を定義する。具体的には、メモリチップ製造業者は、メモリチップのセルアレイにおけるセルのリフレッシュに関連する特定のタイミング要件を（メモリチップのモードレジスタ（ＭＲ）空間において）定義する。
メモリコントローラは、タイミング要件を読み出し、タイミング要件と一致するスケジュールに従ってＲＥＦＲＥＳＨコマンドをスケジュールする。その後、メモリコントローラは、スケジュールと一致するＲＥＦＲＥＳＨコマンドをメモリチップに発行する。各ＲＥＦＲＥＳＨコマンドに応答して、メモリチップは、受信したＲＥＦＲＥＳＨコマンドのタイプによって指定される粒度（特定のバンクグループ内のすべてのバンク、またはすべてのバンクグループ内の同じバンク）でセルをリフレッシュする。
ＤＲＡＭメモリセルはまた、「ロウハンマー」と呼ばれるデータ破損メカニズムを被る可能性がある。ロウハンマーの場合、頻繁にアクティブ化される行の近くにある（例えば、次の）行に結合されたセルにおいて、データが破損する可能性がある。したがって、メモリシステムは、理想的には、行のアクティブ化を監視するカウンタを含む。任意の行が閾値を超える時間ウィンドウにわたって多数のアクティブ化を受信したとみなされる場合、近傍の行に結合されたセルは、それらをロウハンマー効果から保護するため、積極的にリフレッシュされる。
ＪＥＤＥＣ ＤＤＲ５規格は、「リフレッシュ管理」と呼ぶロウハンマー緩和手法を含む。リフレッシュ管理の場合、メモリコントローラは、バンクごとに行のアクティブ化をカウントする。バンクのカウントがメモリチップ製造業者によって指定された閾値を超える場合、メモリコントローラは、メモリチップにリフレッシュ管理（ＲＦＭ）コマンドを発行する。
各ＲＦＭコマンドに応答して、メモリチップは、受信したＲＦＭコマンドのタイプによって指定された粒度（特定のバンクグループにおけるすべてのバンク、またはすべてのバンクグループにおける同じバンク）でセルをリフレッシュする。特に、ＲＦＭコマンドに応答して実行されるリフレッシュは、上述したように、ＲＥＦＲＥＳＨコマンドで実行される通常のスケジュールされたリフレッシュを超える追加のリフレッシュである。
ＤＤＲ５規格はまた、メモリチップが問題の存在をメモリコントローラに送り返すための機構を提供する。典型的なＤＤＲ５の実装形態は、図１に示すように、メモリコントローラ１０２とメモリモジュール１０３との間に結合された一対のサブチャネル１０１＿１、１０１＿２を含む。簡略化のために、サブチャネルのうちの１つのみの構成メモリ・モジュール・コンポーネントを示している。図１に見られるように、サブチャネルの構成コンポーネントは、メモリコントローラ１０２との間でデータを送信／受信する第１のランクのメモリチップ１０４＿１および第２のランクのメモリチップ１０４＿２と、メモリコントローラからコマンドおよびアドレス（Ｃ／Ａ）信号を受信するレジスタ・クロック・ドライバ（ＲＣＤ）チップ１０５と、を含む。
各メモリチップ１０６は、発生した書込み巡回冗長検査（ＣＲＣ）エラー（「ＤＱ ＣＲＣ」書込みエラー）をシグナリングするために使用されるＡｌｅｒｔ＿ｎ出力１０７を含む。ここで、ＤＤＲ５データ転送は、複数のサイクルを消費するバーストで実行される。実際のデータは、初期のサイクルの間に転送され、ＣＲＣ情報は、後期のサイクルの間に転送される。書込みバーストごとに、目標ランク内の各メモリチップは、受信したデータからそれ自体のＣＲＣ情報を内部的に計算し、それと、受信したＣＲＣ情報とを比較する。不一致がある場合、メモリチップは、そのＡｌｅｒｔ＿ｎ出力１０７においてフラグをアサートする（図面をわかり易くするために、図１は、１つのメモリチップ１０６および１つのＡｌｅｒｔ＿ｎ出力１０７のみをラベル付けしている）。
同じランク内の各メモリチップからのＡｌｅｒｔ＿ｎ出力は、共に結び付けられ、ＲＣＤチップ１０５に転送される。ＤＤＲ５規格に従って、イベントの３から１３ｎｓ以内に、ＤＱ ＣＲＣ書込みエラーが発生したことを、いずれかのメモリチップが検出した場合、メモリチップは、１２から２０クロックサイクル（ｎＣＫ）以内の幅を有するパルスを生成する。ＲＣＤチップ１０５は、パルスを受信し、サブチャネルのＡＬＥＲＴ＿Ｎワイヤ１０８上でパルスを再駆動して、メモリコントローラにイベントを通知する。
さらに、ＲＣＤチップ１０５は、サブチャネルの受信Ｃ／Ａ信号に関するパリティエラーを検出するように設計される。ＲＣＤチップ１０５がＣ／Ａ信号内のパリティエラーを検出した場合、ＲＣＤチップ１０５は、６０～１２０ｎｓの幅を有するサブチャネルのＡＬＥＲＴ＿Ｎワイヤ１０８上にパルスを生成して、メモリコントローラにイベントを通知する。
図２は、ＤＱ ＣＲＣ書込みエラーパルスおよびＣＡパリティ・エラー・パルスの両方の時間ウィンドウを示す。図２に見られるように、両方のパルスは、両方とも立ち下がりエッジで始まり、立ち上がりエッジで終わるという点で論理低アサーションである。なお、ＣＡパリティエラーの最小パルス幅は、ＤＱ ＣＲＣ書込みエラーの最大パルス幅よりも長いので、メモリコントローラは、どのタイプのエラーが発生したかを区別することができる。
本発明の良好な理解は、以下の図面と併せて以下の詳細な説明から得ることができる。
（従来技術）メモリモジュールに結合されたメモリコントローラを示す図である。 （従来技術）ＣＲＣ書込みエラーおよびＣ／Ａパリティエラー信号を示す図である。 改良したメモリチップを示す図である。 バックプレッシャー信号を示す図である。 改良したメモリコントローラを示す図である。 システムを示す図である。 データセンタを示す図である。 環境を示す図である。
将来世代のメモリチップは、独自のロウハンマー脅威検出回路を含むように設計されることが予想される。例えば、少なくともいくつかの将来世代のメモリチップは、その行のアクティブ化カウントを保持するために使用される行ごとの追加のＤＲＡＭセルを含むことが予想される。任意の特定の行に関する行のアクティブ化カウントが閾値に達した場合、メモリチップは、「名目上の」ロウハンマー脅威の存在を認識する。
同じメモリチップ内の多数の異なる行のそれぞれのアクティブ化カウントが、ほぼ同時に、それらのそれぞれの閾値に達した場合（「ロウハンマーオーバロード」）、拡張されたロウハンマー脅威が発生する可能性がある。この場合、メモリチップは、脅威を受けている行の集まり（閾値に達した行あたり１セットの近傍の行）をリフレッシュする相当な時間を消費すると予想される。
どのタイプのロウハンマー脅威（以下で「ロウハンマー（ＲＨ）脅威」または「ロウハンマー（ＲＨ）イベント」などと総称される、「名目上の」ロウハンマー脅威または「ロウハンマーオーバロード」脅威）が、メモリチップによって検出されたかにかかわらず、メモリチップは、ロウハンマー脅威を検出したことを、メモリコントローラに通知すべきである。
さらに、特に、大量のリフレッシュが実行されるまでロウハンマー脅威が緩和されると予想されない場合（例えば、ロウハンマーオーバロード）、メモリチップは、何らかの種類のロウハンマー関連のバックプレッシャー信号をメモリコントローラに送信すべきであり、バックプレッシャー信号は、メモリチップにさらなる読出しコマンド、書込みコマンド、またはアクティブ化コマンドを送信することが一時的に推奨されないことをメモリコントローラに通知する。
したがって、ＲＨ脅威を内部的に検出するための第１の回路３０１と、ＲＨ脅威の内部検出に応答してそのＡｌｅｒｔ＿ｎ出力３０４からＲＨバックプレッシャー信号を構築して送信するための第２の回路３０２と、を含む改良されたメモリチップ３０１を図３に示している。上記の図１の説明と一致する様々なメモリモジュール実装形態に従って、ＲＨバックプレッシャー信号は、ＲＣＤチップによって受信され、サブチャネルのＡＬＥＲＴ＿Ｎワイヤ上に再駆動される。
様々な実施形態において、ＲＨバックプレッシャー信号の構造は、メモリコントローラによって、これらの信号から区別され得るように、ＤＱ ＣＲＣ書込みエラーおよびＣ／Ａパリティエラーの両方とは異なる。
具体的には、図４に見られるように、ＲＨバックプレッシャー信号の最小パルス幅は、ＣＡパリティエラー信号の最大パルス幅よりも大きい。ここで、高から低への遷移を有するＡＬＥＲＴ＿Ｎワイヤ上でパルスがアサートされて、パルスの終了を示す後続の低から高への遷移が後続の６０ｎｓ以内で発生する場合、メモリコントローラは、ＤＱ ＣＲＣ書込みエラー信号が送信されていることを理解する。対照的に、後続の低から高への遷移が６０ｎｓ後で、１２０ｎｓ以内に発生する場合、メモリコントローラは、ＣＡパリティエラー信号が送信されていることを理解する。最後に、代わりに、１２０ｎｓ後に後続の低から高への遷移４０１が発生した場合、メモリコントローラは、ＲＨバックプレッシャー信号が送信されていることを理解する。
様々な実施形態では、図４に示すように、バックプレッシャー信号の最小パルス幅は、ＣＡパリティエラー信号とバックプレッシャー信号との間に３０ｎｓのパルス幅差が存在するように、１５０ｎｓであると定義される。そうすることにより、ＣＡパリティエラー信号が送信されているか否か、またはＲＨバックプレッシャー信号が送信されているか否かに関するメモリコントローラによる容易な区別が可能になる（低から高への遷移が６０ｎｓ後で、１２０ｎｓ以内に発生する場合、メモリコントローラはＣＡパリティエラー信号が送信されていることを理解し、または低から高への遷移４０１が１５０ｎｓ以降に発生する場合、メモリコントローラはバックプレッシャー信号が送信されていることを理解する）。
様々な実施形態では、バックプレッシャー信号の最小および／または最大パルス幅定義は、メモリチップのＭＲ空間３０５（例えば、ＤＱ ＣＲＣ書込みおよび／またはＣＡパリティ・ビット・エラーのパルス幅定義と共に）に定義される。
さらなる実施形態では、メモリコントローラが少なくともロウハンマー脅威を悪化させ得るコマンド（読出し、書込み、アクティブ化）の送信を停止する時間ウィンドウ４０２を定義する「部分コマンドブロック」パラメータ（Ｐａｒｔｉａｌ＿ＣＭＤ＿Ｂｌｏｃｋ）を、ＭＲ空間３０５はさらに含む。ここで、部分コマンドブロック時間ウィンドウ４０２は、ＡＬＥＲＴ＿Ｎパルスの立ち上がり／立ち下がりエッジで開始し、メモリチップのＭＲ空間内で指定された時間範囲内で終了する。時間ウィンドウ４０２内で、メモリコントローラは、読出しコマンド、書込みコマンド、およびアクティブ化コマンドなど、少なくとも特定の種類のコマンドの送信を停止する。
様々な実施形態において、最小時間および最大時間の両方が、部分コマンド・ブロック・ウィンドウ４０２のＭＲ空間３０５において指定される。メモリコントローラは、メモリコントローラが最初にＡＬＥＲＴ＿Ｎパルスの立ち上がり／立ち下がりエッジをサンプリングした瞬間から、部分ブロックウィンドウの最小および最大設定内に入る期間４０２が経過するまで、少なくとも特定のコマンドの送信を停止することが予想される。
ＡＬＥＲＴ＿Ｎパルスの立ち上がり／立ち下がりエッジを観察するとすぐにコマンドの送信を停止するようにメモリコントローラを設計することは、他のＡＬＥＲＴ＿Ｎ信号間（ＤＱ ＣＲＣ書込みエラーおよびＣＡパリティエラー）を区別しないことに留意されたい。したがって、ＡＬＥＲＴ＿Ｎ信号がＤＱ ＣＲＣ書込みエラーまたはＣＡパリティエラーである場合、部分ブロック時間ウィンドウもコマンドの停止を引き起こすことになる。したがって、時間ウィンドウ４０２は、例えば、ＤＱ ＣＲＣ書込みエラーまたはＣＡパリティエラーを修正するために有利に使用することができる。メモリコントローラがＡＬＥＲＴ＿Ｎ立ち下がりエッジのサンプリングに応答してコマンドの送信を停止する前に、メモリチップは、メモリコントローラから受信するすべてのコマンドを実行することが予想される。
様々な構成において、部分コマンド・ブロック・ウィンドウ４０２の設定は、ウィンドウ４０２内で、またはウィンドウ４０２が満了した直後に、ＡＬＥＲＴ＿Ｎ信号がＤＱ ＣＲＣ書込みエラーであるかＣＡパリティエラーであるかを、メモリコントローラが判定し得るような設定である。例えば、部分ブロックウィンドウ４０２は、ＣＡパリティエラーの最小パルス幅（６０ｎｓの高から低への遷移）を超えて延びるように構成される。
そうすることによって、メモリコントローラがウィンドウ４０２内の特定のコマンドの発行をブロックしている間、メモリコントローラは、ＤＱ ＣＲＣ書込みエラーまたはＣＡパリティエラーに対応する低から高への遷移を実際に観察し得る。そうである場合、ウィンドウ４０２が満了した（ブロックが解除された）後に、メモリコントローラは、所望する任意のコマンドを自由に送信することができる。
対照的に、ＡＬＥＲＴ＿Ｎ信号のパルス幅がウィンドウ４０２を超えて延び、ＲＨバックプレッシャー信号の最小パルス幅４０１に達した場合、メモリコントローラは、ＲＨバックプレッシャー信号が再生されていることを認識し、メモリチップへのＲＦＭコマンド４０３の送信を開始する。ＲＦＭコマンド４０３の送信により、ロウハンマー脅威を緩和するためにリフレッシュを適用する権限がメモリチップに与えられる。
様々な実施形態では、メモリチップがパルスを終了する（低から高への遷移が観察される）と、またはパルス幅がメモリチップのＭＲ空間で指定されたＲＨバックプレッシャー信号の最大パルス４０４に達した場合（いずれか早い方）、メモリコントローラは、ＲＦＭコマンド４０３の送信を停止する。ここで、様々な実施形態において、メモリチップのバックプレッシャー信号回路３０３は、バックプレッシャー信号を引き起こしたロウハンマー脅威が十分なリフレッシュによって緩和されたという、メモリチップのロウハンマー脅威検出回路３０２からの信号に応答して、立ち上がりエッジ（ＲＣＤチップが再駆動する）によってＡｌｅｒｔ＿Ｎパルスを終了するように、設計される。
代わりに、最大指定パルス幅４０４に達したためにメモリコントローラがＲＦＭコマンドの送信を停止する場合、理想的には、メモリチップは、ロウハンマー脅威を緩和するために、これ以上時間を要しない。したがって、様々な実施形態において、最小パルス幅設定４０１と最大パルス幅設定４０４との間の差は、良好に緩和されると予想される最悪の場合のロウハンマー脅威（例えば、ロウハンマーオーバロード）を考慮して定義される。
バックプレッシャー信号に応答してメモリコントローラによって送信されたＲＦＭコマンド４０３に応答して実行されるリフレッシュは、ＲＥＦＲＥＳＨコマンドを用いて達成される名目上のリフレッシュ動作と、メモリコントローラのバンクアクティブ化の追跡からトリガされるＲＦＭコマンドによって達成される任意のリフレッシュ動作とを超えて、送信される追加のリフレッシュであるとみなされる（両方のタイプのリフレッシュ動作は、ロウハンマーオーバロード信号に応答して実行されるリフレッシュに加えて継続する）。
様々な実施形態では、メモリチップがロウハンマー脅威イベントを検出すると、メモリチップは、そのＭＲ空間３０５を更新して、エラーのタイプ（例えば、ロウハンマーオーバロード）、および／またはエラーに関する追加情報（例えば、どの特定の行がそれぞれの閾値に達したか）を確認する。その後、メモリコントローラは、メモリチップ３０１における状況を確認および／またはより良く理解するために、ＭＲ空間３０５を自由に読み出すことができる。
例えば、ＭＲ空間３０５が、どの行がその閾値に達しているかを示す場合、バックプレッシャー信号に応答して送信されるメモリコントローラＲＦＭコマンド４０３は、その行の対応する犠牲行が存在するバンクアドレスを指定するＲＦＭコマンドをターゲットとすることができる。代替的なまたは組み合わされた手法では、ＭＲ空間３０５は、ロウハンマーオーバロード状態を緩和するために必要なＲＦＭコマンドの数を示す。この場合、（パルスが終了するか、または最大パルス幅４０４に達するのを待つのではなく）指定された数のＲＦＭコマンドが送信された後に、メモリコントローラは、バックプレッシャー信号に応答してＲＦＭコマンド４０３の送信を停止することができる。さらに別のまたは組み合わされた実施形態では、ＭＲ空間３０５は、ＲＨ脅威が緩和される前にメモリチップがリフレッシュに費やすために必要な時間を示す。この場合、メモリコントローラは、指定された時間にわたり、バックプレッシャー信号に応答してＲＦＭコマンド４０３を送信し、次いでＲＦＭコマンド４０３の送信を停止することになる。
さらに、マルチランク・メモリ・モジュールの場合、ＭＲレジスタ空間を読み出すことなく、メモリコントローラは、（１つよりも多くのランクからのメモリチップのＡｌｅｒｔ＿ｎピンが同じＲＣＤ入力に結び付けられているため）どのランクがロウハンマー脅威を受けているかを知り得ない。この場合、すべてのランクにロウハンマー緩和を適用する（ウィンドウ４０２内の読出し／書込み／アクティブ化コマンドの送信を停止し、ＲＦＭコマンド４０３の送信を開始する）ように、メモリコントローラを設計することができる。メモリコントローラがＭＲレジスタ空間を読み出す場合、メモリコントローラは、どのランクのメモリチップがロウハンマー脅威にさらされているかを理解し、影響を受けたランクのメモリチップにのみロウハンマー緩和を適用することができる。
様々な実施形態において、ロウハンマー脅威が緩和されたことを、メモリチップが観察すると、メモリチップは、脅威の存在を示すように設定されたＭＲ空間３０５のいずれかをクリアする。あるいは、メモリチップがパルスを終了するか、またはメモリコントローラがバックプレッシャー信号のアサートに応答してすべての許可されたＲＦＭコマンド４０３を送信すると、メモリコントローラは、（メモリチップのＭＲ空間３０５への書込みを介して）ＭＲ空間をクリアすることができる。
上述の実施形態に従って、メモリチップは、メモリコントローラによって送信されたＲＥＦＲＥＳＨおよびＲＦＭコマンドに応答してのみ、（セルフ・リフレッシュ・モードにない場合）リフレッシュを発行することが想定されていた。代替的または組み合わせた実装形態では、メモリチップ３０１は、それ自体で開始するリフレッシュをスケジュールする／発行するための回路を含む。そのような実施形態では、メモリコントローラが新規の読出しコマンド、書込みコマンド、またはアクティブ化コマンドの送信を停止する限り（例えば、メモリは、ウィンドウ４０２内の脅威を内部的に緩和することができる）、メモリチップが、問題を緩和するために十分なリフレッシュを内部的に開始し得るので、メモリチップが必要とするＲＦＭコマンド４０３の数を（例えば、０まで）減らすことができる。
さらに別の手法に従って、メモリチップのバックプレッシャー信号のアサートに応答して、メモリコントローラは、（ＲＦＭコマンド４０３を送信する代わりに）メモリチップを自動的にセルフ・リフレッシュ・モードにする。
さらに別の手法に従って、読出しバーストは、ロウハンマー脅威が存在するか否かを示すために使用されるメタ・データ・ビットを含む。例えば、読出しトランザクションごとのメモリチップごとに、１ビット（例えば、０＝ロウハンマー脅威が存在しない、１＝ロウハンマー脅威が存在する）が予約される。ロウハンマー脅威が存在することを、任意のメタ・データ・ビットが示す場合、メモリコントローラは、同じアドレスで読出しコマンドによって間隔を空けた一連のＲＦＭコマンドを発行する。メモリコントローラは、ロウハンマー脅威が存在しないことを、メタデータが示すまで、この状態で動作を継続する。
上述の実施形態は、サブチャネルごとに単一のＡＬＥＲＴ＿Ｎワイヤを強調しており、同じランクまたは同じサブチャネルのすべてのメモリチップがメモリモジュール上の同じａｌｅｒｔワイヤに結び付けられているが、これらの特定の設計から逸脱する他の実施形態は、それにもかかわらず、本明細書で提供する教示を組み込み得ることを認識することが適切である。例えば、サブチャネルごとに、複数のＡＬＥＲＴ＿Ｎワイヤ（例えば、ランクごとに１つのそのようなワイヤなど）が存在し得る。
図５は、上記で提供した教示と一致するロウハンマーバックプレッシャー信号（または他の種類のバックプレッシャー信号）を処理するように設計されたメモリコントローラ５０１を示している。特に、メモリコントローラ５０１は、ＡＬＥＲＴ＿Ｎワイヤからの信号を受信するための入力を含み、ＡＬＥＲＴ＿Ｎワイヤは、ＡＬＥＲＴ＿Ｎワイヤ上に生成される様々なパルス幅に従って、メモリモジュールおよび／またはメモリチップからのエラー／問題を通信する。信号のうちの１つは、ロウハンマーバックプレッシャー信号など、バックプレッシャー信号である。したがって、メモリコントローラ５０１は、様々な信号を区別し、バックプレッシャー信号を検出し得る回路５０２を含む。
メモリコントローラ５０１は、メモリコントローラ５０１が結合されているメモリモジュール／チップに、どのコマンドが送信されるかを判定するコマンドスケジューラ回路５０３を含む。コマンドスケジューラ論理回路５０３は、ＡＬＥＲＴ＿Ｎ入力で受信されるバックプレッシャー信号に対するメモリコントローラによる検出に応答して、少なくとも特定の種類のコマンド（例えば、読出し、書込み、アクティブ化）の送信を停止し、および／または追加のリフレッシュコマンド（例えば、ＲＦＭコマンド）を送信するように設計される。
さらに他の実施形態では、ＡＬＥＲＴ＿Ｎワイヤを使用するのではなく、メモリモジュールとメモリコントローラとの間のある種のパケット化通信リンクを通して、デジタル通信を介して、バックプレッシャー信号を送信する。例えば、コマンド／アドレスバス、またはデータバス（ＤＱバス）の特定のワイヤを使用して、メモリチップからメモリコントローラにパケットを送り返してもよい。そのようなパケットは、上述のようにバックプレッシャー信号に対応するヘッダおよび／またはペイロードを含んでもよい。パケット化された通信リンクは、実装形態に応じて、単一のワイヤまたは複数のワイヤで形成されてもよい。複数ワイヤの実装形態の場合、バックプレッシャー信号の送信および受信に関連する「出力」および「入力」という用語は、そのような複数のワイヤも含むと解釈することができる。
上記で提供した教示は、ＪＥＤＥＣ ＤＤＲ５実装形態、ＪＥＤＥＣ ＤＤＲ６実装形態、ＪＥＤＥＣグラフィックスＤＤＲ（ＧＤＤＲ）実装形態、ＪＥＤＥＣ高帯域幅メモリ（ＨＢＭ）実装形態などを含む様々なメモリ実装形態に適用することができる。
上述した様々なタイプの回路は、少なくとも部分的に論理回路に実装することができる。論理回路は、論理ゲートを含む、および／またはそのような論理ゲートで形成された大きな論理マクロを含むことができ、論理ゲートは、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）回路および／または何らかの形式のプログラムコードを実行するための回路設計（例えば、マイクロコントローラ）など、プログラマブルまたは構成可能な論理回路を、専用化およびハードワイヤード化したものである。
図６は、例示的なシステムを示す図である。システムは、本明細書で提供した教示を使用することができる。システム６００は、システム６００のための命令の処理、動作管理、および実行を提供するプロセッサ６１０を含む。プロセッサ６１０は、任意のタイプのマイクロ処理装置、中央処理装置（ＣＰＵ）、グラフィックス処理装置（ＧＰＵ）、処理コア、またはシステム６００に処理を提供するための他の処理ハードウェア、または処理装置の組合せを含むことができる。プロセッサ６１０は、システム６００の全体的な動作を制御し、１つまたは複数のプログラマブル汎用もしくは専用マイクロ処理装置、デジタル信号処理装置（ＤＳＰ）、プログラマブルコントローラ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）など、またはそのようなデバイスの組合せとすることができる、あるいはそれらを含むことができる。
一例では、システム６００は、プロセッサ６１０に結合されたインターフェース６１２を含み、インターフェース６１２は、メモリサブシステム６２０もしくはグラフィックス・インターフェース・コンポーネント６４０、またはアクセラレータ６４２など、高帯域幅接続を必要とするシステムコンポーネントのための高速インターフェースまたは高スループットのインターフェースを表すことができる。インターフェース６１２は、インターフェース回路を表し、インターフェース回路は、スタンドアロンコンポーネントであってもよく、または処理装置ダイ上に集積されてもよい。存在する場合、グラフィックスインターフェース６４０は、システム６００のユーザに視覚的表示を提供するためのグラフィックスコンポーネントにインターフェースする。一例では、グラフィックスインターフェース６４０は、ユーザに出力を提供する高精細（ＨＤ）ディスプレイを駆動することができる。高精細は、約１００ＰＰＩ（ピクセル／インチ）以上のピクセル密度を有するディスプレイを指すことができ、フルＨＤ（例えば、１０８０ｐ）、網膜ディスプレイ、４Ｋ（超高精細度またはＵＨＤ）など、フォーマットを含むことができる。一例では、ディスプレイはタッチスクリーンディスプレイを含むことができる。一例では、グラフィックスインターフェース６４０は、メモリ６３０に記憶されたデータに基づいて、またはプロセッサ６１０によって実行された動作に基づいて、またはその両方に基づいてディスプレイを生成する。プロセッサ
アクセラレータ６４２は、プロセッサ６１０によってアクセスまたは使用され得る固定機能オフロードエンジンとすることができる。例えば、アクセラレータ６４２のうちの１つのアクセラレータは、圧縮（ＤＣ）機能、公開鍵暗号化（ＰＫＥ）、暗号、ハッシュ／認証機能、復号など、暗号化サービス、または他の機能もしくはサービスを提供することができる。いくつかの実施形態では、追加的または代替的に、アクセラレータ６４２のうちの１つのアクセラレータは、本明細書で説明するようなフィールド選択コントローラ機能を提供する。場合によっては、アクセラレータ６４２は、ＣＰＵソケット（例えば、ＣＰＵを含み、ＣＰＵとの電気的インターフェースを提供する、マザーボードまたは回路基板に対するコネクタ）に統合することができる。例えば、アクセラレータ６４２は、単一またはマルチコア処理装置、グラフィックス処理ユニット、論理実行ユニットの単一またはマルチレベルキャッシュ、プログラムまたはスレッドを独立して実行するために使用可能な機能ユニット、特定用途向け集積回路（ＡＳＩＣ）、ニューラルネットワーク処理装置（ＮＮＰ）、「Ｘ」処理ユニット（ＸＰＵ）、プログラマブル制御論理、およびフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）など、プログラマブル処理要素を含むことができる。アクセラレータ６４２は、複数のニューラルネットワーク、処理装置コア、またはグラフィックス処理装置を提供することができ、人工知能（ＡＩ）または機械学習（ＭＬ）モデルによる使用のために利用可能にすることができる。例えば、ＡＩモデルは、強化学習方式、Ｑ学習方式、深層Ｑ学習、もしくは非同期アドバンテージ・アクター・クリティック（Ａ３Ｃ、Ａｓｙｎｃｈｒｏｎｏｕｓ Ａｄｖａｎｔａｇｅ Ａｃｔｏｒ－Ｃｒｉｔｉｃ）、組合せニューラルネットワーク（ｃｏｍｂｉｎａｔｏｒｉａｌ ｎｅｕｒａｌ ｎｅｔｗｏｒｋ）、回帰型（ｒｅｃｕｒｒｅｎｔ）組合せニューラルネットワーク、または他のＡＩもしくはＭＬモデルのいずれか、またはそれらの組合せを、使用または含むことができる。複数のニューラルネットワーク、処理装置コア、またはグラフィックス処理ユニットを、ＡＩまたはＭＬモデルによる使用のために利用可能にすることができる。
メモリサブシステム６２０は、システム６００のメインメモリを表し、プロセッサ６１０によって実行されるコード、またはルーチンを実行する際に使用されるデータ値のためのストレージを提供する。メモリサブシステム６２０は、読出し専用メモリ（ＲＯＭ）、フラッシュメモリ、揮発性メモリ、またはそのようなデバイスの組合せなど、１つまたは複数のメモリデバイス６３０を含むことができる。メモリ６３０は、とりわけ、オペレーティングシステム（ＯＳ）６３２を記憶およびホストして、システム６００内の命令を実行するためのソフトウェアプラットフォームを提供する。さらに、アプリケーション６３４は、メモリ６３０からＯＳ６３２のソフトウェアプラットフォーム上で実行することができる。アプリケーション６３４は、１つまたは複数の機能の実行を行うための独自の動作論理を有するプログラムを表す。プロセス６３６は、補助機能をＯＳ６３２または１つもしくは複数のアプリケーション６３４または組合せに提供するエージェントまたはルーチンを表す。ＯＳ６３２、アプリケーション６３４、およびプロセス６３６は、システム６００に機能を提供するソフトウェア論理を提供する。一例では、メモリサブシステム６２０は、コマンドをメモリ６３０に生成および発行するためのメモリコントローラであるメモリコントローラ６２２を含む。メモリコントローラ６２２は、プロセッサ６１０の物理的部分、またはインターフェース６１２の物理的部分であり得ることが理解されよう。例えば、メモリコントローラ６２２は、プロセッサ６１０を有する回路上に集積された集積メモリコントローラとすることができる。いくつかの例では、システム・オン・チップ（ＳＯＣまたはＳｏＣ）は、処理装置、グラフィックス、メモリ、メモリコントローラ、および入力／出力（Ｉ／Ｏ）制御論理のうち１つまたは複数を、１つのＳｏＣパッケージに組み合わせる。
揮発性メモリは、デバイスへの電力が遮断された場合に、状態（したがって、それに記憶されているデータ）が不定であるメモリである。動的揮発性メモリは、状態を維持するためにデバイスに記憶されたデータをリフレッシュする必要がある。動的揮発性メモリの一例は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、または同期ＤＲＡＭ（ＳＤＲＡＭ）などの何らかの変形を含む。本明細書に記載のメモリサブシステムは、ＤＤＲ３（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ｖｅｒｓｉｏｎ ３，２００７年６月２７日、ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）によるオリジナルリリース）、ＤＤＲ４（ＪＥＤＥＣによって２０１２年９月に公開された初期仕様のＤＤＲバージョン４）、ＤＤＲ４Ｅ（ＤＤＲバージョン４）、ＬＰＤＤＲ３（ＪＥＤＥＣによるＬｏｗ Ｐｏｗｅｒ ＤＤＲ ｖｅｒｓｉｏｎ ３、２０１３年８月のＪＥＳＤ２０９－３Ｂ）、ＬＰＤＤＲ４（ＬＰＤＤＲバージョン４、当初、２０１４年８月にＪＥＤＥＣによって公開されたＪＥＳＤ ２０９－４）、ＷＩＯ２（Ｗｉｄｅ Ｉｎｐｕｔ／Ｏｕｔｐｕｔバージョン２、当初、２０１４年８月にＪＥＤＥＣによって公開されたＪＥＳＤ２２９－２）、ＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ、当初、２０１３年１０月にＪＥＤＥＣによって公開されたＪＥＳＤ３２５）、ＬＰＤＤＲ５（現在、ＪＥＤＥＣによって議論中）、ＨＢＭ２（ＨＢＭバージョン２、現在ＪＥＤＥＣによって議論中）、またはその他、あるいはメモリ技術の組合せ、およびそのような仕様の派生物または拡張物に基づく技術など、多数のメモリ技術と互換性があり得る。ＪＥＤＥＣ規格は、ｗｗｗ．ｊｅｄｅｃ．ｏｒｇで入手可能である。
メモリ６３０は、バックプレッシャー信号を送信するように設計された１つまたは複数のメモリチップを含むことができ、メモリコントローラ６２２は、図３～図５に関して詳細に上述した教示に従って、バックプレッシャー信号に応答することができる。
具体的に示していないが、システム６００は、メモリバス、グラフィックスバス、インターフェースバスまたは他のものなど、デバイス間に１つまたは複数のバスまたはバスシステムを含むことができることが理解されよう。バスまたは他の信号線は、コンポーネントを互いに通信可能または電気的に結合することができ、あるいはその両方は、コンポーネントを通信可能および電気的に結合することができる。バスは、物理通信線、ポイントツーポイント接続、ブリッジ、アダプタ、コントローラ、または他の回路、あるいは組合せを含むことができる。バスは、例えば、システムバス、周辺コンポーネント相互接続エクスプレス（ＰＣＩｅ）バス、ハイパートランスポートまたは業界標準アーキテクチャ（ＩＳＡ）バス、スモール・コンピュータ・システム・インターフェース（ＳＣＳＩ）バス、リモート・ダイレクト・メモリ・アクセス（ＲＤＭＡ）、インターネット・スモール・コンピュータ・システム・インターフェース（ｉＳＣＳＩ）、ＮＶＭエクスプレス（ＮＶＭｅ）、コヒーレント・アクセラレータ・インターフェース（ＣＸＬ）、コヒーレントアクセラレータ処理装置インターフェース（ＣＡＰＩ）、ユニバーサル・シリアル・バス（ＵＳＢ）、または電気電子技術者協会（ＩＥＥＥ）標準１３９４バスのうち１つまたは複数を含むことができる。
一例では、システム６００は、インターフェース６１２に結合し得るインターフェース６１４を含む。一例では、インターフェース６１４は、スタンドアロンコンポーネントおよび集積回路を含み得るインターフェース回路を表す。一例では、複数のユーザ・インターフェース・コンポーネントもしくは周辺コンポーネント、またはその両方がインターフェース６１４に結合する。ネットワークインターフェース６５０は、１つまたは複数のネットワークを介してリモートデバイス（例えば、サーバまたは他のコンピューティングデバイス）と通信する能力を、システム６００に提供する。ネットワークインターフェース６５０は、イーサネット（登録商標）アダプタ、無線相互接続コンポーネント、セルラネットワーク相互接続コンポーネント、ＵＳＢ（ユニバーサル・シリアル・バス）、または他の有線もしくは無線標準ベースもしくは専用インターフェースを含むことができる。ネットワークインターフェース６５０は、メモリに記憶されたデータを送信することを含み得るリモートデバイスにデータを送信することができる。ネットワークインターフェース６５０は、受信したデータをメモリに記憶することを含み得るリモートデバイスからデータを受信することができる。ネットワークインターフェース６５０、プロセッサ６１０、およびメモリサブシステム６２０に関連して、様々な実施形態を使用することができる。
一例では、システム６００は、１つまたは複数の入力／出力（Ｉ／Ｏ）インターフェース６６０を含む。Ｉ／Ｏインターフェース６６０は、１つまたは複数のインターフェースコンポーネントを含むことができ、インターフェースコンポーネントは、ユーザがシステム６００と対話（例えば、音声、英数字、触覚／タッチ、または他のインターフェース）する。周辺インターフェース６７０は、特に上述していない任意のハードウェアインターフェースを含むことができる。周辺機器は、全般的に、システム６００に従属的に接続するデバイスを指す。従属接続は、システム６００が、ソフトウェアプラットフォームもしくはハードウェアプラットフォーム、またはその両方を提供する接続であり、それらプラットフォームは、動作が実行され、ユーザが対話する。
一例では、システム６００は、データを不揮発性に記憶するためのストレージサブシステム６８０を含む。一例では、特定のシステム実装形態では、ストレージ６８０の少なくとも特定のコンポーネントは、メモリサブシステム６２０のコンポーネントと重複することができる。ストレージサブシステム６８０は、ストレージデバイス６８４を含み、ストレージデバイス６８４は、大量のデータを不揮発性に記憶するための任意の従来の媒体、例えば、１つまたは複数の磁気、固体、もしくは光ベースのディスク、またはこれらの組合せであってもよく、あるいはこれらを含んでもよい。ストレージ６８４は、コードまたは命令およびデータ６８６を持続状態に保持する（例えば、システム６００への電力の中断にもかかわらず、値が保持される）。ストレージ６８４は、一般に「メモリ」であると考えられ得るが、メモリ６３０は、通常、プロセッサ６１０に命令を提供するための実行または動作メモリである。ストレージ６８４は不揮発性であるが、メモリ６３０は揮発性メモリ（例えば、システム６００への電力が遮断された場合、データの値または状態は不確定である）を含むことができる。一例では、ストレージサブシステム６８０は、ストレージ６８４とインターフェースするためのコントローラ６８２を含む。一例では、コントローラ６８２は、インターフェース６１４またはプロセッサ６１０の物理的部分であるか、あるいはプロセッサ６１０とインターフェース６１４の両方における回路または論理を含むことができる。
不揮発性メモリ（ＮＶＭ）デバイスは、デバイスへの電力が遮断されても状態が確定するメモリである。一実施形態では、ＮＶＭデバイスは、ＮＡＮＤ技術など、ブロックアドレス可能（ｂｌｏｃｋ ａｄｄｒｅｓｓａｂｌｅ）メモリデバイス、またはより具体的には、複数閾値（ｍｕｌｔｉ－ｔｈｒｅｓｈｏｌｄ）レベルＮＡＮＤフラッシュメモリ（例えば、シングルレベルセル（「ＳＬＣ」）、マルチレベルセル（「ＭＬＣ」）、クワッドレベルセル（「ＱＬＣ」）、トリレベルセル（「ＴＬＣ」）、または何らかの他のＮＡＮＤ）を備えることができる。ＮＶＭデバイスはまた、バイトアドレス可能ライトインプレース（ｂｙｔｅ－ａｄｄｒｅｓｓａｂｌｅ ｗｒｉｔｅ－ｉｎ－ｐｌａｃｅ）３次元クロス・ポイント・メモリ・デバイス、または他のバイトアドレス可能ライトインプレースＮＶＭデバイス（永続メモリとも呼ばれる）、例えば、単一もしくはマルチレベル相変化メモリ（ＰＣＭ）もしくはスイッチ付き相変化メモリ（ＰＣＭＳ）、カルコゲナイド相変化材料（例えば、カルコゲナイドガラス）を使用するＮＶＭデバイス、金属酸化物ベースを含む抵抗メモリ、酸素空孔ベースおよび導電性ブリッジ・ランダム・アクセス・メモリ（ＣＢ－ＲＡＭ）、ナノワイヤメモリ、強誘電体ランダム・アクセス・メモリ（ＦｅＲＡＭ、ＦＲＡＭ（登録商標））、メモリスタ技術を組み込んだ磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）、スピン・トランスファー・トルク（ＳＴＴ）－ＭＲＡＭ、スピントロニック磁気接合メモリベースのデバイス、磁気トンネル接合（ＭＴＪ）ベースのデバイス、ＤＷ（Ｄｏｍａｉｎ Ｗａｌｌ）およびＳＯＴ（Ｓｐｉｎ Ｏｒｂｉｔ Ｔｒａｎｓｆｅｒ、スピン軌道転送）ベースのデバイス、サイリスタベースのメモリデバイス、または上記のいずれかの組合せ、あるいは他のメモリを備えることができる。
電源（図示せず）は、システム６００のコンポーネントに電力を供給する。より具体的には、電源は、通常、システム６００のコンポーネントに電力を供給するためにシステム７００内の１つまたは複数の電力装置とインターフェースする。一例では、電力装置は、壁コンセントに差し込まれるＡＣ－ＤＣ（交流－直流）アダプタを含む。このようなＡＣ電力は、再生可能エネルギー（例えば、太陽光発電）電源とすることができる。一例では、電源は、外部ＡＣ／ＤＣコンバータなど、ＤＣ電源を含む。一例では、電源または電力装置は、充電フィールドに近接して充電するための無線充電ハードウェアを含む。一例では、電源は、内部電池、交流装置、モーションベースの電力装置、太陽光電力装置、または燃料電池源を含むことができる。
一例では、システム６００は、分離（ｄｉｓａｇｇｒｅｇａｔｅｄ）コンピューティングシステムとして実装することができる。例えば、システム７００は、処理装置、メモリ、ストレージ、ネットワークインターフェース、および他のコンポーネントの相互接続された計算スレッドで実装することができる。ＰＣＩｅ、イーサネット（登録商標）、または光相互接続（またはそれらの組み合わせ）など、高速相互接続を使用することができる。例えば、スレッドは、オープン・コンピュート・プロジェクト（ＯＣＰ）または他の分離コンピューティングの取組みによって公表された任意の仕様に従って設計することができ、それは主なアーキテクチャのコンピュータコンポーネントをラックプラガブル（ｒａｃｋ－ｐｌｕｇｇａｂｌｅ）コンポーネント（例えば、ラックプラガブル処理コンポーネント、ラックプラガブル・メモリ・コンポーネント、ラックプラガブル・ストレージ・コンポーネント、ラックプラガブル・アクセラレータ・コンポーネントなど）にモジュール化しようと企図している。
図７は、データセンタの一例を示す図である。様々な実施形態を、図７のデータセンタにおいて、または図７のデータセンタと共に使用することができる。図７に示すように、データセンタ７００は、光ファブリック７１２を含んでもよい。光ファブリック７１２は、全般的に、データセンタ７００内の任意の特定のスレッドがデータセンタ７００内の他のスレッドに信号を送信（およびそこから信号を受信）し得る光シグナリング媒体（光ケーブルなど）と、光スイッチングインフラストラクチャとの組合せを含んでもよい。しかしながら、光、無線、および／または電気信号は、ファブリック７１２を使用して送信することができる。光ファブリック７１２が任意の所与のスレッドに提供するシグナリング接続は、同じラック内の他のスレッドと、他のラック内のスレッドとの両方への接続を含んでもよい。データセンタ７００は、４つのラック７０２Ａ～７０２Ｄを含み、ラック７０２Ａ～７０２Ｄは、スレッド７０４Ａ－１および７０４Ａ－２、７０４Ｂ－１および７０４Ｂ－２、７０４Ｃ－１および７０４Ｃ－２、ならびに７０４Ｄ－１および７０４Ｄ－２のそれぞれの対を収容する。したがって、この例では、データセンタ７００は合計８つのスレッドを含む。光ファブリック７１２は、他の７つのスレッドのうち１つまたは複数に対するスレッドシグナリング接続を提供することができる。例えば、光ファブリック７１２を介して、ラック７０２Ａ内のスレッド７０４Ａ－１は、ラック７０２Ａ内のスレッド７０４Ａ－２、ならびにデータセンタ７００の他のラック７０２Ｂ、７０２Ｃ、および７０２Ｄの間に分散された６つの他のスレッド７０４Ｂ－１、７０４Ｂ－２、７０４Ｃ－１、７０４Ｃ－２、７０４Ｄ－１、および７０４Ｄ－２とのシグナリング接続を有してもよい。実施形態はこの例に限定されない。例えば、ファブリック７１２は、光および／または電気シグナリングを提供することができる。
図８は、環境８００が、各々がトップ・オブ・ラック（ＴｏＲ）スイッチ８０４、ポッド管理部８０６、および複数のプールされたシステムドロワを含む複数のコンピューティングラック８０２を含むことを示している。一般に、プールされたシステムドロワは、例えば、分離コンピューティングシステムを実行するために、プールされた計算ドロワおよびプールされたストレージドロワを含む場合がある。任意選択で、プールされたシステムドロワはまた、プールされたメモリドロワおよびプールされた入力／出力（Ｉ／Ｏ）ドロワを含んでもよい。図示の実施形態では、プールされたシステムドロワは、ＩＮＴＥＬ（登録商標）ＸＥＯＮ（登録商標）プールされたコンピュータドロワ８０８、およびＩＮＴＥＬ（登録商標）ＡＴＯＭ（商標）プールされた計算ドロワ８１０、プールされたストレージドロワ８１２、プールされたメモリドロワ８１４、およびプールされたＩ／Ｏドロワ８１６を含む。プールされたシステムドロワの各々は、４０ギガビット／秒（Ｇｂ／ｓ）もしくは１００Ｇｂ／ｓイーサネット（登録商標）リンク、または１００＋Ｇｂ／ｓシリコンフォトニクス（ＳｉＰｈ）光リンクなど、高速リンク８１８を介してＴｏＲスイッチ８０４に接続される。一実施形態では、高速リンク８１８は、８００Ｇｂ／ｓのＳｉＰｈ光リンクを備える。
ここでも、ドロワは、オープン・コンピュート・プロジェクト（ＯＣＰ）または他の分離コンピューティングの取組みによって公表された任意の仕様に従って設計することができ、それは主なアーキテクチャのコンピュータコンポーネントをラックプラガブル（ｒａｃｋ－ｐｌｕｇｇａｂｌｅ）コンポーネント（例えば、ラックプラガブル処理コンポーネント、ラックプラガブル・メモリ・コンポーネント、ラックプラガブル・ストレージ・コンポーネント、ラックプラガブル・アクセラレータ・コンポーネントなど）にモジュール化しようと企図している。
複数のコンピューティングラック８００は、ネットワーク８２０への接続によって示すように、それらのＴｏＲスイッチ８０４（例えば、ポッドレベルスイッチまたはデータ・センタ・スイッチ）を介して相互接続されてもよい。いくつかの実施形態では、コンピューティングラック８０２のグループは、ポッド管理部８０６を介して別個のポッドとして管理される。一実施形態では、ポッド内のすべてのラックを管理するために、単一のポッド管理部が使用される。代替的に、分散ポッド管理部をポッド管理動作に使用してもよい。
ＲＳＤ環境８００は、ＲＳＤ環境の様々な態様を管理するために使用される管理インターフェース８２２をさらに含む。これは、ラック構成データ８２４として記憶された対応するパラメータを用いてラック構成を管理することを含む。
本明細書の実施形態は、スイッチ、ルータ、ラック、ならびにデータセンタおよび／またはサーバファーム環境で使用されるものなど、ブレードサーバなど、様々なタイプのコンピューティング、スマートフォン、タブレット、パーソナルコンピュータ、およびネットワーク機器に実装されてもよい。データセンタおよびサーバファームで使用されるサーバは、ラックベースのサーバまたはブレードサーバなど、アレイ化されたサーバ構成を備える。これらのサーバは、プライベートイントラネットを形成するために、ローカル・エリア・ネットワーク（ＬＡＮ）間で適切なスイッチングおよびルーティング機能を用いて、サーバのセットをＬＡＮに分割するなど、様々なネットワーク設備を介した通信で相互接続される。例えば、クラウドホスティング施設は、通常、多数のサーバを有する大規模なデータセンタを使用する場合がある。ブレードは、サーバタイプの機能、すなわち 「サーバ・オン・ア・カード（ｓｅｒｖｅｒ ｏｎ ａ ｃａｒｄ）」を実行するように構成された別個のコンピューティングプラットフォームを備える。したがって、各ブレードは、適切な集積回路（ＩＣ）を結合するための内部配線（例えば、バス）を提供する主プリント回路基板（主基板）、およびその基板に取り付けられた他のコンポーネントを含む、従来のサーバに共通しているコンポーネントを含む。
様々な例は、ハードウェア要素、ソフトウェア要素、またはそれら両方の組合せを使用して実装されてもよい。いくつかの例では、ハードウェア要素は、デバイス、コンポーネント、処理装置、マイクロ処理装置、回路、回路要素（例えば、トランジスタ、抵抗器、コンデンサ、インダクタなど）、集積回路、ＡＳＩＣ、ＰＬＤ、ＤＳＰ、ＦＰＧＡ、メモリユニット、論理ゲート、レジスタ、半導体デバイス、チップ、マイクロチップ、チップセットなどを含んでもよい。いくつかの例では、ソフトウェア要素は、ソフトウェアコンポーネント、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、機械プログラム、オペレーティング・システム・ソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーチン、サブルーチン、関数、メソッド、プロシージャ、ソフトウェアインターフェース、ＡＰＩ、命令セット、コンピューティングコード、コンピュータコード、コードセグメント、コンピュータ・コード・セグメント、ワード、値、シンボル、またはそれらの任意の組合せを含んでもよい。一例が、ハードウェア要素および／またはソフトウェア要素を使用して実施されるか否かの判定は、所与の実装形態について所望されるように、所望の計算速度、電力レベル、耐熱性、処理サイクルバジェット、入力データ速度、出力データ速度、メモリリソース、データバス速度、および他の設計または性能制約など、任意の数の要因に従って変化してもよい。ハードウェア要素、ファームウェア要素、および／またはソフトウェア要素は、本明細書では集合的または個別的に「モジュール」、「論理」、「回路」、または「回路配線」と呼ぶ場合があることに留意されたい。
いくつかの例は、製品または少なくとも１つのコンピュータ可読媒体を使用して、または製品または少なくとも１つのコンピュータ可読媒体として実装してもよい。コンピュータ可読媒体は、論理を記憶するための非一時的ストレージ媒体を含んでもよい。いくつかの例では、非一時的ストレージ媒体は、揮発性メモリまたは不揮発性メモリ、取外し可能または取外し不能メモリ、消去可能または消去不能メモリ、書込み可能または上書き可能メモリなどを含む、電子データを記憶し得る１つまたは複数のタイプのコンピュータ可読ストレージ媒体を含んでもよい。いくつかの例では、論理は、ソフトウェアコンポーネント、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、機械プログラム、オペレーティング・システム・ソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーチン、サブルーチン、関数、メソッド、プロシージャ、ソフトウェアインターフェース、ＡＰＩ、命令セット、コンピューティングコード、コンピュータコード、コードセグメント、コンピュータ・コード・セグメント、ワード、値、シンボル、またはそれらの任意の組合せなど、様々なソフトウェア要素を含んでもよい。
いくつかの例によれば、コンピュータ可読媒体は、機械、コンピューティングデバイスまたはシステムによって実行されると、記載された例に従って方法および／または動作を、機械、コンピューティングデバイスまたはシステムに実行させる命令を記憶または維持するための非一時的ストレージ媒体を含んでもよい。命令は、ソースコード、コンパイル済みコード、解釈済みコード、実行可能コード、静的コード、動的コードなど、任意の適切なタイプのコードを含んでもよい。命令は、特定の機能を実施するように機械、コンピューティングデバイスまたはシステムに命令するために、予め定義されたコンピュータ言語、方法または構文に従って実行することができる。命令は、任意の適切な高レベル、低レベル、オブジェクト指向、視覚、コンパイル済みおよび／または解釈済みプログラミング言語を使用して実行してもよい。
少なくとも１つの例の１つまたは複数の態様は、処理装置内の様々な論理を表す、少なくとも１つの機械可読媒体に記憶された代表的な命令によって実行することができ、機械、コンピューティングデバイスまたはシステムによって読み出されると、機械、コンピューティングデバイスまたはシステムは、本明細書に記載の技術を実行するための論理を組み立てる。「ＩＰコア」として知られるそのような表現は、有形の機械可読媒体に記憶され、論理または処理装置を実際に作る組立機械にロードするために様々な顧客または製造施設に供給されてもよい。
「一例」または「例」という句の出現は、必ずしもすべてが同じ例または実施形態を指すとは限らない。本明細書に記載の任意の態様は、態様が同じ図面または要素に関して記載されているか否かにかかわらず、本明細書に記載の任意の他の態様または同様の態様と組み合わせることができる。添付の図面に示されたブロック機能の分割、省略、または包含は、これらの機能を実装するためのハードウェアコンポーネント、回路、ソフトウェア、および／または要素が、実施形態において必ず分割、省略、または包含されることを意味しない。
いくつかの例は、「結合される」および「接続される」という表現をそれらの派生語と共に使用して説明することができる。これらの用語は、必ずしも互いに同義語として意図していない。例えば、「接続された」および／または「結合された」という用語を使用する説明は、２つまたはそれよりも多くの要素が互いに直接物理的または電気的に接触していることを示す場合がある。しかしながら、「結合された」という用語はまた、２つまたはそれよりも多くの要素が互いに直接接触していないが、それでもなお互いに協働または相互作用することを意味する場合がある。
本明細書における「第１」、「第２」などの用語は、順序、量、または重要性を示すものではなく、任意の要素を別の要素と区別するために使用される。本明細書における「１つの（ａ）」および「１つの（ａｎ）」という用語は、量の限定を示すものではなく、むしろ参照される項目の少なくとも１つの存在を示す。信号に関して本明細書で使用する「アサート」という用語は、信号がアクティブであり、信号に論理０または論理１のいずれかの任意の論理レベルを適用することによって達成され得る信号の状態を示す。「続く」または「後に」という用語は、何らかの他の１つまたは複数のイベントの直後または後を指すことができる。代替の実施形態に従って、他の一連のステップを実行することもできる。さらに、特定の用途に応じて、追加のステップを追加または削除することができる。変更の任意の組合せを使用することができ、本開示の恩恵を受ける当業者は、その多くの変形、修正、および代替の実施形態を理解するであろう。
句「Ｘ、Ｙ、またはＺの少なくとも１つ」など、選言的な言語は、特に明記しない限り、一般に使用される文脈内で、項目、用語などがＸ、Ｙ、またはＺのいずれか、あるいはそれらの任意の組合せ（例えば、Ｘ、Ｙ、および／またはＺ）であり得ることを示すと理解される。したがって、そのような選言的な語は、一般に、特定の実施形態がそれぞれ存在するために、Ｘの少なくとも１つ、Ｙの少なくとも１つ、またはＺの少なくとも１つを必要とすることを意図するものではなく、暗示するべきではない。さらに、句「Ｘ、ＹおよびＺのうちの少なくとも１つ」などの接続語は、特に明記しない限り、「Ｘ、Ｙ、および／またはＺ」を含む、Ｘ、Ｙ、Ｚ、またはそれらの任意の組合せを意味するとも理解されるべきである。
［他の考えられる項目］
（項目１）
ロウハンマー脅威検出回路と、
出力部と、
前記ロウハンマー検出回路と前記出力部との間に結合され、前記ロウハンマー脅威検出回路によるロウハンマー脅威の検出に応答して前記出力部から送信されるべきバックプレッシャー信号を生成する、バックプレッシャー信号生成回路と
を備える、メモリチップ。
（項目２）
前記出力部が、ａｌｅｒｔ＿ｎ出力である、項目１に記載のメモリチップ。
（項目３）
前記ロウハンマー脅威が、行アクティブ化閾値に同時に達する前記メモリチップ内のメモリセルアレイの複数の行を含む、項目１に記載のメモリチップ。
（項目４）
前記バックプレッシャー信号が、特定のパルス幅最小値およびパルス幅最大値内の幅を有するパルスを含む、項目１に記載のメモリチップ。
（項目５）
前記メモリチップが、前記パルス幅最小値を記録するためのモードレジスタ（ＭＲ）モード空間を備える、項目１に記載のメモリチップ。
（項目６）
前記メモリチップが、前記ロウハンマー脅威に関する情報を提供するためのＭＲ空間を備える、項目１に記載のメモリチップ。
（項目７）
前記情報が、メモリコントローラが前記バックプレッシャー信号を受信した結果として、前記メモリコントローラが、前記メモリチップに対する読出しコマンド、書込みコマンド、およびアクティブ化コマンドの送信を停止する時間ウィンドウを、記述するものである、項目１に記載のメモリチップ。
（項目８）
前記情報が、メモリコントローラが前記バックプレッシャー信号に応答して前記メモリチップに送信するリフレッシュコマンドの数に、影響を及ぼすものである、項目１に記載のメモリチップ。
（項目９）
前記リフレッシュコマンドが、リフレッシュ管理（ＲＦＭ）コマンドである、項目８に記載のメモリチップ。
（項目１０）
前記バックプレッシャー信号が、前記出力部を介してパケットで送信される、項目１に記載のメモリチップ。
（項目１１）
入力部と、
前記入力部に結合され、前記入力部において受信されたバックプレッシャー信号を検出するバックプレッシャー信号検出回路と、
前記バックプレッシャー信号検出回路に結合されたコマンド回路であって、前記メモリコントローラが前記バックプレッシャー信号を受信した結果として、前記コマンド回路が、メモリチップに対する、読出しコマンド、書込みコマンド、およびアクティブ化コマンドを送信することを停止し、前記メモリチップが、ロウハンマー脅威に応答して前記バックプレッシャー信号を生成する、コマンド回路と
を備える、メモリコントローラ。
（項目１２）
前記入力部が、ａｌｅｒｔ＿ｎ出力である、項目１１に記載のメモリコントローラ。
（項目１３）
前記バックプレッシャー信号が、特定のパルス幅最小値およびパルス幅最大値内の幅を有するパルスを含む、項目１１に記載のメモリコントローラ。
（項目１４）
前記メモリコントローラが、ロウハンマー脅威に関する情報を取得するために前記メモリチップ内のＭＲ空間を読み出す、項目１１に記載のメモリコントローラ。
（項目１５）
前記メモリコントローラが、予め定義された期間にわたって前記読出しコマンド、前記書込みコマンド、および前記アクティブ化コマンドの送信を停止する、項目１１に記載のメモリコントローラ。
（項目１６）
前記メモリコントローラが、前記バックプレッシャー信号に応答して、リフレッシュコマンドを前記メモリチップに送信する、項目１１に記載のメモリコントローラ。
（項目１７）
前記メモリコントローラが、前記入力部において巡回冗長検査書込みエラー信号およびコマンド／アドレス・パリティ・エラー信号も受信する、項目１１に記載のメモリコントローラ。
（項目１８）
ａ）複数の処理コアと、
ｂ）ネットワークインターフェースと、
ｃ）メモリチップであって、
ｉ）ロウハンマー脅威検出回路と、
ｉｉ）出力部と、
ｉｉｉ）前記ロウハンマー検出回路と前記出力部との間に結合され、前記ロウハンマー脅威検出回路によるロウハンマー脅威の検出に応答して前記出力部から送信されるべきバックプレッシャー信号を生成する、バックプレッシャー信号生成回路と
を備える、メモリチップと、
ｄ）前記メモリチップに結合されたメモリコントローラであって、
ｉ）入力部と、
ｉｉ）前記入力部に結合され、前記入力部において受信された前記バックプレッシャー信号を検出する、バックプレッシャー信号検出回路と、
ｉｉｉ）前記バックプレッシャー信号検出回路に結合されたコマンド回路であって、前記メモリコントローラが前記バックプレッシャー信号を受信した結果として、前記コマンド回路が、前記メモリチップに対する読出しコマンド、書込みコマンド、およびアクティブ化コマンドの送信を停止する、コマンド回路と
を有する、メモリコントローラと
を備えるコンピューティングシステム。
（項目１９）
前記出力部がａｌｅｒｔ＿ｎ出力である、項目１８に記載のコンピューティングシステム。
（項目２０）
前記ロウハンマー脅威が、行アクティブ化閾値に同時に達する前記メモリチップ内のメモリセルアレイの複数の行を含む、項目１８に記載のコンピューティングシステム。
（項目２１）
前記メモリコントローラが、前記バックプレッシャー信号に応答して、リフレッシュコマンドを前記メモリチップに送信する、項目１８に記載のコンピューティングシステム。

Claims (21)

  1. ロウハンマー脅威検出回路と、
    出力部と、
    前記ロウハンマー脅威検出回路と前記出力部との間に結合され、前記ロウハンマー脅威検出回路によるロウハンマー脅威の検出に応答して前記出力部から送信されるべきバックプレッシャー信号を生成する、バックプレッシャー信号生成回路と
    を備える、メモリチップ。
  2. 前記出力部が、ａｌｅｒｔ＿ｎ出力である、請求項１に記載のメモリチップ。
  3. 前記ロウハンマー脅威が、行のアクティブ化閾値に同時に達する前記メモリチップ内のメモリセルアレイの複数の行を含む、請求項１に記載のメモリチップ。
  4. 前記バックプレッシャー信号が、特定のパルス幅最小値およびパルス幅最大値内の幅を有するパルスを含む、請求項１に記載のメモリチップ。
  5. 前記メモリチップが、前記パルス幅最小値を記録するためのモードレジスタ（ＭＲ）モード空間を備える、請求項４に記載のメモリチップ。
  6. 前記メモリチップが、前記ロウハンマー脅威に関する情報を提供するためのＭＲ空間を備える、請求項１または５に記載のメモリチップ。
  7. 前記情報は、メモリコントローラが前記バックプレッシャー信号を受信した結果として、前記メモリコントローラが、前記メモリチップに対する読出しコマンド、書込みコマンド、およびアクティブ化コマンドの送信を停止する時間ウィンドウを、記述するためのものである、請求項６に記載のメモリチップ。
  8. 前記情報は、メモリコントローラが前記バックプレッシャー信号に応答して前記メモリチップに送信するリフレッシュコマンドの数に、影響を及ぼす、請求項６または７に記載のメモリチップ。
  9. 前記リフレッシュコマンドが、リフレッシュ管理（ＲＦＭ）コマンドである、請求項８に記載のメモリチップ。
  10. 前記バックプレッシャー信号が、前記出力部を介してパケットで送信される、請求項１に記載のメモリチップ。
  11. メモリコントローラであって、
    入力部と、
    前記入力部に結合され、前記入力部において受信されたバックプレッシャー信号を検出するバックプレッシャー信号検出回路と、
    前記バックプレッシャー信号検出回路に結合されたコマンド回路であって、前記メモリコントローラが前記バックプレッシャー信号を受信した結果として、前記コマンド回路が、メモリチップに対する、読出しコマンド、書込みコマンド、およびアクティブ化コマンドを送信することを停止し、前記メモリチップが、ロウハンマー脅威に応答して前記バックプレッシャー信号を生成する、コマンド回路と
    を備える、メモリコントローラ。
  12. 前記入力部が、ａｌｅｒｔ＿ｎ出力である、請求項１１に記載のメモリコントローラ。
  13. 前記バックプレッシャー信号が、特定のパルス幅最小値およびパルス幅最大値内の幅を有するパルスを含む、請求項１１に記載のメモリコントローラ。
  14. 前記メモリコントローラが、ロウハンマー脅威に関する情報を取得するために前記メモリチップ内のＭＲ空間を読み出す、請求項１１に記載のメモリコントローラ。
  15. 前記メモリコントローラが、予め定義された期間にわたって前記読出しコマンド、前記書込みコマンド、および前記アクティブ化コマンドの送信を停止する、請求項１１に記載のメモリコントローラ。
  16. 前記メモリコントローラが、前記バックプレッシャー信号に応答して、リフレッシュコマンドを前記メモリチップに送信する、請求項１１に記載のメモリコントローラ。
  17. 前記メモリコントローラが、前記入力部において巡回冗長検査書込みエラー信号およびコマンド／アドレス・パリティ・エラー信号も受信する、請求項１１に記載のメモリコントローラ。
  18. ａ）複数の処理コアと、
    ｂ）ネットワークインターフェースと、
    ｃ）メモリチップであって、
    ｉ）ロウハンマー脅威検出回路と、
    ｉｉ）出力部と、
    ｉｉｉ）前記ロウハンマー脅威検出回路と前記出力部との間に結合され、前記ロウハンマー脅威検出回路によるロウハンマー脅威の検出に応答して前記出力部から送信されるべきバックプレッシャー信号を生成する、バックプレッシャー信号生成回路と
    を有する、メモリチップと、
    ｄ）前記メモリチップに結合されたメモリコントローラであって、
    ｉ）入力部と、
    ｉｉ）前記入力部に結合され、前記入力部において受信された前記バックプレッシャー信号を検出する、バックプレッシャー信号検出回路と、
    ｉｉｉ）前記バックプレッシャー信号検出回路に結合されたコマンド回路であって、前記メモリコントローラが前記バックプレッシャー信号を受信した結果として、前記コマンド回路が前記メモリチップに対する読出しコマンド、書込みコマンド、およびアクティブ化コマンドの送信を停止する、コマンド回路と
    を有する、メモリコントローラと
    を備えるコンピューティングシステム。
  19. 前記出力部がａｌｅｒｔ＿ｎ出力である、請求項１８に記載のコンピューティングシステム。
  20. 前記ロウハンマー脅威が、行アクティブ化閾値に同時に達する前記メモリチップ内のメモリセルアレイの複数の行を含む、請求項１８に記載のコンピューティングシステム。
  21. 前記メモリコントローラが、前記バックプレッシャー信号に応答して、リフレッシュコマンドを前記メモリチップに送信する、請求項１８に記載のコンピューティングシステム。
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