JP2022159991A - メモリシステム及びその動作方法 - Google Patents

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Abstract

【課題】本発明は電子装置に関する。【解決手段】本技術によるメモリコントローラは、複数の走査電圧を上記複数のページの何れか１つのページに印加するように上記メモリ装置を制御する走査電圧制御部と、上記複数の走査電圧によって上記何れか１つのページをリードしたセンシングデータに基づいて、上記何れか１つのページに含まれた複数のメモリセルのうち、上記複数の走査電圧によって定義される少なくとも１つの走査区間に含まれるしきい値電圧を有するメモリセルの数を取得するカウンタと、上記メモリセルの数に基づいて、上記何れか１つのページが含まれたメモリブロックに保存されたデータを別のメモリブロックに保存するように上記メモリ装置を制御するデータ管理部と、を含む。【選択図】図１

Description

本発明は電子装置に関し、より詳細にはメモリ装置とメモリコントローラを含むメモリシステム及びその動作方法に関する。
メモリシステムはコンピュータやスマートフォンなどのホスト装置の制御に応じてデータを保存する装置である。メモリシステムはデータを保存するメモリ装置と、メモリ装置を制御するメモリコントローラとを含んでもよい。メモリ装置は揮発性メモリ装置（Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）と不揮発性メモリ装置（Ｎｏｎ Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）に分けられる。
揮発性メモリ装置は電源が供給される間のみデータを保存し、電源が遮断されると保存されたデータが消滅するメモリ装置であってもよい。揮発性メモリ装置には、静的ランダムアクセスメモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＳＲＡＭ）、動的ランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＤＲＡＭ）などが含まれる。
不揮発性メモリ装置は電源が遮断されてもデータが消滅しないメモリ装置であって、ロム（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ、ＲＯＭ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（登録商標）（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、及びフラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）などが含まれる。
本発明の実施例は、データの信頼性を保持するためにメモリブロックの劣化状態を迅速かつ正確に判断できるメモリシステム及びその動作方法を提供する。
本発明の実施例によるメモリコントローラは、複数の走査電圧を複数のページの何れか１つのページに印加するようにメモリ装置を制御する走査電圧制御部と、上記複数の走査電圧によって上記何れか１つのページをリードしたセンシングデータに基づいて、上記何れか１つのページに含まれた複数のメモリセルのうち、上記複数の走査電圧によって定義される少なくとも１つの走査区間に含まれるしきい値電圧を有するメモリセルの数を取得するカウンタと、上記メモリセルの数に基づいて、上記何れか１つのページが含まれたメモリブロックに保存されたデータを別のメモリブロックに保存するように上記メモリ装置を制御するデータ管理部と、を含んでもよい。
本発明の一実施例によるメモリコントローラの動作方法は、複数の走査電圧を複数のページの何れか１つのページに印加するようにメモリ装置を制御する段階と、複数の走査電圧によって何れか１つのページをリードしたセンシングデータに基づいて、何れか１つのページに含まれた複数のメモリセルのうち、複数の走査電圧によって定義される少なくとも１つの走査区間に含まれるしきい値電圧を有するメモリセルの数を取得する段階と、メモリセルの数に基づいて、何れか１つのページが含まれたメモリブロックに保存されたデータを別のメモリブロックに保存するようにメモリ装置を制御する段階と、を含んでもよい。
本技術によると、データの信頼性を保持するためにメモリブロックの劣化状態を迅速かつ正確に判断できるメモリシステム及びその動作方法が提供される。
本発明の実施例に係るメモリシステムを説明するための図である。 本発明の実施例に係るメモリ装置の構造を説明するための図である。 本発明の実施例に係るメモリブロックの構造を説明するための図である。 本発明の実施例に係るメモリセルのしきい値電圧を説明するための図である。 本発明の実施例に係る走査区間を説明するための図である。 図５の走査区間を説明するための図である。 本発明の実施例に係る走査区間におけるメモリセルの数を説明するための図である。 本発明の実施例に係る走査区間においてメモリセルの数をカウントする方法を説明するための図である。 本発明の実施例に係る走査区間においてメモリセルの数をカウントする方法を説明するための図である。 本発明の実施例に係る走査区間においてメモリセルの数をカウントする方法を説明するための図である。 本発明の実施例に係るメモリコントローラの動作方法を説明するためのフローチャートである。 本発明の実施例に係るメモリコントローラの動作方法を説明するための図である。 本発明の実施例に係るメモリコントローラの動作方法を説明するための図である。 本発明の実施例に係るメモリシステムが適用されたメモリカードを示すブロック図である。 本発明の実施例に係るメモリシステムが適用されたＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）システムを示すブロック図である。 本発明の実施例に係るメモリシステムが適用されたユーザシステムを示すブロック図である。
本明細書または出願に開示されている本発明の概念による実施例に対する特定の構造的乃至機能的説明は本発明の概念による実施例を説明するための例示に過ぎず、本発明の概念による実施例は様々な形態で実施されてもよく、本明細書または出願に説明された実施例に限定されると解釈すべきではない。
図１は本発明の実施例によるメモリシステムを説明するための図である。
図１を参照すると、本発明の実施例によるメモリシステム１０００は、少なくとも１つのメモリ装置１００及びメモリコントローラ２００を含んでもよい。
メモリシステム１０００は半導体ベースのストレージ装置である。メモリシステム１０００はホスト３００の制御に応じてデータを保存することができる。メモリシステム１０００はホスト３００の制御に応じて保存されたデータをホスト３００に提供することができる。
メモリシステム１０００はホスト３００との通信方式であるホストインターフェースに応じて様々な種類のストレージ装置の１つで構成されてもよい。例えば、メモリシステム１０００は、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）、ＭＭＣ（Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄ）、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ ＭＭＣ）、ＲＳ－ＭＭＣ（Ｒｅｄｕｃｅｄ－Ｓｉｚｅ ＭＭＣ）、ｍｉｃｒｏ－ＭＭＣ、ＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）カード、ｍｉｎｉ－ＳＤカード、ｍｉｃｒｏ－ＳＤカード、ＵＳＢ（ｕｎｉｖｅｒｓａｌ ｓｅｒｉａｌ ｂｕｓ）タイプのストレージ装置、ＵＦＳ（ｕｎｉｖｅｒｓａｌ ｆｌａｓｈ ｓｔｏｒａｇｅ）、ＰＣＭＣＩＡ（ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ ｍｅｍｏｒｙ ｃａｒｄ ｉｎｔｅｒｎａｔｉｏｎａｌ ａｓｓｏｃｉａｔｉｏｎ）、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）、ＰＣＩ－Ｅ（ＰＣＩ ｅｘｐｒｅｓｓ）、ＣＦ（ｃｏｍｐａｃｔ ｆｌａｓｈ）カード、スマートメディア（ｓｍａｒｔ ｍｅｄｉａ）カード、メモリスティック（ｍｅｍｏｒｙ ｓｔｉｃｋ）などの様々な種類のストレージ装置の何れか１つで構成されてもよい。
メモリシステム１０００は様々な種類のパッケージ（ｐａｃｋａｇｅ）形態の何れかで製造されてもよい。例えば、メモリシステム１０００は、ＰＯＰ（ｐａｃｋａｇｅ ｏｎ ｐａｃｋａｇｅ）、ＳＩＰ（ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）、ＳＯＣ（ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ）、ＭＣＰ（ｍｕｌｔｉ－ｃｈｉｐ ｐａｃｋａｇｅ）、ＣＯＢ（ｃｈｉｐ ｏｎ ｂｏａｒｄ）、ＷＦＰ（ｗａｆｅｒ－ｌｅｖｅｌ ｆａｂｒｉｃａｔｅｄ ｐａｃｋａｇｅ）、ＷＳＰ（ｗａｆｅｒ－ｌｅｖｅｌ ｓｔａｃｋ ｐａｃｋａｇｅ）などの様々な種類のパッケージ形態の何れかで製造されてもよい。
メモリ装置１００はデータを保存することができる。具体的には、メモリ装置１００は複数のメモリブロックを含んでもよい。複数のメモリブロックのそれぞれは複数のページを含んでもよい。即ち、１つのメモリブロックは複数のページを含むことができる。ここで、ページはデータを保存するプログラム動作（または書き込み動作）が行われる単位であってもよい。また、ページは保存されたデータをリードするリード動作が行われる単位であってもよい。メモリブロックは保存されたデータを消去する消去動作が行われる単位であってもよい。複数のページのそれぞれは複数のメモリセルを含んでもよい。複数のメモリセルのそれぞれには互いに独立したデータを保存されてもよい。データは１つ以上のビット単位の値であってもよい。データは文字、数字、記号、画像、音声などの様々な情報を表すことができる。
メモリ装置１００はメモリコントローラ２００の制御に応じて動作することができる。メモリ装置１００はメモリコントローラ２００からコマンドを受信すると、コマンドに対応する動作を行うことができる。ここで、コマンドはプログラムコマンド、リードコマンド、及び消去コマンドの何れか１つであってもよい。
一実施例において、メモリ装置１００は、ＮＡＮＤ型フラッシュメモリ（ＮＡＮＤ ｆｌａｓｈ ｍｅｍｏｒｙ）、垂直型ＮＡＮＤフラッシュメモリ（Ｖｅｒｔｉｃａｌ ＮＡＮＤ ｆｌａｓｈ ｍｅｍｏｒｙ）、ＮＯＲ型フラッシュメモリ（ＮＯＲ ｆｌａｓｈ ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、Ｓｔａｔｉｃ ＲＡＭ））、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ ＲＡＭ）、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ） ＳＤＲＡＭ、ＬＰＤＤＲ（Ｌｏｗ Ｐｏｗｅｒ ＤＤＲ） ＳＤＲＡＭ、ＧＤＲＡＭ（Ｇｒａｐｈｉｃｓ ＤＲＡＭ）、ＲＤＲＡＭ（Ｒａｍｂｕｓ ＤＲＡＭ）、強誘電体メモリ（Ｆｅｒｒｏ ｅｌｅｃｔｒｉｃ ＲＡＭ、ＦｅＲＡＭ）、磁気抵抗メモリ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲＡＭ、ＭＲＡＭ）、相変化メモリ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ、ＰＣＭ）、スピン注入磁化反転メモリ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲＡＭ、ＳＴＴ－ＲＡＭ）、抵抗性メモリ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ、ＲｅＲＡＭ）などの何れか１つで具現されてもよい。本明細書では、説明の便宜上、メモリ装置１００がＮＡＮＤ型フラッシュメモリである場合を想定して説明する。
メモリコントローラ２００はメモリシステム１０００の全般的な動作を制御することができる。
メモリシステム１０００に電源が印加されると、メモリコントローラ２００はファームウェア（ｆｉｒｍｗａｒｅ、ＦＷ）を実行することができる。ファームウェアはホスト３００との通信を制御するホストインターフェースレイヤ（Ｈｏｓｔ Ｉｎｔｅｒｆａｃｅ Ｌａｙｅｒ、ＨＩＬ）と、ホスト３００とメモリ装置１００との間の通信を制御するフラッシュ変換レイヤ（Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ、ＦＴＬ）と、メモリ装置１００との通信を制御するフラッシュインターフェースレイヤ（Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ Ｌａｙｅｒ、ＦＬＡ）と、を含んでもよい。メモリコントローラ２００はメモリ装置１００の外部に位置してもよい。メモリコントローラ２００はチャネルを介してメモリ装置１００と接続されてもよい。
メモリコントローラ２００はメモリ装置１００を制御することができる。一実施例におけるメモリコントローラ２００はホスト３００から受信した要請に応じてメモリ装置１００を制御することができる。他の実施例では、メモリコントローラ２００はホスト３００の要請に関わらずそれ自体でメモリ装置１００を制御することができる。
メモリコントローラ２００はプログラム動作、リード動作、及び消去動作の１つを実行するようにメモリ装置１００を制御することができる。
プログラム動作の場合、メモリコントローラ２００はプログラムコマンド、アドレス、及びデータをメモリ装置１００に提供することができる。これに応答して、メモリ装置１００はアドレスによって選択されたページにデータを保存することができる。
リード動作の場合、メモリコントローラ２００はリードコマンド及びアドレスをメモリ装置１００に提供することができる。これに応答して、メモリ装置１００はアドレスによって選択されたページに保存されたデータをメモリコントローラ２００またはホスト３００に提供することができる。
消去動作の場合、メモリコントローラ２００は消去コマンド及びアドレスをメモリ装置１００に提供することができる。これに応答して、メモリ装置１００はアドレスによって選択されたメモリブロックに保存されたデータを消去することができる。
ホスト３００はメモリシステム１０００を制御することができる。例えば、ホスト３００は、データを保存するように指示するコマンド及びデータをメモリシステム１０００に提供することができる。これに応答して、メモリシステム１０００はデータをメモリ装置１００に保存することができる。他の例として、ホスト３００は保存されたデータを要請するコマンドをメモリシステム１０００に提供することができる。これに応答して、メモリシステム１０００はメモリ装置１００に保存されたデータをホスト３００に提供することができる。他の例として、ホスト３００は保存されたデータを削除するように指示するコマンドをメモリシステム１０００に提供することができる。これに応答して、メモリシステム１０００はメモリ装置１００に保存されたデータを削除することができる。
ホスト３００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴ Ａｔｔａｃｈｍｅｎｔ）、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）、ＨＳＩＣ（Ｈｉｇｈ Ｓｐｅｅｄ Ｉｎｔｅｒｃｈｉｐ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）、ＰＣＩｅ（ＰＣＩ ｅｘｐｒｅｓｓ）、ＮＶＭｅ（ＮｏｎＶｏｌａｔｉｌｅ Ｍｅｍｏｒｙ ｅｘｐｒｅｓｓ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）、ＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）、ＭＭＣ（ＭｕｌｔｉＭｅｄｉａ Ｃａｒｄ）、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ ＭＭＣ）、ＤＩＭＭ（Ｄｕａｌ Ｉｎ－ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）、ＲＤＩＭＭ（Ｒｅｇｉｓｔｅｒｅｄ ＤＩＭＭ）、ＬＲＤＩＭＭ（Ｌｏａｄ Ｒｅｄｕｃｅｄ ＤＩＭＭ）などの様々な通信方式の少なくとも１つを利用してメモリシステム１０００と通信することができる。
ホスト３００は、携帯電話、スマートフォン、ＭＰ３プレーヤ、ラップトップコンピュータ、デスクトップコンピュータ、ゲーム機、ＴＶ（Ｔｅｖｅｌｉｓｏｎ）、タブレットＰＣまたは車載インフォテインメント（ｉｎ－ｖｅｈｉｃｌｅ ｉｎｆｏｔａｉｎｍｅｎｔ）システム、ウェアラブルデバイス（ｗｅａｒａｂｌｅ ｄｅｖｉｃｅ）などの様々な電子装置の１つであってもよい。メモリシステム１０００はホスト３００と別の装置で具現されるか、またはホスト３００に内蔵された形態で具現されてもよい。
メモリ装置１００のメモリブロックに保存されたデータは、時間リテンション（ｔｉｍｅ ｒｅｔｅｎｔｉｏｎ）、リードディスターブ（ｒｅａｄ ｄｉｓｔｕｒｂ）、温度上昇などの様々な原因により劣化し得る。即ち、データを表すメモリセルのしきい値電圧が意図せずに変化することがあり、このため、保存されたデータの信頼性を低下する恐れがある。技術の発展に伴って１つのメモリブロックに含まれるメモリセルの数が増えており、これにより、１つのメモリブロックに含まれる全てのメモリセルに対するデータの劣化度合いを検査することは、リソースの制約、速度低下、消費電力の上昇などの側面において困難がある。
本発明の一実施例によるメモリコントローラ２００は、メモリブロックに保存されたデータを正常にリードできないほど劣化が進む前に、メモリブロックに保存されたデータを別のメモリブロックに保存（または移動）するようにメモリ装置１００を制御することができる。
このため、メモリコントローラ２００は複数の走査電圧を複数のページの何れか１つのページに印加するようにメモリ装置１００を制御することができる。ここで、複数の走査電圧のそれぞれは少なくとも１つの走査区間を定義するための電圧であってもよい。例えば、複数の走査電圧は第１及び第２走査電圧を含んでもよい。ここで、第１走査電圧は第１走査区間の最大値であり、第２走査電圧は第１走査区間の最小値であってもよい。走査電圧が印加される対象である何れか１つのページは、メモリブロックに含まれた複数のページのうち任意の１つのページであるか、または予め設定された１つのページであってもよい。
メモリコントローラ２００は、複数の走査電圧によって何れか１つのページをリードしたセンシングデータに基づいて、何れか１つのページに含まれた複数のメモリセルのうち、複数の走査電圧によって定義される少なくとも１つの走査区間に含まれるしきい値電圧を有するメモリセルの数を取得することができる。ここで、センシングデータは走査電圧よりも低いしきい値電圧を有するメモリセルの数を示すデータであってもよい。少なくとも１つの走査区間は１つまたは２つ以上の区間であってもよい。例えば、少なくとも１つの走査区間は第１走査区間及び第２走査区間を含んでもよい。
メモリコントローラ２００はメモリセルの数に基づいて、何れか１つのページが含まれたメモリブロックに保存されたデータを別のメモリブロックに保存するようにメモリ装置１００を制御することができる。例えば、メモリコントローラ２００は、メモリセルの数が予め設定された基準値より大きい場合、何れか１つのページが含まれたメモリブロックに保存されたデータを別のメモリブロックに保存するようにメモリ装置１００を制御することができる。
本技術によると、データの信頼性を保持するためにメモリブロックの劣化状態を迅速かつ正確に判断できるメモリシステム１０００及びその動作方法を提供することができる。上述したように、１つのメモリブロックに含まれた何れか１つのページは、同じメモリブロックに含まれた別のページを代表して走査されてもよい。これは、１つのメモリブロックに含まれた複数のメモリセルのそれぞれに対してプログラムが実行された後、複数のメモリセルのしきい値電圧が互いに類似する方向及び速度で変化することを利用したものである。このため、全てのページではなく一部のページに対する走査を通じて該当メモリブロックの劣化状態を推定することができ、走査の効率性及び正確性を向上させることができる。以下では、添付の図面を参照してより具体的に説明する。
図２は本発明の実施例によるメモリ装置の構造を説明するための図である。
図２を参照すると、メモリ装置１００は、メモリセルアレイ１１０、電圧生成部１２０、アドレスデコーダ１３０、入出力回路１４０、及び制御ロジック１５０を含んでもよい。
メモリセルアレイ１１０は複数のメモリブロックＢＬＫ１～ＢＬＫｉを含んでもよい。複数のメモリブロックＢＬＫ１～ＢＬＫｉは行線ＲＬを介してアドレスデコーダ１３０に接続されてもよい。複数のメモリブロックＢＬＫ１～ＢＬＫｉは列線ＣＬを介して入出力回路１４０に接続されてもよい。実施例において、行線ＲＬはワード線、ソース選択線、ドレイン選択線を含んでもよく、列線ＣＬはビット線を含んでもよい。
複数のメモリブロックＢＬＫ１～ＢＬＫｉのそれぞれは複数のメモリセルを含んでもよい。
複数のメモリセルのそれぞれにはデータが保存されてもよい。例えば、複数のメモリセルのそれぞれは１ビットを保存するシングルレベルセル（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ、ＳＩＣ）、２ビットを保存するマルチレベルセル（Ｍｕｌｔｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ、ＭＬＣ）、３ビットを保存するトリプルレベルセル（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ、ＴＬＣ）または４ビットを保存するクアッドレベルセル（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ、ＱＬＣ）方式などに応じて違うビット数のデータを保存することができる。ここで、複数のメモリセルのうち同じワード線に接続されたメモリセルは１つのページとして定義されることができる。
実施例において、複数のメモリセルのそれぞれは不揮発性メモリセルであってもよい。例えば、複数のメモリセルのそれぞれは電荷が蓄積され得るフローティングゲートを含んでもよい。複数のメモリセルのそれぞれはフローティングゲートに蓄積された電荷量に応じてデータの特定値を表すことができる。
実施例において、電圧生成部１２０、アドレスデコーダ１３０、及び入出力回路１４０は周辺回路（ｐｅｒｉｐｈｅｒａｌ ｃｉｒｃｕｉｔ）と称することができる。周辺回路は制御ロジック１５０の制御に応じてメモリセルアレイ１１０を駆動することができる。周辺回路はプログラム動作、リード動作及び消去動作を行うようにメモリセルアレイ１１０を駆動することができる。
電圧生成部１２０はメモリ装置１００に供給される外部電源電圧を利用して複数の動作電圧が生成するように構成されてもよい。電圧生成部１２０は制御ロジック１５０の制御に応答して動作することができる。
実施例として、電圧生成部１２０は外部電源電圧をレギュレートして内部電源電圧を生成することができる。電圧生成部１２０で生成された内部電源電圧はメモリ装置１００の動作電圧として用いられてもよい。
実施例として、電圧生成部１２０は外部電源電圧または内部電源電圧を利用して複数の動作電圧を生成することができる。電圧生成部１２０はメモリ装置１００で求められる様々な電圧を生成するように構成されてもよい。例えば、電圧生成部１２０は、複数の消去電圧、複数のプログラム電圧、複数のパス電圧、複数の選択リード電圧、複数の非選択リード電圧を生成することができる。このため、電圧生成部１２０は内部電源電圧を受信する複数のポンピングキャパシタを含んでもよい。電圧生成部１２０は制御ロジック１５０の制御に応答して複数のポンピングキャパシタを選択的に活性化することで複数の動作電圧を生成することができる。
電圧生成部１２０で生成された複数の動作電圧は、アドレスデコーダ１３０によりメモリセルアレイ１１０に供給されてもよい。
アドレスデコーダ１３０は行線ＲＬを介してメモリセルアレイ１１０に接続されてもよい。アドレスデコーダ１３０は制御ロジック１５０の制御に応答して動作するように構成されてもよい。アドレスデコーダ１３０は制御ロジック１５０からアドレスＡＤＤＲを受信することができる。アドレスデコーダ１３０は受信したアドレスＡＤＤＲのうちブロックアドレスをデコードすることができる。アドレスデコーダ１３０はデコードされたブロックアドレスに応じてメモリブロックＢＬＫ１～ＢＬＫｉのうち少なくとも１つのメモリブロックを選択することができる。アドレスデコーダ１３０は受信したアドレスＡＤＤＲのうち行アドレスをデコードすることができる。アドレスデコーダ１３０はデコードされた行アドレスに応じて選択されたメモリブロックのワード線のうち少なくとも１つのワード線を選択することができる。実施例において、アドレスデコーダ１３０は受信したアドレスＡＤＤＲのうち列アドレスをデコードすることができる。アドレスデコーダ１３０はデコードされた列アドレスに応じて入出力回路１４０とメモリセルアレイ１１０を接続することができる。
例えば、アドレスデコーダ１３０は、行デコーダ、列デコーダ、アドレスバッファなどの構成要素を含んでもよい。
入出力回路１４０は複数のページバッファを含んでもよい。複数のページバッファはビット線を介してメモリセルアレイ１１０に接続されてもよい。プログラム動作の際、複数のページバッファに保存されたデータがビット線を介して選択されたページに提供され、提供されたデータは選択されたページに含まれたメモリセルに保存されてもよい。リード動作の際、選択されたページに含まれたメモリセルに保存されたデータがビット線を介してセンシングされ、センシングされたデータはページバッファに保存されてもよい。
制御ロジック１５０はアドレスデコーダ１３０、電圧生成部１２０、及び入出力回路１４０を制御することができる。制御ロジック１５０は外部装置から伝達されるコマンドＣＭＤに応答して動作することができる。制御ロジック１５０はコマンドＣＭＤ及びアドレスＡＤＤＲに応答して制御信号を生成し、周辺回路を制御することができる。
図３は本発明の実施例によるメモリブロックの構造を説明するための図である。
図３を参照すると、メモリブロックＢＬＫｉはビット線ＢＬ１～ＢＬｎとソース線ＳＬの間に接続された複数のストリングを含んでもよい。メモリブロックＢＬＫｉに対する説明は複数のメモリブロックＢＬＫ１～ＢＬＫｉのそれぞれに適用することができる。
複数のストリングはビット線ＢＬ１～ＢＬｎに１つずつ接続されてもよい。複数のストリングはソース線ＳＬに共通して接続されてもよい。複数のストリングは互いに同様に構成されてもよいため、複数のストリングのうち第１ビット線ＢＬ１に接続されたストリングＳＴを例に挙げて具体的に説明する。ストリングＳＴに対する説明は他のストリングにも同様に適用できる。
ストリングＳＴは、ソース線ＳＬと第１ビット線ＢＬ１の間で互いに直列に接続されたソース選択トランジスタＳＳＴと、複数のメモリセルＭＣ１～ＭＣ１６と、ドレイン選択トランジスタＤＳＴと、を含んでもよい。
複数のメモリセルＭＣ１～ＭＣ１６はソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴの間で直列に接続されてもよい。複数のメモリセルＭＣ１～ＭＣ１６のゲートは複数のワード線ＷＬ１～ＷＬ１６に１つずつ接続されてもよい。１つのストリングＳＴに含まれたメモリセルＭＣ１～ＭＣ１６の数は図面に示した数より多くても少なくてもよい。
ドレイン選択トランジスタＤＳＴのドレインは第１ビット線ＢＬ１に接続されてもよい。ドレイン選択トランジスタＤＳＴのゲートはドレイン選択線ＤＳＬに接続されてもよい。ソース選択トランジスタＳＳＴのソースはソース線ＳＬに接続されてもよい。ソース選択トランジスタＳＳＴのゲートはソース選択線ＳＳＬに接続されてもよい。１つのストリングＳＴに含まれるソース選択トランジスタＳＳＴ及びドレイン選択トランジスタＤＳＴのそれぞれの数は１以上であってもよい。
複数のワード線ＷＬ１～ＷＬ１６、ソース選択線ＳＳＬ、及びドレイン選択線ＤＳＬは互いに平行に配列されてもよい。複数のワード線ＷＬ１～ＷＬ１６、ソース選択線ＳＳＬ、及びドレイン選択線ＤＳＬはストリングＳＴの配列された方向と垂直な方向に配列されてもよい。
メモリブロックＢＬＫｉは複数のページを含んでもよい。ページは同じワード線に接続されたメモリセルのグループであることができる。この場合、メモリブロックＢＬＫｉは複数のワード線ＷＬ１～ＷＬ１６の数と同じ数のページを含んでもよい。複数のページは互いに同様に構成されてもよいため、複数のページのうち第３ワード線ＷＬ３に接続されたページＰＧを例に挙げて具体的に説明する。ページＰＧに対する説明は他のページにも同様に適用できる。
ページＰＧは、メモリブロックＢＬＫｉに含まれた複数のメモリセルのうち第３ワード線ＷＬ３に接続されたメモリセルを含んでもよい。ページＰＧに含まれたメモリセルのそれぞれは互いに異なるストリングに含まれるメモリセルであってもよい。
プログラム動作の場合、メモリ装置１００がプログラム電圧をページＰＧに印加することによりページＰＧにデータを保存することができる。具体的には、メモリ装置１００はプログラム電圧を第３ワード線ＷＬ３に印加することができる。この場合、第３ワード線ＷＬ３に印加されたプログラム電圧は、第３ワード線ＷＬ３に接続されたページＰＧに含まれたメモリセルのそれぞれのゲートに伝達されることができる。ページＰＧに含まれたメモリセルのそれぞれのゲートにプログラム電圧が印加されると、トンネル現象によりページＰＧに含まれたメモリセルのそれぞれのフローティングゲートに電荷が注入されることができる。フローティングゲートに蓄積された電荷の量に応じてメモリセルのしきい値電圧は変わることができる。ここで、しきい値電圧は、メモリセルのソース及びドレインの間に電流が流れることができるチャネルが形成されるときのゲートに印加される電圧であることができる。
ここで、プログラム動作はＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ ｓｔｅｐ ｐｕｌｓｅ ｐｒｏｇｒａｍ）方式を用いてもよい。ＩＳＰＰ方式は複数のプログラムループを含んでもよい。複数のプログラムループのそれぞれは予め定められたレベルのプログラム電圧をワード線に印加するＰＧＭパルス段階（またはＰＧＭパルス動作）と、予め定められたレベルの検証電圧をワード線に印加して該当プログラムループのパスまたは失敗を識別する検証段階（または検証動作）と、を含んでもよい。
リード動作の場合、メモリ装置１００がリード電圧をページＰＧに印加することによりページＰＧに保存されたデータを出力することができる。具体的には、メモリ装置１００はリード電圧を第３ワード線ＷＬ３に印加することができる。この場合、第３ワード線ＷＬ３に印加されたリード電圧は第３ワード線ＷＬ３に接続されたページＰＧに含まれたメモリセルのそれぞれのゲートに伝達されることができる。ページＰＧに含まれた何れか１つのメモリセルにおいて、ゲートに印加されたリード電圧が該当メモリセルのしきい値電圧よりも大きい場合、該当メモリセルが接続されたビット線に電流が流れることができる。ゲートに印加されたリード電圧が該当メモリセルのしきい値電圧よりも小さい場合、該当メモリセルが接続されたビット線に電流が流れなくてもよい。メモリセルが１つずつ接続されたビット線に電流が流れるか否かをセンシングし、リード電圧の大きさ及びセンシング結果に応じて異なるように識別できるデータを出力することができる。
図４は本発明の実施例によるメモリセルのしきい値電圧を説明するための図である。
図４を参照すると、本発明の一実施例によるメモリ装置１００は複数のメモリセルを含んでもよい。複数のメモリセルのそれぞれはしきい値電圧により区別される複数のプログラム状態Ｅ０、Ｐ１、Ｐ２、Ｐ３のうち１つのプログラム状態であることができる。
ここで、複数のプログラム状態Ｅ０、Ｐ１、Ｐ２、Ｐ３のそれぞれは特定のデータを表すことができる。例えば、複数のプログラム状態Ｅ０、Ｐ１、Ｐ２、Ｐ３はマルチレベルセル方式によって消去状態Ｅ０、第１プログラム状態Ｐ１、第２プログラム状態Ｐ２、第３プログラム状態Ｐ３を含んでもよい。消去状態Ｅ０、第１プログラム状態Ｐ１、第２プログラム状態Ｐ２、第３プログラム状態Ｐ３のそれぞれは００、０１、１０、１１などのデータのうち１つを表すことができる。消去状態Ｅ０、第１プログラム状態Ｐ１、第２プログラム状態Ｐ２、第３プログラム状態Ｐ３のそれぞれは複数のデフォルトリード電圧Ｒ１、Ｒ２、Ｒ３のうち少なくとも１つのリード電圧を介してリードされてもよい。
このために、メモリ装置１００は、メモリコントローラ２００の制御コマンド（例えば、消去コマンドまたはプログラムコマンド）に応じてメモリセルのしきい値電圧を変化させることができる。ここで、メモリセルのしきい値電圧は、メモリセルのフローティングゲートに蓄積された電荷の量に応じて変化し得る。例えば、メモリ装置１００は消去動作によりメモリセルのしきい値電圧を消去状態Ｅ０に変化させ、プログラム動作によりメモリセルのしきい値電圧を第１プログラム状態Ｐ１、第２プログラム状態Ｐ２、第３プログラム状態Ｐ３の何れかに変化させることができる。
しかし、これは一実施例に過ぎず、複数のプログラム状態Ｅ０、Ｐ１、Ｐ２、Ｐ３及び複数のデフォルトリード電圧Ｒ１、Ｒ２、Ｒ３は、シングルレベルセル、トリプルレベルセル、クアッドレベルセルなどの方式に応じて様々な数のプログラム状態及び様々な数のデフォルトリード電圧を含んでもよい。以下では、説明の便宜上、本発明の複数のプログラム状態Ｅ０、Ｐ１、Ｐ２、Ｐ３はマルチレベルセル方式によるプログラム状態を含むと想定する。
具体的には、メモリ装置１００はメモリコントローラ２００からプログラムコマンドを受信すると、複数のプログラム状態Ｅ０、Ｐ１、Ｐ２、Ｐ３が互いに対応する数のメモリセルを含むように、複数のメモリセルを複数のプログラム状態Ｅ０、Ｐ１、Ｐ２、Ｐ３の何れか１つのプログラム状態にプログラムすることができる。ここで、互いに対応する数は誤差範囲内で実質的に同じ数であることができる。
例えば、１つのページが１００個のメモリセルを含む場合を想定する。該当ページでは消去状態Ｅ０、第１プログラム状態Ｐ１、第２プログラム状態Ｐ２、第３プログラム状態Ｐ３のそれぞれが２５個のメモリセルを含むことができる。
メモリ装置１００のメモリブロックに保存されたデータは、時間リテンション、リードディスターブ、温度上昇などの様々な原因によって劣化し得る。即ち、メモリセルのしきい値電圧が変化し得る。例えば、消去状態Ｅ０のメモリセルは劣化度合によって第１状態Ｅ０－１または第２状態Ｅ０－２などのようにしきい値電圧の分布が変化することができる。消去状態Ｅ０のメモリセルのしきい値電圧の分布が変化したように、同時に第１プログラム状態Ｐ１、第２プログラム状態Ｐ２、第３プログラム状態Ｐ３のそれぞれのメモリセルのしきい値電圧の分布も変化することができる。
本発明の一実施例によるメモリコントローラ２００は、データが正常にリードできないほど劣化が進む前に、メモリブロックに保存されたデータを別のメモリブロックに保存するようにメモリ装置１００を制御することができる。また、図１を参照しこれについて具体的に説明する。
メモリコントローラ２００は、走査電圧制御部２１０、カウンタ２２０、及びデータ管理部２３０を含んでもよい。
走査電圧制御部２１０は複数の走査電圧を複数のページの何れか１つのページに印加するようにメモリ装置１００を制御することができる。以下の動作において何れか１つのページは複数の走査電圧を印加したページを指す。
ここで、複数の走査電圧は異なる大きさの電圧値であってもよい。複数の走査電圧は走査区間を定義することができる。走査区間については図５を参照して具体的に説明する。
カウンタ２２０は、複数の走査電圧によって何れか１つのページをリードしたセンシングデータに基づいて、何れか１つのページに含まれた複数のメモリセルのうち、複数の走査電圧によって定義される少なくとも１つの走査区間に含まれるしきい値電圧を有するメモリセルの数を取得することができる。ここで、センシングデータは、それぞれの走査電圧よりも低いしきい値電圧を有するメモリセルの数を示す情報を含んでもよい。メモリセルの数を取得する方法については、図７～図８Ｃを参照して具体的に説明する。
データ管理部２３０は、メモリセルの数に基づいて、何れか１つのページが含まれたメモリブロックに保存されたデータを別のメモリブロックに保存するようにメモリ装置１００を制御することができる。
一実施例によると、データ管理部２３０は、メモリセルの数が基準値以上であれば、何れか１つのページが含まれたメモリブロックに保存されたデータを別のメモリブロックに保存するようにメモリ装置１００を制御することができる。即ち、データ管理部２３０は、１つのページが含まれたメモリブロックに保存されたデータを別のメモリブロックに保存するように制御するコマンドをメモリ装置１００に伝送することができる。ここで、別のメモリブロックとは同じメモリ装置１００の別のメモリブロックまたは別のメモリ装置のメモリブロックであってもよい。
または、データ管理部２３０は、メモリセルの数が基準値未満であれば、何れか１つのページが含まれたメモリブロックに保存されたデータを保持するようにメモリ装置１００を制御することができる。即ち、データ管理部２３０はメモリブロックの劣化を検知する走査動作を終了することができる。ここで、基準値はエラー訂正コード（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ、ＥＣＣ）の臨界値であってもよく、これはエラー訂正コードによって訂正可能なメモリセルの数であってもよい。
本発明のさらに他の実施例によると、少なくとも１つの走査区間は２つ以上の走査区間を含んでもよい。以下では、図５を参照して具体的に説明する。
図５は本発明の実施例による走査区間を説明するための図である。
図５を参照すると、少なくとも１つの走査区間は複数の走査電圧Ｖ１、Ｖ２、Ｖ３によって定義されることができる。
ここで、複数の走査電圧Ｖ１、Ｖ２、Ｖ３は少なくとも１つの走査区間の最大値及び最小値の何れか１つに対応することができる。複数の走査電圧Ｖ１、Ｖ２、Ｖ３のそれぞれはメモリセルに保存されたデータをリードするためのデフォルトリード電圧Ｒ１、Ｒ２、Ｒ３とは異なる大きさの電圧であってもよい。
一実施例において、少なくとも１つの走査区間は第１走査電圧Ｖ１及び第２走査電圧Ｖ２により定義される１つの走査区間Ｓを含んでもよい。即ち、走査区間Ｓは、第１走査電圧Ｖ１に対応する最大値及び第２走査電圧Ｖ２に対応する最小値の間の区間（または範囲）と定義されることができる。
この場合、複数の走査電圧Ｖ１、Ｖ２は第１走査電圧Ｖ１と、第１走査電圧Ｖ１よりも小さい電圧値を有する第２走査電圧Ｖ２と、を含んでもよい。一方、走査区間Ｓは走査区間Ｓの境界値（例えば、最大値及び最小値）を含んでもよい。
他の一実施例において、少なくとも１つの走査区間は第１走査区間Ａ及び第２走査区間Ｂを含んでもよい。ここで、第１走査電圧Ｖ１は第１走査区間Ａの最大値に対応し、第３走査電圧Ｖ３は第１走査区間Ａの最小値及び第２走査区間Ｂの最大値に対応し、第２走査電圧Ｖ２は第２走査区間Ｂの最小値に対応することができる。即ち、第１走査区間Ａは第１走査電圧Ｖ１に対応する最大値と第３走査電圧Ｖ３に対応する最小値との間の区間と定義されることができる。そして、第２走査区間Ｂは第３走査電圧Ｖ３に対応する最大値及び第２走査電圧Ｖ２に対応する最小値の間の区間と定義されることができる。即ち、第１走査区間Ａ及び第２走査区間Ｂは第３走査電圧Ｖ３を境界として互いに連続する区間であってもよい。
この場合、複数の走査電圧Ｖ１、Ｖ２、Ｖ３は第１走査電圧Ｖ１、第２走査電圧Ｖ２、及び第３走査電圧Ｖ３を含んでもよい。ここで、電圧値の大きさは第１走査電圧Ｖ１が最も大きく、第３走査電圧Ｖ３が次に大きく、第２走査電圧Ｖ２が最も小さくてもよい。一方、第１走査区間Ａは第１走査区間Ａの境界値（例えば、最大値及び最小値）を含んでもよい。第２走査区間Ｂは第２走査区間Ｂの境界値（例えば、最大値及び最小値）を含んでもよい。
図５には示されていないが、他の実施例において、複数の走査電圧によって定義される走査区間は互いに離れている区間であってもよい。例えば、第１走査区間は第１走査電圧に対応する最大値と第２走査電圧に対応する最小値の間の区間と定義され、第２走査区間は第３走査電圧に対応する最大値と第４走査電圧に対応する最小値の間の区間と定義されることができる。ここで、電圧値の大きさは第１走査電圧が最も大きく、第２走査電圧、第３走査電圧、第４走査電圧の順に小さくなる電圧値であってもよい。
以下では、特に言及しない限り、本発明の少なくとも１つの走査区間は第１走査区間Ａ及び第２走査区間Ｂを含むと想定して説明する。
図６は図５の走査区間を説明するための図である。
図５及び図６を参照すると、少なくとも１つの走査区間Ａ、Ｂは、何れか１つのページに含まれた消去セルの初期しきい値電圧の最大値Ｅ０＿ｍａｘ及びメモリ装置１００の予め設定された少なくとも１つのデフォルトリード電圧Ｒ１、Ｒ２、Ｒ３のうち最も小さいデフォルトリード電圧Ｒ１の電圧値の間の区間に含まれてもよい。
ここで、消去セルはメモリブロックに含まれた複数のメモリセルに対して消去動作が行われるとき、消去状態Ｅ０となったメモリセルを示す。消去セルの初期しきい値電圧は消去動作が行われるときの消去セルのしきい値電圧を意味することができる。即ち、しきい値電圧が変わる前の状態の消去セルのしきい値電圧を示すことができる。消去セルの初期しきい値電圧の最大値Ｅ０＿ｍａｘは予め求められた値であっても、推定値であってもよい。例えば、消去セルの初期しきい値電圧の最大値Ｅ０＿ｍａｘは最も小さいデフォルトリード電圧Ｒ１の電圧値よりも３００ｍｖ小さい電圧値であってもよい。
また、メモリ装置１００の予め設定された少なくとも１つのデフォルトリード電圧は、シングルレベルセル、マルチレベルセル、トリプルレベルセル、クアッドレベルセルなどのデータの保存方式によって異なる数及び異なる大きさのデフォルトリード電圧が設定されてもよい。例えば、ＳＬＣの場合、少なくとも１つのデフォルトリード電圧は第１デフォルトリード電圧Ｒ１を含んでもよい。他の例として、ＭＬＣの場合、少なくとも１つのデフォルトリード電圧は第１デフォルトリード電圧Ｒ１、第２デフォルトリード電圧Ｒ２、及び第３デフォルトリード電圧Ｒ３を含んでもよい。この場合、第１デフォルトリード電圧Ｒ１が最も小さい電圧値であってもよい。
このように、消去状態Ｅ０の消去セルの初期しきい値電圧の最大値Ｅ０＿ｍａｘと最も小さいデフォルトリード電圧Ｒ１の電圧値の間の区間は少なくとも１つの走査区間Ａ、Ｂを含んでもよい。即ち、複数の走査電圧Ｖ１、Ｖ２、Ｖ３のそれぞれは、消去状態Ｅ０の消去セルの初期しきい値電圧の最大値Ｅ０＿ｍａｘと最も小さいデフォルトリード電圧Ｒ１の電圧値の間の大きさを有することができる。
一実施例において、消去状態Ｅ０の消去セルの初期しきい値電圧の最大値Ｅ０＿ｍａｘ及び最も小さいデフォルトリード電圧Ｒ１の電圧値のそれぞれを０％及び１００％と想定すると、相対的に第１走査電圧Ｖ１は７５％の大きさの電圧値に設定され、第２走査電圧Ｖ２は２５％の大きさの電圧値に設定されることができる。第３走査電圧Ｖ３は第１走査電圧Ｖ１及び第２走査電圧Ｖ２の中間値または平均値である５０％の大きさの電圧値に設定されてもよい。しかし、これは一実施例に過ぎず、複数の走査電圧Ｖ１、Ｖ２、Ｖ３のそれぞれの電圧値は多様に変化されてもよい。
一方、他の実施例として、少なくとも１つの走査区間Ａ、Ｂは消去状態Ｅ０の消去セルの初期しきい値電圧の最大値Ｅ０＿ｍａｘと第１プログラム状態Ｐ１のメモリセルの初期しきい値電圧の最小値Ｐ１＿ｍｉｎの間の区間に含まれてもよい。即ち、複数の走査電圧Ｖ１、Ｖ２、Ｖ３のそれぞれは、消去状態Ｅ０の消去セルの初期しきい値電圧の最大値Ｅ０＿ｍａｘと第１プログラム状態Ｐ１のメモリセルの初期しきい値電圧の最小値Ｐ１＿ｍｉｎの間の大きさを有することができる。
図７は本発明の実施例による走査区間におけるメモリセルの数を説明するための図である。
図７を参照すると、消去状態Ｅ０のメモリセルは第２状態Ｅ０－２のようにしきい値電圧の分布が変化されてもよい。ここで、少なくとも１つの走査区間Ａ、Ｂは第１走査区間Ａ及び第２走査区間Ｂを含んでもよい。第１走査区間Ａ及び第２走査区間Ｂは消去セルのしきい値電圧の変化を検知するための区間であってもよい。そして、複数の走査電圧Ｖ１、Ｖ２、Ｖ３は第１走査区間Ａの最大値に対応する第１走査電圧Ｖ１と、第２走査区間Ｂの最小値に対応する第２走査電圧Ｖ２と、第１走査区間Ａの最小値及び第２走査区間Ｂの最大値に対応する第３走査電圧Ｖ３と、を含んでもよい。
この場合、データ管理部２３０は、第１メモリセルの数ａ１及び第２メモリセルの数ｂ１に基づいて、メモリブロックに保存されたデータを別のメモリブロックに保存するようにメモリ装置１００を制御することができる。ここで、第１メモリセルの数ａ１は第１走査区間Ａにしきい値電圧が含まれるメモリセルの数であり、第２メモリセルの数ｂ１は第２走査区間Ｂにしきい値電圧が含まれるメモリセルの数であってもよい。
ここで、データ管理部２３０は、第１メモリセルの数ａ１が第１基準数以上であれば、メモリブロックに保存されたデータを別のメモリブロックに保存するようにメモリ装置１００を制御することができる。ここで、第１基準数はエラー訂正コードの臨界値であってもよい。
一方、データ管理部２３０は、第１メモリセルの数ａ１が第１基準数未満であり、第２メモリセルの数ｂ１が第２基準数以上であれば、メモリブロックに保存されたデータを別のメモリブロックに保存するようにメモリ装置１００を制御することができる。ここで、第２基準数は第１基準数よりも大きい値であってもよい。例えば、第２基準数は第１基準数またはエラー訂正コードの臨界値の２倍数または３倍数などの様々な値に設定されてもよい。
一方、データ管理部２３０は、第１メモリセルの数ａ１が第１基準数未満であり、第２メモリセルの数ｂ１が第２基準数未満であれば、何れか１つのページが含まれたメモリブロックに保存されたデータを保持するようにメモリ装置１００を制御することができる。即ち、データ管理部２３０はメモリブロックの劣化を検知する走査動作を終了することができる。
一実施例によると、データ管理部２３０は、第１メモリセルの数ａ１及び第２メモリセルの数ｂ１の比率が基準比率以上であれば、メモリブロックに保存されたデータを別のメモリブロックに保存するようにメモリ装置１００を制御することができる。ここで、第１メモリセルの数ａ１及び第２メモリセルの数ｂ１の比率は、第２メモリセルの数ｂ１を第１メモリセルの数ａ１で割った値であってもよい。基準比率は２または３などの多様な値に設定されてもよい。
一実施例によると、データ管理部２３０は、第１メモリセルの数と第２メモリセルの数の比率が基準比率以上であれば、メモリブロックに含まれた複数のページのそれぞれにテストリード電圧を印加するように走査電圧制御部２１０を制御することができる。テストリード電圧は、しきい値電圧の変化が基準範囲を外れた異常しきい値電圧を有するメモリセルの数をリードするための電圧であってもよい。即ち、メモリ装置１００は、１つのメモリブロックに接続された全てのワード線にテストリード電圧を印加し、異常しきい値電圧を有するメモリセルの数を示すセンシングデータをメモリコントローラ２００に出力することができる。
そして、データ管理部２３０は、メモリ装置１００から受信したセンシングデータに基づいて、カウンタ２２０を通して複数のページのそれぞれに含まれた複数のメモリセルのうち異常しきい値電圧を有するメモリセルの数を取得することができる。また、データ管理部２３０は、異常しきい値電圧を有するメモリセルの数が第３基準数以上であれば、メモリブロックに保存されたデータを別のメモリブロックに保存するようにメモリ装置１００を制御することができる。ここで、第３基準数はメモリブロックに含まれるページ数及びエラー訂正コードの臨界値に比例する値に設定されてもよい。
図８ａ～図８ｃは、本発明の実施例による走査区間においてメモリセルの数をカウントする方法を説明するための図である。
図８ａ～図8ｃを参照すると、少なくとも１つの走査区間Ａ、Ｂは第１走査区間Ａ及び第２走査区間Ｂを含んでもよい。
この場合、カウンタ２２０は、何れか１つのページに含まれた複数のメモリセルのうち、第１走査区間Ａに含まれるしきい値電圧を有する第１メモリセルの数ａ１及び第２走査区間Ｂに含まれるしきい値電圧を有する第２メモリセルの数ｂ１を取得することができる。
具体的な一実施例において、カウンタ２２０は、第１走査電圧Ｖ１よりも低いしきい値電圧を有するメモリセルの数から第３走査電圧Ｖ３よりも低いしきい値電圧を有するメモリセルの数を差し引いた第１メモリセルの数ａ１を取得することができる。
図８ａを参照すると、メモリ装置１００は該当ページに接続されたワード線に第１走査電圧Ｖ１を印加することができる。そして、メモリ装置１００は第１走査電圧Ｖ１を印加することで、第１走査電圧Ｖ１よりも低いしきい値電圧を有するメモリセルをターンオンさせることができる。例えば、図８ａのオン領域に含まれるメモリセルがターンオンされることができる。メモリ装置１００はターンオンされたメモリセルの数ｃ１を示す第１センシングデータをメモリコントローラ２００に出力することができる。
図８ｃを参照すると、メモリ装置１００は該当ページに接続されたワード線に第３走査電圧Ｖ３を印加することができる。そして、メモリ装置１００は第３走査電圧Ｖ３を印加することで、第３走査電圧Ｖ３よりも低いしきい値電圧を有するメモリセルをターンオンさせることができる。例えば、図８ｃのオン領域に含まれるメモリセルがターンオンされることができる。メモリ装置１００はターンオンされたメモリセルの数ｃ３を示す第３センシングデータをメモリコントローラ２００に出力することができる。
この場合、カウンタ２２０はメモリ装置１００から出力された第１センシングデータ及び第３センシングデータに基づいて、第１走査電圧Ｖ１よりも低いしきい値電圧を有するターンオンされたメモリセルの数ｃ１から第３走査電圧Ｖ３よりも低いしきい値電圧を有するターンオンされたメモリセルｃ３の数を差し引いた第１メモリセルの数ａ１を取得することができる。
具体的な一実施例において、カウンタ２２０は、第３走査電圧Ｖ３よりも低いしきい値電圧を有するメモリセルの数から第２走査電圧Ｖ２よりも低いしきい値電圧を有するメモリセルの数を差し引いた第２メモリセルの数ｂ１を取得することができる。
図８ｂを参照すると、メモリ装置１００は該当ページに接続されたワード線に第２走査電圧Ｖ２を印加することができる。そして、メモリ装置１００は第２走査電圧Ｖ２を印加することで、第２走査電圧Ｖ２よりも低いしきい値電圧を有するメモリセルをターンオンさせることができる。例えば、図８ｂのオン領域に含まれるメモリセルがターンオンされることができる。メモリ装置１００は、ターンオンされたメモリセルの数ｃ２を示す第２センシングデータをメモリコントローラ２００に出力することができる。
この場合、カウンタ２２０は、メモリ装置１００から出力された第３センシングデータ及び第２センシングデータに基づいて、第３走査電圧Ｖ３よりも低いしきい値電圧を有するターンオンされたメモリセルの数ｃ３から第２走査電圧Ｖ２よりも低いしきい値電圧を有するターンオンされたメモリセルｃ２の数を差し引いた第２メモリセルの数ｂ１を取得することができる。
図９は、本発明の実施例によるメモリコントローラの動作方法を説明するためのフローチャートである。
図９を参照すると、メモリコントローラ２００の動作方法は、複数の走査電圧Ｖ１、Ｖ２、Ｖ３を複数のページの何れか１つのページに印加するようにメモリ装置１００を制御する段階Ｓ９１０と、複数の走査電圧Ｖ１、Ｖ２、Ｖ３により何れか１つのページをリードしたセンシングデータに基づいて、何れか１つのページに含まれた複数のメモリセルのうち、複数の走査電圧Ｖ１、Ｖ２、Ｖ３により定義される少なくとも１つの走査区間Ａ、Ｂに含まれるしきい値電圧を有するメモリセルの数を取得する段階Ｓ９２０と、メモリセルの数に基づいて、何れか１つのページが含まれたメモリブロックに保存されたデータを別のメモリブロックに保存するようにメモリ装置１００を制御する段階Ｓ９３０と、を含んでもよい。
具体的には、メモリコントローラ２００は、複数の走査電圧Ｖ１、Ｖ２、Ｖ３を複数のページの何れか１つのページに印加するようにメモリ装置１００を制御することができるＳ９１０。
一実施例において、少なくとも１つの走査区間Ａ、Ｂは第１走査区間Ａ及び第２走査区間Ｂを含んでもよい。
一実施例において、複数の走査電圧Ｖ１、Ｖ２、Ｖ３は、第１走査区間Ａの最大値に対応する第１走査電圧Ｖ１と、第２走査区間Ｂの最小値に対応する第２走査電圧Ｖ２と、第１走査区間Ａの最小値及び第２走査区間Ｂの最大値に対応する第３走査電圧Ｖ３と、を含んでもよい。即ち、第１走査区間Ａ及び第２走査区間Ｂは第３走査電圧Ｖ３を境界として連続する区間であってもよい。ここで、電圧値は、第１走査電圧Ｖ１、第３走査電圧Ｖ３、第２走査電圧Ｖ２の順に小さくなる大きさの電圧値を有することができる。
一実施例において、複数のページは複数のメモリセルをそれぞれ含んでもよい。複数のメモリセルは、しきい値電圧によって区別される複数のプログラム状態Ｅ０、Ｐ１、Ｐ２、Ｐ３が互いに対応する数のメモリセルを含むように複数のプログラム状態Ｅ０、Ｐ１、Ｐ２、Ｐ３の何れか１つのプログラム状態にプログラムされてもよい。
そして、複数の走査電圧Ｖ１、Ｖ２、Ｖ３によって何れか１つのページをリードしたセンシングデータに基づいて、何れか１つのページに含まれた複数のメモリセルのうち、複数の走査電圧Ｖ１、Ｖ２、Ｖ３により定義される少なくとも１つの走査区間Ａ、Ｂに含まれるしきい値電圧を有するメモリセルの数を取得することができるＳ９２０。
一実施例において、少なくとも１つの走査区間Ａ、Ｂは、何れか１つのページに含まれた消去セルの初期しきい値電圧の最大値Ｅ０＿ｍａｘ及びメモリ装置１００の予め設定された少なくとも１つのデフォルトリード電圧のうち最も小さいデフォルトリード電圧Ｒ１の電圧値の間の区間に含まれてもよい。
そして、メモリセルの数に基づいて、何れか１つのページが含まれたメモリブロックに保存されたデータを別のメモリブロックに保存するようにメモリ装置１００を制御することができるＳ９３０。
その後、メモリコントローラ２００は既設定の周期毎に上述したＳ９１０から動作を行うことができる。
図１０は、本発明の実施例によるメモリコントローラの動作方法を説明するための図である。
図１０を参照すると、メモリコントローラ２００は、複数の走査電圧Ｖ１、Ｖ２、Ｖ３をメモリ装置１００の複数のページの何れか１つのページに印加するようにメモリ装置１００を制御することができるＳ１０１０。
メモリコントローラ２００は、メモリ装置１００の何れか１つのページに含まれた複数のメモリセルのうち、第１走査区間Ａに含まれるしきい値電圧を有する第１メモリセルの数ａ１及び第２走査区間Ｂに含まれるしきい値電圧を有する第２メモリセルの数ｂ１を取得することができるＳ１０２０。
一実施例において、メモリコントローラ２００は、第１走査電圧Ｖ１よりも低いしきい値電圧を有するメモリセルの数から第３走査電圧Ｖ３よりも低いしきい値電圧を有するメモリセルの数を差し引いた第１メモリセルの数ａ１を取得することができる。そして、メモリコントローラ２００は、第３走査電圧Ｖ３よりも低いしきい値電圧を有するメモリセルの数から第２走査電圧Ｖ２よりも低いしきい値電圧を有するメモリセルの数を差し引いた第２メモリセルの数ｂ１を取得することができる。
メモリコントローラ２００は、第１メモリセルの数ａ１及び第２メモリセルの数ｂ１に基づいて、メモリブロックに保存されたデータを別のメモリブロックに保存するようにメモリ装置１００を制御することができる。ここで、第１メモリセルの数ａ１は第１走査区間Ａにしきい値電圧が含まれるメモリセルの数であり、第２メモリセルの数ｂ１は第２走査区間Ｂにしきい値電圧が含まれるメモリセルの数であってもよい。
具体的には、メモリコントローラ２００は第１メモリセルの数ａ１が第１基準数以上であるか否かを判断することができるＳ１０３０。メモリコントローラ２００は第１メモリセルの数ａ１が第１基準数以上であれば（Ｓ１０３０、Ｙｅｓ）、メモリブロックに保存されたデータを別のメモリブロックに保存するようにメモリ装置１００を制御することができるＳ１０５０。ここで、第１基準数はエラー訂正コードの臨界値であってもよい。
そして、メモリコントローラ２００は、第１メモリセルの数ａ１が第１基準数未満であり（Ｓ１０３０、Ｎｏ）、第２メモリセルの数ｂ１が第２基準数以上であるか否かを判定することができるＳ１０４０。ここで、第２基準数は第１基準数よりも大きくてもよい。例えば、第２基準数は第１基準数の２倍数または３倍数などの多様な数であってもよい。
メモリコントローラ２００は、第１メモリセルの数ａ１が第１基準数未満であり（Ｓ１０３０、Ｎｏ）、第２メモリセルの数ｂ１が第２基準数以上であれば（Ｓ１０４０、Ｙｅｓ）、メモリブロックに保存されたデータを別のメモリブロックに保存するようにメモリ装置１００を制御することができるＳ１０５０。
メモリコントローラ２００は、第１メモリセルの数ａ１が第１基準数未満であり（Ｓ１０３０、Ｎｏ）、第２メモリセルの数ｂ１が第２基準数未満であれば（Ｓ１０４０、Ｎｏ）、何れか１つのページが含まれたメモリブロックに保存されたデータを保持するようにメモリ装置１００を制御することができる。即ち、メモリコントローラ２００はメモリブロックの劣化を検知する走査動作を終了することができる。
その後、メモリコントローラ２００は既設定の周期毎に上述したＳ１０１０動作を繰り返し行うことができる。
図１１は、本発明の実施例によるメモリコントローラの動作方法を説明するための図である。
図１１を参照すると、メモリコントローラ２００は、複数の走査電圧Ｖ１、Ｖ２、Ｖ３をメモリ装置１００の複数のページの何れか１つのページに印加するようにメモリ装置１００を制御することができるＳ１１１０。
メモリコントローラ２００は、メモリ装置１００の何れか１つのページに含まれた複数のメモリセルのうち、第１走査区間Ａに含まれるしきい値電圧を有する第１メモリセルの数ａ１及び第２走査区間Ｂに含まれるしきい値電圧を有する第２メモリセルの数ｂ１を取得することができるＳ１１２０。
メモリコントローラ２００は、第１メモリセルの数ａ１及び第２メモリセルの数ｂ１の比率が基準比率以上であるか否かを判断することができるＳ１１３０。ここで、第１メモリセルの数ａ１及び第２メモリセルの数ｂ１の比率は、第２メモリセルの数ｂ１を第１メモリセルの数ａ１で割った値であってもよい。基準比率は２または３などの様々な値であってもよい。
そして、メモリコントローラ２００は、第１メモリセルの数ａ１及び第２メモリセルの数ｂ１の比率が基準比率未満であれば（Ｓ１１３０、Ｎｏ）、何れか１つのページが含まれたメモリブロックに保存されたデータを保持するようにメモリ装置１００を制御することができる。即ち、メモリコントローラ２００はメモリブロックの劣化を検知する走査動作を終了することができる。
一実施例において、メモリコントローラ２００は、第１メモリセルの数ａ１と第２メモリセルの数ｂ１の比率が基準比率以上であれば（Ｓ１１３０、Ｙｅｓ）、メモリブロックに保存されたデータを別のメモリブロックに保存するようにメモリ装置１００を制御することができるＳ１１６０。
一実施例において、メモリコントローラ２００は、第１メモリセルの数ａ１及び第２メモリセルの数ｂ１の比率が基準比率以上であれば（Ｓ１１３０、Ｙｅｓ）、メモリブロックに含まれた複数のページのそれぞれにテストリード電圧を印加するようにメモリ装置１００を制御することができるＳ１１４０。そして、メモリコントローラ２００は、複数のページのそれぞれに含まれた複数のメモリセルのうち、異常しきい値電圧を有するメモリセルの数を取得することができる。
そして、メモリコントローラ２００は、異常しきい値電圧を有するメモリセルの数が第３基準数以上であるか否かを判断することができるＳ１１５０。ここで、第３基準数はメモリブロックに含まれるページ数及びエラー訂正コードの臨界値に比例する値に設定されてもよい。
そして、メモリコントローラ２００は、異常しきい値電圧を有するメモリセルの数が第３基準数以上であれば（Ｓ１１５０、Ｙｅｓ）、メモリブロックに保存されたデータを別のメモリブロックに保存するようにメモリ装置１００を制御することができるＳ１１６０。これと異なって、メモリコントローラ２００は、異常しきい値電圧を有するメモリセルの数が第３基準数未満であれば（Ｓ１１５０、Ｎｏ）、何れか１つのページが含まれたメモリブロックに保存されたデータを保持するようにメモリ装置１００を制御することができる。即ち、メモリコントローラ２００はメモリブロックの劣化を検知する走査動作を終了することができる。一方、図１０及び図１１で上述した実施例は互いに組み合わせることができる。
図１２は、本発明の実施例によるメモリシステムが適用されたメモリカードを示すブロック図である。
図１２を参照すると、メモリカード２０００は、メモリ装置２１００、メモリコントローラ２２００、及びコネクタ２３００を含んでもよい。
メモリ装置２１００はデータを保存するプログラム動作を行うことができる。例えば、メモリ装置２１００は、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、ＰＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅ ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＳＴＴ－ＭＲＡＭ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ Ｍａｇｎｅｔｉｃ ＲＡＭ）などの様々な不揮発性メモリ素子からなってもよい。メモリ装置２１００には、図１などを参照して説明したメモリ装置１００に対する説明が同様に適用されてもよいため、以下では重複する内容は省略する。
メモリコントローラ２２００はメモリ装置２１００をアクセスするように構成されてもよい。例えば、メモリコントローラ２２００はメモリ装置２１００のプログラム動作、リード動作、及び消去動作を制御するように構成されてもよい。メモリコントローラ２２００は、メモリ装置２１００とホスト（Ｈｏｓｔ）の間にインターフェースを提供するように構成される。メモリコントローラ２２００はメモリ装置２１００を制御するためのファームウェアを駆動するように構成される。メモリコントローラ２２００は、図１を参照して説明したメモリコントローラ２００と同様に具現されてもよい。
例えば、メモリコントローラ２２００は、ラム（ＲＡＭ、Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、プロセッシングユニット（ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、ホストインターフェース（ｈｏｓｔ ｉｎｔｅｒｆａｃｅ）、メモリインターフェース（ｍｅｍｏｒｙ ｉｎｔｅｒｆａｃｅ）、エラー訂正部などの構成要素を含んでもよい。
メモリコントローラ２２００はコネクタ２３００を介して外部装置と通信することができる。メモリコントローラ２２００は特定の通信規格に応じて外部装置（例えば、ホスト）と通信することができる。例えば、メモリコントローラ２２００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）、ｅＭＭＣ（ｅｍｂｅｄｅｄ ＭＭＣ）、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）、ＰＣＩ－Ｅ（ＰＣＩ－ｅｘｐｒｅｓｓ）、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、Ｓｅｒｉａｌ－ＡＴＡ、Ｐａｒａｌｌｅｌ－ＡＴＡ、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｙｓｔｅｍ ｉｎｔｅｒｆａｃｅ）、ＥＳＤＩ（ｅｎｈａｎｃｅｄ ｓｍａｌｌ ｄｉｓｋ ｉｎｔｅｒｆａｃｅ）、ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）、ファイヤワイヤ（Ｆｉｒｅｗｉｒｅ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）、ＷＩＦＩ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＮＶＭｅなどの様々な通信規格のうち少なくとも１つを介して外部装置と通信するように構成される。例えば、コネクタ２３００は上述した様々な通信規格のうち少なくとも１つによって定義されてもよい。
メモリ装置２１００及びメモリコントローラ２２００は１つの半導体装置に集積されてメモリカードを構成することができる。例えば、メモリ装置２１００及びメモリコントローラ２２００は１つの半導体装置に集積され、ＰＣカード（ＰＣＭＣＩＡ、ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ ｍｅｍｏｒｙ ｃａｒｄ ｉｎｔｅｒｎａｔｉｏｎａｌ ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュ（登録商標）カード（ＣＦ）、スマートメディアカード（ＳＭ、ＳＭＣ）、メモリースティック、マルチメディアカード（ＭＭＣ、ＲＳ－ＭＭＣ、ＭＭＣｍｉｃｒｏ、ｅＭＭＣ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、汎用フラッシュ記憶装置（ＵＦＳ）などのメモリカードを構成することができる。
図１３は、本発明の実施例によるメモリシステムが適用されたＳＳＤシステムを示すブロック図である。
図１３を参照すると、ＳＳＤシステム３０００は、複数のフラッシュメモリ３１００＿１～３１００＿ｎと、ＳＳＤコントローラ３２００と、補助電源装置３０３０と、バッファメモリ３０４０と、を含んでもよい。
ＳＳＤシステム３０００は信号コネクタ３０１０を介してホスト３３００と信号を送受信し、電源コネクタ３０２０を介して電源の入力を受けることができる。
複数のフラッシュメモリ３１００＿１～３１００＿ｎのそれぞれはデータを保存するプログラム動作を行うことができる。例えば、複数のフラッシュメモリ３１００＿１～３１００＿ｎのそれぞれはＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、ＰＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅ ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＳＴＴ－ＭＲＡＭ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ Ｍａｇｎｅｔｉｃ ＲＡＭ）などの様々な不揮発性メモリ素子からなってもよい。複数のフラッシュメモリ３１００＿１～３１００＿ｎのそれぞれには図１などを参照して説明したメモリ装置１００に対する説明が同様に適用されてもよく、以下では重複する内容を省略する。
ＳＳＤコントローラ３２００はホスト３３００から受信した信号に応答して複数のフラッシュメモリ３１００＿１～３１００＿ｎを制御することができる。例えば、信号はホスト３３００及びＳＳＤシステム３０００のインターフェースに基づく信号であってもよい。例えば、信号はＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）、ｅＭＭＣ（ｅｍｂｅｄｅｄ ＭＭＣ）、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）、ＰＣＩ－Ｅ（ＰＣＩ－ｅｘｐｒｅｓｓ）、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、Ｓｅｒｉａｌ－ＡＴＡ、Ｐａｒａｌｌｅｌ－ＡＴＡ、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｙｓｔｅｍ ｉｎｔｅｒｆａｃｅ）、ＥＳＤＩ（ｅｎｈａｎｃｅｄ ｓｍａｌｌ ｄｉｓｋ ｉｎｔｅｒｆａｃｅ）、ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）、ファイヤワイヤ（Ｆｉｒｅｗｉｒｅ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）、ＷＩＦＩ、Ｂｌｕｅｔｏｏｔｈ、ＮＶＭｅなどのインターフェースのうち少なくとも１つによって定義された信号であってもよい。本発明の実施例によると、ＳＳＤコントローラ３２００は図１を参照して説明したメモリコントローラ２００の機能を行うことができる。
補助電源装置３０３０は電源コネクタ３０２０を介してホスト３３００と接続されてもよい。補助電源装置３０３０はホスト３３００から電源の入力を受け、充電することができる。補助電源装置３０３０はホスト３３００からの電源供給が円滑でない場合、ＳＳＤシステム３０００の電源を提供することができる。例えば、補助電源装置３０３０はＳＳＤシステム３０００内に位置してもよく、ＳＳＤシステム３０００の外に位置してもよい。例えば、補助電源装置３０３０はメインボードに位置し、ＳＳＤシステム３０００に補助電源を提供することもできる。
バッファメモリ３０４０はＳＳＤシステム３０００のバッファメモリとして動作してもよい。例えば、バッファメモリ３０４０はホスト３３００から受信したデータまたは複数のフラッシュメモリ３１００＿１～３１００＿ｎから受信したデータを一時保存するか、またはフラッシュメモリ３１００＿１～３１００＿ｎのメタデータ（例えば、マッピングテーブル）を一時保存することができる。バッファメモリ３０４０は、ＤＲＡＭ、ＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ、ＬＰＤＤＲ ＳＤＲＡＭ、ＧＲＡＭなどの揮発性メモリ、またはＦＲＡＭ、ＲｅＲＡＭ、ＳＴＴ－ＭＲＡＭ、ＰＲＡＭなどの不揮発性メモリを含んでもよい。
図１４は、本発明の実施例によるメモリシステムを適用されたユーザシステムを示すブロック図である。
図１４を参照すると、ユーザシステム４０００は、アプリケーションプロセッサ４１００、メモリモジュール４２００、ネットワークモジュール４３００、ストレージモジュール４４００、及びユーザインターフェース４５００を含んでもよい。
アプリケーションプロセッサ４１００は、ユーザシステム４０００に含まれた構成要素、オペレーティングシステム（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ、ＯＳ）、またはユーザプログラムなどを駆動させることができる。例えば、アプリケーションプロセッサ４１００は、ユーザシステム４０００に含まれた構成要素を制御するコントローラ、インターフェース、グラフィックエンジンなどを含んでもよい。アプリケーションプロセッサ４１００はシステムオンチップ（Ｓｙｓｔｅｍ－ｏｎ－Ｃｈｉｐ、ＳｏＣ）で提供されてもよい。
メモリモジュール４２００は、ユーザシステム４０００のメインメモリ、動作メモリ、バッファメモリ、またはキャッシュメモリとして動作することができる。メモリモジュール４２００は、ＤＲＡＭ、ＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ、ＤＤＲ２ ＳＤＲＡＭ、ＤＤＲ３ ＳＤＲＡＭ、ＬＰＤＤＲ ＳＤＡＲＭ、ＬＰＤＤＲ２ ＳＤＲＡＭ、ＬＰＤＤＲ３ ＳＤＲＡＭなどの揮発性ランダムアクセスメモリ、またはＰＲＡＭ、ＲｅＲＡＭ、ＭＲＡＭ、ＦＲＡＭなどの不揮発性ランダムアクセスメモリを含んでもよい。例えば、アプリケーションプロセッサ４１００及びメモリモジュール４２００はＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）に基づいてパッケージ化され、１つの半導体パッケージとして提供されてもよい。
ネットワークモジュール４３００は外部装置と通信を行うことができる。例えば、ネットワークモジュール４３００は、ＣＤＭＡ（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）、ＧＳＭ（登録商標）（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ）、ＷＣＤＭＡ（登録商標）（ｗｉｄｅｂａｎｄ ＣＤＭＡ）、ＣＤＭＡ－２０００、ＴＤＭＡ（Ｔｉｍｅ Ｄｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）、Ｗｉｍａｘ、ＷＬＡＮ、ＵＷＢ、Ｂｌｕｅｔｏｏｔｈ、Ｗｉ－Ｆｉなどの無線通信を支援することができる。例えば、ネットワークモジュール４３００はアプリケーションプロセッサ４１００に含まれてもよい。
ストレージモジュール４４００はデータを保存することができる。例えば、ストレージモジュール４４００はアプリケーションプロセッサ４１００から受信したデータを保存することができる。または、ストレージモジュール４４００はストレージモジュール４４００に保存されたデータをアプリケーションプロセッサ４１００に伝送することができる。例えば、ストレージモジュール４４００は、ＰＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ（登録商標）（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＮＡＮＤ ｆｌａｓｈ、ＮＯＲ ｆｌａｓｈ、３次元構造のＮＡＮＤフラッシュなどの不揮発性半導体メモリ素子で具現されてもよい。例えば、ストレージモジュール４４００はユーザシステム４０００のメモリカード、外付けドライブなどの取り外し可能な記憶媒体（ｒｅｍｏｖａｂｌｅ ｄｒｉｖｅ）として提供されてもよい。
例えば、ストレージモジュール４４００は複数の不揮発性メモリ装置を含んでもよく、複数の不揮発性メモリ装置は図１を参照して説明したメモリ装置１００と同様に動作することができる。ストレージモジュール４４００は図１を参照して説明したメモリシステム１０００と同様に動作することができる。
ユーザインターフェース４５００はアプリケーションプロセッサ４１００にデータまたは命令語を入力するか、または外部装置にデータを出力するインターフェースを含んでもよい。例えば、ユーザインターフェース４５００は、キーボード、キーパッド、ボタン、タッチパネル、タッチスクリーン、タッチパッド、タッチボール、カメラ、マイク、ジャイロスコープセンサ、振動センサ、圧電素子などのユーザ入力インターフェースを含んでもよい。ユーザインターフェース４５００は、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置、ＡＭＯＬＥＤ（Ａｃｔｉｖｅ Ｍａｔｒｉｘ ＯＬＥＤ）表示装置、ＬＥＤ、スピーカ、モニタなどのユーザ出力インターフェースを含んでもよい。
１０００ メモリシステム
１００ メモリ装置
１１０ メモリセルアレイ
１２０ 電圧生成部
１３０ アドレスデコーダ
１４０ 入出力回路
１５０ 制御ロジック
２００ メモリコントローラ
２１０走査電圧制御部
２２０ カウンタ
２３０ データ管理部

Claims (20)

  1. 複数のページをそれぞれ含む複数のメモリブロックを含むメモリ装置を制御するメモリコントローラであって、
    複数の走査電圧を前記複数のページの何れか１つのページに印加するように前記メモリ装置を制御する走査電圧制御部と、
    前記複数の走査電圧によって前記何れか１つのページをリードしたセンシングデータに基づいて、前記何れか１つのページに含まれた複数のメモリセルのうち、前記複数の走査電圧によって定義される少なくとも１つの走査区間に含まれるしきい値電圧を有するメモリセルの数を取得するカウンタと、
    前記メモリセルの数に基づいて、前記何れか１つのページが含まれたメモリブロックに保存されたデータを別のメモリブロックに保存するように前記メモリ装置を制御するデータ管理部と、を含むことが特徴とするメモリコントローラ。
  2. 前記少なくとも１つの走査区間は、
    前記何れか１つのページに含まれた消去セルの初期しきい値電圧の最大値と前記メモリ装置の少なくとも１つのデフォルトリード電圧のうち最も小さいデフォルトリード電圧値の間の区間に含まれることを特徴とする請求項１に記載のメモリコントローラ。
  3. 前記少なくとも１つの走査区間は第１走査区間及び第２走査区間を含み、
    前記カウンタは、
    前記何れか１つのページに含まれた複数のメモリセルのうち、前記第１走査区間に含まれるしきい値電圧を有する第１メモリセルの数及び前記第２走査区間に含まれるしきい値電圧を有する第２メモリセルの数を取得し、
    前記データ管理部は、
    前記第１メモリセルの数及び前記第２メモリセルの数に基づいて、前記メモリブロックに保存されたデータを前記別のメモリブロックに保存するように前記メモリ装置を制御することを特徴とする請求項１に記載のメモリコントローラ。
  4. 前記複数の走査電圧は、
    前記第１走査区間の最大値に対応する第１走査電圧と、前記第２走査区間の最小値に対応する第２走査電圧と、第１走査区間の最小値及び前記第２走査区間の最大値に対応する第３走査電圧と、を含むことを特徴とする請求項３に記載のメモリコントローラ。
  5. 前記データ管理部は、
    前記第１メモリセルの数が第１基準数以上であれば、前記メモリブロックに保存されたデータを前記別のメモリブロックに保存するように前記メモリ装置を制御することを特徴とする請求項４に記載のメモリコントローラ。
  6. 前記データ管理部は、
    前記第１メモリセルの数が前記第１基準数未満であり、前記第２メモリセルの数が第２基準数以上であれば、前記メモリブロックに保存されたデータを前記別のメモリブロックに保存するように前記メモリ装置を制御し、
    前記第２基準数は、
    前記第１基準数よりも大きいことを特徴とする請求項５に記載のメモリコントローラ。
  7. 前記データ管理部は、
    前記第１メモリセルの数及び前記第２メモリセルの数の比率が基準比率以上であれば、前記メモリブロックに保存されたデータを前記別のメモリブロックに保存するように前記メモリ装置を制御することを特徴とする請求項４に記載のメモリコントローラ。
  8. 前記データ管理部は、
    前記第１メモリセルの数及び前記第２メモリセルの数の比率が基準比率以上であれば、前記メモリブロックに含まれた前記複数のページのそれぞれにテストリード電圧を印加するように前記走査電圧制御部を制御し、
    前記カウンタを介して前記複数のページのそれぞれに含まれた複数のメモリセルのうち異常しきい値電圧を有するメモリセルの数を取得し、
    前記異常しきい値電圧を有するメモリセルの数が第３基準数以上であれば、前記メモリブロックに保存されたデータを前記別のメモリブロックに保存するように前記メモリ装置を制御することを特徴とする請求項４に記載のメモリコントローラ。
  9. 前記カウンタは、
    前記第１走査電圧よりも低いしきい値電圧を有するメモリセルの数から前記第３走査電圧よりも低いしきい値電圧を有するメモリセルの数を差し引いた前記第１メモリセルの数を取得し、
    前記第３走査電圧よりも低いしきい値電圧を有するメモリセルの数から前記第２走査電圧よりも低いしきい値電圧を有するメモリセルの数を差し引いた前記第２メモリセルの数を取得することを特徴とする請求項３に記載のメモリコントローラ。
  10. 前記複数のページは複数のメモリセルをそれぞれ含み、
    前記複数のメモリセルは、
    しきい値電圧によって区別される複数のプログラム状態が互いに対応する数のメモリセルを含むように前記複数のプログラム状態の何れか１つのプログラム状態にプログラムされることを特徴とする請求項１に記載のメモリコントローラ。
  11. 複数のページをそれぞれ含む複数のメモリブロックを含むメモリ装置を制御するメモリコントローラの動作方法であって、
    複数の走査電圧を前記複数のページの何れか１つのページに印加するように前記メモリ装置を制御する段階と、
    前記複数の走査電圧によって前記何れか１つのページをリードしたセンシングデータに基づいて、前記何れか１つのページに含まれた複数のメモリセルのうち、前記複数の走査電圧によって定義される少なくとも１つの走査区間に含まれるしきい値電圧を有するメモリセルの数を取得する段階と、
    前記メモリセルの数に基づいて、前記何れか１つのページが含まれたメモリブロックに保存されたデータを別のメモリブロックに保存するように前記メモリ装置を制御する段階と、を含むことを特徴とする動作方法。
  12. 前記少なくとも１つの走査区間は、
    前記何れか１つのページに含まれた消去セルの初期しきい値電圧の最大値と前記メモリ装置の少なくとも１つのデフォルトリード電圧のうち最も小さいデフォルトリード電圧値の間の区間に含まれることを特徴とする請求項１１に記載の動作方法。
  13. 前記少なくとも１つの走査区間は第１走査区間及び第２走査区間を含み、
    前記メモリセルの数を取得する段階は、
    前記何れか１つのページに含まれた複数のメモリセルのうち、前記第１走査区間に含まれるしきい値電圧を有する第１メモリセルの数及び前記第２走査区間に含まれるしきい値電圧を有する第２メモリセルの数を取得し、
    前記メモリセルの数に基づいて前記メモリ装置を制御する段階は、
    前記第１メモリセルの数及び前記第２メモリセルの数に基づいて、前記メモリブロックに保存されたデータを前記別のメモリブロックに保存するように前記メモリ装置を制御することを特徴とする請求項１１に記載の動作方法。
  14. 前記複数の走査電圧は、
    前記第１走査区間の最大値に対応する第１走査電圧と、前記第２走査区間の最小値に対応する第２走査電圧と、第１走査区間の最小値及び前記第２走査区間の最大値に対応する第３走査電圧と、を含むことを特徴とする請求項１３に記載の動作方法。
  15. 前記メモリ装置を制御する段階は、
    前記第１メモリセルの数が第１基準数以上であれば、前記メモリブロックに保存されたデータを前記別のメモリブロックに保存するように前記メモリ装置を制御することを特徴とする請求項１４に記載の動作方法。
  16. 前記メモリ装置を制御する段階は、
    前記第１メモリセルの数が前記第１基準数未満であり、前記第２メモリセルの数が第２基準数以上であれば、前記メモリブロックに保存されたデータを前記別のメモリブロックに保存するように前記メモリ装置を制御し、
    前記第２基準数は、
    前記第１基準数よりも大きいことを特徴とする請求項１５に記載の動作方法。
  17. 前記メモリ装置を制御する段階は、
    前記第１メモリセルの数及び前記第２メモリセルの数の比率が基準比率以上であれば、前記メモリブロックに保存されたデータを前記別のメモリブロックに保存するように前記メモリ装置を制御することを特徴とする請求項１４に記載の動作方法。
  18. 前記メモリ装置を制御する段階は、
    前記第１メモリセルの数及び前記第２メモリセルの数の比率が基準比率以上であれば、前記メモリブロックに含まれた前記複数のページのそれぞれにテストリード電圧を印加するように前記メモリ装置を制御する段階と、
    前記複数のページのそれぞれに含まれた複数のメモリセルのうち異常しきい値電圧を有するメモリセルの数を取得する段階と、
    前記異常しきい値電圧を有するメモリセルの数が第３基準数以上であれば、前記メモリブロックに保存されたデータを前記別のメモリブロックに保存するように前記メモリ装置を制御する段階と、を含むことを特徴とする請求項１４に記載の動作方法。
  19. 前記メモリセルの数を取得する段階は、
    前記第１走査電圧よりも低いしきい値電圧を有するメモリセルの数から前記第３走査電圧よりも低いしきい値電圧を有するメモリセルの数を差し引いた前記第１メモリセルの数を取得し、
    前記第３走査電圧よりも低いしきい値電圧を有するメモリセルの数から前記第２走査電圧よりも低いしきい値電圧を有するメモリセルの数を差し引いた前記第２メモリセルの数を取得することを特徴とする請求項１４に記載の動作方法。
  20. 前記複数のページは複数のメモリセルをそれぞれ含み、
    前記複数のメモリセルは、
    しきい値電圧によって区別される複数のプログラム状態が互いに対応する数のメモリセルを含むように前記複数のプログラム状態の何れか１つのプログラム状態にプログラムされることを特徴とする請求項１１に記載の動作方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11989448B2 (en) * 2022-03-25 2024-05-21 SK Hynix Inc. Memory controller and memory system including the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240029800A1 (en) * 2022-07-22 2024-01-25 Micron Technology, Inc. Techniques for threshold voltage scans

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9053808B2 (en) * 2012-06-21 2015-06-09 Sandisk Technologies Inc. Flash memory with targeted read scrub algorithm
US8914696B2 (en) * 2012-08-29 2014-12-16 Seagate Technology Llc Flash memory read scrub and channel tracking
KR20170058066A (ko) * 2015-11-18 2017-05-26 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR102461447B1 (ko) 2016-01-15 2022-11-02 삼성전자주식회사 불휘발성 메모리 시스템
CN108877858B (zh) * 2017-05-10 2021-02-19 慧荣科技股份有限公司 储存装置以及刷新方法
US10553301B2 (en) * 2017-06-03 2020-02-04 Sandisk Technologies Llc Dynamic read table block filter
KR102434343B1 (ko) 2018-04-23 2022-08-22 에스케이하이닉스 주식회사 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
KR102070307B1 (ko) * 2018-05-28 2020-01-23 에센코어 리미티드 저장 장치의 구동 방법
US11094383B2 (en) * 2018-08-24 2021-08-17 International Business Machines Corporation Selective page calibration based on hierarchical page mapping
US11521699B2 (en) * 2020-10-30 2022-12-06 Micron Technology, Inc. Adjusting a reliability scan threshold in a memory sub-system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11989448B2 (en) * 2022-03-25 2024-05-21 SK Hynix Inc. Memory controller and memory system including the same

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