JP2022146993A

JP2022146993A - Filter operation circuit, data transmission circuit, and protective relay device

Info

Publication number: JP2022146993A
Application number: JP2021048061A
Authority: JP
Inventors: 悠登山田; Yuto Yamada
Original assignee: Meidensha Corp; Meidensha Electric Manufacturing Co Ltd
Current assignee: Meidensha Corp; Meidensha Electric Manufacturing Co Ltd
Priority date: 2021-03-23
Filing date: 2021-03-23
Publication date: 2022-10-06

Abstract

To provide a filter operation circuit, a data transmission circuit, and a protective relay device that can combine multiple stages of digital filters according to the number of analog inputs, and improves the efficiency of a multiplier of the filter operation circuit by freely designing the filter operation circuit according to a desired system.SOLUTION: In a data transmission circuit, a filter operation block 201 of a filter operation unit includes a MUX 2411 that can receive two pieces of data, an IIR filter 2511 connected to the output side of the MUX 2411, a delay unit 2611 that adjusts the delay caused by the calculation of the IIR filter 2511 with respect to the input of one data, a MUX 2421 connected to the output side of IIR filter 2511 and the delay unit 2611, an IIR filter 2521 connected to the output side of the MUX 2421, and a delay unit 2621 that adjusts the delay caused by the calculation of the IIR filter 2521 with respect to the output data of the IIR filter 2511.SELECTED DRAWING: Figure 2

Description

本発明は、電力系統の電圧および電流のアナログ量をアナログディジタル変換する保護リレー装置の技術、特に変換されたディジタル量をディジタルフィルタ処理する技術に関する。 The present invention relates to a technology of a protection relay device for analog-to-digital conversion of analog amounts of voltage and current of a power system, and more particularly to a technique of performing digital filter processing on converted digital amounts.

電力系統の電圧及び電流のアナログ量は、Ａ／Ｄ（アナログディジタル）変換する保護リレー装置（特許文献１）に供されると、先ず、Ａ／Ｄ変換手段と接続されたディジタルフィルタによりフィルタ処理される。次いで、バッファメモリとシステムバスを介してＣＰＵ（Central Processing Unit）の演算に供される。 When the analog amounts of the voltage and current of the electric power system are supplied to a protection relay device (Patent Document 1) that performs A/D (analog-to-digital) conversion, they are first filtered by a digital filter connected to the A/D conversion means. be done. Then, it is subjected to computation by a CPU (Central Processing Unit) via a buffer memory and a system bus.

特開２０１１－１３５７０９号公報JP 2011-135709 A

アナログディジタル変換されたディジタル量は、ＳｏＣ（System-on-a-chip）内のディジタル信号処理部にてフィルタ処理された後、ＣＰＵに供されて必要な処理が行われる。 The analog-to-digital converted digital quantity is filtered by a digital signal processing unit in an SoC (System-on-a-chip), and then supplied to the CPU for necessary processing.

ディジタル信号処理部による処理は、ＳｏＣに内蔵されている乗算器等の専用ブロックが用いられるが、専用ブロックの数には限りがある。また、アナログ入力点数の上限は、システムの物理的な構造等によって定まる。アナログ入力点数の上限にあわせて、各アナログ入力に対して同一のフィルタ処理を実装した場合、アナログ入力点数が上限に満たない場合、使用しないフィルタが生じ、乗算器の使用率が低下する。 Processing by the digital signal processing unit uses a dedicated block such as a multiplier built into the SoC, but the number of dedicated blocks is limited. Also, the upper limit of the number of analog inputs is determined by the physical structure of the system. When the same filter processing is implemented for each analog input in accordance with the upper limit of the number of analog inputs, if the number of analog inputs is less than the upper limit, some filters will not be used, and the usage rate of multipliers will decrease.

本発明は、以上の事情に鑑み、アナログ入力点数に応じた複数段のディジタルフィルタの組み合わせを可能とし、要望のシステムに応じたフィルタ演算回路の自由な設計により、フィルタ演算回路の乗算器の効率化を図ることを課題とする。 In view of the above circumstances, the present invention makes it possible to combine multiple stages of digital filters according to the number of analog inputs, and by freely designing the filter operation circuit according to the desired system, the efficiency of the multiplier of the filter operation circuit is improved. The challenge is to make it more flexible.

そこで、本発明の一態様は、二つのデータの入力が可能な第一マルチプレクサと、この第一マルチプレクサの出力側と接続される第一ディジタルフィルタと、一つのデータの入力に対して前記第一ディジタルフィルタの演算で生じる遅延を調整する第一遅延部と、前記第一ディジタルフィルタ及び前記第一遅延部の出力側と接続される第二マルチプレクサと、この第二マルチプレクサの出力側と接続される第二ディジタルフィルタと、前記第一ディジタルフィルタの出力データに対して前記第二ディジタルフィルタの演算で生じる遅延を調整する第二遅延部と、を備えたフィルタ演算回路である。 Accordingly, one aspect of the present invention provides a first multiplexer capable of inputting two data, a first digital filter connected to the output side of the first multiplexer, and the first A first delay unit for adjusting delay caused by the operation of the digital filter, a second multiplexer connected to the output side of the first digital filter and the first delay unit, and connected to the output side of the second multiplexer A filter operation circuit comprising: a second digital filter; and a second delay section for adjusting a delay caused by operation of the second digital filter with respect to output data of the first digital filter.

本発明の一態様は、前記フィルタ演算回路において、前記第一ディジタルフィルタ及び前記第二ディジタルフィルタのフィルタ係数を格納するフィルタ係数レジスタを備える。 In one aspect of the present invention, the filter arithmetic circuit includes a filter coefficient register that stores filter coefficients of the first digital filter and the second digital filter.

本発明の一態様は、前記フィルタ演算回路を複数備え、一つの前記フィルタ演算回路の前記第二ディジタルフィルタの出力データは、他の前記フィルタ演算回路の前記第一マルチプレクサに入力されるデータ伝送回路である。 One aspect of the present invention is a data transmission circuit comprising a plurality of the filter operation circuits, wherein the output data of the second digital filter of one of the filter operation circuits is input to the first multiplexer of the other filter operation circuits. is.

本発明の一態様は、前記データ伝送回路を備えた保護リレー装置である。 One aspect of the present invention is a protection relay device including the data transmission circuit.

以上の本発明によれば、アナログ入力点数に応じた複数段のディジタルフィルタの組み合わせが可能となり、要望のシステムに応じたフィルタ演算回路の自由な設計が行えるので、フィルタ演算回路の乗算器の効率化が図られる。 According to the present invention described above, it is possible to combine a plurality of stages of digital filters according to the number of analog input points. is planned.

本発明の一態様であるデータ伝送回路のブロック構成図。1 is a block configuration diagram of a data transmission circuit that is one embodiment of the present invention; FIG. 前記データ伝送回路におけるフィルタ演算回路のブロック構成図。4 is a block configuration diagram of a filter operation circuit in the data transmission circuit; FIG.

以下に図面を参照しながら本発明の実施形態について説明する。 Embodiments of the present invention will be described below with reference to the drawings.

図１に示された本発明の一態様であるデータ伝送回路１は、アナログ変換基板をサンプリングデータバスにより接続することで、アナログ入力点数の増加を図る。特に、複数のアナログ量をサンプリングしたディジタルデータを固定数の乗算器を有するハードウェアによりフィルタ処理を行うディジタルフィルタ演算回路において、１点のアナログ入力に対して行うフィルタ処理の段数をアナログ入力点数に応じて変更可能とする。これにより、アナログ入力点数に応じて複数段のディジタルフィルタを組み合わせた構成が可能となり、要望のシステムに応じたフィルタ演算回路を自由に設計可能となるので、乗算器が効率化される。 A data transmission circuit 1 according to one aspect of the present invention shown in FIG. 1 aims to increase the number of analog input points by connecting analog conversion boards with a sampling data bus. In particular, in a digital filter operation circuit that filters digital data obtained by sampling a plurality of analog quantities using hardware having a fixed number of multipliers, the number of stages of filtering performed on one analog input is set to the number of analog input points. can be changed accordingly. As a result, it is possible to combine a plurality of stages of digital filters according to the number of analog inputs, and it is possible to freely design a filter operation circuit according to a desired system, so that the efficiency of the multiplier is increased.

また、本態様においては、複数のアナログ量を同時サンプリングしたディジタルデータを送信するサンプリングデータバスと制御用の汎用バスを確保することで、簡易な構成でアナログ入力数が容易に拡張可能とする。尚、サンプリングデータバスではなく、他の周囲の伝送手段によって前記入力点数を増やすことも可能であり、この場合、データ伝送回路１に実装されるＡ／Ｄ変換器制御部を適宜変更させることで対応可能となる。 Further, in this aspect, by securing a sampling data bus for transmitting digital data obtained by simultaneously sampling a plurality of analog amounts and a general-purpose bus for control, the number of analog inputs can be easily expanded with a simple configuration. It is also possible to increase the number of input points by other peripheral transmission means instead of the sampling data bus. It becomes available.

［データ伝送回路１の態様例］
データ伝送回路１は、ＳｏＣ１０１、このＳｏＣ１０１と接続されるＡ／Ｄ変換器１０２と、を有する。 [Example of Mode of Data Transmission Circuit 1]
The data transmission circuit 1 has an SoC 101 and an A/D converter 102 connected to this SoC 101 .

Ａ／Ｄ変換器１０２には、アナログ入力信号１１１，１１２，…,１１ｍが供される。 The A/D converter 102 is provided with analog input signals 111, 112, . . . , 11m.

ＳｏＣ１０１は、内部バス１００、ＣＰＵ１０３、タイミング制御部１０４、ＲＡＭ１０５、Ａ／Ｄ変換器制御部１０６、フィルタ演算部１０７、ＤＭＡＣ（Direct Memory Access Controller）１０８，１０９を実装する。内部バス１００には、ＣＰＵ１０３、タイミング制御部１０４、ＲＡＭ１０５、フィルタ演算部１０７及びＤＭＡＣ１０８，１０９が接続される。タイミング制御部１０４は、さらに、Ａ／Ｄ変換器制御部１０６と接続される。このＡ／Ｄ変換器制御部１０６は、さらに、Ａ／Ｄ変換器１０２、フィルタ演算部１０７及びＤＭＡＣ１０９と接続される。 The SoC 101 implements an internal bus 100 , a CPU 103 , a timing controller 104 , a RAM 105 , an A/D converter controller 106 , a filter calculator 107 , and DMACs (Direct Memory Access Controllers) 108 and 109 . A CPU 103 , a timing control unit 104 , a RAM 105 , a filter calculation unit 107 and DMACs 108 and 109 are connected to the internal bus 100 . Timing control section 104 is further connected to A/D converter control section 106 . This A/D converter control section 106 is further connected to the A/D converter 102 , filter calculation section 107 and DMAC 109 .

フィルタ演算部１０７は、図２に示すように、複数のディジタルフィルタ演算回路として、フィルタ演算ブロック２０１，２０２，…，２０ｍを実装する。 As shown in FIG. 2, the filter operation unit 107 implements filter operation blocks 201, 202, . . . , 20m as a plurality of digital filter operation circuits.

フィルタ演算ブロック２０１，２０２，…，２０ｍは、図１のＡ／Ｄ変換器制御部１０６から入力データ２１１１，２１１２，２１２１，２１２２，…，２１１ｍ，２１２ｍを受けると、同図の内部バス１００を介したＣＰＵ１０３からの入力切替え信号２２１１，２２１２，…，２２１ｍ，２２２１，２２２２，…，２２２ｍ及びフィルタ係数２３１１，２３１２，…，２３１ｍに基づき、ＤＭＡＣ１０８に対して出力データ２８１１，２８１２，２８２１，２８２２，…，２８１ｍ，２８２ｍを出力する。 , 20m receives input data 2111, 2112, 2121, 2122, . , 221m, 2221, 2222, . . . , 222m and filter coefficients 2311, 2312, . , 281m, 282m are output.

フィルタ演算ブロック２０１，２０２，…，２０ｍは同一の構造となっている。 The filter operation blocks 201, 202, . . . , 20m have the same structure.

フィルタ演算ブロック２０１は、図２に示すように、ＭＵＸ２４１１、ＩＩＲＦｉｌｔｅｒ２５１１、遅延部２６１１、ＭＵＸ２４２１、ＩＩＲＦｉｌｔｅｒ２５２１及び遅延部２６２１を備える。 The filter operation block 201 comprises an MUX 2411, an IIR filter 2511, a delay section 2611, a MUX 2421, an IIR filter 2521 and a delay section 2621, as shown in FIG.

ＭＵＸ２４１１は、二つのデータの入力が可能な第一マルチプレクサであって、ＣＰＵ１０３からの入力切替え信号２２１１に基づき、当該二つのデータのいずれかのデータをＩＩＲＦｉｌｔｅｒ２５１１に供する。尚、前記二つのデータとして、例えば、入力データ２１１１と、ゼロ値（０００ｈ）とが入力される。 The MUX 2411 is a first multiplexer capable of inputting two data, and supplies either one of the two data to the IIR filter 2511 based on the input switching signal 2211 from the CPU 103 . For example, input data 2111 and a zero value (000h) are input as the two data.

ＩＩＲＦｉｌｔｅｒ２５１１は、ＭＵＸ２４１１の出力側と接続される第一ディジタルフィルタとしての第一無限インパルス応答フィルタである。 IIR Filter 2511 is a first infinite impulse response filter as a first digital filter connected to the output side of MUX 2411 .

遅延部２６１１は、１点のデータ（入力データ２１２１）の入力に対してＩＩＲＦｉｌｔｅｒ２５１１の演算で生じる遅延を調整する第一遅延部である。 The delay unit 2611 is a first delay unit that adjusts the delay caused by the calculation of the IIR filter 2511 with respect to the input of one point of data (input data 2121).

ＭＵＸ２４２１は、ＩＩＲＦｉｌｔｅｒ２５１１と遅延部２６１１の出力側と接続される第二マルチプレクサであって、ＣＰＵ１０３からの入力切替え信号２２２１に基づき、ＩＩＲＦｉｌｔｅｒ２５１１若しくは遅延部２６１１の出力信号をＩＩＲＦｉｌｔｅｒ２５２１に供する。 The MUX 2421 is a second multiplexer connected to the IIR filter 2511 and the output side of the delay unit 2611 , and provides the IIR filter 2511 or the output signal of the delay unit 2611 to the IIR filter 2521 based on the input switching signal 2221 from the CPU 103 .

ＩＩＲＦｉｌｔｅｒ２５２１は、ＭＵＸ２４２１の出力側と接続される第二ディジタルフィルタとしての第二無限インパルス応答フィルタである。 IIR Filter 2521 is a second infinite impulse response filter as a second digital filter connected to the output side of MUX 2421 .

遅延部２６２１は、ＩＩＲＦｉｌｔｅｒ２５１１からの入力データに対してＩＩＲＦｉｌｔｅｒ２５２１の演算で生じる遅延を調整する第二遅延部である。 The delay unit 2621 is a second delay unit that adjusts the delay caused by the calculation of the IIR filter 2521 with respect to the input data from the IIR filter 2511 .

フィルタ演算ブロック２０２，…，２０ｍは、符号が異なるが、フィルタ演算ブロック２０１と同様の回路構成となっている。 The filter operation blocks 202, .

特に、フィルタ演算ブロック２０２のＭＵＸ２４１２には、二つの入力データとして、入力データ２１１２と、フィルタ演算ブロック２０２の１ブロック前であるフィルタ演算ブロック２０１のＩＩＲＦｉｌｅｒ２５２１からの出力データ２８２１と、が供される。 In particular, the MUX 2412 of the filter operation block 202 is provided with, as two input data, the input data 2112 and the output data 2821 from the IIR Filer 2521 of the filter operation block 201, which is one block before the filter operation block 202. .

同様に、フィルタ演算ブロック２０ｍのＭＵＸ２４１ｍには、二つの入力データとして、入力データ２１１ｍと、フィルタ演算ブロック２０ｍの１ブロック前であるフィルタ演算ブロックの第二無限インパルス応答フィルタからの出力データと、が供される。 Similarly, the MUX 241m of the filter operation block 20m receives, as two input data, the input data 211m and the output data from the second infinite impulse response filter of the filter operation block one block before the filter operation block 20m. provided.

［データ伝送回路１の動作例］
図１，２を参照して本実施形態のデータ伝送回路１の動作例について説明する。 [Example of operation of data transmission circuit 1]
An operation example of the data transmission circuit 1 of the present embodiment will be described with reference to FIGS.

ＣＰＵ１０３が内部バス１００を介してタイミング制御部１０４から所定のサンプリングタイミングを生成する。このサンプリングタイミングに従い、アナログ入力信号１１１,１１２，…，１１ｍが、Ａ／Ｄ変換器１０２によってディジタルデータに変換された後、ＳｏＣ１０１のＡ／Ｄ変換器制御部１０６に入力される。 CPU 103 generates a predetermined sampling timing from timing control section 104 via internal bus 100 . , 11m are converted into digital data by the A/D converter 102 according to this sampling timing, and then input to the A/D converter control section 106 of the SoC 101 .

Ａ／Ｄ変換器制御部１０６に格納されたデータは、フィルタ演算部１０７及びＤＭＡＣ１０９に伝送される。ＣＰＵ１０３は、所望のフィルタ演算を実現するために、内部バス１００を介して入力切替え信号２２１１，２２１２，…，２２１ｍ，２２２１，２２２２，…，２２２ｍ及びフィルタ係数２３１１，２３１２，…，２３１ｍをフィルタ演算部１０７に設定する。 Data stored in the A/D converter control section 106 is transmitted to the filter calculation section 107 and the DMAC 109 . , 221m, 2221, 2222, . . . , 222m and filter coefficients 2311, 2312, . 107.

フィルタ演算部１０７は、前記設定の内容に従い、フィルタ処理を行い、ＤＭＡＣ１０８にフィルタ処理後のデータを伝送する。ＤＭＡＣ１０８及びＤＭＡＣ１０９は、ＣＰＵ１０３が行う設定に従い、ＲＡＭ１０５にデータを格納する。 The filter calculation unit 107 performs filtering according to the contents of the setting, and transmits the filtered data to the DMAC 108 . The DMAC 108 and DMAC 109 store data in the RAM 105 according to the settings made by the CPU 103 .

図２に示したように、フィルタ演算部１０７において、フィルタ演算ブロック２０１は、Ａ／Ｄ変換器制御部１０６からの入力データ２１１１，２１２１を格納する。 As shown in FIG. 2, in filter operation section 107 , filter operation block 201 stores input data 2111 and 2121 from A/D converter control section 106 .

入力データ２１１１またはゼロ値（０００ｈ）のいずれか一方が、入力切替え信号２２１１に基づきＭＵＸ２４１１により選択され、ＭＵＸ２４１１の出力信号として、ＩＩＲＦｉｌｔｅｒ２５１１に入力される。 Either input data 2111 or zero value (000h) is selected by MUX 2411 based on input switching signal 2211 and input to IIR filter 2511 as the output signal of MUX 2411 .

ＩＩＲＦｉｌｔｅｒ２５１１は、ＣＰＵ１０３によりフィルタ係数レジスタ２７１１に設定されたフィルタ係数２３１１を用いて、フィルタ演算処理を行う。 The IIR Filter 2511 uses the filter coefficient 2311 set in the filter coefficient register 2711 by the CPU 103 to perform filter arithmetic processing.

ＩＩＲＦｉｌｔｅｒ２５１１の出力結果は、ＭＵＸ２４２１に入力される。入力データ２１２１は、ＩＩＲＦｉｌｔｅｒ２５１１での演算による遅延と均衡化させるために、遅延部２６１１を介して、ＭＵＸ２４２１に入力される。ＭＵＸ２４２１は、入力切替え信号２２２１に基づき、ＩＩＲＦｉｌｔｅｒ２５１１の出力信号または遅延部２６１１の出力信号のいずれか一方を出力する。 The output result of IIR Filter 2511 is input to MUX 2421 . Input data 2121 is input to MUX 2421 via delay section 2611 in order to balance the delay due to the computation in IIR Filter 2511 . The MUX 2421 outputs either the output signal of the IIR filter 2511 or the output signal of the delay unit 2611 based on the input switching signal 2221 .

ＭＵＸ２４２１の出力信号は、ＩＩＲＦｉｌｔｅｒ２５２１に入力され、ＩＩＲＦｉｌｅｒ２５２１は、フィルタ係数レジスタ２７１１に従い、所定のフィルタ演算を行い、出力データ２８２１として出力される。 The output signal of the MUX 2421 is input to the IIR Filter 2521 , and the IIR Filter 2521 performs a predetermined filtering operation according to the filter coefficient register 2711 and outputs output data 2821 .

ＩＩＲＦｉｌｔｅｒ２５１１の出力信号は、ＩＩＲＦｉｔｅｒ２５２１での演算による遅延と均衡化させるために、遅延部２６２１を介して出力データ２８１１として出力される。 The output signal of the IIR Filter 2511 is output as the output data 2811 via the delay section 2621 in order to balance the delay due to the calculation in the IIR Filter 2521 .

フィルタ演算ブロック２０２は、ＭＵＸ２４１２に入力されるゼロ値の代わりにフィルタ演算ブロック２０１の出力データ２８２１が入力される以外は、フィルタ演算ブロック２０１と同様の動作を行う。 The filter operation block 202 operates in the same manner as the filter operation block 201 except that the output data 2821 of the filter operation block 201 is input instead of the zero value input to the MUX 2412 .

フィルタ演算部１０７において、複数のフィルタ演算ブロックが接続できるため、任意の段数のフィルタを構成できる。フィルタ係数レジスタを用いて、各々のＩＩＲＦｉｌｔｅｒに対してフィルタ係数を設定できるため、ローパスフィルタやハイパスフィルタ等の多様なフィルタ処理を実装できる。 Since a plurality of filter operation blocks can be connected in the filter operation unit 107, a filter with an arbitrary number of stages can be configured. Since filter coefficients can be set for each IIR filter using a filter coefficient register, various filtering processes such as low-pass filtering and high-pass filtering can be implemented.

フィルタ演算ブロック数ｍ＝４として、フィルタ演算ブロック２０１，２０２，２０３，２０４がある場合のフィルタの構成方法を示す。 A configuration method of a filter when there are filter operation blocks 201, 202, 203, and 204 with the number of filter operation blocks m=4 is shown.

（１段フィルタ）
フィルタ演算ブロック２０１のＭＵＸ２４１１の出力を入力データ２１１１とし、ＭＵＸ２４２１の出力を遅延部２６１１の出力とすることで、入力データ２１１１に対してＩＩＲＦｉｌｔｅｒ２５１１でフィルタ処理を行い、フィルタ処理結果が遅延部２６２１を介して出力データ２８１１として出力される。一方、入力データ２１２１は、遅延部２６２１、ＭＵＸ２４２１を介して、ＩＩＲＦｉｌｔｅｒ２５２１でフィルタ処理が行われ、この処理結果が出力データ２８２１として出力される。１ブロック当たり、二つの入力データに対して、１段のＩＩＲフィルタ処理を行うことができる。 (1st stage filter)
By using the output of the MUX 2411 of the filter operation block 201 as the input data 2111 and the output of the MUX 2421 as the output of the delay unit 2611, the input data 2111 is filtered by the IIR filter 2511, and the filter processing result is passed through the delay unit 2621. output as output data 2811 via the On the other hand, the input data 2121 is filtered by the IIR filter 2521 through the delay unit 2621 and the MUX 2421, and the result of this processing is output as the output data 2821. FIG. One stage of IIR filtering can be performed on two pieces of input data per block.

（２段フィルタ）
フィルタ演算ブロック２０１のＭＵＸ２４１１の出力を入力データ２１１１とし、ＭＵＸ２４２１の出力をＩＩＲＦｉｌｔｅｒ２５１１の出力とすることで、入力データ２１１１に対して、ＩＩＲＦｉｌｔｅｒ２５１１及びＩＩＲＦｉｌｔｅｒ２５２１でフィルタ処理が行われ、この処理結果が出力データ２８２１として出力される。１ブロック当たり、１点の入力データに対して、２段ＩＩＲフィルタ処理を行うことができる。 (2-stage filter)
By using the output of the MUX 2411 of the filter operation block 201 as the input data 2111 and the output of the MUX 2421 as the output of the IIR filter 2511, the input data 2111 is filtered by the IIR filter 2511 and the IIR filter 2521, and the processing result is It is output as output data 2821 . Two-stage IIR filter processing can be performed on one point of input data per block.

（３段フィルタ）
フィルタ演算ブロック２０１のＭＵＸ２４１１の出力を入力データ２１１１とし、ＭＵＸ２４２１の出力をＩＩＲＦｉｌｔｅｒ２５１１の出力とすることで、入力データ２１１１に対して、ＩＩＲＦｉｌｔｅｒ２５１１及びＩＩＲＦｉｌｔｅ２５２１でフィルタ処理を行い、この処理結果が出力データ２８２１として出力される。フィルタ演算ブロック２０２のＭＵＸ２４１２の出力を出力データ２８２１とし、ＭＵＸ２４２２の出力を入力データ２１２２とすることで、ＩＩＲＦｉｌｔｅｒ２５１２の出力を、遅延部２６２２を介して出力データ２８１２として出力し、入力データ２１２２のデータを遅延部２６１２、ＭＵＸ２４２２、ＩＩＲＦｉｔｅｒ２５２２を介して出力データ２８２２として出力する。すなわち、入力データ２１１１は３回ＩＩＲＦｉｌｔｅｒを介して出力データ２８１２となり、入力データ２１２２は１回ＩＩＲＦｉｌｔｅｒを介して出力データ２８２２となる。２ブロックで、１点の入力データに対して３段ＩＩＲフィルタ処理と、１段ＩＩＲフィルタ処理を行うことができる。 (three-stage filter)
By using the output of the MUX 2411 of the filter operation block 201 as the input data 2111 and the output of the MUX 2421 as the output of the IIR Filter 2511, the input data 2111 is filtered by the IIR Filter 2511 and the IIR Filter 2521, and the processing result is output. Output as data 2821 . By using the output of the MUX 2412 of the filter operation block 202 as the output data 2821 and the output of the MUX 2422 as the input data 2122, the output of the IIR filter 2512 is output as the output data 2812 via the delay unit 2622, and the data of the input data 2122 is output as output data 2822 via the delay section 2612, MUX 2422, and IIR Filter 2522. That is, the input data 2111 passes through the IIR filter three times to become the output data 2812, and the input data 2122 passes through the IIR filter once to become the output data 2822. With two blocks, three-stage IIR filter processing and one-stage IIR filter processing can be performed on one point of input data.

（４段フィルタ）
フィルタ演算ブロック２０１のＭＵＸ２４１１の出力を入力データ２１１１、ＭＵＸ２４２１の出力をＩＩＲＦｉｌｔｅｒ２５１１の出力とすることで、入力データ２１１１に対して、ＩＩＲＦｉｌｔｅｒ２５１１及びＩＩＲＦｉｌｔｅｒ２５２１でフィルタ処理を行い、この処理結果が出力データ２８２１として出力される。フィルタ演算ブロック２０２のＭＵＸ２４１２の出力を、出力データ２８２１として、ＩＩＲ２５１２でフィルタ処理を行う。ＭＵＸ２４２２の出力をＩＩＲＦｉｌｔｅｒ２５１２の出力とし、ＩＩＲＦｉｌｔｅｒ２５２２でフィルタ処理が行われ、この処理結果が出力データ２８２２として出力される。すなわち、入力データ２１１１は４回ＩＩＲＦｉｔｅｒを通過する。２ブロックで、１点の入力データに対して４段ＩＩＲフィルタ処理を行うことができる。 (4-stage filter)
By setting the output of the MUX 2411 of the filter operation block 201 as the input data 2111 and the output of the MUX 2421 as the output of the IIR filter 2511, the input data 2111 is filtered by the IIR filter 2511 and the IIR filter 2521, and the processing result is the output data. 2821 is output. The output of the MUX 2412 of the filter operation block 202 is used as the output data 2821 and filtered by the IIR 2512 . The output of the MUX 2422 is used as the output of the IIR Filter 2512 , filtering is performed by the IIR Filter 2522 , and the result of this processing is output as output data 2822 . That is, the input data 2111 passes through the IIR Filter four times. With two blocks, four-stage IIR filter processing can be performed on one point of input data.

同様にして、５段、６段、７段、８段のフィルタも構成可能である。入力データ点数に応じて、フィルタ段数は任意の組み合わせが可能である。
例えば、入力データ点数が２点の場合、
・１段フィルタ×１入力＋７段フィルタ×１入力
・２段フィルタ×１入力＋６段フィルタ×１入力
・３段フィルタ×１入力＋５段フィルタ×１入力
・４段フィルタ×１入力＋４段フィルタ×１入力
が構築可能となり、
入力データ点数が５点の場合、
・１段フィルタ×４入力＋４段フィルタ×１入力
・１段フィルタ×３入力＋２段フィルタ×１入力＋３段フィルタ×１入力
・１段フィルタ×２入力＋２段フィルタ×３入力
が構築可能である。 Similarly, 5-stage, 6-stage, 7-stage, and 8-stage filters can be constructed. The number of filter stages can be combined arbitrarily according to the number of input data points.
For example, if the number of input data points is 2,
・1-stage filter x 1 input + 7-stage filter x 1 input ・2-stage filter x 1 input + 6-stage filter x 1 input ・3-stage filter x 1 input + 5-stage filter x 1 input ・4-stage filter x 1 input + 4-stage filter x 1 input can be constructed,
When the number of input data points is 5,
・1-stage filter x 4 inputs + 4-stage filter x 1 input ・1-stage filter x 3 inputs + 2-stage filter x 1 input + 3-stage filter x 1 input ・1-stage filter x 2 inputs + 2-stage filter x 3 inputs .

表１にｍ＝４における入力データ点数とフィルタ段数の組み合わせを示す。同表は、行方向に入力データ点数を、列方向にフィルタ段数を示しており、行と列が交差する箇所の値は、該当列のフィルタ段数のフィルタを通過する入力データ点数である。フィルタ演算ブロック数ｍ＝４の場合には、１９通りのフィルタの組み合わせが可能である。 Table 1 shows combinations of the number of input data points and the number of filter stages when m=4. The table shows the number of input data points in the row direction and the number of filter steps in the column direction. When the number of filter operation blocks m=4, 19 combinations of filters are possible.

本実施形態のＩＩＲＦｉｌｔｅｒの構成には、ＳｏＣ１０１に内蔵されている乗算器などの専用ブロックを適用すれば構成される。フィルタ演算ブロック数ｍ、及びＩＩＲＦｉｌｔｅｒブロック内の１ブロック当たりのフィルタ段数は、ＳｏＣ１０１に内蔵されている乗算器などの専用ブロックの数や、システムが必要とするフィルタの最小段数に応じて設計が可能である。 The configuration of the IIR filter of this embodiment is configured by applying a dedicated block such as a multiplier built into the SoC 101 . The number of filter operation blocks m and the number of filter stages per block in the IIR Filter block can be designed according to the number of dedicated blocks such as multipliers built into SoC 101 and the minimum number of filter stages required by the system. It is possible.

以上のデータ伝送回路１によれば、ＭＵＸを用いてＩＩＲＦｉｌｔｅｒの入力信号を切り替えられるため、一つのフィルタ演算ブロック内で１段または２段のＩＩＲＦｉｌｔｅｒを通過することができ、さらに、異なるブロックの出力データに対してもＩＩＲＦｉｌｔｅｒ処理を行える。また、異なる複数のブロックを組み合わせられるため、フィルタ演算ブロック数の範囲内でフィルタ段数を自由に設定することができる。さらに、入力データ点数とフィルタ演算ブロック数によってフィルタ段数を自由に設定できるため、入力データ点数は少ないがフィルタ段数が多いシステムから、入力データ点数は多いがフィルタ段数が少ないシステムまで柔軟にフィルタ演算を行うことができる。 According to the data transmission circuit 1 described above, since the input signal of the IIR filter can be switched using the MUX, it is possible to pass through one or two stages of IIR filters in one filter operation block, and furthermore, different blocks IIR filter processing can also be performed on the output data of . Also, since a plurality of different blocks can be combined, the number of filter stages can be freely set within the range of the number of filter operation blocks. Furthermore, since the number of filter stages can be freely set according to the number of input data points and the number of filter operation blocks, filter operations can be performed flexibly from systems with a small number of input data points but many filter stages to systems with a large number of input data points but few filter stages. It can be carried out.

データ伝送回路１の具体的な適用例としては保護リレー装置が挙げられる。保護リレー装置としては、落雷や鳥獣、風雪による短絡等の事故から設備の破損、停電の波及を防ぎ、迅速な復旧を行うための装置が挙げられる。前記保護リレー装置は、電力系統の電圧および電流を一定間隔でサンプリングし、ＣＰＵで事故判定を行い、遮断器にトリップ指示を出力する。 A specific application example of the data transmission circuit 1 is a protection relay device. Examples of protective relay devices include devices for preventing equipment damage and power outages caused by accidents such as lightning strikes, birds and animals, and short circuits caused by wind and snow, and for quick recovery. The protection relay device samples the voltage and current of the electric power system at regular intervals, performs fault determination by the CPU, and outputs a trip instruction to the circuit breaker.

前記保護リレー装置のより具体的なものとしては、変電所構内の母線を保護する母線保護リレーや発電所構内の発電機保護リレーなどの種類が挙げられる。母線保護リレーは、変電所構内の母線を保護するため、入力データ点数は１５０点程度と多くなるが、ＩＩＲＦｉｌｔｅｒは２段ローパスフィルタでよい。一方、発電機保護リレーは、発電機を対象とするため、入力データ点数は母線保護リレーに比べて少なく２５点程度であるが、発電機の起動時における周波数変動や、揚水発電所における負荷として運転する場合に対応するため、ＩＩＲＦｉｌｔｅｒは４段バンドパスフィルタが必要となる。本発明を用いることで、母線保護リレーや発電機保護リレーなどの入力データ点数やＩＩＲＦｉｌｔｅｒ段数が異なるシステムにも柔軟に適用できる。 More specific examples of the protective relay device include a busbar protection relay for protecting a busbar in a substation and a generator protection relay in a power station. Since the busbar protection relay protects the busbar in the premises of the substation, the number of input data points is as large as about 150 points, but the IIR filter may be a two-stage low-pass filter. On the other hand, since the generator protection relay targets the generator, the number of input data points is about 25, which is less than the bus protection relay. The IIR filter requires a 4-stage bandpass filter to cope with driving. By using the present invention, it can be flexibly applied to systems with different numbers of input data points and IIR filter stages, such as bus protection relays and generator protection relays.

以上の実施形態のデータ伝送回路１は、ＩＩＲＦｉｌｔｅｒが適用されているが、ＩＩＲＦｉｌｔｅｒ以外のディジタルフィルタであるＦＩＲＦｉｌｔｅｒ（有限インパルス応答フィルタ）が適用されても当該実施形態と同様の効果が得られる。 An IIR filter is applied to the data transmission circuit 1 of the above embodiment, but even if an FIR filter (finite impulse response filter), which is a digital filter other than the IIR filter, is applied, the same effect as that of the embodiment can be obtained. be done.

１…データ伝送回路、１０１…ＳｏＣ、１０２…Ａ／Ｄ変換器
１００…内部バス、１０３…ＣＰＵ、１０４…タイミング制御器、１０５…ＲＡＭ、１０６…Ａ／Ｄ変換器制御部、１０７…フィルタ演算部、１０８，１０９…ＤＭＡＣ
２０１，２０２，２０ｍ…フィルタ演算ブロック
２４１１，２４１２…ＭＵＸ、２５１１，２５１２…ＩＩＲＦｉｌｔｅｒ、２６１１，２６１２…遅延部、２４２１，２４２２…ＭＵＸ、２５２１，２５２２…ＩＩＲＦｉｌｔｅｒ、２６２１，２６２２…遅延部 Reference Signs List 1 Data transmission circuit 101 SoC 102 A/D converter 100 Internal bus 103 CPU 104 Timing controller 105 RAM 106 A/D converter control section 107 Filter operation part, 108, 109...DMAC
201, 202, 20m... filter calculation blocks 2411, 2412... MUX, 2511, 2512... IIR Filter, 2611, 2612... delay section, 2421, 2422... MUX, 2521, 2522... IIR Filter, 2621, 2622... delay section

Claims

二つのデータの入力が可能な第一マルチプレクサと、
この第一マルチプレクサの出力側と接続される第一ディジタルフィルタと、
一つのデータの入力に対して前記第一ディジタルフィルタの演算で生じる遅延を調整する第一遅延部と、
前記第一ディジタルフィルタ及び前記第一遅延部の出力側と接続される第二マルチプレクサと、
この第二マルチプレクサの出力側と接続される第二ディジタルフィルタと、
前記第一ディジタルフィルタの出力データに対して前記第二ディジタルフィルタの演算で生じる遅延を調整する第二遅延部と、
を備えたことを特徴とするフィルタ演算回路。 a first multiplexer capable of inputting two data;
a first digital filter connected to the output side of the first multiplexer;
a first delay unit that adjusts the delay caused by the operation of the first digital filter with respect to the input of one data;
a second multiplexer connected to the output side of the first digital filter and the first delay unit;
a second digital filter connected to the output side of the second multiplexer;
a second delay unit that adjusts the delay caused by the calculation of the second digital filter with respect to the output data of the first digital filter;
A filter operation circuit, comprising:

前記第一ディジタルフィルタ及び前記第二ディジタルフィルタのフィルタ係数を格納するフィルタ係数レジスタを備えたことを特徴とする請求項１に記載のフィルタ演算回路。 2. The filter operation circuit according to claim 1, further comprising a filter coefficient register for storing filter coefficients of said first digital filter and said second digital filter.

請求項１または２に記載のフィルタ演算回路を複数備え、
一つの前記フィルタ演算回路の前記第二ディジタルフィルタの出力データは、他の前記フィルタ演算回路の前記第一マルチプレクサに入力されることを特徴とするデータ伝送回路。 A plurality of filter operation circuits according to claim 1 or 2,
A data transmission circuit, wherein the output data of said second digital filter of one said filter operation circuit is input to said first multiplexer of another said filter operation circuit.

請求項３に記載のデータ伝送回路を備えたことを特徴とする保護リレー装置。 A protection relay device comprising the data transmission circuit according to claim 3 .